KR100224720B1 - 반도체장치의 콘택홀 형성방법 - Google Patents

반도체장치의 콘택홀 형성방법 Download PDF

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Abstract

반도체 장치의 콘택 홀 형성 방법에 관하여 개시한다. 본 발명은 서로 이격된 게이트 전극들이 형성된 기판 전면에 실리콘 질화막으로 제1 스페이서 절연막을 형성하는 단계와, 상기 제1 스페이서 절연막 상에 식각 저지층을 형성하는 단계와, 상기 게이트 전극의 어깨부 상부 및 상기 게이트 전극들 사이에 위치하는 상기 식각 저지층을 노출시키는 홀이 형성된 층간 절연막 패턴을 형성한 후, 상기 층간 절연막 패턴을 식각 마스크로 하여 상기 식각 저지층을 식각함으로써 식각 저지층 패턴을 형성하는 단계와, 상기 식각 저지층 패턴이 형성된 기판 전면에 실리콘 질화막 또는 실리콘 산화막으로 제2 스페이서 절연막을 형성한 후, 상기 게이트 전극들 사이의 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성되도록 상기 제2 스페이서 절연막, 제1 스페이서 절연막, 및 게이트 절연막을 순차적으로 식각하는 단계를 포함한다. 본 발명에 의하면, 상기 콘택 홀을 통하여 상기 반도체 기판과 접속되는 도전층에 의해 상기 반도체 기판과 상기 게이트 전극이 단락되는 현상을 방지할 수 있다.

Description

반도체 장치의 콘택 홀 형성 방법{Method for forming of contact hole in semiconductor device}
본 발명은 반도체 장치의 콘택 홀(contact hole) 형성 방법에 관한 것으로, 특히 자기 정렬된 콘택 홀(self aligned contact hole)을 형성하는 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 셀 영역의 면적이 감소하게 되고 결과적으로 콘택 홀의 크기도 감소하여 접촉 저항이 증가하게 된다. 또한 콘택 홀 형성 시의 사진 식각 공정에서 미스 얼라인(misalign)이 발생하여 콘택 홀을 채우는 도전층과 이 도전층과 인접한 다른 도전층이 원하지 않게 단락되는 경우가 발생할 수 있다.
이에, 사진 식각 공정 없이 콘택 홀이 자기 정렬되도록 형성함으로써 사진 식각 공정에서의 미스 얼라인에 의해서 원하지 않는 단락이 발생하는 것을 방지할 수 있을 뿐만 아니라 보다 넓은 영역의 반도체 기판을 노출시킬 수 있는 콘택 홀의 형성이 가능한 자기 정렬된 콘택 홀(self aligned contact hole)의 형성 방법이 제시되었다. 이러한 자기 정렬된 콘택 홀 형성 방법은 반도체 장치의 고집적도 및 고신뢰성에 부응하기 때문에 실제 공정에 많이 적용되고 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 콘택 홀 형성 방법을 설명하기 위한 단면도들이다.
도 1은 게이트 절연막(20), 게이트 전극(30), 캡핑 층 패턴(40), 및 스페이서 절연막(50)을 형성하는 단계를 설명하기 단면도이다. 먼저, 반도체 기판(10) 상에 실리콘 산화막으로 이루어진 게이트 절연막(20)을 형성한다. 다음에 상기 게이트 절연막(20)이 형성된 기판 전면에 불순물이 도핑된 다결정 실리콘으로 이루어진 게이트 도전층을 형성한다.
이어서, 상기 게이트 도전층 상에 캡핑 층, 예컨데 실리콘 질화막 또는 실리콘 산화막을 형성한 후 상기 게이트 절연막(20)이 노출되도록 상기 게이트 도전층 및 캡핑 층을 순차적으로 패터닝하여 상기 게이트 절연막(20) 상에 캡핑 층 패턴(40) 및 게이트 전극(30)으로 이루어진 게이트 패턴(45)들을 형성한다. 이 때 상기 게이트 패턴(45)들은 소정 간격 만큼 서로 이격되도록 형성한다. 계속해서, 상기 게이트 패턴(45)들이 형성된 기판 전면에 스페이서 절연막(50), 예컨데 실리콘 질화막을 형성한다.
도 2는 감광막 패턴(65) 및 층간 절연막 패턴(60)을 형성하는 단계를 설명하기 위한 것으로서, 특히 상기 층간 절연막 패턴(60)의 형성 시에 변형된 스페이서 절연막(50a)이 형성되는 단계를 설명하기 위한 단면도이다.
먼저, 상기 스페이서 절연막(50)이 형성된 기판 전면에 그 표면이 평탄한 층간 절연막, 예컨데 BPSG(borophosphosilicate glass)막 또는 USG(undoped silicate glass)막을 형성한다. 다음에, 상기 게이트 패턴(45)의 어깨부(A) 상부 및 상기 게이트 패턴(45)들 사이에 위치하는 상기 층간 절연막을 노출시키는 홀이 형성된 감광막 패턴(65)을 형성한다.
이어서, 상기 감광막 패턴(65)을 식각 마스크로 하여 상기 스페이서 절연막(50)을 노출시키도록 상기 층간 절연막을 이방성 식각함으로써 층간 절연막 패턴(60)을 형성한다.
이 때, 비록 상기 스페이서 절연막(50)에 대한 상기 층간 절연막의 식각 선택비가 크다고 할 지라도, 상기 층간 절연막의 이방성 식각 과정에서의 스퍼터링 효과에 의해 상기 게이트 패턴(45)의 어깨부(A) 상에 형성된 상기 스페이서 절연막(50)이 특히 많이 식각되어 원하지 않게 변형된 스페이서 절연막(50a)이 형성된다(참고 문헌 : J. Gambino at al., A Si3N4 etch stop process for borderless contacts in 0.25㎛ devices in IEEE V-MIC proc. 1995, p.558- 564). 물론, 상기 스페이서 절연막(50)이 식각되는 정도는 상기 스페이서 절연막(50)에 대한 상기 층간 절연막의 식각 선택비가 작을 수록 더 커진다.
도 3은 게이트 절연막 패턴(20a), 스페이서 절연막 패턴(50b)을 형성함으로써 콘택 홀(h)을 완성하는 단계를 설명하기 위한 것으로서, 특히 원하지 않게 상기 변형된 스페이서 절연막(50b)이 형성됨으로 인해 상기 게이트 전극(30)의 어깨부가 노출되는 단계를 설명하기 위한 단면도이다.
구체적으로, 상기 감광막 패턴(65)을 식각 마스크로 하여 상기 게이트 패턴(45)들 사이에 위치하는 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀(h)이 형성되도록 상기 변형된 스페이서 절연막(50a) 및 상기 게이트 절연막(20)을 순차적으로 식각함으로써 스페이서 절연막 패턴(50b) 및 게이트 절연막 패턴(20a)을 형성한다.
이 때, 상기 게이트 패턴(45)의 어깨부(A) 상에 형성된 상기 변형된 스페이서 절연막(50a)은 이미 그 두께가 감소된 상태이기 때문에 상기 스페이서 절연막 패턴(50b)의 형성시에 상기 캡핑 층(40)도 식각되어 상기 게이트 전극(30)의 어깨부 상면의 소정 영역을 노출시키는 변형된 캡핑 층(40a)이 형성되어 변형된 게이트 패턴(45a)이 형성된다.
여기서, 상기 게이트 전극(30)의 어깨부 상면의 소정 영역이 노출되는 것을 방지하기 위하여 상기 캡핑 층(40)을 두껍게 형성하는 데는 한계가 있다. 왜냐 하면, 상기 캡핑 층(40)을 두껍게 형성하게 되면 상기 게이트 패턴(45)들이 형성된 기판 표면의 단차가 커지게 되어 후속 공정을 고려할 때 바람직하지 못하기 때문이다. 따라서, 상기 캡핑 층(40)을 두껍게 형성하여 상기 게이트 전극(30)이 노출되는 것을 방지하는 것은 바람직하지 못하다.
또한, 원하지 않게 상기 변형된 스페이서 절연막(50a)이 형성됨으로 인해 상기 스페이서 절연막 패턴(50b)이 상기 게이트 전극(30)의 측벽 전면을 덮지 못하여 상기 게이트 전극(30)의 상부 측벽면이 노출된다. 즉, 상기 캡핑 층(40) 및 상기 게이트 전극(30)의 측벽 전면을 덮는 이상적인 스페이서 패턴(50c)이 형성되지 않는다.
따라서, 상기 콘택 홀(h)을 통하여 상기 콘택 홀(h)에 의해 노출된 상기 반도체 기판(10)과 접속되는 도전층(도시되지 않음)에 의해서 상기 반도체 기판(10)과 상기 게이트 전극(30)이 단락되기 쉽다.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 콘택 홀 형성 방법에 의하면, 자기 정렬된 상기 콘택 홀(h) 형성 시에 상기 게이트 전극(30)의 어깨부가 노출되기 쉽기 때문에 상기 콘택 홀(h)을 통하여 상기 반도체 기판(10)과 접속되는 도전층에 의해 상기 반도체 기판(10)과 상기 게이트 전극(30)이 단락되기 쉽다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 자기 정렬된 콘택 홀을 형성함에 있어서, 반도체 기판과 게이트 전극이 단락되는 것을 방지함으로써 반도체 장치의 고집적도 및 고신뢰성에 부응할 수 있는 반도체 장치의 콘택 홀 형성 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 콘택 홀 형성 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 반도체 장치의 콘택 홀 형성 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연막이 형성된 반도체 기판 상에 소정 간격 만큼 서로 이격된 게이트 전극들을 형성하는 단계; 상기 게이트 전극들이 형성된 기판 전면에 실리콘 질화막으로 제1 스페이서 절연막을 형성하는 단계; 상기 제1 스페이서 절연막 상에 식각 저지층을 형성하는 단계; 그 표면이 평탄하면서, 상기 게이트 전극의 어깨부 상부 및 상기 게이트 전극들 사이에 위치하는 상기 식각 저지층을 노출시키는 홀이 형성된 층간 절연막 패턴을 형성하는 단계; 상기 층간 절연막 패턴을 식각 마스크로 하여 상기 제1 스페이서 절연막이 노출되도록 상기 식각 저지층을 식각함으로써 식각 저지층 패턴을 형성하는 단계; 상기 식각 저지층 패턴이 형성된 기판 전면에 실리콘 질화막 또는 실리콘 산화막으로 제2 스페이서 절연막을 형성하는 단계; 및 상기 게이트 전극들 사이의 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성되도록 상기 제2 스페이서 절연막, 제1 스페이서 절연막, 및 게이트 절연막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법을 제공한다.
본 발명에 따른 반도체 장치의 콘택 홀 형성 방법에 있어서, 상기 식각 저지층은 다결정 실리콘으로 형성하는 것을 특징으로 한다. 여기서, 상기 식각 저지층 패턴을 형성하기 위하여 상기 식각 저지층을 식각하는 단계는 건식 식각 방법으로 행하는 것을 특징으로 하고, 상기 건식 식각 방법은 염소 함유 기체를 사용하여 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 콘택 홀 형성 방법에 있어서, 상기 층간 절연막 패턴은 BPSG(borophosphosilicate glass) 또는 USG(undoped silicate glass)로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 콘택 홀 형성 방법에 있어서, 상기 식각 저지층은 700 - 1000Å의 두께로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 콘택 홀 형성 방법에 의하면, 상기 콘택 홀을 통하여 상기 반도체 기판과 접속되는 도전층에 의해 상기 반도체 기판과 상기 게이트 전극이 단락되는 현상을 방지할 수 있다.
이하에서, 본 발명의 바람직한 실시예를 참조한 도면들을 참조하여 상세히 설명한다.
도 4 내지 도 8은 본 발명에 따른 반도체 장치의 콘택 홀 형성 방법을 설명하기 위한 단면도들이다.
도 4는 게이트 절연막(120), 게이트 전극(130), 제1 스페이서 절연막(150), 및 식각 저지층(155)을 형성하는 단계를 설명하기 단면도이다. 먼저, 반도체 기판(110) 상에 실리콘 산화막으로 이루어진 게이트 절연막(120)을 형성한다. 다음에 상기 게이트 절연막(120)이 형성된 기판 전면에 불순물이 도핑된 다결정 실리콘으로 이루어진 게이트 도전층을 형성한다.
이어서, 상기 게이트 도전층을 패터닝하여 서로 소정 간격 만큼 이격된 게이트 전극(130)들을 형성한다. 계속해서, 상기 게이트 전극(130)들이 형성된 기판 전면에 제1 스페이서 절연막(150), 예컨데 실리콘 질화막을 형성한다. 다음에 상기 제1 스페이서 절연막(150) 상에 700 - 1000Å의 두께를 가지는 식각 저지층(155), 예컨데 다결정 실리콘층을 형성한다.
도 5는 감광막 패턴(165) 및 층간 절연막 패턴(160)을 형성하는 단계를 설명하기 위한 것으로서, 먼저, 상기 스페이서 절연막(50)이 형성된 기판 전면에 그 표면이 평탄한 층간 절연막, 예컨데 BPSG(borophosphosilicate glass)막 또는 USG(undoped silicate glass)막을 형성한다.
다음에, 상기 게이트 전극(130)의 어깨부 상부 및 상기 게이트 전극(130)들 사이에 위치하는 상기 층간 절연막의 소정 영역을 노출시키는 감광막 패턴(165)을 형성한다. 이어서, 상기 감광막 패턴(165)을 식각 마스크로 하여 상기 식각 저지층(155)을 노출시키는 홀이 형성되도록 상기 층간 절연막을 이방성 식각함으로써 층간 절연막 패턴(160)을 형성한다.
도 6은 식각 저지층 패턴(155a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 감광막 패턴(165)을 식각 마스크로 하여 염소 함유 기체를 이용한 건식 식각 방법으로 상기 제1 스페이서 절연막(150)이 노출되도록 상기 식각 저지층(155)을 선택적으로 식각함으로써 식각 저지층 패턴(155a)을 형성한다.
물론, 상기 감광막 패턴(165)을 제거한 후 상기 층간 절연막 패턴(160)을 식각 마스크로 하여 상기 식각 저지층 패턴(155a)을 형성해도 무방하다.
도 7은 제2 스페이서 절연막(170)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 감광막 패턴(165)을 제거한 후 상기 감광막 패턴이 제거된 기판 전면에 제2 스페이서 절연막(170), 예컨데 실리콘 질화막 또는 실리콘 산화막을 형성한다.
도 8은 제2 스페이서 절연막 패턴(170a), 제1 스페이서 절연막 패턴(150a), 및 게이트 절연막 패턴(120a)을 형성함으로써 콘택 홀(C)를 완성하는 단계를 설명하기 위한 단면도이다.
구체적으로, 상기 게이트 전극(130)들 사이의 상기 반도체 기판(110)의 소정 영역을 노출시키는 콘택 홀(C)이 형성되도록 상기 제2 스페이서 절연막(170), 제1 스페이서 절연막(150), 및 게이트 절연막(120)을 순차적으로 식각함으로써 제2 스페이서 절연막 패턴(170a), 제1 스페이서 절연막 패턴(150a), 및 게이트 절연막 패턴(120a)을 형성한다. 이 때 상기 층간 절연막 패턴(160) 상에 형성된 제2 스페이서 절연막(170)이 제거되어 상기 층간 절연막 패턴(160)의 표면이 노출된다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 콘택 홀 형성 방법에 의하면, 도 6에서의 식각 저지층 패턴(155a)을 형성하는 과정에서 상기 스페이서 절연막(150)이 다소 식각되더라도 상기 제2 스페이서 절연막(170)에 의해 상기 게이트 전극(130)의 어깨부가 다시 덮혀지므로 상기 콘택 홀(C) 형성 단계에서 상기 게이트 전극(130)이 노출될 염려는 없다.
따라서, 상기 콘택 홀(C)을 통하여 상기 반도체 기판(110)과 접속되는 도전층(도시되지 않음)에 의해 상기 반도체 기판(110)과 상기 게이트 전극(130)이 단락되는 현상을 방지할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (6)

  1. 게이트 절연막이 형성된 반도체 기판 상에 소정 간격 만큼 서로 이격된 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들이 형성된 기판 전면에 실리콘 질화막으로 제1 스페이서 절연막을 형성하는 단계;
    상기 제1 스페이서 절연막 상에 식각 저지층을 형성하는 단계;
    그 표면이 평탄하면서, 상기 게이트 전극의 어깨부 상부 및 상기 게이트 전극들 사이에 위치하는 상기 식각 저지층을 노출시키는 홀이 형성된 층간 절연막 패턴을 형성하는 단계;
    상기 층간 절연막 패턴을 식각 마스크로 하여 상기 제1 스페이서 절연막이 노출되도록 상기 식각 저지층을 식각함으로써 식각 저지층 패턴을 형성하는 단계;
    상기 식각 저지층 패턴이 형성된 기판 전면에 실리콘 질화막 또는 실리콘 산화막으로 제2 스페이서 절연막을 형성하는 단계; 및
    상기 게이트 전극들 사이의 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성되도록 상기 제2 스페이서 절연막, 제1 스페이서 절연막, 및 게이트 절연막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
  2. 제1 항에 있어서, 상기 식각 저지층은,
    다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
  3. 제1 항에 있어서, 상기 층간 절연막 패턴은,
    BPSG(borophosphosilicate glass) 또는 USG(undoped silicate glass)로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
  4. 제2 항에 있어서, 상기 식각 저지층 패턴을 형성하기 위하여 상기 식각 저지층을 식각하는 단계는,
    건식 식각 방법으로 행하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
  5. 제4항에 있어서, 상기 건식 식각 방법은,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
  6. 제1 항에 있어서, 상기 식각 저지층은,
    700 - 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 홀 형성 방법.
KR1019960051485A 1996-10-31 1996-10-31 반도체장치의 콘택홀 형성방법 KR100224720B1 (ko)

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