KR100303366B1 - 반도체 소자의 배선 형성방법 - Google Patents
반도체 소자의 배선 형성방법 Download PDFInfo
- Publication number
- KR100303366B1 KR100303366B1 KR1019990025254A KR19990025254A KR100303366B1 KR 100303366 B1 KR100303366 B1 KR 100303366B1 KR 1019990025254 A KR1019990025254 A KR 1019990025254A KR 19990025254 A KR19990025254 A KR 19990025254A KR 100303366 B1 KR100303366 B1 KR 100303366B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- interlayer insulating
- forming
- dummy pattern
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000010410 layer Substances 0.000 claims abstract description 71
- 239000011229 interlayer Substances 0.000 claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 통상의 마스크 공정을 이용하여 고집적화에 따른 미세 콘택홀을 형성할 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명에 따라, 제 1 배선층이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하고, 제 1 층간절연막 상에 상기 제 1 배선층의 일측과 소정부분 오버랩되도록 더미패턴을 형성한다. 그런 다음, 더미패턴이 형성된 기판 전면에 제 2 층간절연막을 형성하고, 더미 패턴을 식각 저지막으로하여 제 1 배선층 및 더미패턴의 일부가 노출되도록 제 2 및 제 1 층간절연막을 식각하여 콘택홀을 형성한다. 그리고 나서, 콘택홀 및 제 2 층간절연막 상에 도전막을 형성하고 패터닝하여, 제 2 배선층을 형성한다. 또한, 제 1 배선층은 폴리실리콘막, 실리사이드층 및 금속층으로 또는 불순물 확산영역이고, 층간절연막은 TEOS막, BPSG막, HTO막, MTO막과 같은 산화막으로 형성한다. 또한, 더미패턴은 도전막 또는 질화막으로 형성한다.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 고집적화에 따른 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 디바이스의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다. 또한, 반도체 소자의 배선은 일반적으로, 하부 배선과 상부 배선을 절연하는 층간절연막에 콘택홀을 형성함으로써, 하부 배선과 상부 배선을 서로 연결시킴으로써 형성한다.
한편, 상기한 바와 같은 종래의 배선에서는, 콘택홀의 미세화 능력이 마스크 공정시 진행되는 장비의 분해능력에 의존하게 되므로, 일정 사이즈 이하에서는 패턴 정의가 이루어지지 않기 때문에, 고집적화에 따른 미세 콘택홀을 형성하는데 한계가 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 통상의 마스크 공정을 이용하여 고집적화에 따른 미세 콘택홀을 형성할 수 있는 반도체 소자의 배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10, 20 : 반도체 기판 11, 21 : 제 1 배선층
12, 14, 22 : 층간절연막 13, 23 : 더미패턴
15, 24 : 포토레지스트 패턴 16, 25 : 콘택홀
17, 100 : 제 2 배선층 26 : 도전막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 제 1 실시예에 따라, 제 1 배선층이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하고, 제 1 층간절연막 상에 상기 제 1 배선층의 일측과 소정부분 오버랩되도록 더미패턴을 형성한다. 그런 다음, 더미패턴이 형성된 기판 전면에 제 2 층간절연막을 형성하고, 더미 패턴을 식각 저지막으로하여 제 1 배선층 및 더미패턴의 일부가 노출되도록 제 2 및 제 1 층간절연막을 식각하여 콘택홀을 형성한다. 그리고 나서, 콘택홀 및 제 2 층간절연막 상에 도전막을 형성하고 패터닝하여, 제 2 배선층을 형성한다.
또한, 본 발명의 제 2 실시예에 따라, 제 1 배선층이 형성된 반도체 기판 상에 층간절연막을 형성하고, 층간절연막 상에 제 1 배선층의 일측과 소정부분 오버랩되도록 더미패턴을 형성한다. 그런 다음, 더미패턴을 식각 저지막으로하여 제 1 배선층 및 상기 더미패턴의 일부가 노출되도록 층간절연막을 식각하여 콘택홀을 형성한 후, 콘택홀 및 층간절연막 상에 도전막을 형성한다. 그리고 나서, 도전막을 전면식각하여 표면을 평탄화시키고, 평탄화된 도전막을 패터닝하여 제 2 배선층을 형성한다.
또한, 제 1 배선층은 폴리실리콘막, 실리사이드층 및 금속층으로 또는 불순물 확산영역이고, 층간절연막은 TEOS막, BPSG막, HTO막, MTO막과 같은 산화막으로 형성한다. 또한, 더미패턴은 도전막 또는 질화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 제 1 배선층(11)이 형성된 반도체 기판(10) 상에 제 1 층간절연막(12)을 형성하고, 제 1 층간절연막(12) 상에 제 1 배선층(11)의 일측과 소정부분 오버랩되도록 더미패턴(13)을 형성한다. 여기서, 제 1 배선층(11)은 폴리실리콘막, 실리사이드층 및 금속층으로 또는 불순물 확산영역이다. 또한, 더미패턴 (13)은 이후 콘택홀의 형성시 식각저지막으로서 작용한다. 그런 다음, 기판 전면에 제 2 층간절연막(14)을 형성하고, 제 2 층간절연막(14) 상에 콘택홀용 마스크를 이용한 포토리소그라피로 포토레지스트 패턴(15)을 형성한다.
여기서, 제 1 및 제 2 층간절연막(12, 14)은 TEOS막, BPSG막, HTO막, MTO막과 같은 산화막으로 형성하고, 더미패턴(13)은 제 1 및 제 2 층간절연막(12, 14)과 서로 다른 식각특성을 갖는 막으로서, 도전막 또는 질화막으로 형성한다. 바람직하게, 도전막으로서 폴리실리콘막 또는 금속막을 이용하여 형성하고, 질화막으로서 옥시나이트라이드막을 이용하여 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(15)을 식각 마스크로하고 더미 패턴(13)을 식각 저지막으로서 하여, 제 1 배선층(11) 및 더미패턴(13)이 노출되도록 제 2 및 제 1 층간절연막(11, 14)을 식각하여 콘택홀을 형성한다. 이때, 콘택홀(16) 상부의 폭(A) 보다 콘택이 이루어지는 저부의 폭(B)이 미세함을 알 수 있다. 그리고 나서, 공지된 방법으로 포토레지스트 패턴(15)을 제거한다.
도 1c에 도시된 바와 같이, 콘택홀(16) 및 제 2 층간절연막(14) 상에 도전막 (17)을 형성하고, 도 1d에 도시된 바와 같이, 도전막(17)을 패터닝하여 제 2 배선층(17A)을 형성한다.
상기 실시예에 의하면, 제 1 및 제 2 배선층(11, 17A) 사이의 층간절연막 (12, 14) 내에 형성된 더미패턴(13)에 의해 통상의 마스크 공정으로 미세 콘택 사이즈를 얻을 수 있다. 또한, 더미 패턴(13)이 배선층인 경우, 한번의 마스크 공정 및 식각 공정으로 제 1 및 제 2 배선층(11, 17A)과 동시에 연결하는 것이 가능하다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 제 1 배선층(21)이 형성된 반도체 기판(20) 상에 층간절연막(22)을 형성하고, 층간절연막(32) 상에 제 1 배선층(21)의 일측과 소정부분 오버랩되도록 더미패턴(23)을 형성한다. 여기서, 제 1 배선층(21)은 폴리실리콘막, 실리사이드층 및 금속층으로 또는 불순물 확산영역이다. 또한, 더미패턴(23)은 이후 콘택홀의 형성시 식각저지막으로서 작용한다. 그런 다음, 층간절연막(22) 상에 콘택홀용 마스크를 이용한 포토리소그라피로 포토레지스트 패턴(24)을 형성한다.
여기서, 층간절연막(22)은 TEOS막, BPSG막, HTO막, MTO막과 같은 산화막으로 형성하고, 더미패턴(23)은 층간절연막(22)과 서로 다른 식각특성을 갖는 막으로서, 도전막 또는 질화막으로 형성한다. 바람직하게, 도전막으로서 폴리실리콘막 또는 금속막을 이용하여 형성하고, 질화막으로서 옥시나이트라이드막을 이용하여 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(24)을 식각 마스크로하고 더미 패턴(23)을 식각 저지막으로 하여, 제 1 배선층(21)이 노출되도록 층간절연막(22)을 식각하여 콘택홀(25)을 형성한다. 이때, 콘택홀(25) 상부의 폭 보다 콘택이 이루어지는 저부의 폭이 미세함을 알 수 있다. 그리고 나서, 공지된 방법으로 포토레지스트 패턴(24)을 제거한다.
도 2c에 도시된 바와 같이, 콘택홀(25) 및 층간절연막(22) 상에 도전막(26)을 형성하고, 도 2d에 도시된 바와 같이, 도전막(26)을 전면식각하여 도전막(26)의 표면을 평탄화시킨다. 그리고 나서, 도전막(26) 및 더미패턴(23)을 패터닝하여, 도 2d에 도시된 바와 같이, 제 2 배선층(100)을 형성한다.
상기 실시예에 의하면, 층간절연막(22) 상에 형성된 더미패턴(23)에 의해 통상의 마스크 공정으로 미세 콘택 사이즈를 얻을 수 있다.
상기한 본 발명에 의하면, 층간절연막에 제 1 배선층의 일측과 오버랩되도록 더미패턴을 형성한 후 더미패턴 및 통상의 콘택 마스크를 이용하여 층간절연막을 식각하여 콘택홀을 형성함으로써, 통상의 마스크 공정으로 미세 콘택 사이즈를 얻는 것이 가능해진다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (12)
- 제 1 배선층이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막 상에 상기 제 1 배선층의 일측과 소정부분 오버랩되도록 더미패턴을 형성하는 단계;상기 더미패턴이 형성된 기판 전면에 제 2 층간절연막을 형성하는 단계;상기 더미 패턴을 식각 저지막으로하여 상기 제 1 배선층 및 상기 더미패턴의 일부가 노출되도록 상기 제 2 및 제 1 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및상기 콘택홀 및 제 2 층간절연막 상에 도전막을 형성하고 패터닝하여, 제 2 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 배선층은 폴리실리콘막, 실리사이드층 및 금속층으로 또는 불순물 확산영역인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 제 1 및 제 2 층간절연막은 TEOS막, BPSG막, HTO막, MTO막과 같은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 더미패턴은 도전막 또는 질화막으로형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 4 항에 있어서, 상기 도전막은 폴리실리콘막 또는 금속막을 이용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 4 항에 있어서, 상기 질화막은 옥시나이트라이드막을 이용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 배선층이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 상기 제 1 배선층의 일측과 소정부분 오버랩되도록 더미패턴을 형성하는 단계;상기 더미패턴을 식각 저지막으로하여 상기 제 1 배선층 및 상기 더미패턴의 일부가 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 및 층간절연막 상에 도전막을 형성하는 단계;상기 도전막을 전면식각하여 표면을 평탄화시키는 단계; 및상기 평탄화된 도전막을 패터닝하여 제 2 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 7 항에 있어서, 상기 제 1 배선층은 폴리실리콘막, 실리사이드층 및 금속층으로 또는 불순물 확산영역인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 7 항에 있어서, 층간절연막은 TEOS막, BPSG막, HTO막, MTO막과 같은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 7 항 또는 제 9 항에 있어서, 상기 더미패턴은 도전막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 10 항에 있어서, 상기 도전막은 폴리실리콘막 또는 금속막을 이용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 10 항에 있어서, 상기 질화막은 옥시나이트라이드막을 이용하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025254A KR100303366B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체 소자의 배선 형성방법 |
| US09/606,874 US6313029B1 (en) | 1999-06-29 | 2000-06-28 | Method for forming multi-layer interconnection of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025254A KR100303366B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체 소자의 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004564A KR20010004564A (ko) | 2001-01-15 |
| KR100303366B1 true KR100303366B1 (ko) | 2001-11-01 |
Family
ID=19596866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025254A KR100303366B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체 소자의 배선 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6313029B1 (ko) |
| KR (1) | KR100303366B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093330A (ja) * | 2004-09-22 | 2006-04-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100675303B1 (ko) * | 2006-01-23 | 2007-01-29 | 삼성전자주식회사 | 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법 |
| JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| US9245788B2 (en) | 2012-04-11 | 2016-01-26 | International Business Machines Corporation | Non-bridging contact via structures in proximity |
| FR3030881A1 (fr) * | 2014-12-22 | 2016-06-24 | Commissariat Energie Atomique | Procede de realisation d'un circuit integre en trois dimensions |
| US10475796B1 (en) * | 2018-06-28 | 2019-11-12 | Micron Technology, Inc. | Method of forming an array of capacitors, a method of forming DRAM circuitry, and a method of forming an elevationally-elongated conductive structure of integrated circuitry |
| US10461149B1 (en) | 2018-06-28 | 2019-10-29 | Micron Technology, Inc. | Elevationally-elongated conductive structure of integrated circuitry, method of forming an array of capacitors, method of forming DRAM circuitry, and method of forming an elevationally-elongated conductive structure of integrated circuitry |
| US11600519B2 (en) * | 2019-09-16 | 2023-03-07 | International Business Machines Corporation | Skip-via proximity interconnect |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5741741A (en) | 1996-05-23 | 1998-04-21 | Vanguard International Semiconductor Corporation | Method for making planar metal interconnections and metal plugs on semiconductor substrates |
| US5726100A (en) | 1996-06-27 | 1998-03-10 | Micron Technology, Inc. | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask |
| US5985746A (en) | 1996-11-21 | 1999-11-16 | Lsi Logic Corporation | Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product |
| US5932928A (en) | 1997-07-03 | 1999-08-03 | Micron Technology, Inc. | Semiconductor circuit interconnections and methods of making such interconnections |
| TW368741B (en) * | 1998-02-26 | 1999-09-01 | United Microelectronics Corp | Manufacturing method for dual damascene |
| TW377502B (en) * | 1998-05-26 | 1999-12-21 | United Microelectronics Corp | Method of dual damascene |
| TW408443B (en) * | 1998-06-08 | 2000-10-11 | United Microelectronics Corp | The manufacture method of dual damascene |
| US6171951B1 (en) * | 1998-10-30 | 2001-01-09 | United Microelectronic Corp. | Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening |
| US6211063B1 (en) * | 1999-05-25 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method to fabricate self-aligned dual damascene structures |
| US6159845A (en) * | 1999-09-11 | 2000-12-12 | United Microelectronics Corp. | Method for manufacturing dielectric layer |
-
1999
- 1999-06-29 KR KR1019990025254A patent/KR100303366B1/ko not_active IP Right Cessation
-
2000
- 2000-06-28 US US09/606,874 patent/US6313029B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6313029B1 (en) | 2001-11-06 |
| KR20010004564A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| JPH09205145A (ja) | 集積回路及びその製造方法 | |
| US7205232B2 (en) | Method of forming a self-aligned contact structure using a sacrificial mask layer | |
| KR100303366B1 (ko) | 반도체 소자의 배선 형성방법 | |
| JPH07122638A (ja) | 半導体装置の製造方法 | |
| KR100318569B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100224720B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| US20090286396A1 (en) | Method for manufacturing a semiconductor device having a stepped through-hole | |
| KR100315457B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100432885B1 (ko) | 층간절연막 패턴 형성 방법 | |
| KR100230353B1 (ko) | 반도체 장치에서의 콘택트 형성방법 | |
| KR100203298B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR0172725B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
| KR100307561B1 (ko) | 반도체소자의 금속배선 형성방법_ | |
| KR100532967B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100313604B1 (ko) | 반도체장치의 절연층 평탄화 방법 | |
| KR101030239B1 (ko) | 반도체 소자의 박막 레지스터 형성 방법 | |
| KR100351917B1 (ko) | 반도체 소자의 제조방법 | |
| KR20030015703A (ko) | 다층 배선 절연막 구조체 및 그 형성 방법 | |
| KR100338605B1 (ko) | 반도체디바이스의콘택홀형성방법 | |
| KR0151054B1 (ko) | 반도체 장치의 층간접속방법 | |
| KR100249018B1 (ko) | 접촉홀 형성 방법 | |
| KR100219055B1 (ko) | 반도체 장치의 미세 콘택홀 형성 방법 | |
| KR19990000275A (ko) | 반도체장치 및 그 제조방법 | |
| KR20000045910A (ko) | 반도체 소자의 퓨즈 박스 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140626 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20150618 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20160616 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20170616 Year of fee payment: 17 |
|
| EXPY | Expiration of term |