JP2006093330A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006093330A
JP2006093330A JP2004275565A JP2004275565A JP2006093330A JP 2006093330 A JP2006093330 A JP 2006093330A JP 2004275565 A JP2004275565 A JP 2004275565A JP 2004275565 A JP2004275565 A JP 2004275565A JP 2006093330 A JP2006093330 A JP 2006093330A
Authority
JP
Japan
Prior art keywords
etching stopper
film
stopper film
etching
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004275565A
Other languages
English (en)
Other versions
JP2006093330A5 (ja
Inventor
Katsuhiro Uesugi
勝洋 上杉
Katsuo Katayama
克生 片山
Katsunao Sakai
克尚 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004275565A priority Critical patent/JP2006093330A/ja
Priority to TW094131784A priority patent/TW200618177A/zh
Priority to US11/229,550 priority patent/US7301237B2/en
Priority to KR1020050087804A priority patent/KR20060051496A/ko
Priority to CN200910139117A priority patent/CN101546748A/zh
Priority to CNB2005101063761A priority patent/CN100499068C/zh
Publication of JP2006093330A publication Critical patent/JP2006093330A/ja
Priority to US11/907,438 priority patent/US7465662B2/en
Publication of JP2006093330A5 publication Critical patent/JP2006093330A5/ja
Priority to US12/273,795 priority patent/US20090137114A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 導電層に至るホールが、アライメントのずれに起因して、下側の層間絶縁膜まで到達してしまうことが防止された半導体装置およびその製造方法を提供する。
【解決手段】 層間絶縁膜１の上にエッチングストッパ膜２が形成される。エッチングストッパ膜２の上に導電層３が形成される。導電層３を覆うようにエッチングストッパ膜４が形成される。エッチングストッパ膜４の上には層間絶縁膜５が形成される。前述の構造においては、まず、第１のエッチング条件で、層間絶縁膜５を上下に貫通し、エッチングストッパ膜４の表面を露出させるホールが形成される。その後、第２のエッチング条件で、そのホールの底面を構成するエッチングストッパ膜４が除去され、導電層３に至るホールが形成される。ホールに接続配線８が埋め込まれる。
【選択図】 図１

Description

本発明は、半導体基板の上方に位置する導電層に接続された接続配線を有する半導体装置およびその製造方法に関するものである。
従来より、第１の層間絶縁膜の上に形成された導電層を覆う第２の層間絶縁膜を貫通し、導電層に至るホールを形成する工程を有する半導体装置の製造方法が用いられている。この半導体装置の製造方法においては、ホールの形成位置が導電層の位置からずれている場合には、ホールが導電層の下側の第１の層間絶縁膜にまで到達してしまう。このホールのアライメントのずれに起因する突き抜けは、微細化された近年の半導体装置においては、その発生確率が高くなっている。
特開平０５−２９９５１５号公報 特開２０００−２９４６３１号公報 特開平０９−００７９７０号公報
上記のようなホールのアライメントのずれによって導電層の下側の第１の絶縁膜までホールが突抜けてしまうことを防止するための技術として、上記特許文献１では、導電層の側壁にのみエッチングストッパ膜が設けられる技術が開示されている。また、特許文献２においては、ダマシン構造において、エッチング防止膜が二重に設けられる技術が開示されている。また、特許文献３においては、導電層の下側にのみエッチングストッパ膜が設けられる技術が開示されている。
しかしながら、いずれの技術によっても第１の層間絶縁膜にホールが到達してしまうという問題を完全には解消することができていない。
本発明は、上述の問題に鑑みなされたものであり、その目的は、導電層に至るホールが導電層の下に設けられた層間絶縁膜にまで到達してしまうことが防止された半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された第１のエッチングストッパ膜と、少なくとも第１のエッチングストッパ膜の上に形成された第２のエッチングストッパ膜とを備えている。また、その半導体装置は、第２のエッチングストッパ膜および導電層を覆うように形成された第２の層間絶縁膜と、第２の層間絶縁膜を厚さ方向に貫通し、導電層に接触するように形成された接続配線とを備えている。
上記の半導体装置によれば、導電層が第１のエッチングストッパ膜および第２のエッチングストッパ膜によって挟まれたサンドイッチ構造が形成されている。そのため、後述するような半導体装置の製造方法を用いれば、接続配線が埋込まれているホールを形成するときに、第１の絶縁層までホールが到達してしまう、いわゆるホールの突抜けが防止される。
本発明の半導体装置の製造方法は、第１の絶縁膜を形成するステップと、第１の絶縁膜の上に第１のエッチングストッパ膜を形成するステップと、第１のエッチングストッパ膜の上に導電層を形成するステップと備えている。また、その半導体装置の製造方法は、第１のエッチングストッパ膜および導電層を覆うように第２のエッチングストッパ膜を形成するステップと、第２のエッチングストッパ膜の上に第２の層間絶縁膜を形成するステップと、第２の層間絶縁膜を厚さ方向に貫通し、導電層に至るホールを形成するステップと、ホール内に接続配線を形成するステップとを備えている。前述のホールを形成するステップは、第１のエッチング条件で第２の層間絶縁膜をエッチングするステップと、第１のエッチング条件とは異なる第２のエッチング条件で、第２のエッチングストッパ膜をエッチングするステップとを有している。
前述の第１のエッチングストッパ膜および第２のエッチングストッパ膜は、それぞれ、シリコン窒化膜およびシリコンリッチ酸化膜のうちのいずれか一方を含んでいてもよい。
以下、本発明の実施の形態の半導体装置およびその製造方法を図に基づいて説明する。まず、図１を用いて、本発明の実施の形態の半導体装置の構造を説明する。
図１に示すように、本実施の形態の半導体装置は、半導体基板の上方に設けられた層間絶縁膜１を備えている。層間絶縁膜１の上にはエッチングストッパ膜２が形成されている。また、エッチングストッパ膜２の上には、導電層３が形成されている。また、エッチングストッパ膜２の上表面、導電層３の一方の側面、および導電層３の上表面の一部を覆うように、エッチングストッパ膜４が形成されている。また、エッチングストッパ膜４を覆うように層間絶縁膜５が形成されている。また、層間絶縁膜５を厚さ方向に貫通し、導電層３に至る接続配線８が形成されている。
上記の構成によれば、接続配線８が埋め込まれるホールが形成されるときに、エッチングストッパ膜２の一部のみがエッチングされるが、層間絶縁膜１までホールが到達しない。その結果、半導体装置の信頼性が向上する。
前述の図１に示す半導体装置を製造する方法を図２〜図６を用いて説明する。
まず、半導体基板の上方に層間絶縁膜１を形成する。次に、層間絶縁膜１の上にエッチングストッパ膜２を形成する。次に、エッチングストッパ膜２の上に導電層３を形成する。それにより、図２に示す構造が得られる。
次に、図３に示すように、エッチングストッパ膜２ならびに導電層３の上表面および両側面を覆うようにエッチングストッパ膜４を形成する。次に、エッチングストッパ膜４を覆うように層間絶縁膜５を形成する。次に、導電層３に至るホールを形成するためのパターニングが行なわれたレジスト膜６を形成する。それにより、図４に示す構造が得られる。
次に、図５に示すように、レジスト膜６をエッチングマスクとして、層間絶縁膜５をエッチングする。それにより、エッチングストッパ膜４が露出する。次に、層間絶縁膜５をエッチングするためのエッチング条件とは異なるエッチング条件でエッチングストッパ膜４をエッチングする。それにより、図６に示すように、導電層３に至るホール７が形成される。ホール７の底面には、導電層３が露出している。
また、図６に示すように、ホール７が導電層３の位置からずれ、導電層３の両側面のうちの一方が露出するようにエッチングストッパ膜４が除去される場合を考える。この場合においても、エッチングストッパ膜４の下側にはエッチングストッパ膜２が設けられているため、ホール７の底面は、エッチングストッパ膜４を貫通し、エッチングストッパ膜２に至るが、層間絶縁膜１に至ることはない。
上記のような本実施の形態の半導体装置の製造方法によれば、導電層３を上下から挟み込む２つのエッチングストッパ膜を有する状態で、まず、導電層３の上方に位置する層間絶縁膜５がエッチングされ、その後、導電層３の上に位置するエッチングストッパ膜４が除去される。そのため、層間絶縁膜１にホール７が至ってしまうという不都合が防止されている。その結果、半導体装置の信頼性が向上する。
なお、エッチングストッパ膜２の膜厚は約２０ｎｍ〜２００ｎｍである。導電層３は、タングステンまたはアルミニウム等からなる膜であって、約２００ｎｍの膜である。また、エッチングストッパ膜４の膜厚は５０ｎｍである。また、前述の層間絶縁膜５のエッチングは、ＲＩＥ（Reactive Ion Etching）などのドライエッチングにより行なわれる。また、エッチングストッパ膜２および４としては、それぞれ、Ｏ／Ｓｉの組成比が、１．２程度のＳｉリッチな絶縁膜、すなわちＳＲＯ（Silicon Rich Oxide）膜が用いられることが望ましい。また、エッチングストッパ膜２および４は、それぞれ、シリコン窒化膜であってもよい。
また、本発明の第１のエッチング条件において用いられるエッチングガスは、基本的には、ＣとＦとを含むＣＦ系ガスであるＣ4Ｆ8、Ｃ5Ｆ8、Ｃ4Ｆ6、Ｃ2Ｆ4、またはＣ3Ｆ6等のガスに、Ｏ2およびＣＯのうちの少なくともいずれか一方、または、Ａｒを添加したガスである。このガスを用いて、まず、図５に示すように、層間絶縁膜（シリコン酸化膜）５のエッチングが行なわれる。また、前述のエッチングガスは、エッチングストッパ膜４に対して選択的に層間絶縁膜５をエッチングすることができるガスの一例であり、層間絶縁膜５をエッチングするためのガスは、前述のエッチングガスに限定されない。
また、本発明の第２のエッチング条件において用いられるエッチングガスは、Ｃ、Ｆ、およびＨを含むガスＣＨＦ3、またはＣＨ2Ｆ2に、Ｏ2およびＣＯのうちの少なくともいずれか一方、または、Ａｒを添加したガスである。このガスを用いて、図６に示すように、露出しているエッチングストッパ膜４がエッチングされる。その結果、ホール７の底面には導電層３が露出する。また、前述のエッチングガスは、エッチングストッパ膜４を効率的にエッチングするためのガスの一例であり、エッチングストッパ膜４をエッチングするためのガスは、前述のガスに限定されない。
一方、上記の本発明の実施の形態の構造の半導体装置の比較例として、図７および図８に示す構造の半導体装置が考えられる。
図７においては、導電層３の上にエッチングストッパ膜４が設けられているが、導電層３の下にエッチングストッパ膜２が設けられていない。この構造であれば、層間絶縁膜５をエッチングした後、エッチング条件を変えて、エッチングストッパ膜４をエッチングして導電層３を露出させる必要がある。このときに、ホール７の形成位置が導電層３の端部からずれていると、ホール７の底面がエッチングストッパ膜４を突き抜け、層間絶縁膜１まで至ってしまう。
また、図８においては、導電層３の下にエッチングストッパ膜２が設けられているが、導電層３の上にエッチングストッパ膜４が設けられていない。この構造であれば、層間絶縁膜５をエッチングして、導電層３を露出させるときに、層間絶縁膜５の厚さ方向の距離が長いために、導電層３が露出した時点でエッチングをストップすることが困難である。そのため、特に、ホール７の形成位置が２０ｎｍ以下というわずかな値だけ導電層３の端部からずれている場合には、ホール７の底面が、エッチングストッパ膜２を貫通し、層間絶縁膜１に至ってしまう。
上記の図７および図８の比較例の構造と図１〜図６に示す本実施の形態の構造とを比較すれば分かるように、導電層３を上側および下側から挟むエッチングストッパ膜２および４が設けられることによって、初めて、層間絶縁膜１に至るホール７の突抜けが効果的に防止される。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
実施の形態の半導体装置の構造を説明するための図である。 実施の形態の半導体装置の製造方法を説明するための図である。 実施の形態の半導体装置の製造方法を説明するための図である。 実施の形態の半導体装置の製造方法を説明するための図である。 実施の形態の半導体装置の製造方法を説明するための図である。 実施の形態の半導体装置の製造方法を説明するための図である。 比較例の半導体装置の製造方法を説明するための図である。 比較例の半導体装置の製造方法を説明するための図である。
符号の説明
１ 層間絶縁膜、２ エッチングストッパ膜、３ 導電層、４ エッチングストッパ膜、５ 層間絶縁膜、６ レジスト膜、７ ホール、８ 接続配線。

Claims (4)

  1. 第１の層間絶縁膜と、
    前記第１の層間絶縁膜の上に形成された第１のエッチングストッパ膜と、
    前記第１のエッチングストッパ膜の上に形成された導電層と、
    少なくとも前記第１のエッチングストッパ膜を覆うように形成された第２のエッチングストッパ膜と、
    前記第２のエッチングストッパ膜および前記導電層を覆うように形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜を厚さ方向に貫通し、前記導電層に接触するように形成された接続配線とを備えた、半導体装置。
  2. 前記第１のエッチングストッパ膜および前記第２のエッチングストッパ膜は、それぞれ、シリコン窒化膜およびシリコンリッチ酸化膜のうちのいずれか一方を含む、請求項１に記載の半導体装置。
  3. 第１の絶縁膜を形成するステップと、
    前記第１の絶縁膜の上に第１のエッチングストッパ膜を形成するステップと、
    前記第１のエッチングストッパ膜の上に導電層を形成するステップと、
    前記第１のエッチングストッパ膜および前記導電層を覆うように第２のエッチングストッパ膜を形成するステップと、
    前記第２のエッチングストッパ膜の上に第２の層間絶縁膜を形成するステップと、
    前記第２の層間絶縁膜を厚さ方向に貫通し、前記導電層に至るホールを形成するステップと、
    前記ホール内に接続配線を形成するステップとを備え、
    前記ホールを形成するステップは、
    第１のエッチング条件で前記第２の層間絶縁膜をエッチングするステップと、
    前記第１のエッチング条件とは異なる第２のエッチング条件で、前記第２のエッチングストッパ膜をエッチングするステップとを有する、半導体装置の製造方法。
  4. 前記第１のエッチングストッパ膜および前記第２のエッチングストッパ膜は、それぞれ、シリコン窒化膜およびシリコンリッチ酸化膜のうちのいずれか一方を含む、請求項３に記載の半導体装置の製造方法。
JP2004275565A 2004-09-22 2004-09-22 半導体装置およびその製造方法 Pending JP2006093330A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2004275565A JP2006093330A (ja) 2004-09-22 2004-09-22 半導体装置およびその製造方法
TW094131784A TW200618177A (en) 2004-09-22 2005-09-15 Semiconductor device and manufacturing method thereof
US11/229,550 US7301237B2 (en) 2004-09-22 2005-09-20 Semiconductor device
KR1020050087804A KR20060051496A (ko) 2004-09-22 2005-09-21 반도체 장치 및 그 제조방법
CN200910139117A CN101546748A (zh) 2004-09-22 2005-09-22 半导体装置及其制造方法
CNB2005101063761A CN100499068C (zh) 2004-09-22 2005-09-22 半导体装置及其制造方法
US11/907,438 US7465662B2 (en) 2004-09-22 2007-10-12 Method of making semiconductor device
US12/273,795 US20090137114A1 (en) 2004-09-22 2008-11-19 Method of making semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004275565A JP2006093330A (ja) 2004-09-22 2004-09-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006093330A true JP2006093330A (ja) 2006-04-06
JP2006093330A5 JP2006093330A5 (ja) 2007-11-01

Family

ID=36074618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004275565A Pending JP2006093330A (ja) 2004-09-22 2004-09-22 半導体装置およびその製造方法

Country Status (5)

Country Link
US (3) US7301237B2 (ja)
JP (1) JP2006093330A (ja)
KR (1) KR20060051496A (ja)
CN (2) CN100499068C (ja)
TW (1) TW200618177A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391020B2 (en) * 2014-03-31 2016-07-12 Stmicroelectronics, Inc. Interconnect structure having large self-aligned vias

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953188B2 (ja) 1992-04-24 1999-09-27 日本電気株式会社 半導体装置の製造方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JPH097970A (ja) 1995-06-21 1997-01-10 Sanyo Electric Co Ltd 半導体装置の製造方法
TW337608B (en) * 1997-10-29 1998-08-01 United Microelectronics Corp Process for producing unlanded via
JP2000294631A (ja) 1999-04-05 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100303366B1 (ko) * 1999-06-29 2001-11-01 박종섭 반도체 소자의 배선 형성방법
JP2003533025A (ja) * 2000-04-28 2003-11-05 東京エレクトロン株式会社 低誘電率膜を有する半導体装置およびその製造方法
JP2002009152A (ja) * 2000-06-21 2002-01-11 Nec Corp 半導体装置及びその製造方法
US20030148618A1 (en) * 2002-02-07 2003-08-07 Applied Materials, Inc. Selective metal passivated copper interconnect with zero etch stops

Also Published As

Publication number Publication date
US20090137114A1 (en) 2009-05-28
TW200618177A (en) 2006-06-01
US7465662B2 (en) 2008-12-16
US7301237B2 (en) 2007-11-27
KR20060051496A (ko) 2006-05-19
CN101546748A (zh) 2009-09-30
CN100499068C (zh) 2009-06-10
US20060063372A1 (en) 2006-03-23
US20080045006A1 (en) 2008-02-21
CN1758425A (zh) 2006-04-12

Similar Documents

Publication Publication Date Title
US6800550B2 (en) Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon
JP3219909B2 (ja) 半導体装置の製造方法
JP4265668B2 (ja) 回路基板の製造方法および回路基板
US7855138B2 (en) Semiconductor device and method for manufacturing the same
US7491640B2 (en) Method of manufacturing semiconductor device
JP2003203973A (ja) 半導体装置及び半導体装置の製造方法
JPH10135331A (ja) 半導体装置のコンタクトホール形成方法
KR20080092614A (ko) 반도체 소자의 제조 방법
JP2003031657A (ja) 半導体装置およびその製造方法
US7301237B2 (en) Semiconductor device
KR100400300B1 (ko) 반도체소자의 금속배선 형성방법
JP2005191567A (ja) 半導体素子のコンタクト形成方法
JP4130778B2 (ja) デュアルダマシン構造の形成方法、および半導体装置の製造方法
JP2004186228A (ja) 半導体装置の製造方法
KR100861289B1 (ko) 반도체 소자의 금속배선 제조방법
KR100673238B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR100604414B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR100421280B1 (ko) 반도체 소자의 다층 금속 배선 형성 방법
KR19990048400A (ko) 반도체장치의 콘택홀 형성방법
JP2006108336A (ja) 半導体装置の製造方法
KR20040008677A (ko) 반도체 소자의 제조방법
JP2006351850A (ja) 半導体装置の製造方法
JP2007149754A (ja) 半導体装置およびその製造方法
KR20070053464A (ko) 반도체 소자의 레이아웃

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070830

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090806

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100105