JP2002009152A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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interlayer insulating
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Abstract

(57)【要約】 (修正有) 【課題】 低誘電率の有機化合物を層間絶縁膜として用
いた半導体装置において、金属配線との密着性を維持し
つつ、しかも応力集中による破壊のない信頼性の高い半
導体装置及びその製造方法を提供する。 【解決手段】 金属配線102上に形成されかつ低誘電
率の有機化合物からなる層間絶縁膜104と、前記層間
絶縁膜上に形成された第二の金属配線108と、前記第
一の層間絶縁膜と第二の金属配線との間の密着性を向上
するために設けられた層間密着層106とを有する半導
体装置において、前記層間絶縁膜と層間密着層との間
に、その弾性率が前記層間絶縁膜より大でありかつ前記
層間密着層よりも小である応力緩衝層105を設ける。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、詳しくは低誘電率の層間絶縁膜を有
する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】LSIの高速化及び高集積化を実現する
ためには、配線どうし及び層間絶縁膜どうしの電気容量
に起因する信号伝搬速度の遅延が問題となってくる。こ
れに対して近年、特に層間絶縁膜の低誘電率化への取り
組みが進行しており、例えば、層間絶縁膜としてポリイ
ミド重化合物、ビスーベンゾサイクロブテンシロキサン
重化合物(以下BCBと記述する)等の有機化合物が用
いられる。これら有機化合物の比誘電率は1.5〜2.
5程度であって、SiOを主体とした従来の層間絶縁
膜における比誘電率(約4)に対して非常に低い値であ
る。また、これら有機化合物は、回転塗布及び焼成によ
り容易に成膜することが可能であり、しかも下地の構造
の起伏によらず平坦に成膜できるという特長を有する。
【0003】ところがこれら有機化合物により層間絶縁
膜を形成した場合、配線に使用される金属との密着性が
弱く、剥離が生じやすい。そこで、これら有機化合物に
よる層間絶縁膜と配線との間に、密着性を向上させるた
めの層間密着膜を設けることが行われている。例えば層
間絶縁膜としてBCBを用いた場合、層間密着膜として
はSiN等が用いられる。以下この例を用い、半導体装
置の構造をその製造工程とともに説明する。
【0004】図4はBCBを層間絶縁膜として用いたG
aAs−ICの製造工程を示す断面図である。まずGa
As基板101上に、Au等からなりFET等の素子部
を含む第一の金属配線102が、スパッタ法とドライエ
ッチング法等により形成される(図4(a))。次にSi
Nからなる第一の層間密着層103が例えばプラズマC
VD法等により成膜される。ただし第一の層間密着層1
04は、第一の金属配線102と後述する層間絶縁膜1
04との間に十分な密着性が得られる場合には省くこと
ができる。
【0005】次にBCBからなる層間絶縁膜104が1
000〜20000nm程度の膜厚に、例えばBCBを
所望の厚さに塗布した後に、N2雰囲気下、300℃に
おいて焼成硬化することにより成膜される。次にSiN
からなる第二の層間密着層106がプラズマCVD法等
により成膜される(図4(b))。次にフォトレジスト
マスク107を用いてドライエッチングによりスルーホ
ール部110を形成する(図4(c))。例えばSiN
はCFとHとの混合ガスによるRIEにより、BC
BはCFとOとの混合ガスによるRIEによりエッ
チングされる。その後、Au等からなる第二の金属配線
108がスパッタ法等により形成される(図4
(d))。さらに第二の金属配線108を保護するため
の保護層109が形成される。保護層109は、第二の
金属配線109との密着性が良好なSiN等により形成
する。
【0006】なお、層間密着層104及び保護層109
に用いるSiNの膜厚が大きいと、比誘電率の上昇を招
くので、50〜100nm程度と極力小さくすることが
望ましい。
【0007】
【発明が解決しようとする課題】上記のような構造とす
ることにより、半導体装置における層間絶縁膜は金属配
線との良好な密着性を保持しつつ低誘電率化を実現する
ことができる。ところが、層間絶縁膜として用いる有機
化合物と、層間密着層として用いるSiN等の材料と
は、機械的特性において大きな隔たりがある。一例とし
てBCBを用いた5μmの層間絶縁膜と、SiNを用い
た0.3μmの層間密着層について、その応力と弾性率
とを表1に示す。表中において数値に付記された+符号
は引張応力を―符号は圧縮応力を示し、BCBは引張応
力をSiNは圧縮の応力を有する。また両者の弾性率に
は大きな隔たりがある。従って、これらを積層した場合
には両者の界面に強い応力が発生して弾性率の高いSi
N側において脆性破壊を発生しやすく、半導体装置の信
頼性を大きく損なう結果となる。
【0008】
【表1】
【0009】そこで本発明の課題は、低誘電率の有機化
合物を層間絶縁膜として用いた半導体装置において、金
属配線との密着性を維持しつつ、しかも応力集中による
破壊のない信頼性の高い半導体装置及びその製造方法を
提供することである。
【0010】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体装置は、金属配線上に形成されかつ低
誘電率の有機化合物からなる層間絶縁膜と、前記層間絶
縁膜上に形成された第二の金属配線と、前記第一の層間
絶縁膜と第二の金属配線との間の密着性を向上するため
に設けられた層間密着層とを有する半導体装置におい
て、前記層間絶縁膜と層間密着層との間に、その弾性率
が前記層間絶縁膜より大でありかつ前記層間密着層より
も小である応力緩衝層を設けてなることを特徴とする。
これにより、有機化合物を層間絶縁膜として用いた半導
体装置において、金属配線と層間絶縁膜との密着性を維
持しつつ、応力集中による脆性破壊を防ぐことが可能と
なり、半導体装置の信頼性が向上する。
【0011】また本発明の半導体装置は、前記層間絶縁
膜がビスーベンゾサイクロブテンシロキサン重化合物か
らなり、かつ前記層間密着層がSiNからなり、かつ前
記応力緩衝層がSiOからなることを特徴とする。こ
れにより、有機化合物を層間絶縁膜として用いた半導体
装置において、金属配線と層間絶縁膜との密着性を維持
しつつ、応力集中による脆性破壊を防ぐことが可能とな
り、半導体装置の信頼性が向上する。
【0012】また本発明の半導体装置の製造方法は、低
誘電率の有機化合物からなる層間絶縁膜を有する半導体
装置の製造方法において、前記金属配線上に層間密着層
を形成する工程と、前記層間密着層上にその弾性率が前
記層間絶縁膜より大でありかつ前記層間密着層よりも小
である応力緩衝層を形成する工程と、前記応力緩衝層上
に低誘電率の有機化合物からなる層間絶縁膜を形成する
工程と、前記層間絶縁膜上に第二の金属配線を形成する
工程とを有することを特徴とする。これにより、有機化
合物を層間絶縁膜として用いた半導体装置において、金
属配線と層間絶縁膜との密着性を維持しつつ、応力集中
による脆性破壊を防ぐことが可能となり、半導体装置の
信頼性が向上する。
【0013】また本発明の半導体装置の製造方法は、前
記応力緩衝層が、熱CVD法、プラズマCVD法、及び
光CVD法のうちいずれか一のCVD法により形成され
ることを特徴とする。これにより、有機化合物を層間絶
縁膜として用いた半導体装置において、金属配線と層間
絶縁膜との密着性を維持しつつ、応力集中による脆性破
壊を防ぐことが可能となり、半導体装置の信頼性が向上
する。
【0014】また本発明の半導体装置の製造方法は、前
記層間絶縁膜が回転塗布法及びそれに引き続いて行われ
る焼成硬化法により形成されるビスーベンゾサイクロブ
テンシロキサン重化合物膜であり、かつ前記層間密着層
が熱CVD法、プラズマCVD法、及び光CVD法のう
ちいずれか一のCVD法により形成されるSiN膜であ
り、かつ前記応力緩衝層が熱CVD法、プラズマCVD
法、及び光CVD法のうちいずれか一のCVD法により
形成されるSiO膜であることを特徴とする。これに
より、有機化合物を層間絶縁膜として用いた半導体装置
において、金属配線と層間絶縁膜との密着性を維持しつ
つ、応力集中による脆性破壊を防ぐことが可能となり、
半導体装置の信頼性が向上する。
【0015】
【発明の実施形態】本発明の一実施形態を以下に示す。
図1は本発明の半導体装置の一例として、BCBを層間
絶縁膜として用いたGaAs−ICについて、その構成
を製造工程ごとに示した断面図である。
【0016】図1(e)を参照すると、GaAs基板1
01上にはFET等の素子部をも含む第一の金属配線1
02、第一の層間密着層103、膜厚1000〜200
00nm程度のBCBからなる層間絶縁膜104、応力
緩衝層105、第二の層間密着層106、第二の金属配
線108、及び保護層109が順に積層されている。第
一の金属配線102及び第二の金属配線108はAu等
からなる。また、第一の層間密着層103、第二の層間
密着層106、及び保護層109は、金属に対する密着
性がすぐれたSiN等により形成される。また、その膜
厚があまり大であると比誘電率の上昇を招くので、十分
な密着性が得られる範囲において可能な限り薄くするこ
とが望ましく、具体的には50〜100nm程度とする
ことが望ましい。
【0017】応力緩衝層105は、層間絶縁膜104
(BCB)と第二の層間密着層106(SiN)との弾
性率の差に起因して生じる応力を緩和するために設けら
れる層である。従ってその弾性率が層間絶縁膜104
(BCB)よりも大でありかつ第二の層間密着層106
(SiN)よりも小である材料、例えばSiOが適す
る。また応力緩衝層105は、応力を十分に緩和しかつ
それ自身に割れを生じない程度の厚さとして100〜5
00nm程度とすることが望ましい。表2を参照する
と、0.3μmのSiO膜はSiN膜と同様に圧縮応
力を生じるが、その弾性率はSiN膜よりも小でありか
つBCB膜よりも大である。従って、これを応力緩衝層
105として用いることにより、従来問題となっていた
第二の層間密着層(SiN)106における脆性破壊が
防止され、半導体装置の信頼性を向上することができ
る。
【0018】
【表2】
【0019】次に図1を参照して本発明の半導体装置の
製造工程を説明する。GaAs基板101上に、第一の
金属配線102を形成する(図1(a))。第一の金属
配線102はAu等の材料からなり、例えばスパッタ法
等により成膜した後に、フォトリソグラフィー技術によ
りドライエッチングを行って形成することができる。次
に、第一の金属配線102と後述する層間絶縁膜104
との間の密着性を維持するために第一の層間密着層10
3を形成する。第一の層間密着層103としては例えば
SiNが適し、これをプラズマCVD法等により形成す
ることができる。なお、第一の金属層102と層間絶縁
層104との間に十分な密着性が得られる場合には、第
一の層間密着層103を省いてもよい。
【0020】次にBCBからなる層間絶縁膜104を形
成する。まず回転塗布法によりBCBを所望の膜厚と
し、その後例えばNガス雰囲気中において300℃に
おいて焼成することにより硬化される。このようにして
形成されたBCB膜の表面は、下地の形状及び凹凸によ
らず平坦となる。
【0021】次に応力緩衝層105を形成する。応力緩
衝層105としては例えばSiO2が適し、プラズマC
VD法により形成することができる。この後さらに第二
の層間密着層106を形成する(図1(b))。第二の
層間密着層106としては例えばSiNが適し、これを
プラズマCVD法等により形成することができる。
【0022】次にフォトレジストマスク107を用い
て、第二の層間密着層106、応力緩衝層105、層間
絶縁層104、及び第一の層間密着層103を順次ドラ
イエッチングすることにより、スルーホール部110を
形成する(図1(c))。例えば、SiN及びSiO
はCFとHとの混合ガスを用いたRIEにより、B
CBはCFとOとの混合ガスを用いたRIEにより
ドライエッチングすることができる。
【0023】次にフォトレジストマスク107を除去
し、第二の金属配線108を形成し(図1(d))、さ
らに第二の金属配線を保護する保護層109を形成する
(図1(e))ことにより、本発明の半導体装置の一例
であるGaAs―ICが製造される。
【0024】次に本発明における第二の実施形態を以下
に示す。本実施形態においては、図2に示されるよう
に、第一の実施形態の半導体装置に対してさらに上層の
配線を積層する。第一の実施形態において示されたよう
に、本発明によりBCBからなる層間絶縁膜とSiNか
らなる層間密着層との積層が可能となり、その結果、B
CBによる層間絶縁膜を容易に多層化することができ
る。なお、図2に示される半導体装置の製造工程は、第
一の実施形態において示されたものと同様であるため説
明を省略する。また、図2に示した半導体装置に対して
さらに上層の配線を積層することが可能であることはい
うまでもない。
【0025】なお、本発明はここで示したGaAs−I
Cに限定されるものではなく、例えば図3に示されるよ
うに、SiN膜がキャパシタ部310においてはキャパ
シタとして、それ以外の場所においては第二の層間密着
膜106として作用する構造の半導体装置をはじめとし
て、有機化合物を層間積層膜とした他の構造の半導体装
置についても適用可能であることはいうまでもない。あ
るいは層間絶縁膜としてBCB以外の有機化合物、例え
ばポリイミド化合物等を用いた場合においても、これら
層間絶縁膜と層間密着膜との間に、弾性率がそれらの間
にある応力緩衝層を設けることにより同様の効果を得
る。
【0026】
【発明の効果】以上のように本発明によれば、低誘電率
の有機化合物を層間絶縁膜として用いた半導体装置にお
いて、金属配線との密着性を維持しつつ、しかも応力集
中による破壊のない信頼性の高い半導体装置及びその製
造方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の半導体装置の一例を示す断面図であ
る。
【図2】 本発明の半導体装置の他の一例を示す断面図
である。
【図3】 本発明の半導体装置のさらに他の一例を示す
断面図である。
【図4】 従来の半導体装置の一例を示す断面図であ
る。
【符号の説明】
101 GaAs基板 102 第一の金属配線 103 第一の層間密着層 104 層間絶縁膜 105 応力緩衝層 106 第二の層間密着層 107 フォトレジストマスク 108 第二の金属配線 109 保護層 110 スルーホール部 204 第二の層間絶縁膜 205 第二の応力緩衝層 206 第三の層間密着層 208 第三の金属配線 310 キャパシタ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/316 H01L 21/318 B 21/318 M 21/90 S P Fターム(参考) 4K030 BA40 BA44 BB12 CA04 FA01 FA06 FA10 HA04 LA15 5F033 GG02 HH13 JJ13 KK13 PP15 QQ08 QQ09 QQ11 QQ13 QQ25 QQ37 RR04 RR06 RR21 RR22 SS11 SS14 SS15 SS22 TT04 XX01 XX14 XX17 XX19 XX24 5F058 AA08 AD05 AD10 AD11 AF04 AG01 AH02 BA10 BD02 BD04 BD10 BD19 BF02 BF05 BF07 BJ02

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 金属配線上に形成されかつ低誘電率の有
    機化合物からなる層間絶縁膜と、前記層間絶縁膜上に形
    成された第二の金属配線と、前記第一の層間絶縁膜と第
    二の金属配線との間の密着性を向上するために設けられ
    た層間密着層とを有する半導体装置において、前記層間
    絶縁膜と層間密着層との間に、その弾性率が前記層間絶
    縁膜より大でありかつ前記層間密着層よりも小である応
    力緩衝層を設けてなることを特徴とする半導体装置。
  2. 【請求項2】 前記層間絶縁膜がビスーベンゾサイクロ
    ブテンシロキサン重化合物からなり、かつ前記層間密着
    層がSiNからなり、かつ前記応力緩衝層がSiO
    らなることを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】 低誘電率の有機化合物からなる層間絶縁
    膜を有する半導体装置の製造方法において、前記金属配
    線上に層間密着層を形成する工程と、前記層間密着層上
    にその弾性率が前記層間絶縁膜より大でありかつ前記層
    間密着層よりも小である応力緩衝層を形成する工程と、
    前記応力緩衝層上に低誘電率の有機化合物からなる層間
    絶縁膜を形成する工程と、前記層間絶縁膜上に第二の金
    属配線を形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  4. 【請求項4】 前記応力緩衝層が、熱CVD法、プラズ
    マCVD法、及び光CVD法のうちいずれか一のCVD
    法により形成されることを特徴とする請求項3に記載の
    半導体装置の製造方法。
  5. 【請求項5】 前記層間絶縁膜が回転塗布法及びそれに
    引き続いて行われる焼成硬化法により形成されるビスー
    ベンゾサイクロブテンシロキサン重化合物膜であり、か
    つ前記層間密着層が熱CVD法、プラズマCVD法、及
    び光CVD法のうちいずれか一のCVD法により形成さ
    れるSiN膜であり、かつ前記応力緩衝層が熱CVD
    法、プラズマCVD法、及び光CVD法のうちいずれか
    一のCVD法により形成されるSiO膜であることを
    特徴とする請求項3に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007020688A1 (ja) * 2005-08-17 2007-02-22 Fujitsu Limited 半導体装置及びその製造方法
US7459388B2 (en) 2006-09-06 2008-12-02 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses
JP2011066068A (ja) * 2009-09-15 2011-03-31 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2014168098A (ja) * 2014-05-19 2014-09-11 Sony Corp 固体撮像素子及び固体撮像素子の製造方法、電子機器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
JP2004055781A (ja) * 2002-07-19 2004-02-19 Sony Corp 半導体装置の製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2006093330A (ja) * 2004-09-22 2006-04-06 Renesas Technology Corp 半導体装置およびその製造方法
JP4692314B2 (ja) * 2006-02-14 2011-06-01 住友電気工業株式会社 半導体デバイスの製造方法
US7727879B2 (en) 2007-03-21 2010-06-01 Stats Chippac, Ltd. Method of forming top electrode for capacitor and interconnection in integrated passive device (IPD)
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
KR102352809B1 (ko) * 2017-03-31 2022-01-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
CN109300947B (zh) * 2018-09-28 2021-09-07 京东方科技集团股份有限公司 柔性显示基板及其制造方法、显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023205A (en) * 1989-04-27 1991-06-11 Polycon Method of fabricating hybrid circuit structures
US6040628A (en) * 1996-12-19 2000-03-21 Intel Corporation Interconnect structure using a combination of hard dielectric and polymer as interlayer dielectrics
US6077792A (en) * 1997-07-14 2000-06-20 Micron Technology, Inc. Method of forming foamed polymeric material for an integrated circuit
US6309956B1 (en) * 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
US6140456A (en) * 1997-10-24 2000-10-31 Quester Techology, Inc. Chemicals and processes for making fluorinated poly(para-xylylenes)
US6020458A (en) * 1997-10-24 2000-02-01 Quester Technology, Inc. Precursors for making low dielectric constant materials with improved thermal stability
US6323297B1 (en) * 1997-10-24 2001-11-27 Quester Technology, Inc. Low dielectric constant materials with improved thermal and mechanical properties
US6086679A (en) * 1997-10-24 2000-07-11 Quester Technology, Inc. Deposition systems and processes for transport polymerization and chemical vapor deposition
US6265780B1 (en) * 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6331479B1 (en) * 1999-09-20 2001-12-18 Chartered Semiconductor Manufacturing Ltd. Method to prevent degradation of low dielectric constant material in copper damascene interconnects
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP2001269859A (ja) * 2000-03-27 2001-10-02 Jsr Corp 化学機械研磨用水系分散体

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007020688A1 (ja) * 2005-08-17 2007-02-22 Fujitsu Limited 半導体装置及びその製造方法
US7956462B2 (en) 2005-08-17 2011-06-07 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7459388B2 (en) 2006-09-06 2008-12-02 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses
JP2011066068A (ja) * 2009-09-15 2011-03-31 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2014168098A (ja) * 2014-05-19 2014-09-11 Sony Corp 固体撮像素子及び固体撮像素子の製造方法、電子機器

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