JP2000307000A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】ひっぱり応力による配線の歪みを防止し、配線
間結合容量の低減された半導体装置を提供することを目
的とする。 【解決手段】最上層配線１８とパッシベーション膜２３
の間にダミープレート２０を有し、半導体基板１、ゲー
ト配線５、配線９、配線１３、配線１８及びダミープレ
ート２０がＳｉＮ膜で覆われており、配線間に層間絶縁
膜を有しないことを特徴とする半導体装置。
間結合容量の低減された半導体装置を提供することを目
的とする。 【解決手段】最上層配線１８とパッシベーション膜２３
の間にダミープレート２０を有し、半導体基板１、ゲー
ト配線５、配線９、配線１３、配線１８及びダミープレ
ート２０がＳｉＮ膜で覆われており、配線間に層間絶縁
膜を有しないことを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は配線間絶縁膜の一部
を除去した半導体装置の構造に関する。
を除去した半導体装置の構造に関する。
【０００２】
【従来の技術】ＬＳＩの微細化により、ＭＯＳＦＥＴの
ソースからドレインへ向かう信号伝達遅延時間、すなわ
ちゲート遅延（Ｇａｔｅ Ｄｅｌａｙ）の短縮が実現さ
れている。そしてＭＯＳＦＥＴのゲート長（ゲート配線
幅）は０．１μｍ近傍まで縮小されている。しかし０．
２５μｍより短いゲート長を有するトランジスタの動作
速度は配線遅延（Ｉｎｔｅｒｃｏｎｎｅｃｏｔ Ｄｅｌ
ａｙ）によって顕著に律速されるようになる。配線遅延
の原因は配線間結合容量である。隣り合った配線間の単
位面積あたりの結合容量Ｃはフリンジ容量等の補正項を
無視した平行平板近似において、Ｃ＝ε０εｘ/Ｔと表
せられる。ここでＴは配線間距離、ε０は真空の誘電
率、εｘは層間絶縁膜の比誘電率である。配線間結合容
量Ｃを低減するために、配線間距離Ｔを長くする、ある
いは層間絶縁膜の比誘電率εｘを下げることが考えられ
る。ＬＳＩの微細化による配線間距離Ｔの短縮のため、
層間絶縁膜の比誘電率εｘを下げる必要がある。現在用
いられているＬＳＩの層間絶縁膜は膜中にポア（空孔）
を設けて密度を小さくし、比誘電率を低くしている。比
誘電率は以下の値である。ＳｉＯ２（酸化膜）は３．
９、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）は３．５〜３．８、ＦＳＧ（ｆｌｕｏｒｉｎｅ
−ｄｏｐｅｄ ｓｐｉｎ−ｏｎ ｇｌａｓｓ）は３．
６、ＨＳＱ（Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏ
ｘａｎｅ，ＨＳｉＯ）は３．２である。これらを用いた
従来の半導体装置の構造について説明する。図１１は従
来の半導体装置の構造を示す断面図である。Ｎウェル領
域及びＰウェル領域を有するシリコン基板５１上にゲー
ト酸化膜５２を形成し、ゲート酸化膜５２上にゲート配
線５３を有している。ゲート配線５３はＳｉＯ２からな
る酸化膜５４により被膜されている。被膜されたゲート
配線５３上及びシリコン基板５１上に表面の平坦化され
たＦＳＧからなる層間絶縁膜５５が形成されている。層
間絶縁膜５５上にはＡｌ−Ｃｕの合金からなる配線５６
が形成されている。配線５６はＴｉＮからなるバリヤメ
タル（図示せず）で被膜されている。配線５６上には表
面の平坦化されたＦＳＧからなる層間絶縁膜５９が形成
されており、層間絶縁膜５９内部にＡｌ−Ｃｕの合金か
らなる配線６０が配線５６と立体交差するように形成さ
れている。配線６０と配線５６を接続するようにタング
ステンプラグ（Ｗ−プラグ）からなるコンタクトホール
５８が形成されている。層間絶縁膜５９上の配線６１は
配線５６と平行に形成されており、配線６１上にＰＳＧ
からなるパッシベーション膜６２が形成されている。
ソースからドレインへ向かう信号伝達遅延時間、すなわ
ちゲート遅延（Ｇａｔｅ Ｄｅｌａｙ）の短縮が実現さ
れている。そしてＭＯＳＦＥＴのゲート長（ゲート配線
幅）は０．１μｍ近傍まで縮小されている。しかし０．
２５μｍより短いゲート長を有するトランジスタの動作
速度は配線遅延（Ｉｎｔｅｒｃｏｎｎｅｃｏｔ Ｄｅｌ
ａｙ）によって顕著に律速されるようになる。配線遅延
の原因は配線間結合容量である。隣り合った配線間の単
位面積あたりの結合容量Ｃはフリンジ容量等の補正項を
無視した平行平板近似において、Ｃ＝ε０εｘ/Ｔと表
せられる。ここでＴは配線間距離、ε０は真空の誘電
率、εｘは層間絶縁膜の比誘電率である。配線間結合容
量Ｃを低減するために、配線間距離Ｔを長くする、ある
いは層間絶縁膜の比誘電率εｘを下げることが考えられ
る。ＬＳＩの微細化による配線間距離Ｔの短縮のため、
層間絶縁膜の比誘電率εｘを下げる必要がある。現在用
いられているＬＳＩの層間絶縁膜は膜中にポア（空孔）
を設けて密度を小さくし、比誘電率を低くしている。比
誘電率は以下の値である。ＳｉＯ２（酸化膜）は３．
９、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）は３．５〜３．８、ＦＳＧ（ｆｌｕｏｒｉｎｅ
−ｄｏｐｅｄ ｓｐｉｎ−ｏｎ ｇｌａｓｓ）は３．
６、ＨＳＱ（Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏ
ｘａｎｅ，ＨＳｉＯ）は３．２である。これらを用いた
従来の半導体装置の構造について説明する。図１１は従
来の半導体装置の構造を示す断面図である。Ｎウェル領
域及びＰウェル領域を有するシリコン基板５１上にゲー
ト酸化膜５２を形成し、ゲート酸化膜５２上にゲート配
線５３を有している。ゲート配線５３はＳｉＯ２からな
る酸化膜５４により被膜されている。被膜されたゲート
配線５３上及びシリコン基板５１上に表面の平坦化され
たＦＳＧからなる層間絶縁膜５５が形成されている。層
間絶縁膜５５上にはＡｌ−Ｃｕの合金からなる配線５６
が形成されている。配線５６はＴｉＮからなるバリヤメ
タル（図示せず）で被膜されている。配線５６上には表
面の平坦化されたＦＳＧからなる層間絶縁膜５９が形成
されており、層間絶縁膜５９内部にＡｌ−Ｃｕの合金か
らなる配線６０が配線５６と立体交差するように形成さ
れている。配線６０と配線５６を接続するようにタング
ステンプラグ（Ｗ−プラグ）からなるコンタクトホール
５８が形成されている。層間絶縁膜５９上の配線６１は
配線５６と平行に形成されており、配線６１上にＰＳＧ
からなるパッシベーション膜６２が形成されている。
【０００３】次に従来の半導体装置の製造方法について
説明する。シリコン基板５１上にＣＶＤ法によりダミー
酸化膜を形成する。イオン注入によりＮウェル領域及び
Ｐウェル領域を形成し、熱酸化工程を行う。ダミー酸化
膜を除去し、熱酸化によりゲート酸化膜５２を形成す
る。ゲート酸化膜５２上にＣＶＤ法によりポリシリコン
を形成した後、リンをイオン注入によりドープする。パ
ターニングされたフォトレジストを用いてＲＩＥ法によ
りポリシリコンを加工し、ゲート配線５３を形成する。
ゲート配線５３はＳｉＯ２酸化膜５４により被膜する。
酸化膜５４により被膜された配線５３上及びゲート酸化
膜５２上に層間絶縁膜５５をＣＶＤ法により堆積した
後、ＣＭＰ法（化学機械研磨法）により表面を平坦化す
る。ＲＩＥ法により層間絶縁膜５５上に配線形成のため
の溝を形成し、スパッタ法により溝内部にＴｉＮからな
るバリアメタルを成膜する。Ａｌ−Ｃｕの合金をスパッ
タ法により溝内部に形成して配線５６とする。配線５６
上部も同様にバリヤメタルを形成して配線５６全体を被
膜する。以下層間絶縁膜及び配線形成は同様の方法を用
いている。バリヤメタルで被膜された配線５６上にＦＳ
Ｇからなる層間絶縁膜６３を形成し、この膜中にコンタ
クトホール形成のための穴をＲＩＥ法により形成する。
穴内部にバリヤメタルを成膜し、ＣＶＤ法によりＷ−プ
ラグを形成して、コンタクトホール５８とする。コンタ
クトホール５８及び層間絶縁膜６３上に、更に層間絶縁
膜６４を形成する。配線６０形成のための溝をコンタク
トホール５８上の層間絶縁膜６４に形成し、溝内部にバ
リアメタルを成膜し、配線６０を形成する。配線６０及
び層間絶縁膜６４上に層間絶縁膜６５を形成し、表面を
平坦化する。層間絶縁膜６５上にバリヤメタルで被膜さ
れた配線６１を形成し、更にその上部にＣＶＤ法により
ＰＳＧからなるパッシベーション膜６２を形成する。
説明する。シリコン基板５１上にＣＶＤ法によりダミー
酸化膜を形成する。イオン注入によりＮウェル領域及び
Ｐウェル領域を形成し、熱酸化工程を行う。ダミー酸化
膜を除去し、熱酸化によりゲート酸化膜５２を形成す
る。ゲート酸化膜５２上にＣＶＤ法によりポリシリコン
を形成した後、リンをイオン注入によりドープする。パ
ターニングされたフォトレジストを用いてＲＩＥ法によ
りポリシリコンを加工し、ゲート配線５３を形成する。
ゲート配線５３はＳｉＯ２酸化膜５４により被膜する。
酸化膜５４により被膜された配線５３上及びゲート酸化
膜５２上に層間絶縁膜５５をＣＶＤ法により堆積した
後、ＣＭＰ法（化学機械研磨法）により表面を平坦化す
る。ＲＩＥ法により層間絶縁膜５５上に配線形成のため
の溝を形成し、スパッタ法により溝内部にＴｉＮからな
るバリアメタルを成膜する。Ａｌ−Ｃｕの合金をスパッ
タ法により溝内部に形成して配線５６とする。配線５６
上部も同様にバリヤメタルを形成して配線５６全体を被
膜する。以下層間絶縁膜及び配線形成は同様の方法を用
いている。バリヤメタルで被膜された配線５６上にＦＳ
Ｇからなる層間絶縁膜６３を形成し、この膜中にコンタ
クトホール形成のための穴をＲＩＥ法により形成する。
穴内部にバリヤメタルを成膜し、ＣＶＤ法によりＷ−プ
ラグを形成して、コンタクトホール５８とする。コンタ
クトホール５８及び層間絶縁膜６３上に、更に層間絶縁
膜６４を形成する。配線６０形成のための溝をコンタク
トホール５８上の層間絶縁膜６４に形成し、溝内部にバ
リアメタルを成膜し、配線６０を形成する。配線６０及
び層間絶縁膜６４上に層間絶縁膜６５を形成し、表面を
平坦化する。層間絶縁膜６５上にバリヤメタルで被膜さ
れた配線６１を形成し、更にその上部にＣＶＤ法により
ＰＳＧからなるパッシベーション膜６２を形成する。
【０００４】比誘電率を低減するために層間絶縁膜を除
去し、配線下部に自重を支えるための支柱を設けた従来
の第二の半導体装置の構造も考案されている。図１２は
従来の第二の半導体装置の構造を示す断面である。Ｇａ
Ａｓ基板７１上にメタル配線７２を形成し、メタル配線
７２上にメタル配線７３を形成している。メタル配線７
２とメタル配線７３の間には層間絶縁膜７４を形成して
いる。さらに、メタル配線７３上にメタル配線７５を形
成している。メタル配線７５とメタル配線７３の間には
層間絶縁膜が存在しない領域Ａｉｒ−Ｇａｐを有してお
り、この点が従来の第一の半導体装置と異なる。メタル
配線７５はコンタクトホールを支柱として、ブリッジ状
に形成している。このメタル配線７５の構造をＡｉｒ−
Ｂｒｉｄｇｅという。 Ａｉｒ−Ｂｒｉｄｇｅの形成方
法について説明する。図１３から図１７はＡｉｒ−Ｂｒ
ｉｄｇｅの形成方法を示している。図１３に示すよう
に、メタル配線７３上及びレジストからなる層間絶縁膜
７４上にパターニングされたレジスト層７６を形成し、
レジスト層７６上にめっき法によりＡｕ薄膜７７を形成
する。図１４において、 Ａｕ薄膜７７上にパターニン
グされたレジスト層７８を形成し、その後めっき法によ
りＲｈ／Ａｕ／Ｒｈ構造を有する配線７５を形成する。
図１５において、レジスト層７８を除去し、更にレジス
ト層７６を除去して Ａｉｒ−Ｂｒｉｄｇｅを形成す
る。なおレジスト層７４は層間絶縁膜７４である。
去し、配線下部に自重を支えるための支柱を設けた従来
の第二の半導体装置の構造も考案されている。図１２は
従来の第二の半導体装置の構造を示す断面である。Ｇａ
Ａｓ基板７１上にメタル配線７２を形成し、メタル配線
７２上にメタル配線７３を形成している。メタル配線７
２とメタル配線７３の間には層間絶縁膜７４を形成して
いる。さらに、メタル配線７３上にメタル配線７５を形
成している。メタル配線７５とメタル配線７３の間には
層間絶縁膜が存在しない領域Ａｉｒ−Ｇａｐを有してお
り、この点が従来の第一の半導体装置と異なる。メタル
配線７５はコンタクトホールを支柱として、ブリッジ状
に形成している。このメタル配線７５の構造をＡｉｒ−
Ｂｒｉｄｇｅという。 Ａｉｒ−Ｂｒｉｄｇｅの形成方
法について説明する。図１３から図１７はＡｉｒ−Ｂｒ
ｉｄｇｅの形成方法を示している。図１３に示すよう
に、メタル配線７３上及びレジストからなる層間絶縁膜
７４上にパターニングされたレジスト層７６を形成し、
レジスト層７６上にめっき法によりＡｕ薄膜７７を形成
する。図１４において、 Ａｕ薄膜７７上にパターニン
グされたレジスト層７８を形成し、その後めっき法によ
りＲｈ／Ａｕ／Ｒｈ構造を有する配線７５を形成する。
図１５において、レジスト層７８を除去し、更にレジス
ト層７６を除去して Ａｉｒ−Ｂｒｉｄｇｅを形成す
る。なおレジスト層７４は層間絶縁膜７４である。
【０００５】更に層間絶縁膜を除去した従来の第三の半
導体装置の構造も考案されている。本従来例は配線間に
支柱を不要とし、パッシベーション膜に多孔質のポーラ
ス膜を用いている点で第二の従来例と異なる。図１６は
従来の第三の半導体装置の構造を示す断面である。シリ
コン基板９１、ゲート配線９３、酸化膜９２及び酸化膜
９４、配線９６及び配線１００及び配線１０１、バリヤ
メタル（図示せず）、コンタクトホール９８は従来の第
一の半導体装置と同様の構造であり、製造方法も同様で
ある。配線間には何も形成されていない領域９５と領域
９９が存在する。製造の過程において領域９５と領域９
９には層間絶縁膜９５及び層間絶縁膜９９を形成する。
層間絶縁膜９５及び層間絶縁膜９９は炭素（C）からな
る膜を用いてCVD法により形成する。パッシベーション
膜１０２は多孔質のポーラス膜を用いてCVD法により配
線１０１上に形成する。酸素雰囲気中で熱処理を行い、
パッシベーション膜１０２を介してチップ内部へ酸素ガ
スを注入する。そして層間絶縁膜９５及び層間絶縁膜９
９の炭素と酸素ガスを反応させて二酸化炭素を発生さ
せ、層間絶縁膜９５及び層間絶縁膜９９を除去する。
導体装置の構造も考案されている。本従来例は配線間に
支柱を不要とし、パッシベーション膜に多孔質のポーラ
ス膜を用いている点で第二の従来例と異なる。図１６は
従来の第三の半導体装置の構造を示す断面である。シリ
コン基板９１、ゲート配線９３、酸化膜９２及び酸化膜
９４、配線９６及び配線１００及び配線１０１、バリヤ
メタル（図示せず）、コンタクトホール９８は従来の第
一の半導体装置と同様の構造であり、製造方法も同様で
ある。配線間には何も形成されていない領域９５と領域
９９が存在する。製造の過程において領域９５と領域９
９には層間絶縁膜９５及び層間絶縁膜９９を形成する。
層間絶縁膜９５及び層間絶縁膜９９は炭素（C）からな
る膜を用いてCVD法により形成する。パッシベーション
膜１０２は多孔質のポーラス膜を用いてCVD法により配
線１０１上に形成する。酸素雰囲気中で熱処理を行い、
パッシベーション膜１０２を介してチップ内部へ酸素ガ
スを注入する。そして層間絶縁膜９５及び層間絶縁膜９
９の炭素と酸素ガスを反応させて二酸化炭素を発生さ
せ、層間絶縁膜９５及び層間絶縁膜９９を除去する。
【０００６】
【発明が解決しようとする課題】しかしながら半導体装
置の配線にはひっぱり応力が働いている。例えばＡｌか
らなる配線のひっぱり応力は２００ＭＰａであり、極め
て大きい値を示す。密度の大きい層間絶縁膜は、配線を
固定してひっぱり応力による配線の歪みを防止できる。
しかし、従来の第二及び第三の半導体装置においては、
ひっぱり応力が配線に歪みを生じさせる。例えば従来の
第三の半導体装置において、図１６に示した領域９５及
び領域９９のため配線９６に水平方向の力が生じる。こ
の力の方向へコンタクトホール９８が引っ張られて歪み
や折れを生じる。あるいはチップ内温度の変化によりチ
ップ内材質は膨張収縮するが、各材質の膨張係数の相違
も配線のひっぱり応力を増大させる原因となる。従来の
第一乃至第二の半導体装置において、配線とパッシベー
ション膜の間に配線間結合容量が発生してしまう。従来
の第二あるいは第三の半導体装置において、層間絶縁膜
の除去により、配線及びトランジスタ以下の半導体基板
は直接大気と接触することになり、大気中の水蒸気によ
ってダメージをうけてしまう。そこで本発明は、ひっぱ
り応力による配線の歪みを防止し、配線間結合容量の低
減された半導体装置を提供することを目的とする。
置の配線にはひっぱり応力が働いている。例えばＡｌか
らなる配線のひっぱり応力は２００ＭＰａであり、極め
て大きい値を示す。密度の大きい層間絶縁膜は、配線を
固定してひっぱり応力による配線の歪みを防止できる。
しかし、従来の第二及び第三の半導体装置においては、
ひっぱり応力が配線に歪みを生じさせる。例えば従来の
第三の半導体装置において、図１６に示した領域９５及
び領域９９のため配線９６に水平方向の力が生じる。こ
の力の方向へコンタクトホール９８が引っ張られて歪み
や折れを生じる。あるいはチップ内温度の変化によりチ
ップ内材質は膨張収縮するが、各材質の膨張係数の相違
も配線のひっぱり応力を増大させる原因となる。従来の
第一乃至第二の半導体装置において、配線とパッシベー
ション膜の間に配線間結合容量が発生してしまう。従来
の第二あるいは第三の半導体装置において、層間絶縁膜
の除去により、配線及びトランジスタ以下の半導体基板
は直接大気と接触することになり、大気中の水蒸気によ
ってダメージをうけてしまう。そこで本発明は、ひっぱ
り応力による配線の歪みを防止し、配線間結合容量の低
減された半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明における半導体装
置は、半導体素子の形成された半導体基板と、前記半導
体基板上に形成された第一の配線と、前記第一配線の空
間を隔てた上部に形成された、第二の配線と、前記第二
の配線上に形成された支柱とを具備し、前記半導体基
板、前記第一及び第二の配線、前記支柱が、ひっぱり応
力による配線の歪みを防止する保護膜で覆われているこ
とを特徴とする。あるいは半導体素子の形成された半導
体基板と、前記半導体基板上に形成された第一の酸化膜
と、前記酸化膜上に形成された第一の配線と、前記第一
の配線と前記第一の酸化膜とを覆うように形成された第
一の保護膜と、前記第一の保護膜の空間を隔てた上部に
形成された、第二の配線と、前記第二の配線全体を覆う
第二の保護膜と、前記第二の保護膜の空間を隔てた上部
に形成された、第三の配線と、前記第二の配線及び前記
第三の配線を接続する接続部と、前記第三の配線及び前
期接続部を被膜する第三の保護膜と、前記第三の保護膜
の空間を隔てた上部に形成された、第四の配線と、前記
第四の配線全体を覆う第四の保護膜と、前記第四の保護
膜上に形成された支柱と、前記支柱全体を覆う第五の保
護膜とを有することを特徴とする。
置は、半導体素子の形成された半導体基板と、前記半導
体基板上に形成された第一の配線と、前記第一配線の空
間を隔てた上部に形成された、第二の配線と、前記第二
の配線上に形成された支柱とを具備し、前記半導体基
板、前記第一及び第二の配線、前記支柱が、ひっぱり応
力による配線の歪みを防止する保護膜で覆われているこ
とを特徴とする。あるいは半導体素子の形成された半導
体基板と、前記半導体基板上に形成された第一の酸化膜
と、前記酸化膜上に形成された第一の配線と、前記第一
の配線と前記第一の酸化膜とを覆うように形成された第
一の保護膜と、前記第一の保護膜の空間を隔てた上部に
形成された、第二の配線と、前記第二の配線全体を覆う
第二の保護膜と、前記第二の保護膜の空間を隔てた上部
に形成された、第三の配線と、前記第二の配線及び前記
第三の配線を接続する接続部と、前記第三の配線及び前
期接続部を被膜する第三の保護膜と、前記第三の保護膜
の空間を隔てた上部に形成された、第四の配線と、前記
第四の配線全体を覆う第四の保護膜と、前記第四の保護
膜上に形成された支柱と、前記支柱全体を覆う第五の保
護膜とを有することを特徴とする。
【０００８】前記支柱はポリシリコンからなり、配線上
に形成される足部と、足部上に形成された平面部からな
ることを特徴とする。そして前記保護膜はＳｉＮからな
ることを特徴とする。
に形成される足部と、足部上に形成された平面部からな
ることを特徴とする。そして前記保護膜はＳｉＮからな
ることを特徴とする。
【０００９】
【発明の実施の形態】本発明における実施の形態を図示
の実施例によって説明する。図１は本実施例における半
導体装置のチップ内部の構造を示す断面図である。本実
施例は配線及びコンタクトホールをＳｉＮ膜で被膜し、
パッシベーション膜と配線の間に支柱を具備するダミー
プレートを有する点で従来例と異なる。なお、ダミープ
レートもＳｉＮ膜で被膜されている。本実施例の半導体
装置の構造は、Ｎウェル領域及びＰウェル領域を有する
シリコン基板１上にゲート酸化膜２を形成している。ゲ
ート酸化膜２上にゲート配線５を有している。ゲート配
線５及びゲート酸化膜２はＳｉＮ膜４で被膜されてい
る。被膜されたゲート配線５上及びゲート酸化膜２上に
は何も形成されていない領域６を有する。領域６上には
ＳｉＮ膜７、ＴｉＮからなるバリヤメタル８、Ａｌ−Ｃ
ｕの合金からなる配線９、バッファ酸化膜１０が順次形
成されている。配線９上にＷ−プラグからなるコンタク
トホール１２が形成されており、配線９と立体交差する
ように形成された配線１３とを接続している。なお配線
１３は配線９と同様にＡｌ−Ｃｕの合金からなる。コン
タクトホール１２及び配線１３はＴｉＮのバリヤメタル
３で被膜されている。バリヤメタル３で被膜された配線
１３及びコンタクトホール１２と、配線９を覆うよう
に、ＳｉＮ膜１１が形成されている。ＳｉＮ膜１１上に
は何も形成されていない領域１５を有している。領域１
５上にＳｉＮ膜１６、ＴｉＮからなるバリヤメタル１
７、配線１８、ＳｉＮ膜１９が順次形成されている。以
上の構造を有するチップ上にポリシリコンからなるダミ
ープレート２０が形成されており、ダミープレートの表
面全体はＳｉＮ膜２１、ＳｉＮ膜２２で被膜されてい
る。ダミープレート２０上にＰＳＧからなるパッシベー
ション膜２３が形成されている。図２は半導体基板１上
に形成された配線形成部２４及びダミープレート２０
と、パッシベーション膜２３の構造を示す断面図であ
る。Ａｌ−Ｃｕの合金部分２５とＷ−プラグ部分２６か
らなるＶｉａ−Ｒｉｎｇ２７は配線形成部２４の内部へ
のパッシベーション膜の浸入を防ぐ目的で、外周を覆う
ように形成されている。ダミープレート２０及びＶｉａ
−Ｒｉｎｇ２７を覆うようにパッシベーション膜２３が
形成されている。
の実施例によって説明する。図１は本実施例における半
導体装置のチップ内部の構造を示す断面図である。本実
施例は配線及びコンタクトホールをＳｉＮ膜で被膜し、
パッシベーション膜と配線の間に支柱を具備するダミー
プレートを有する点で従来例と異なる。なお、ダミープ
レートもＳｉＮ膜で被膜されている。本実施例の半導体
装置の構造は、Ｎウェル領域及びＰウェル領域を有する
シリコン基板１上にゲート酸化膜２を形成している。ゲ
ート酸化膜２上にゲート配線５を有している。ゲート配
線５及びゲート酸化膜２はＳｉＮ膜４で被膜されてい
る。被膜されたゲート配線５上及びゲート酸化膜２上に
は何も形成されていない領域６を有する。領域６上には
ＳｉＮ膜７、ＴｉＮからなるバリヤメタル８、Ａｌ−Ｃ
ｕの合金からなる配線９、バッファ酸化膜１０が順次形
成されている。配線９上にＷ−プラグからなるコンタク
トホール１２が形成されており、配線９と立体交差する
ように形成された配線１３とを接続している。なお配線
１３は配線９と同様にＡｌ−Ｃｕの合金からなる。コン
タクトホール１２及び配線１３はＴｉＮのバリヤメタル
３で被膜されている。バリヤメタル３で被膜された配線
１３及びコンタクトホール１２と、配線９を覆うよう
に、ＳｉＮ膜１１が形成されている。ＳｉＮ膜１１上に
は何も形成されていない領域１５を有している。領域１
５上にＳｉＮ膜１６、ＴｉＮからなるバリヤメタル１
７、配線１８、ＳｉＮ膜１９が順次形成されている。以
上の構造を有するチップ上にポリシリコンからなるダミ
ープレート２０が形成されており、ダミープレートの表
面全体はＳｉＮ膜２１、ＳｉＮ膜２２で被膜されてい
る。ダミープレート２０上にＰＳＧからなるパッシベー
ション膜２３が形成されている。図２は半導体基板１上
に形成された配線形成部２４及びダミープレート２０
と、パッシベーション膜２３の構造を示す断面図であ
る。Ａｌ−Ｃｕの合金部分２５とＷ−プラグ部分２６か
らなるＶｉａ−Ｒｉｎｇ２７は配線形成部２４の内部へ
のパッシベーション膜の浸入を防ぐ目的で、外周を覆う
ように形成されている。ダミープレート２０及びＶｉａ
−Ｒｉｎｇ２７を覆うようにパッシベーション膜２３が
形成されている。
【００１０】本実施例における半導体装置の製造方法に
ついて説明する。半導体基板１上にＣＶＤ法によりダミ
ー酸化膜を形成する。イオン注入によりＮウェル領域及
びＰウェル領域を形成し、熱酸化工程を行う。ダミー酸
化膜を除去し、熱酸化によりゲート酸化膜２を形成す
る。バッファ酸化膜２上にＣＶＤ法によりポリシリコン
を形成した後、リンをイオン注入によりドープする。パ
ターニングされたフォトレジストを用いてＲＩＥ法によ
りポリシリコンを加工し、ゲート配線５を形成する。ゲ
ート酸化膜２及びゲート配線５上にＳｉＮ膜４をプラズ
マＣＶＤ法により形成する。ＣＶＤ法によりＳｉＮ膜４
上に層間絶縁膜を形成し、ＣＭＰ法（化学的機械研磨
法）により表面を平坦化する。層間絶縁膜上にパターニ
ングされたフォトレジストを形成し、ＲＩＥ法により配
線のための溝を形成する。プラズマＣＶＤ法により溝内
部にＳｉＮ膜４を、スパッタ法によりＳｉＮ膜４上にバ
リヤメタル８を順次形成する。そして溝内部を埋めるよ
うにバリヤメタル８上にメッキ法により配線９を形成す
る。配線９上にはバリヤメタル８を形成して全体を覆
う。プラズマＣＶＤ法により配線９上にバッファ酸化膜
１０を形成する。次にＳｉＮ膜１１で被覆されたコンタ
クトホール１２及び配線１３を配線９上に形成するため
の製造方法について説明する。図３から図１０はその製
造工程を示す断面図である。バッファ酸化膜１０上にプ
ラズマＣＶＤ法によりＳｉＮ膜３１を形成し、更にＣＶ
Ｄ法によりＳｉＯ２からなる層間絶縁膜３２を形成す
る。更にパターニングされたレジスト層３３を層間絶縁
膜３２上に形成する(図３)。レジスト層３３をマスクと
してＲＩＥ法により層間絶縁膜３２に開口領域３４を形
成し、更にレジスト層３５を層間絶縁膜３２上及びに開
口領域３４上に形成する(図４)。レジスト層３５をマス
クとしてＲＩＥ法によりＳｉＮ膜３１に開口領域３６を
形成し、開口領域及３４び３６上と、層間絶縁膜３２上
にプラズマＣＶＤ法によりＳｉＮ膜３７を形成する(図
５)。更にレジスト層をマスクとしてＲＩＥ法により開
口領域３６下部のＳｉＮ膜３７及びバッファ酸化膜１０
を除去する(図６)。スパッタ法により開口領域３４内部
及び３６内部にバリヤメタル３を被膜する。その後ＣＶ
Ｄ法により開口領域３６にW−プラグを埋め込む。そし
てスパッタ法により開口領域３４にＡｌ−Ｃｕの合金を
形成し、ＣＭＰ法により表面を研磨してＳｉＮ膜３７表
面と一致させる(図７)。過酸化水素処理によりＡｌ−Ｃ
ｕの合金の上面を一部酸化し、酸化物を塩酸処理により
取り除いて凹部を形成する。スパッタ法により凹部にT
ｉＮを形成し、ＣＭＰ法により表面を研磨してＳｉＮ膜
３７表面と一致させ、バリヤメタル３が形成される(図
８)。ＳｉＮ膜３７上及びバリヤメタル３上にプラズマ
ＣＶＤ法によりＳｉＮ膜３８を形成する(図９)。パター
ニングされたレジスト層をＳｉＮ膜３８上に形成し、Ｒ
ＩＥ法により配線１３及びコンタクトホール１２の形成
された領域以外のＳｉＮ膜３８、ＳｉＮ膜３７、層間絶
縁膜３２、ＳｉＮ膜３１を除去する。これにより、バリ
ヤメタル３で被膜されたコンタクトホール１２及び配線
１３とバッファ酸化膜１０は、ＳｉＮ膜１１で覆われる
(図１０)。その後、図１に示したＳｉＮ膜１１上にＣＶ
Ｄ法により層間絶縁膜を形成する。層間絶縁膜は領域１
５に形成される。層間絶縁膜上にパターニングされたレ
ジストを形成し、ＲＩＥ法によりエッチングを行って配
線１８のための溝を形成する。プラズマＣＶＤ法により
溝内部にＳｉＮ膜１６を形成し、スパッタ法によりＳｉ
Ｎ膜１６上にバリヤメタル１７、配線１８を順次形成す
る。配線１８上にもバリヤメタル１７を形成して全体を
覆う。プラズマＣＶＤ法によりバリヤメタル１７上にＳ
ｉＮ膜１９、層間絶縁膜を順次形成する。ＣＭＰ法によ
り層間絶縁膜の表面を研磨して平坦化した後、ダミープ
レート２０を形成するために、パターニングされたレジ
ストをマスクとして層間絶縁膜をエッチングし、複数の
開口領域を形成する。スパッタ法により開口領域内部及
び層間絶縁膜上をＳｉＮ膜２１で被膜し、ポリシリコン
をＣＶＤ法により堆積してダミープレート２０を形成す
る。プラズマＣＶＤ法によりダミープレート２０上にＳ
ｉＮ膜２２を形成する。次にフッ化アンモニウムにより
すべての層間絶縁膜を等方的にエッチング除去する。除
去される層間絶縁膜はＳｉＮ膜４とＳｉＮ膜７の間、Ｓ
ｉＮ膜１１とＳｉＮ膜１６の間、ＳｉＮ膜１９とＳｉＮ
膜２１の間に形成されているものである。フッ化アンモ
ニウムはダミープレート２０の側面を通ってチップ内部
へと注入される。フッ化アンモニウムにより溶解した層
間絶縁膜は同様にダミープレート２０の側面から排出さ
れる。なおＶｉａ−Ｒｉｎｇ２７はチップ内部の形成と
同時に順次形成している。ダミープレート２０及びＶｉ
ａ−Ｒｉｎｇ２７を覆うようにＣＶＤ法によりパッシベ
ーション膜２３を形成する。
ついて説明する。半導体基板１上にＣＶＤ法によりダミ
ー酸化膜を形成する。イオン注入によりＮウェル領域及
びＰウェル領域を形成し、熱酸化工程を行う。ダミー酸
化膜を除去し、熱酸化によりゲート酸化膜２を形成す
る。バッファ酸化膜２上にＣＶＤ法によりポリシリコン
を形成した後、リンをイオン注入によりドープする。パ
ターニングされたフォトレジストを用いてＲＩＥ法によ
りポリシリコンを加工し、ゲート配線５を形成する。ゲ
ート酸化膜２及びゲート配線５上にＳｉＮ膜４をプラズ
マＣＶＤ法により形成する。ＣＶＤ法によりＳｉＮ膜４
上に層間絶縁膜を形成し、ＣＭＰ法（化学的機械研磨
法）により表面を平坦化する。層間絶縁膜上にパターニ
ングされたフォトレジストを形成し、ＲＩＥ法により配
線のための溝を形成する。プラズマＣＶＤ法により溝内
部にＳｉＮ膜４を、スパッタ法によりＳｉＮ膜４上にバ
リヤメタル８を順次形成する。そして溝内部を埋めるよ
うにバリヤメタル８上にメッキ法により配線９を形成す
る。配線９上にはバリヤメタル８を形成して全体を覆
う。プラズマＣＶＤ法により配線９上にバッファ酸化膜
１０を形成する。次にＳｉＮ膜１１で被覆されたコンタ
クトホール１２及び配線１３を配線９上に形成するため
の製造方法について説明する。図３から図１０はその製
造工程を示す断面図である。バッファ酸化膜１０上にプ
ラズマＣＶＤ法によりＳｉＮ膜３１を形成し、更にＣＶ
Ｄ法によりＳｉＯ２からなる層間絶縁膜３２を形成す
る。更にパターニングされたレジスト層３３を層間絶縁
膜３２上に形成する(図３)。レジスト層３３をマスクと
してＲＩＥ法により層間絶縁膜３２に開口領域３４を形
成し、更にレジスト層３５を層間絶縁膜３２上及びに開
口領域３４上に形成する(図４)。レジスト層３５をマス
クとしてＲＩＥ法によりＳｉＮ膜３１に開口領域３６を
形成し、開口領域及３４び３６上と、層間絶縁膜３２上
にプラズマＣＶＤ法によりＳｉＮ膜３７を形成する(図
５)。更にレジスト層をマスクとしてＲＩＥ法により開
口領域３６下部のＳｉＮ膜３７及びバッファ酸化膜１０
を除去する(図６)。スパッタ法により開口領域３４内部
及び３６内部にバリヤメタル３を被膜する。その後ＣＶ
Ｄ法により開口領域３６にW−プラグを埋め込む。そし
てスパッタ法により開口領域３４にＡｌ−Ｃｕの合金を
形成し、ＣＭＰ法により表面を研磨してＳｉＮ膜３７表
面と一致させる(図７)。過酸化水素処理によりＡｌ−Ｃ
ｕの合金の上面を一部酸化し、酸化物を塩酸処理により
取り除いて凹部を形成する。スパッタ法により凹部にT
ｉＮを形成し、ＣＭＰ法により表面を研磨してＳｉＮ膜
３７表面と一致させ、バリヤメタル３が形成される(図
８)。ＳｉＮ膜３７上及びバリヤメタル３上にプラズマ
ＣＶＤ法によりＳｉＮ膜３８を形成する(図９)。パター
ニングされたレジスト層をＳｉＮ膜３８上に形成し、Ｒ
ＩＥ法により配線１３及びコンタクトホール１２の形成
された領域以外のＳｉＮ膜３８、ＳｉＮ膜３７、層間絶
縁膜３２、ＳｉＮ膜３１を除去する。これにより、バリ
ヤメタル３で被膜されたコンタクトホール１２及び配線
１３とバッファ酸化膜１０は、ＳｉＮ膜１１で覆われる
(図１０)。その後、図１に示したＳｉＮ膜１１上にＣＶ
Ｄ法により層間絶縁膜を形成する。層間絶縁膜は領域１
５に形成される。層間絶縁膜上にパターニングされたレ
ジストを形成し、ＲＩＥ法によりエッチングを行って配
線１８のための溝を形成する。プラズマＣＶＤ法により
溝内部にＳｉＮ膜１６を形成し、スパッタ法によりＳｉ
Ｎ膜１６上にバリヤメタル１７、配線１８を順次形成す
る。配線１８上にもバリヤメタル１７を形成して全体を
覆う。プラズマＣＶＤ法によりバリヤメタル１７上にＳ
ｉＮ膜１９、層間絶縁膜を順次形成する。ＣＭＰ法によ
り層間絶縁膜の表面を研磨して平坦化した後、ダミープ
レート２０を形成するために、パターニングされたレジ
ストをマスクとして層間絶縁膜をエッチングし、複数の
開口領域を形成する。スパッタ法により開口領域内部及
び層間絶縁膜上をＳｉＮ膜２１で被膜し、ポリシリコン
をＣＶＤ法により堆積してダミープレート２０を形成す
る。プラズマＣＶＤ法によりダミープレート２０上にＳ
ｉＮ膜２２を形成する。次にフッ化アンモニウムにより
すべての層間絶縁膜を等方的にエッチング除去する。除
去される層間絶縁膜はＳｉＮ膜４とＳｉＮ膜７の間、Ｓ
ｉＮ膜１１とＳｉＮ膜１６の間、ＳｉＮ膜１９とＳｉＮ
膜２１の間に形成されているものである。フッ化アンモ
ニウムはダミープレート２０の側面を通ってチップ内部
へと注入される。フッ化アンモニウムにより溶解した層
間絶縁膜は同様にダミープレート２０の側面から排出さ
れる。なおＶｉａ−Ｒｉｎｇ２７はチップ内部の形成と
同時に順次形成している。ダミープレート２０及びＶｉ
ａ−Ｒｉｎｇ２７を覆うようにＣＶＤ法によりパッシベ
ーション膜２３を形成する。
【００１１】本実施例において、すべての配線を密度の
高いＳｉＮ膜で被膜することにより、ひっぱり応力によ
る配線の歪みを防止することができる。ＳｉＮ膜はフッ
化アンモニウムに対して高い耐性を示すため、配線及び
シリコン基板及びダミープレートの、層間絶縁膜除去に
伴って生じる浸食を防止する。更にＳｉＮ膜は水蒸気を
通さず、ナトリウムの拡散を防止し、引っかき傷に対し
て強いという保護膜としての機能を備えている。したが
って配線やシリコン基板は大気中の水蒸気や、軽い衝撃
等によりダメージを受けない。ダミープレートとパッシ
ベーション膜との間に形成されたＳｉＮ膜は、両者の密
着性をよくする。本実施例において、ダミープレートを
形成することにより、最上層の配線とダミープレートと
の間に空間を確保できる。したがって、最上層の配線と
ダミープレートとの間の配線間結合容量は低減される。
ポリシリコンからなるダミープレートは強い強度を有す
るため、上方からの圧力に対してチップを保護する。更
にダミープレートはチップ上面を覆うため、パッシベー
ション膜を形成する際にその材料であるＰＳＧのチップ
内部への侵入を防止する。本実施例における半導体装置
のチップ内部の構造はこの限りではなく、例えば更に配
線の形成された構造でも良い。配線の長い領域に渡って
コンタクトホールが存在しない場合、配線の支柱として
伝導性のないダミーコンタクトホールの形成が可能であ
る。本実施例における半導体装置のチップ内部の製造方
法は上記実施例に限定されるものではない。
高いＳｉＮ膜で被膜することにより、ひっぱり応力によ
る配線の歪みを防止することができる。ＳｉＮ膜はフッ
化アンモニウムに対して高い耐性を示すため、配線及び
シリコン基板及びダミープレートの、層間絶縁膜除去に
伴って生じる浸食を防止する。更にＳｉＮ膜は水蒸気を
通さず、ナトリウムの拡散を防止し、引っかき傷に対し
て強いという保護膜としての機能を備えている。したが
って配線やシリコン基板は大気中の水蒸気や、軽い衝撃
等によりダメージを受けない。ダミープレートとパッシ
ベーション膜との間に形成されたＳｉＮ膜は、両者の密
着性をよくする。本実施例において、ダミープレートを
形成することにより、最上層の配線とダミープレートと
の間に空間を確保できる。したがって、最上層の配線と
ダミープレートとの間の配線間結合容量は低減される。
ポリシリコンからなるダミープレートは強い強度を有す
るため、上方からの圧力に対してチップを保護する。更
にダミープレートはチップ上面を覆うため、パッシベー
ション膜を形成する際にその材料であるＰＳＧのチップ
内部への侵入を防止する。本実施例における半導体装置
のチップ内部の構造はこの限りではなく、例えば更に配
線の形成された構造でも良い。配線の長い領域に渡って
コンタクトホールが存在しない場合、配線の支柱として
伝導性のないダミーコンタクトホールの形成が可能であ
る。本実施例における半導体装置のチップ内部の製造方
法は上記実施例に限定されるものではない。
【００１２】本実施例において、保護膜としてＳｉＮを
用いたが、フッ化アンモニウム耐性を有し、配線の歪み
を防止するために高密度の材料であればよい。配線はＡ
ｌ−Ｃｕの合金の代わりに、ＡｌまたはＣｕを用いるこ
とも可能である。バリヤメタルはＴｉＮの代わりにＴｉ
を用いることも可能である。層間絶縁膜はＳｉＯ２の代
わりにフッ化アンモニウムに溶解する材料を用いること
も可能である。上面にバッファ酸化膜の形成されていな
い配線はバッファ酸化膜を形成してもよい。
用いたが、フッ化アンモニウム耐性を有し、配線の歪み
を防止するために高密度の材料であればよい。配線はＡ
ｌ−Ｃｕの合金の代わりに、ＡｌまたはＣｕを用いるこ
とも可能である。バリヤメタルはＴｉＮの代わりにＴｉ
を用いることも可能である。層間絶縁膜はＳｉＯ２の代
わりにフッ化アンモニウムに溶解する材料を用いること
も可能である。上面にバッファ酸化膜の形成されていな
い配線はバッファ酸化膜を形成してもよい。
【００１３】
【発明の効果】本発明の半導体装置の構造において、ひ
っぱり応力による配線の歪みの防止及び配線間結合容量
の低減が可能となる。
っぱり応力による配線の歪みの防止及び配線間結合容量
の低減が可能となる。
【図１】本発明の実施例における半導体装置のチップ内
部の構造を示す断面図、
部の構造を示す断面図、
【図２】本発明の実施例における半導体装置の構造を示
す断面図、
す断面図、
【図３】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図４】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図５】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図６】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図７】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図８】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図９】本発明の実施例における半導体装置の製造方法
を示す断面図、
を示す断面図、
【図１０】本発明の実施例における半導体装置の製造方
法を示す断面図、
法を示す断面図、
【図１１】従来の第一の半導体装置のチップ内部の構造
を示す断面図、
を示す断面図、
【図１２】従来の第二の半導体装置のチップ内部の構造
を示す断面図、
を示す断面図、
【図１３】従来の第二の半導体装置におけるＡｉｒ−Ｂ
ｒｉｄｇｅの製造方法を示す断面図、
ｒｉｄｇｅの製造方法を示す断面図、
【図１４】従来の第二の半導体装置におけるＡｉｒ−Ｂ
ｒｉｄｇｅの製造方法を示す断面図、
ｒｉｄｇｅの製造方法を示す断面図、
【図１５】従来の第二の半導体装置におけるＡｉｒ−Ｂ
ｒｉｄｇｅの製造方法を示す断面図、
ｒｉｄｇｅの製造方法を示す断面図、
【図１６】従来の第三の半導体装置のチップ内部の構造
を示す断面図。
を示す断面図。
１…シリコン基板 ２、１０…バッファ酸化膜 ３、８、１７…バリヤメタル ４、７、１１、１６、１９、２１、２２…ＳｉＮ膜 ５…ゲート配線 ９、１３、１８…配線 １２…コンタクトホール ２０…ダミープレート ２３…パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH09 HH11 HH18 HH33 JJ18 JJ19 JJ33 KK08 KK09 KK11 KK18 KK33 MM02 MM08 MM11 MM12 MM13 MM15 NN06 NN07 PP06 PP15 PP26 QQ09 QQ10 QQ13 QQ19 QQ21 QQ37 QQ48 QQ89 RR06 RR14 RR30 SS15 VV01 XX19 XX24
Claims (4)
- 【請求項１】半導体素子の形成された半導体基板と、前
記半導体基板上に形成された第一の配線と、前記第一配
線の空間を隔てた上部に形成された、第二の配線と、前
記第二の配線上に形成された支柱と、を具備し、前記半
導体基板、前記第一及び第二の配線、前記支柱が、ひっ
ぱり応力による配線の歪みを防止する保護膜で覆われて
いることを特徴とする半導体装置。 - 【請求項２】半導体素子の形成された半導体基板と、前
記半導体基板上に形成された第一の酸化膜と、前記酸化
膜上に形成された第一の配線と、前記第一の配線と前記
第一の酸化膜とを覆うように形成された第一の保護膜
と、前記第一の保護膜の空間を隔てた上部に形成され
た、第二の配線と、前記第二の配線全体を覆う第二の保
護膜と、前記第二の保護膜の空間を隔てた上部に形成さ
れた、第三の配線と、前記第二の配線及び前記第三の配
線を接続する接続部と、前記第三の配線及び前期接続部
を被膜する第三の保護膜と、前記第三の保護膜の空間を
隔てた上部に形成された、第四の配線と、前記第四の配
線全体を覆う第四の保護膜と、前記第四の保護膜上に形
成された支柱と、前記支柱全体を覆う第五の保護膜と、
を有することを特徴とする半導体装置。 - 【請求項３】前記支柱はポリシリコンからなり、配線上
に形成される足部と、足部上に形成された平面部からな
ることを特徴とする請求項１あるいは請求項２に記載の
半導体装置。 - 【請求項４】前記保護膜はＳｉＮからなることを特徴と
する請求項１あるいは請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11458499A JP2000307000A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11458499A JP2000307000A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307000A true JP2000307000A (ja) | 2000-11-02 |
Family
ID=14641517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11458499A Pending JP2000307000A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005096365A1 (ja) * | 2004-03-30 | 2008-02-21 | 日本電気株式会社 | 半導体装置 |
-
1999
- 1999-04-22 JP JP11458499A patent/JP2000307000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005096365A1 (ja) * | 2004-03-30 | 2008-02-21 | 日本電気株式会社 | 半導体装置 |
| JP4955384B2 (ja) * | 2004-03-30 | 2012-06-20 | 日本電気株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040702 |