KR102352809B1 - 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

박막 트랜지스터 기판은 기판, 박막 트랜지스터 및 제1 보호 부재를 포함할 수 있다. 박막 트랜지스터는 기판 상에 배치되고, 액티브 패턴 및 액티브 패턴과 절연되도록 배치되는 게이트 전극을 포함할 수 있다. 제1 보호 부재는 박막 트랜지스터 상에 배치되고, 박막 트랜지스터와 평면상 중첩될 수 있다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시 장치{THIN-FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터 기판에 관한 것이다. 보다 상세하게는, 본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
통상적으로, 표시 장치는 적어도 하나의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판, 박막 트랜지스터에 의해 발광이 제어되는 발광 소자 및 발광 소자를 보호하는 봉지 부재를 포함할 수 있다.
표시 장치의 두께는 점차 얇아지고 있고, 최근에는 구부러지거나 휘어질 수 있는 플렉서블 표시 장치에 대한 연구 개발이 활발하게 이루어지고 있다.
다만, 표시 장치의 두께가 얇아짐에 따라 외부로부터 가해지는 충격에 의해 박막 트랜지스터가 손상될 가능성이 증가할 수 있다. 또한, 플렉서블한 표시 장치가 변형되는 경우에 박막 트랜지스터에 가해지는 스트레스가 증가할 수 있다.
본 발명의 일 목적은 박막 트랜지스터에 가해지는 스트레스가 저감되는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 일 목적은 박막 트랜지스터에 가해지는 스트레스가 저감되는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 일 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 배치되고, 액티브 패턴 및 상기 액티브 패턴과 절연되도록 배치되는 게이트 전극을 포함하는 박막 트랜지스터, 그리고 상기 박막 트랜지스터 상에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제1 보호 부재를 포함할 수 있다.
일 실시예에 있어서, 상기 액티브 패턴은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 제1 보호 부재는 상기 채널 영역 상에 선택적으로 배치될 수 있다.
일 실시예에 있어서, 상기 제1 보호 부재는 금속 및 무기 절연 물질 중에서 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 게이트 전극 상에 배치되고, 데이터 전압 및 구동 전압을 각각 전송하는 데이터선 및 구동 전압선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 보호 부재는 상기 데이터선 및 상기 구동 전압선과 동일한 층에 배치될 수 있다. 상기 제1 보호 부재는 상기 데이터선 및 상기 구동 전압선 중에서 하나로부터 돌출될 수 있다.
일 실시예에 있어서, 상기 제1 보호 부재는 상기 데이터선 및 상기 구동 전압선 중에서 하나의 상부 또는 하부에 접하도록 배치될 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 보호 부재 상에 배치되는 제1 평탄화막을 더 포함할 수 있다. 상기 제1 보호 부재의 탄성계수는 상기 제1 평탄화막의 탄성계수보다 클 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 평탄화막 상에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 제2 보호 부재 상에 배치되는 제2 평탄화막을 더 포함할 수 있다. 상기 제2 보호 부재의 탄성계수는 상기 제2 평탄화막의 탄성계수보다 클 수 있다.
일 실시예에 있어서, 상기 제2 보호 부재는 금속 및 무기 절연 물질 중에서 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 평탄화막은 유기 절연 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 기판은 제1 가요성막 및 상기 제1 가요성막 상에 배치되는 제2 가요성막을 포함할 수 있다. 상기 박막 트랜지스터 기판은 상기 제1 가요성막과 상기 제2 가요성막 사이에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 보호 부재의 탄성계수는 상기 제2 가요성막의 탄성계수보다 클 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 기판과 상기 액티브 패턴의 사이에 배치되는 버퍼막 및 상기 기판과 상기 버퍼막 사이에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 보호 부재의 탄성계수는 상기 버퍼막의 탄성계수보다 클 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되고, 스캔 신호를 전송하는 스캔선, 상기 스캔선과 교차하고, 데이터 전압 및 구동 전압을 각각 전송하는 데이터선 및 구동 전압선, 상기 스캔선 및 상기 데이터선에 연결되고, 제1 액티브 패턴 및 상기 제1 액티브 패턴과 절연되도록 배치되는 제1 게이트 전극을 포함하는 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되고, 제2 액티브 패턴 및 상기 제2 액티브 패턴과 절연되도록 배치되는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터 상에 배치되고, 상기 제1 박막 트랜지스터와 평면상 중첩되는 제1 보호 부재, 그리고 상기 제2 박막 트랜지스터에 연결되는 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 액티브 패턴은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함할 수 있다. 상기 제1 보호 부재는 상기 제1 채널 영역 상에 선택적으로 배치될 수 있다.
일 실시예에 있어서, 상기 제1 보호 부재는 상기 데이터선 및 상기 구동 전압선 중에서 하나로부터 돌출될 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 보호 부재 상에 배치되고, 상기 제1 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 기판 내에 또는 상기 기판과 상기 제1 박막 트랜지스터 사이에 배치되고, 상기 제1 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 박막 트랜지스터의 상부 또는 상/하부에 배치되는 보호 부재를 포함함으로써, 박막 트랜지스터에 가해지는 스트레스가 저감될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 박막 트랜지스터의 상부 또는 상/하부에 배치되는 보호 부재를 포함함으로써, 박막 트랜지스터에 가해지는 스트레스가 저감될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 화소에 인가되는 신호들을 나타내는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다.
도 4는 도 3의 IV-IV' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다.
도 6은 도 5의 VI-VI' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다.
도 8은 도 7의 VIII-VIII' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다.
도 10은 도 9의 X-X' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 기판들 및 표시 장치들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
첨부된 도면들은 하나의 화소에 7 개의 박막 트랜지스터들(transistors) 및 1 개의 커패시터(capacitor)가 포함되는 7 트랜지스터 1 커패시터 구조의 능동 구동형 박막 트랜지스터 기판을 포함하는 표시 장치를 도시하고 있지만, 본 발명은 이에 한정되지 아니한다. 따라서, 박막 트랜지스터 기판은 하나의 화소에 복수의 박막 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있고, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 가지도록 형성될 수도 있다. 여기서, 화소는 화상을 표시하는 최소 단위를 의미하며, 표시 장치는 복수의 화소들을 통해 화상을 표시할 수 있다.
이하, 본 발명의 일 실시예에 따른 표시 장치에 대하여 도면들을 참고하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 등가 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 신호선들(151, 152, 153, 156, 171, 191, 192) 및 복수의 신호선들(151, 152, 153, 156, 171, 191, 192)에 연결되며 실질적인 행렬의 형태로 배열되는 복수의 화소들(PX)을 포함할 수 있다.
하나의 화소(PX)는 화소 회로(PC) 및 발광 소자(예를 들면, 유기 발광 소자(OLED))를 포함할 수 있다. 화소 회로(PC)는 복수의 신호선들(151, 152, 153, 156, 171, 191, 192)에 연결되는 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(storage capacitor: Cst)를 포함할 수 있다.
박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 구동 박막 트랜지스터(driving transistor)(T1), 스위칭 박막 트랜지스터(switching transistor)(T2), 보상 박막 트랜지스터(compensation transistor)(T3), 초기화 박막 트랜지스터(initialization transistor)(T4), 동작 제어 박막 트랜지스터(operation control transistor)(T5), 발광 제어 박막 트랜지스터(light emission control transistor)(T6), 그리고 바이패스 박막 트랜지스터(bypass transistor)(T7)를 포함할 수 있다.
신호선들(151, 152, 153, 156, 171, 191, 192)은 스캔 신호(Sn)를 전달하는 스캔선(151), 초기화 박막 트랜지스터(T4)에 전단 스캔 신호(Sn-1)를 전달하는 전단 스캔선(152), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(EM)를 전달하는 발광 제어선(153), 바이패스 박막 트랜지스터(T7)에 바이패스 신호(BP)를 전달하는 바이패스 제어선(156), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(171), 스캔선(151)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(191), 그리고 데이터선(191)과 나란하며 구동 전압(ELVDD)을 전달하는 구동 전압선(192)을 포함할 수 있다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일단(Cst1)과 연결되고, 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(192)과 연결되며, 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 양극(anode)과 전기적으로 연결될 수 있다. 이러한 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급할 수 있다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 스캔선(151)과 연결되고, 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(191)과 연결되며, 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(192)과 연결될 수 있다. 이러한 스위칭 박막 트랜지스터(T2)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 데이터선(191)으로부터 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 스캔선(151)에 연결되고, 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 양극(anode)과 연결되며, 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 초기화 박막 트랜지스터(T4)의 드레인 전극(D4), 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결될 수 있다. 이러한 보상 박막 트랜지스터(T3)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 전단 스캔선(152)과 연결되고, 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(171)과 연결되며, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 보상 박막 트랜지스터(T3)의 드레인 전극(D3)을 거쳐 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결될 수 있다. 이러한 초기화 박막 트랜지스터(T4)는 전단 스캔선(152)을 통해 전달받은 전단 스캔 신호(Sn-1)에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압(Vg)을 초기화시키는 초기화 동작을 수행할 수 있다.
동작 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(153)과 연결되고, 동작 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(192)과 연결되며, 동작 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)에 연결될 수 있다.
발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(153)과 연결되고, 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되며, 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 양극(anode)과 전기적으로 연결될 수 있다. 이러한 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴-온되고, 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 구동 박막 트랜지스터(T1)를 통해 보상되어 유기 발광 소자(OLED)에 전달될 수 있다.
바이패스 박막 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 제어선(156)과 연결되고, 바이패스 박막 트랜지스터(T7)의 소스 전극(S7)은 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6) 및 유기 발광 소자(OLED)의 양극(anode)에 함께 연결되며, 바이패스 박막 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(171) 및 초기화 박막 트랜지스터(T4)의 소스 전극(S4)에 함께 연결될 수 있다.
스토리지 커패시터(Cst)의 타단(Cst2)은 구동 전압선(192)과 연결되고, 유기 발광 소자(OLED)의 음극(cathode)은 공통 전압(ELVSS)을 전달하는 공통 전압선(280)과 연결될 수 있다.
한편, 본 발명의 일 실시예에서는 바이패스 박막 트랜지스터(T7)를 포함하는 7 트랜지스터 1 커패시터 구조를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니며, 박막 트랜지스터의 개수와 커패시터의 개수는 다양하게 변형 가능할 수 있다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 화소의 구체적인 동작 과정을 도 2를 참고하여 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 화소에 인가되는 신호들을 나타내는 타이밍도이다.
도 2를 참조하면, 우선, 초기화 기간 동안 전단 스캔선(152)을 통해 로우 레벨(low level)의 전단 스캔 신호(Sn-1)가 공급될 수 있다. 그러면, 로우 레벨의 전단 스캔 신호(Sn-1)에 대응하여 초기화 박막 트랜지스터(T4)가 턴-온(Turn-on)되고, 초기화 전압선(171)으로부터 초기화 박막 트랜지스터(T4)를 통해 초기화 전압(Vint)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 인가되며, 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 초기화될 수 있다.
그 다음, 데이터 프로그래밍 기간 동안 스캔선(151)을 통해 로우 레벨의 스캔 신호(Sn)가 공급될 수 있다. 그러면, 로우 레벨의 스캔 신호(Sn)에 대응하여 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴-온될 수 있다. 이 경우, 구동 박막 트랜지스터(T1)는 턴-온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스될 수 있다.
그러면, 데이터선(191)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(threshold voltage; Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 인가될 수 있다. 다시 말해, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 인가되는 게이트 전압(Vg)은 보상 전압(Dm+Vth)이 될 수 있다.
스토리지 커패시터(Cst)의 양단들(Cst1, Cst2)에는 각각 보상 전압(Dm+Vth)과 구동 전압(ELVDD)이 인가되고, 스토리지 커패시터(Cst)에는 양단들의 전압 차에 대응하는 전하가 저장될 수 있다.
그 다음, 발광 기간 동안 발광 제어선(153)으로부터 공급되는 발광 제어 신호(EM)가 하이 레벨에서 로우 레벨로 변경될 수 있다. 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(EM)에 의해 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 턴-온될 수 있다.
그러면, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압(Vg)과 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 소자(OLED)에 공급될 수 있다. 발광 기간 동안 스토리지 커패시터(Cst)에 의해 구동 박막 트랜지스터(T1)의 구동 게이트-소스 전압(Vgs)은 (Dm+Vth)-ELVDD으로 유지되고, 구동 박막 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 구동 게이트-소스 전압에서 문턱 전압을 차감한 값의 제곱 (Dm-ELVDD)2에 비례할 수 있다. 따라서, 구동 전류(Id)는 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)에 관계없이 결정될 수 있다.
이 때, 바이패스 박막 트랜지스터(T7)는 바이패스 제어선(156)으로부터 바이패스 신호(BP)를 전달받아 턴-온될 수 있다. 따라서, 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로 바이패스 박막 트랜지스터(T7)를 통해 빠져나갈 수 있다.
블랙 영상을 표시하는 구동 박막 트랜지스터(T1)의 최소 전류가 구동 전류로 흐를 경우에도 유기 발광 소자(OLED)가 발광하게 되면 제대로 블랙 영상이 표시되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치의 바이패스 박막 트랜지스터(T7)는 구동 박막 트랜지스터(T1)의 최소 전류의 일부를 바이패스 전류(Ibp)로서 유기 발광 소자(OLED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 여기서 구동 박막 트랜지스터(T1)의 최소 전류란 구동 박막 트랜지스터(T1)의 구동 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 작아서 구동 박막 트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 이렇게 구동 박막 트랜지스터(T1)를 오프시키는 조건에서의 최소 구동 전류(예를 들면, 10pA 이하의 전류)가 유기 발광 소자(OLED)에 전달되어 블랙 휘도의 영상으로 표현될 수 있다. 블랙 영상을 표시하는 최소 구동 전류가 흐르는 경우 바이패스 전류(Ibp)의 우회 전달의 영향이 큰 반면, 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 상대적으로 큰 구동 전류가 흐를 경우에는 바이패스 전류(Ibp)의 영향이 거의 없을 수 있다. 따라서, 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동 전류(Id)로부터 바이패스 박막 트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 유기 발광 소자(OLED)의 발광 전류(Ioled)는 블랙 영상을 표현할 수 있는 수준으로 최소의 전류량을 가질 수 있다. 따라서, 바이패스 박막 트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현하여 명암비를 향상시킬 수 있다. 도 2에는 바이패스 신호(BP)가 전단 스캔 신호(Sn-1)와 동일한 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 상세한 구조에 대하여 도 3 및 도 4를 참고하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다. 도 4는 도 3의 IV-IV' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
이하, 도 3을 참고하여 본 발명의 일 실시예에 따른 표시 장치의 구체적인 평면상 구조에 대해 우선 상세히 설명하고, 도 4를 참고하여 구체적인 단면상 구조에 대해 상세히 설명한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 액티브 패턴(130), 제1 도전층(151, 152, 153), 제2 도전층(171, 173) 및 제3 도전층(191, 192)을 포함할 수 있다. 도 3에는 도시되지 않았으나, 액티브 패턴(130), 제1 도전층(151, 152, 153), 제2 도전층(171, 173) 및 제3 도전층(191, 192)의 사이에는 절연층들이 개재될 수 있다. 또한, 표시 장치는 화소 전극층(미도시), 발광층(미도시) 및 공통 전극층(미도시)을 더 포함할 수 있다.
액티브 패턴(130)은 구동 박막 트랜지스터(T1)의 구동 액티브 패턴, 스위칭 박막 트랜지스터(T2)의 스위칭 액티브 패턴, 보상 박막 트랜지스터(T3)의 보상 액티브 패턴, 초기화 박막 트랜지스터(T4)의 초기화 액티브 패턴, 동작 제어 박막 트랜지스터(T5)의 동작 제어 액티브 패턴, 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴 및 바이패스 박막 트랜지스터(T7)의 바이패스 액티브 패턴을 포함할 수 있다. 도 3에서 액티브 패턴(130)은 하나의 화소 내에서 하나의 패턴으로 형성되지만, 설계에 따라 액티브 패턴(130)은 둘 이상의 분리된 패턴들로 형성될 수도 있다. 액티브 패턴(130)은 설계에 따라 다양한 형상을 가질 수 있고, 도 3에 도시된 바와 같이 굴곡된 부분을 포함할 수 있다.
제1 도전층(151, 152, 153)은 스캔 신호(Sn), 전단 스캔 신호(Sn-1) 및 발광 제어 신호(EM)를 각각 인가하며 행 방향을 따라 형성되는 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153)을 포함할 수 있다. 본 실시예에서 바이패스 제어선(156)은 실질적으로 전단 스캔선(152)과 동일하고, 바이패스 제어 신호(BP)는 실질적으로 전단 스캔 신호(Sn-1)와 동일하다.
제2 도전층(171, 173)은 초기화 전압(Vint)을 인가하며 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153)과 나란하는 초기화 전압선(171) 및 스토리지선(173)을 포함할 수 있다.
제3 도전층(191, 192)은 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153)과 교차하며 화소에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터선(191) 및 구동 전압선(192)을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 바이패스 박막 트랜지스터(T7), 스토리지 커패시터(Cst), 그리고 유기 발광 소자(OLED)를 포함할 수 있다. 여기서, 보상 박막 트랜지스터(T3)와 초기화 박막 트랜지스터(T4)는 누설 전류를 차단하기 위해 이중 게이트(dual gate) 구조의 박막 트랜지스터로 구성될 수 있다.
구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)는 액티브 패턴(130)을 따라 배치될 수 있다. 액티브 패턴(130)은 N형 불순물 또는 P형 불순물로 도핑되는 채널 영역과, 채널 영역의 양 옆에 형성되며 채널 영역에 도핑된 불순물보다 도핑 농도가 높은 소스 영역 및 드레인 영역을 포함할 수 있다.
구동 박막 트랜지스터(T1)는 구동 액티브 패턴 및 이와 절연되도록 배치되는 구동 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 구동 액티브 패턴은 구동 채널 영역, 구동 소스 영역 및 구동 드레인 영역을 포함할 수 있다. 구동 채널 영역은 굴곡되고, 사행 형상(meandering shape) 또는 지그재그 형상(zigzag shape)을 가질 수 있다. 이와 같이, 굴곡된 형상의 구동 채널 영역을 형성함으로써, 좁은 공간 내에 길게 구동 채널 영역을 형성할 수 있다. 따라서, 길게 형성된 구동 채널 영역에 의해 구동 게이트 전극과 구동 소스 영역 간의 구동 게이트-소스 전압(Vgs)의 구동 범위(driving range)가 넓어질 수 있다. 구동 게이트-소스 전압(Vgs)의 구동 범위가 넓으므로 구동 게이트-소스 전압(Vgs)의 크기를 변화시켜 유기 발광 소자(OLED)에서 방출되는 광의 계조를 보다 세밀하게 제어할 수 있고, 그 결과, 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다.
구동 게이트 전극은 구동 채널 영역과 중첩하고, 구동 소스 영역 및 구동 드레인 영역은 구동 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다. 구동 게이트 전극은 접촉 구멍을 통해 구동 연결 부재(193)와 연결될 수 있다. 구동 게이트 전극은 제1 도전층에 해당할 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 액티브 패턴 및 이와 절연되도록 배치되는 스위칭 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 스위칭 액티브 패턴은 스위칭 채널 영역, 스위칭 소스 영역 및 스위칭 드레인 영역을 포함할 수 있다. 스캔선(151)의 일부인 스위칭 게이트 전극은 스위칭 채널 영역과 중첩하고, 스위칭 소스 영역 및 스위칭 드레인 영역은 스위칭 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다. 스위칭 소스 영역은 접촉 구멍을 통해 데이터선(191)과 연결될 수 있다.
보상 박막 트랜지스터(T3)는 보상 액티브 패턴 및 이와 절연되도록 배치되는 보상 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 보상 액티브 패턴은 보상 채널 영역, 보상 소스 영역 및 보상 드레인 영역을 포함할 수 있다. 스캔선(151)의 일부인 보상 게이트 전극은 누설 전류 방지를 위해 2 개가 형성되며 보상 채널 영역과 중첩될 수 있다. 보상 소스 영역 및 보상 드레인 영역은 보상 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다. 보상 드레인 전극은 접촉 구멍을 통해 구동 연결 부재(193)와 연결될 수 있다.
초기화 박막 트랜지스터(T4)는 초기화 액티브 패턴 및 이와 절연되도록 배치되는 초기화 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 초기화 액티브 패턴은 초기화 채널 영역, 초기화 소스 영역 및 초기화 드레인 영역을 포함할 수 있다. 전단 스캔선(152)의 일부인 초기화 게이트 전극은 누설 전류 방지를 위해 2 개가 형성되며 초기화 채널 영역과 중첩될 수 있다. 초기화 소스 영역 및 초기화 드레인 영역은 초기화 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다. 초기화 소스 영역은 접촉 구멍을 통해 초기화 연결 부재(194)와 연결될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 액티브 패턴 및 이와 절연되도록 배치되는 동작 제어 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 동작 제어 액티브 패턴은 동작 제어 채널 영역, 동작 제어 소스 영역 및 동작 제어 드레인 영역을 포함할 수 있다. 발광 제어선(153)의 일부인 동작 제어 게이트 전극은 동작 제어 채널 영역과 중첩하며, 동작 제어 소스 영역 및 동작 제어 드레인 영역은 동작 제어 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다. 동작 제어 소스 영역은 접촉 구멍을 통해 구동 전압선(192)의 일부와 연결될 수 있다.
발광 제어 박막 트랜지스터(T6)는 발광 제어 액티브 패턴 및 이와 절연되도록 배치되는 발광 제어 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 발광 제어 액티브 패턴은 발광 제어 채널 영역, 발광 제어 소스 영역 및 발광 제어 드레인 영역을 포함할 수 있다. 발광 제어선(153)의 일부인 발광 제어 게이트 전극은 발광 제어 채널 영역과 중첩하며, 발광 제어 소스 영역 및 발광 제어 드레인 영역은 발광 제어 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다. 발광 제어 드레인 전극은 접촉 구멍을 통해 화소 연결 부재(198)와 연결될 수 있다.
바이패스 박막 트랜지스터(T7)는 바이패스 액티브 패턴 및 이와 절연되도록 배치되는 바이패스 게이트 전극을 포함할 수 있다. 액티브 패턴(130)의 일부인 바이패스 액티브 패턴은 바이패스 채널 영역, 바이패스 소스 영역 및 바이패스 드레인 영역을 포함할 수 있다. 전단 스캔선(152)의 일부인 바이패스 게이트 전극은 바이패스 채널 영역과 중첩하며, 바이패스 소스 영역 및 바이패스 드레인 영역은 바이패스 채널 영역의 양 옆에 인접하여 각각 형성될 수 있다.
스토리지 커패시터(Cst)는 서로 절연되도록 배치되는 제1 스토리지 전극과 제2 스토리지 전극을 포함할 수 있다. 제1 스토리지 전극은 구동 게이트 전극에 해당하고, 제2 스토리지 전극은 스토리지선(173)에서 확장된 부분으로서, 구동 게이트 전극보다 넓은 면적을 차지하며 구동 게이트 전극을 전부 덮을 수 있다.
여기서, 스토리지 커패시터(Cst)에 축전된 전하와 양 스토리지 전극들 사이의 전압에 의해 스토리지 커패시턴스(Storage Capacitance)가 결정될 수 있다. 이와 같이, 구동 게이트 전극을 상기 제1 스토리지 전극으로 사용함으로써, 화소 내에서 큰 면적을 차지하는 구동 채널 영역에 의해 좁아진 공간에서 스토리지 커패시터(Cst)를 형성할 수 있는 공간을 확보할 수 있다.
초기화 연결 부재(194)는 접촉 구멍을 통해 초기화 전압선(171)과 연결되고, 화소 연결 부재(198)는 접촉 구멍을 통해 화소 전극과 연결될 수 있다. 구동 연결 부재(193), 초기화 연결 부재(194) 및 화소 연결 부재(198)는 제3 도전층에 해당할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 보호 부재(196)를 포함할 수 있다. 제1 보호 부재(196)는 제1 스위칭 보호 부재(196b), 제1 보상 보호 부재(196c), 제1 초기화 보호 부재(196d), 제1 동작 제어 보호 부재(196e), 제1 발광 제어 보호 부재(196f) 및 제1 바이패스 보호 부재(196g)를 포함할 수 있다. 제1 보호 부재(196)는 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)를 덮을 수 있다. 이에 따라, 외부에서 표시 장치의 상부에 충격이 가해지더라도, 제1 보호 부재(196)가 박막 트랜지스터들을 보호할 수 있고, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
제1 스위칭 보호 부재(196b), 제1 보상 보호 부재(196c), 제1 초기화 보호 부재(196d), 제1 동작 제어 보호 부재(196e), 제1 발광 제어 보호 부재(196f) 및 제1 바이패스 보호 부재(196g)는 각각 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)와 평면상 중첩될 수 있다. 구체적으로, 제1 스위칭 보호 부재(196b), 제1 보상 보호 부재(196c), 제1 초기화 보호 부재(196d), 제1 동작 제어 보호 부재(196e), 제1 발광 제어 보호 부재(196f) 및 제1 바이패스 보호 부재(196g)는 각각 스위칭 채널 영역, 보상 채널 영역, 초기화 채널 영역, 동작 제어 채널 영역, 발광 제어 채널 영역 및 바이패스 채널 영역 상에 선택적으로 배치될 수 있다. 여기서, 제1 보호 부재(196)는 주변에 비하여 상대적으로 높은 탄성 계수를 가질 수 있고, 이에 따라, 박막 트랜지스터들이 배치되는 영역의 굴곡 강성(bending stiffness)은 박막 트랜지스터들이 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 이 경우, 표시 장치가 변형되더라도(예를 들면, 구부러지더라도), 표시 장치에 가해지는 스트레스는 박막 트랜지스터들이 배치되지 않는 영역에 집중될 수 있다. 이에 따라, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
제1 보호 부재(196)는 제3 도전층에 해당하는 데이터선(191), 구동 전압선(192), 구동 연결 부재(193), 초기화 연결 부재(194), 화소 연결 부재(198) 중에서 적어도 하나로부터 돌출될 수 있다. 일 실시예에 있어서, 제1 스위칭 보호 부재(196b) 및 제1 동작 제어 보호 부재(196e)는 구동 전압선(192)으로부터 돌출되고, 제1 초기화 보호 부재(196d) 및 제1 바이패스 보호 부재(196g)는 초기화 연결 부재(194)로부터 돌출되며, 제1 발광 제어 보호 부재(196f)는 화소 연결 부재(198)로부터 돌출될 수 있다. 이에 따라, 제1 스위칭 보호 부재(196b), 제1 보상 보호 부재(196c), 제1 초기화 보호 부재(196d), 제1 동작 제어 보호 부재(196e), 제1 발광 제어 보호 부재(196f) 및 제1 바이패스 보호 부재(196g)는 제3 도전층에 해당할 수 있다.
본 실시예에 있어서, 제1 보호 부재(196)는 박막 트랜지스터들 중에서 구동 박막 트랜지스터(T1)를 덮지 않을 수 있으나, 스토리지 커패시터(Cst)의 제2 스토리지 전극이 구동 박막 트랜지스터(T1)를 덮으므로, 외부에서 표시 장치의 상부에 충격이 가해지더라도, 제2 스토리지 전극이 구동 박막 트랜지스터(T1)를 보호할 수 있다.
이하, 도 4를 참고하여 본 발명의 일 실시예에 따른 표시 장치의 단면상 구조에 대해 적층 순서에 따라 구체적으로 설명한다. 여기서, 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7) 각각의 적층 구조는 스위칭 박막 트랜지스터(T2)의 적층 구조와 실질적으로 동일하거나 유사하므로 상세한 설명은 생략한다.
도 4를 참조하면, 기판(110) 상에는 버퍼막(120)이 배치될 수 있다. 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있다. 버퍼막(120)은 다결정 규소를 형성하기 위한 결정화 공정 시에 기판(110)으로부터 불순물을 차단하여 다결정 규소의 특성을 향상시키고, 기판(110)이 받는 스트레스를 줄이는 역할을 할 수 있다.
버퍼막(120) 상에는 구동 액티브 패턴(130a) 및 스위칭 액티브 패턴(130b)을 포함하는 액티브 패턴(130)이 배치될 수 있다. 구동 액티브 패턴(130a)은 구동 채널 영역(131a), 구동 채널 영역(131a)의 양 옆에 형성되는 구동 소스 영역(132a) 및 구동 드레인 영역(133a)을 포함할 수 있다. 스위칭 액티브 패턴(130b)은 스위칭 채널 영역(131b), 스위칭 채널 영역(131b)의 양 옆에 형성되는 스위칭 소스 영역(132b) 및 스위칭 드레인 영역(133b)을 포함할 수 있다. 액티브 패턴(130)은 비정질 규소, 다결정 규소, 산화물 반도체 등으로 형성될 수 있다.
액티브 패턴(130) 상에는 이를 덮는 제1 게이트 절연막(140)이 배치될 수 있다. 제1 게이트 절연막(140) 상에는 스위칭 게이트 전극(155b)을 포함하는 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 그리고 구동 게이트 전극(제1 스토리지 전극)(155a)을 포함하는 제1 도전층(151, 152, 153, 155a, 155b)이 배치될 수 있다. 구동 게이트 전극(155a) 및 스위칭 게이트 전극(155b)은 각각 구동 채널 영역(131a) 및 스위칭 채널 영역(131b)과 중첩할 수 있다.
제1 도전층(151, 152, 153, 155a, 155b) 상에는 이를 덮는 제2 게이트 절연막(160)이 배치될 수 있다. 제1 게이트 절연막(140) 및 제2 게이트 절연막(160)은 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiNxOy) 등과 같은 무기 절연 물질로 형성될 수 있다.
제2 게이트 절연막(160) 상에는 초기화 전압선(171) 및 제2 스토리지 전극(172)을 포함하는 스토리지선(173)을 포함하는 제2 도전층(171, 172, 173)이 배치될 수 있다. 제2 스토리지 전극(172)은 구동 게이트 전극의 역할을 하는 제1 스토리지 전극(155a)보다 넓게 형성되므로 제2 스토리지 전극(172)은 구동 게이트 전극(155a)을 전부 덮을 수 있다. 제1 도전층(151, 152, 153, 155a, 155b) 및 제2 도전층(171, 172, 173)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등과 같은 금속으로 형성될 수 있다.
제2 도전층(171, 172, 173) 상에는 이를 덮는 층간 절연막(180)이 배치될 수 있다. 층간 절연막(180)은 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiNxOy) 등과 같은 무기 절연 물질로 형성될 수 있다.
층간 절연막(180)에는 접촉 구멍들이 형성될 수 있다. 층간 절연막(180) 상에는 데이터선(191), 구동 전압선(192), 구동 연결 부재(193), 그리고 제1 보호 부재(196)를 포함하는 제3 도전층(191, 192, 193, 196)이 배치될 수 있다. 제3 도전층(191, 192, 193, 196)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등과 같은 금속으로 형성될 수 있다.
데이터선(191)은 제1 게이트 절연막(140), 제2 게이트 절연막(160) 및 층간 절연막(180)을 관통하는 접촉 구멍을 통해 스위칭 소스 영역(132b)과 연결되고, 구동 연결 부재(193)는 제2 게이트 절연막(160) 및 층간 절연막(180)을 관통하는 접촉 구멍을 통해 제1 스토리지 전극(155a)과 연결될 수 있다.
제1 보호 부재(196)는 데이터선(191) 및 구동 전압선(192)과 실질적으로 동일한 층에 형성되고, 박막 트랜지스터들과 평면상 중첩될 수 있다. 구체적으로, 구동 전압선(192)으로부터 돌출되는 제1 스위칭 보호 부재(196b)는 스위칭 박막 트랜지스터(T2)와 평면상 중첩될 수 있다. 일 실시예에 있어서, 제1 스위칭 보호 부재(196b)는 스위칭 채널 영역(131b) 상에 선택적으로 배치될 수 있다. 이와 같이, 제1 스위칭 보호 부재(196b)가 스위칭 박막 트랜지스터(T2)와 중첩되어 이를 덮으므로, 외부에서 표시 장치의 상부에 가해지는 충격으로부터 스위칭 박막 트랜지스터(T2)를 보호할 수 있다.
제3 도전층(191, 192, 193, 196) 상에는 이를 덮는 제1 평탄화막(210)이 배치될 수 있다. 제1 평탄화막(210)은 제3 도전층(191, 192, 193, 196)을 덮어 평탄화시키므로 제1 평탄화막(210) 상에 화소 전극(240)을 단차 없이 형성할 수 있다. 이러한 제1 평탄화막(210)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등과 같은 유기 절연 물질로 형성될 수 있다.
제1 보호 부재(196)의 탄성계수는 제1 평탄화막(210)의 탄성계수보다 클 수 있다. 예를 들면, 제1 보호 부재(196)의 탄성계수는 적어도 약 50 기가파스칼(GPa)일 수 있고, 바람직하게는 약 70 GPa보다 클 수 있다. 제1 보호 부재(196)와 실질적으로 동일한 평면 상의 주변에 제1 평탄화막(210)이 위치할 수 있고, 제1 보호 부재(196)가 배치되는 영역의 굴곡 강성은 제1 보호 부재(196)가 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 전술한 바와 같이, 제1 보호 부재(196)는 박막 트랜지스터들과 평면상 중첩되기 때문에, 박막 트랜지스터들이 배치되는 영역의 굴곡 강성이 박막 트랜지스터들이 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 따라서, 표시 장치가 변형되더라도(예를 들면, 구부러지더라도), 표시 장치에 가해지는 스트레스는 박막 트랜지스터들이 배치되지 않는 영역에 집중될 수 있고, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
제1 평탄화막(210) 상에는 화소 전극(240)이 배치될 수 있다. 제1 평탄화막(210) 및 화소 전극(240)의 가장자리 상에는 이를 덮는 화소 정의막(250)이 배치될 수 있다. 화소 정의막(250)은 화소 전극(240)을 노출시키는 화소 개구부를 가질 수 있다. 화소 정의막(250)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등의 유기 절연 물질 또는 실리카 계열의 무기 절연 물질로 형성될 수 있다.
화소 개구부에 의해 노출된 화소 전극(240) 상에는 유기 발광층(260)이 배치되고, 유기 발광층(260) 상에는 공통 전극(270)이 배치될 수 있다. 공통 전극(270)은 화소 정의막(250) 상에도 배치되어 복수의 화소들에 걸쳐 형성될 수 있다. 이와 같이, 화소 전극(240), 유기 발광층(260) 및 공통 전극(270)을 포함하는 유기 발광 소자(OLED)가 형성될 수 있다.
여기서, 화소 전극(240)은 정공 주입 전극인 양극이고, 공통 전극(270)은 전자 주입 전극인 음극일 수 있다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니고, 표시 장치의 구동 방법에 따라 화소 전극(240)이 음극이 되고, 공통 전극(270)이 양극이 될 수도 있다. 화소 전극(240) 및 공통 전극(270)으로부터 각각 정공과 전자가 유기 발광층(260) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기상태로부터 기저상태로 떨어질 때 광이 방출될 수 있다.
유기 발광층(260)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 형성될 수 있다. 또한, 유기 발광층(260)은 발광층과, 정공 주입층(hole injection layer: HIL), 정공 수송층(hole transporting layer: HTL), 전자 수송층(electron transporting layer: ETL), 및 전자 주입층(electron injection layer: EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우에, 정공 주입층이 양극인 화소 전극(240) 상에 배치되고, 그 상부에 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
공통 전극(270) 상에는 유기 발광 소자(OLED)를 보호하는 봉지 부재(미도시)가 형성될 수 있다. 봉지 부재는 실런트에 의해 기판(110)에 밀봉될 수 있고, 유리, 석영, 세라믹, 플라스틱, 및 금속 등 다양한 소재로 형성될 수 있다. 한편, 실런트를 사용하지 않고 공통 전극(270) 상에 무기막과 유기막을 증착하여 박막 봉지층을 형성할 수도 있다.
한편, 상기 일 실시예에서는 표시 장치가 제1 보호 부재만을 포함하였으나, 표시 장치가 제2 보호 부재를 더 포함하는 다른 실시예도 가능하다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 상세한 구조에 대하여 도 5 및 도 6을 참고하여 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다. 도 6은 도 5의 VI-VI' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 5 및 도 6에 도시된 일 실시예는 도 3 및 도 4에 도시된 일 실시예와 비교하여 표시 장치가 제2 보호 부재를 더 포함하는 것을 제외하고 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제2 보호 부재(220)를 포함할 수 있다. 제2 보호 부재(220)는 제2 구동 보호 부재(220a), 제2 스위칭 보호 부재(220b), 제2 보상 보호 부재(220c), 제2 초기화 보호 부재(220d), 제2 동작 제어 보호 부재(220e), 제2 발광 제어 보호 부재(220f) 및 제2 바이패스 보호 부재(220g)를 포함할 수 있다. 제2 보호 부재(220)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)를 덮을 수 있다. 이에 따라, 외부에서 표시 장치의 상부에 충격이 가해지더라도, 제2 보호 부재(220)가 박막 트랜지스터들을 보호할 수 있고, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
제2 구동 보호 부재(220a), 제2 스위칭 보호 부재(220b), 제2 보상 보호 부재(220c), 제2 초기화 보호 부재(220d), 제2 동작 제어 보호 부재(220e), 제2 발광 제어 보호 부재(220f) 및 제2 바이패스 보호 부재(220g)는 각각 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)와 평면상 중첩될 수 있다. 구체적으로, 제2 구동 보호 부재(220a), 제2 스위칭 보호 부재(220b), 제2 보상 보호 부재(220c), 제2 초기화 보호 부재(220d), 제2 동작 제어 보호 부재(220e), 제2 발광 제어 보호 부재(220f) 및 제2 바이패스 보호 부재(220g)는 각각 구동 채널 영역, 스위칭 채널 영역, 보상 채널 영역, 초기화 채널 영역, 동작 제어 채널 영역, 발광 제어 채널 영역 및 바이패스 채널 영역 상에 선택적으로 배치될 수 있다. 여기서, 제2 보호 부재(220)는 주변에 비하여 상대적으로 높은 탄성 계수를 가질 수 있고, 이에 따라, 박막 트랜지스터들이 배치되는 영역의 굴곡 강성(bending stiffness)은 박막 트랜지스터들이 배치되지 않는 영역의 굴곡 강성보다 더욱 클 수 있다. 이 경우, 표시 장치가 변형되더라도(예를 들면, 구부러지더라도), 표시 장치에 가해지는 스트레스는 박막 트랜지스터들이 배치되지 않는 영역에 더욱 집중될 수 있다. 이에 따라, 박막 트랜지스터들에 가해지는 스트레스가 더욱 저감될 수 있다.
도 6을 참조하면, 제1 평탄화막(210)과 화소 정의막(250) 사이에는 제2 보호 부재(220) 및 제2 평탄화막(230)이 배치될 수 있다.
제1 평탄화막(210) 상에는 제2 보호 부재(220)가 배치될 수 있다. 제2 보호 부재(220)는 박막 트랜지스터들과 평면상 중첩될 수 있다. 구체적으로, 제2 구동 보호 부재(220a)는 구동 박막 트랜지스터(T1)와 평면상 중첩되고, 제2 스위칭 보호 부재(220b)는 스위칭 박막 트랜지스터(T2)와 평면상 중첩될 수 있다. 일 실시예에 있어서, 제2 구동 보호 부재(220a)는 구동 채널 영역(131a) 상에 선택적으로 배치되고, 제2 스위칭 보호 부재(220b)는 스위칭 채널 영역(131b) 상에 선택적으로 배치될 수 있다. 이와 같이, 제2 구동 보호 부재(220a)가 구동 박막 트랜지스터(T1)와 중첩되어 이를 덮고 제2 스위칭 보호 부재(220b)가 스위칭 박막 트랜지스터(T2)와 중첩되어 이를 덮으므로, 외부에서 표시 장치의 상부에 가해지는 충격으로부터 구동 박막 트랜지스터(T1)와 스위칭 박막 트랜지스터(T2)를 보호할 수 있다.
제2 보호 부재(220)는 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등과 같은 금속 또는 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiNxOy) 등과 같은 무기 절연 물질로 형성될 수 있다.
제2 보호 부재(220) 상에는 이를 덮는 제2 평탄화막(230)이 배치될 수 있다. 제2 평탄화막(230)은 제2 보호 부재(220)를 덮어 평탄화시키므로 제2 평탄화막(230) 상에 화소 전극(240)을 단차 없이 형성할 수 있다. 이러한 제2 평탄화막(230)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등의 유기 절연 물질로 형성될 수 있다.
제2 보호 부재(220)의 탄성계수는 제2 평탄화막(230)의 탄성계수보다 클 수 있다. 예를 들면, 제2 보호 부재(220)의 탄성계수는 적어도 약 50 GPa일 수 있고, 바람직하게는 적어도 약 70 GPa보다 클 수 있다. 제2 보호 부재(220)와 실질적으로 동일한 평면 상의 주변에 제2 평탄화막(230)이 위치할 수 있고, 제2 보호 부재(220)가 배치되는 영역의 굴곡 강성은 제2 보호 부재(220)가 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 전술한 바와 같이, 제2 보호 부재(220)는 박막 트랜지스터들과 평면상 중첩되기 때문에, 박막 트랜지스터들이 배치되는 영역의 굴곡 강성이 박막 트랜지스터들이 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 따라서, 표시 장치가 변형되더라도(예를 들면, 구부러지더라도), 표시 장치에 가해지는 스트레스는 박막 트랜지스터들이 배치되지 않는 영역에 집중될 수 있고, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
한편, 상기 일 실시예에서는 제2 보호 부재가 박막 트랜지스터의 상부에 배치되었으나, 제2 보호 부재가 박막 트랜지스터의 하부에 배치되는 다른 실시예도 가능하다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 상세한 구조에 대하여 도 7 및 도 8을 참고하여 상세히 설명한다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다. 도 8은 도 7의 VIII-VIII' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 7 및 도 8에 도시된 일 실시예는 도 5 및 도 6에 도시된 일 실시예와 비교하여 제2 보호 부재가 박막 트랜지스터의 하부에 배치되는 것을 제외하고 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 7 및 도 8을 참조하면, 일 실시예에 따른 표시 장치의 기판(110)은 제1 가요성막(111) 및 제1 가요성막(111) 상에 배치되는 제2 가요성막(112)을 포함할 수 있다. 제1 가요성막(111) 및 제2 가요성막(112)은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET), 폴리아릴레이트(polyarylate), 폴리카보네이트(polycarbonate), 폴리에테르이미드(polyether Imide: PEI), 또는 폴리에테르술폰(polyethersulfone) 등과 같이 내열성 및 내구성이 우수한 가요성 소재로 형성될 수 있다.
제1 가요성막(111)과 제2 가요성막(112) 사이에는 제2 보호 부재(220)가 배치될 수 있다. 제2 보호 부재(220)는 박막 트랜지스터들과 평면상 중첩될 수 있다. 구체적으로, 제2 구동 보호 부재(220a)는 구동 박막 트랜지스터(T1)와 평면상 중첩되고, 제2 스위칭 보호 부재(220b)는 스위칭 박막 트랜지스터(T2)와 평면상 중첩될 수 있다. 일 실시예에 있어서, 제2 구동 보호 부재(220a)는 구동 채널 영역(131a) 하부에 선택적으로 배치되고, 제2 스위칭 보호 부재(220b)는 스위칭 채널 영역(131b) 하부에 선택적으로 배치될 수 있다. 이와 같이, 제2 구동 보호 부재(220a)가 구동 박막 트랜지스터(T1)와 중첩되고 제2 스위칭 보호 부재(220b)가 스위칭 박막 트랜지스터(T2)와 중첩되므로, 외부에서 표시 장치의 하부에 가해지는 충격으로부터 구동 박막 트랜지스터(T1)와 스위칭 박막 트랜지스터(T2)를 보호할 수 있다.
제2 보호 부재(220)의 탄성계수는 제2 가요성막(112)의 탄성계수보다 클 수 있다. 예를 들면, 제2 보호 부재(220)의 탄성계수는 적어도 약 50 GPa일 수 있고, 바람직하게는 적어도 약 70 GPa보다 클 수 있다. 제2 보호 부재(220)와 실질적으로 동일한 평면 상의 주변에 제2 가요성막(112)이 위치할 수 있고, 제2 보호 부재(220)가 배치되는 영역의 굴곡 강성은 제2 보호 부재(220)가 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 전술한 바와 같이, 제2 보호 부재(220)는 박막 트랜지스터들과 평면상 중첩되기 때문에, 박막 트랜지스터들이 배치되는 영역의 굴곡 강성이 박막 트랜지스터들이 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 따라서, 표시 장치가 변형되더라도(예를 들면, 구부러지더라도), 표시 장치에 가해지는 스트레스는 박막 트랜지스터들이 배치되지 않는 영역에 집중될 수 있고, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
한편, 상기 일 실시예에서는 제2 보호 부재가 기판 내(제1 가요성막과 제2 가요성막의 사이)에 배치되었으나, 제2 보호 부재가 기판과 박막 트랜지스터의 사이에 배치되는 다른 실시예도 가능하다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 상세한 구조에 대하여 도 9 및 도 10을 참고하여 상세히 설명한다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다. 도 10은 도 9의 X-X' 라인을 따라 자른 표시 장치를 나타내는 단면도이다.
도 9 및 도 10에 도시된 일 실시예는 도 7 및 도 8에 도시된 일 실시예와 비교하여 제2 보호 부재가 기판과 박막 트랜지스터의 사이에 배치되는 것을 제외하고 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 9 및 도 10을 참조하면, 일 실시예에 따른 표시 장치의 제2 보호 부재(220)는 기판(110)과 버퍼막(120) 사이에 배치될 수 있다. 제2 보호 부재(220)는 박막 트랜지스터들과 평면상 중첩될 수 있다. 구체적으로, 제2 구동 보호 부재(220a)는 구동 박막 트랜지스터(T1)와 평면상 중첩되고, 제2 스위칭 보호 부재(220b)는 스위칭 박막 트랜지스터(T2)와 평면상 중첩될 수 있다. 일 실시예에 있어서, 제2 구동 보호 부재(220a)는 구동 채널 영역(131a) 하부에 선택적으로 배치되고, 제2 스위칭 보호 부재(220b)는 스위칭 채널 영역(131b) 하부에 선택적으로 배치될 수 있다. 이와 같이, 제2 구동 보호 부재(220a)가 구동 박막 트랜지스터(T1)와 중첩되고 제2 스위칭 보호 부재(220b)가 스위칭 박막 트랜지스터(T2)와 중첩되므로, 외부에서 표시 장치의 하부에 가해지는 충격으로부터 구동 박막 트랜지스터(T1)와 스위칭 박막 트랜지스터(T2)를 보호할 수 있다.
제2 보호 부재(220)의 탄성계수는 버퍼막(120)의 탄성계수보다 클 수 있다. 예를 들면, 제2 보호 부재(220)의 탄성계수는 적어도 약 50 GPa일 수 있고, 바람직하게는 약 70 GPa보다 클 수 있다. 제2 보호 부재(220)와 실질적으로 동일한 평면 상의 주변에 버퍼막(120)이 위치할 수 있고, 제2 보호 부재(220)가 배치되는 영역의 굴곡 강성은 제2 보호 부재(220)가 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 전술한 바와 같이, 제2 보호 부재(220)는 박막 트랜지스터들과 평면상 중첩되기 때문에, 박막 트랜지스터들이 배치되는 영역의 굴곡 강성이 박막 트랜지스터들이 배치되지 않는 영역의 굴곡 강성보다 클 수 있다. 따라서, 표시 장치가 변형되더라도(예를 들면, 구부러지더라도), 표시 장치에 가해지는 스트레스는 박막 트랜지스터들이 배치되지 않는 영역에 집중될 수 있고, 박막 트랜지스터들에 가해지는 스트레스가 저감될 수 있다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 상세한 구조에 대하여 도 11을 참고하여 상세히 설명한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 11에 도시된 일 실시예는 도 3 및 도 4에 도시된 일 실시예와 비교하여 제1 보호 부재의 재료 및 위치를 제외하고 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 보호 부재(196)를 포함할 수 있다. 제1 보호 부재(196)는 제1 구동 보호 부재(196a), 제1 스위칭 보호 부재(196b), 제1 보상 보호 부재(196c), 제1 초기화 보호 부재(196d), 제1 동작 제어 보호 부재(196e), 제1 발광 제어 보호 부재(196f) 및 제1 바이패스 보호 부재(196g)를 포함할 수 있다. 본 실시예에 따른 제1 보호 부재(196)는 도 3 및 도 4에 도시된 일 실시예에 따른 제1 보호 부재(196)와 비교하여 제1 구동 보호 부재(196a)를 추가적으로 포함할 수 있다. 제1 구동 보호 부재(196a)는 구동 박막 트랜지스터(T1)와 평면상 중첩될 수 있다.
제1 보호 부재(196)는 층간 절연막(180)과 제3 도전층(191, 192, 193) 사이에 배치될 수 있다. 구체적으로, 제1 보호 부재(196)는 층간 절연막(180) 상에 배치되고, 제3 도전층(191, 192, 193)은 제1 보호 부재(196)를 덮으며 층간 절연막(180) 상에 배치되고, 제1 평탄화막(210)은 제1 보호 부재(196) 및 제3 도전층(191, 192, 193)을 덮으며 층간 절연막(180) 상에 배치될 수 있다. 일 실시예에 있어서, 제1 보호 부재(196)는 제3 도전층(191, 192, 193)의 하부에 접하도록 배치될 수 있다. 예를 들면, 제3 도전층(191, 192, 193)은 제1 보호 부재(196)의 직상에 위치할 수 있다.
제1 보호 부재(196)는 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiNxOy) 등과 같은 무기 절연 물질로 형성될 수 있다. 제1 보호 부재(196)가 무기 절연 물질을 포함함에 따라, 제3 도전층(191, 192, 193)과 접촉하더라도 제3 도전층(191, 192, 193)을 통해 전송되는 전기적 신호에 영향을 미치지 않을 수 있다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 상세한 구조에 대하여 도 12를 참고하여 상세히 설명한다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 12에 도시된 일 실시예는 도 11에 도시된 일 실시예와 비교하여 제1 보호 부재의 위치를 제외하고 실질적으로 동일하므로 반복되는 설명은 생략한다.
도 12를 참조하면, 제1 보호 부재(196)는 제3 도전층(191, 192, 193)과 제1 평탄화막(210) 사이에 배치될 수 있다. 구체적으로, 제1 보호 부재(196)는 제3 도전층(191, 192, 193)을 덮으며 층간 절연막(180) 상에 배치되고, 제1 평탄화막(210)은 제3 도전층(191, 192, 193) 및 제1 보호 부재(196)를 덮으며 층간 절연막(180) 상에 배치될 수 있다. 일 실시예에 있어서, 제1 보호 부재(196)는 제3 도전층(191, 192, 193)의 상부에 접하도록 배치될 수 있다. 예를 들면, 제1 보호 부재(196)는 제3 도전층(191, 192, 193)의 직상에 위치할 수 있다.
제1 보호 부재(196)는 질화 규소(SiNx), 산화 규소(SiOx), 산질화 규소(SiNxOy) 등과 같은 무기 절연 물질로 형성될 수 있다. 제1 보호 부재(196)가 무기 절연 물질을 포함함에 따라, 제3 도전층(191, 192, 193)과 접촉하더라도 제3 도전층(191, 192, 193)을 통해 전송되는 전기적 신호에 영향을 미치지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 기판들 및 표시 장치들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 기판 111: 제1 가요성막
112: 제2 가요성막 120: 버퍼막
130: 액티브 패턴 131: 채널 영역
132: 소스 영역 133: 드레인 영역
152: 스캔선 155: 게이트 전극
191: 데이터선 192: 구동 전압선
196: 제1 보호 부재 210: 제1 평탄화막
220: 제2 보호 부재
T1, T2, T3, T4, T5, T6, T7: 박막 트랜지스터
OLED: 유기 발광 소자

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 액티브 패턴 및 상기 액티브 패턴과 절연되도록 배치되는 게이트 전극을 포함하는 박막 트랜지스터;
    상기 게이트 전극 상에 배치되고, 데이터 전압 및 구동 전압을 각각 전송하는 데이터선 및 구동 전압선; 및
    상기 박막 트랜지스터 상에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제1 보호 부재를 포함하고,
    상기 제1 보호 부재는 금속을 포함하며, 상기 데이터선 및 상기 구동 전압선 중에서 하나로부터 평면상 돌출되는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 액티브 패턴은 채널 영역, 소스 영역 및 드레인 영역을 포함하고,
    상기 제1 보호 부재는 상기 채널 영역 상에 선택적으로 배치되는, 박막 트랜지스터 기판.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 보호 부재 상에 배치되는 제1 평탄화막을 더 포함하고,
    상기 제1 보호 부재의 탄성계수는 상기 제1 평탄화막의 탄성계수보다 큰, 박막 트랜지스터 기판.
  8. 제7항에 있어서,
    상기 제1 평탄화막 상에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함하는, 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 제2 보호 부재 상에 배치되는 제2 평탄화막을 더 포함하고,
    상기 제2 보호 부재의 탄성계수는 상기 제2 평탄화막의 탄성계수보다 큰, 박막 트랜지스터 기판.
  10. 제8항에 있어서,
    상기 제2 보호 부재는 금속 및 무기 절연 물질 중에서 하나를 포함하는, 박막 트랜지스터 기판.
  11. 제7항에 있어서,
    상기 제1 평탄화막은 유기 절연 물질을 포함하는, 박막 트랜지스터 기판.
  12. 제1항에 있어서,
    상기 기판은 제1 가요성막 및 상기 제1 가요성막 상에 배치되는 제2 가요성막을 포함하고,
    상기 제1 가요성막과 상기 제2 가요성막 사이에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함하는, 박막 트랜지스터 기판.
  13. 제12항에 있어서,
    상기 제2 보호 부재의 탄성계수는 상기 제2 가요성막의 탄성계수보다 큰, 박막 트랜지스터 기판.
  14. 제1항에 있어서,
    상기 기판과 상기 액티브 패턴의 사이에 배치되는 버퍼막; 및
    상기 기판과 상기 버퍼막 사이에 배치되고, 상기 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함하는, 박막 트랜지스터 기판.
  15. 제14항에 있어서,
    상기 제2 보호 부재의 탄성계수는 상기 버퍼막의 탄성계수보다 큰, 박막 트랜지스터 기판.
  16. 기판;
    상기 기판 상에 배치되고, 스캔 신호를 전송하는 스캔선;
    상기 스캔선과 교차하고, 데이터 전압 및 구동 전압을 각각 전송하는 데이터선 및 구동 전압선;
    상기 스캔선 및 상기 데이터선에 연결되고, 제1 액티브 패턴 및 상기 제1 액티브 패턴과 절연되도록 배치되는 제1 게이트 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터에 연결되고, 제2 액티브 패턴 및 상기 제2 액티브 패턴과 절연되도록 배치되는 제2 게이트 전극을 포함하는 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터 상에 배치되고, 상기 제1 박막 트랜지스터와 평면상 중첩되는 제1 보호 부재; 및
    상기 제2 박막 트랜지스터에 연결되는 발광 소자를 포함하고,
    상기 제1 보호 부재는 금속을 포함하며, 상기 데이터선 및 상기 구동 전압선 중에서 하나로부터 평면상 돌출되는, 표시 장치.
  17. 제16항에 있어서,
    상기 제1 액티브 패턴은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함하고,
    상기 제1 보호 부재는 상기 제1 채널 영역 상에 선택적으로 배치되는, 표시 장치.
  18. 삭제
  19. 제16항에 있어서,
    상기 제1 보호 부재 상에 배치되고, 상기 제1 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함하는, 표시 장치.
  20. 제16항에 있어서,
    상기 기판 내에 또는 상기 기판과 상기 제1 박막 트랜지스터 사이에 배치되고, 상기 제1 박막 트랜지스터와 평면상 중첩되는 제2 보호 부재를 더 포함하는, 표시 장치.
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