KR20210022216A - 표시 장치 - Google Patents

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조강문
서영완
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Abstract

일 실시예에 따른 표시 장치는 제1, 제2 및 제3 트랜지스터를 포함하는 제1 화소, 상기 제1 화소와 제1 방향으로 이웃하며 제1, 제2 및 제3 트랜지스터를 포함하는 제2 화소, 그리고 상기 제1 화소와 상기 제2 화소 사이에 위치하며 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있는 초기화 전압선을 포함한다. 상기 제1 화소의 상기 제2 트랜지스터 및 상기 제2 화소의 상기 제2 트랜지스터는 상기 초기화 전압선에 연결되어 있고, 상기 제1 화소의 상기 제1, 제2 및 제3 트랜지스터와 상기 제2 화소의 상기 제1, 제2 및 제3 트랜지스터는 상기 초기화 전압선에 대하여 대칭이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
발광 표시 장치 같은 표시 장치는 영상을 표시하는 화소들이 배치되어 있는 표시 패널을 포함한다. 각각의 화소는 발광 다이오드(light emitting diode), 그리고 발광 다이오드를 소정의 타이밍에 소정의 휘도로 발광시키기 위한 트랜지스터들(transistors)과 커패시터들(capacitors)을 포함할 수 있다. 표시 패널에는 화소들에 신호 및/또는 전압을 인가하거나 전달하는 신호선들이 배치되어 있다.
표시 장치는 해상도가 높을수록 보다 선명하고 생생한 영상을 제공할 수 있다. 해상도를 증가시키기 위해서는 제한된 영역에 더욱 많은 화소를 배치해야 하므로, 화소들과 신호선들의 집적도(degree of integration)를 높일 수 있으면서 다른 특성을 저해하지 않는 설계가 요구된다.
실시예들은 화소들과 신호선들의 집적도를 높일 수 있고 데이터 전압의 기입 효율을 개선할 수 있는 표시 장치를 제공하는 것이다.
일 실시예에 따른 표시 장치는 제1, 제2 및 제3 트랜지스터를 포함하는 제1 화소, 상기 제1 화소와 제1 방향으로 이웃하며 제1, 제2 및 제3 트랜지스터를 포함하는 제2 화소, 그리고 상기 제1 화소와 상기 제2 화소 사이에 위치하며 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있는 초기화 전압선을 포함한다. 상기 제1 화소의 상기 제2 트랜지스터 및 상기 제2 화소의 상기 제2 트랜지스터는 상기 초기화 전압선에 연결되어 있고, 상기 제1 화소의 상기 제1, 제2 및 제3 트랜지스터와 상기 제2 화소의 상기 제1, 제2 및 제3 트랜지스터는 상기 초기화 전압선에 대하여 대칭이다.
상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제2 트랜지스터는 소스 전극을 공유할 수 있다.
상기 초기화 전압선은 상기 소스 전극과 중첩할 수 있고 상기 소스 전극과 연결될 수 있다.
상기 표시 장치는 상기 제1 화소를 가로질러 상기 제2 방향으로 뻗어 있는 데이터선, 그리고 상기 데이터선과 중첩하는 커패시터 전극을 더 포함할 수 있고, 상기 초기화 전압선은 상기 커패시터 전극과 동일 층에 위치할 수 있다.
상기 커패시터 전극은 상기 제1 화소의 상기 제1 트랜지스터의 드레인 전극과 연결될 수 있다.
상기 표시 장치는 상기 제2 방향으로 뻗어 있는 구동 전압선을 더 포함할 수 있고, 상기 커패시터 전극은 상기 초기화 전압선과 상기 구동 전압선 사이에 위치할 수 있다.
상기 표시 장치는 상기 제1 화소 및 상기 제2 화소를 가로질러 상기 제1 방향으로 뻗어 있는 제1 초기화 전압선을 더 포함할 수 있고, 상기 제1 초기화 전압선은 상기 초기화 전압선과 연결될 수 있고, 상기 제1 초기화 전압선은 상기 제1 화소의 상기 제1 트랜지스터의 게이트 전극과 중첩하는 커패시터 전극을 포함할 수 있다.
상기 표시 장치는 상기 제1 화소의 상기 제2 트랜지스터의 게이트 전극 및 상기 제2 화소의 상기 제2 트랜지스터의 게이트 전극과 연결되어 있으며, 상기 제1 방향으로 뻗어 있는 스캔선을 더 포함할 수 있고, 상기 스캔선은 상기 제1 초기화 전압선과 동일 층에 위치할 수 있다.
상기 제1 화소 및 상기 제2 화소 각각에서, 상기 제1 트랜지스터의 드레인 전극이 상기 제2 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결될 수 있고, 상기 제1 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 소스 전극과 연결될 수 있다.
상기 제1 화소의 상기 제2 트랜지스터의 소스 전극, 채널 영역 및 드레인 전극과 상기 제2 화소의 상기 제2 트랜지스터의 소스 전극, 채널 영역 및 드레인 전극이 T자 형상을 이룰 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 제1 트랜지스터의 제1 소스 전극, 제1 드레인 전극 및 제1 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 채널 영역과 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극, 상기 제1 게이트 전극 위에 위치하는 제2 절연층, 상기 제2 절연층 위에 위치하며 상기 제1 게이트 전극과 제1 커패시터를 이루는 제1 초기화 전압선, 상기 초기화 전압선 위에 위치하는 제3 절연층, 상기 제3 절연층 위에 위치하는 데이터선, 상기 데이터선 위에 위치하는 제4 절연층, 그리고 상기 제4 절연층 위에 위치하며 상기 데이터선과 제2 커패시터를 이루는 커패시터 전극을 포함한다.
상기 커패시터 전극은 상기 제1, 제2, 제3 및 제4 절연층의 개구를 통해 상기 제1 드레인 전극과 연결될 수 있다.
상기 표시 장치는 상기 제4 절연층 위에 위치하며 상기 제1, 제2, 제3 및 제4 절연층의 개구를 통해 상기 제1 소스 전극과 연결되어 있는 구동 전압선을 더 포함할 수 있다.
상기 표시 장치는 상기 제4 절연층 위에 위치하며 상기 제3 및 제4 절연층의 개구를 통해 상기 제1 초기화 전압선과 연결되어 있는 제2 초기화 전압선을 더 포함할 수 있다.
상기 액티브 패턴은 제2 트랜지스터의 제2 소스 전극, 제2 드레인 전극 및 제2 채널 영역을 더 포함할 수 있고, 상기 제2 초기화 전압선은 상기 제1, 제2, 제3 및 제4 절연층의 개구를 통해 상기 제2 소스 전극과 연결될 수 있다.
상기 표시 장치는 상기 제1 절연층과 상기 제2 절연층 사이에 위치하며 상기 제2 채널 영역과 중첩하는 상기 제2 트랜지스터의 제2 게이트 전극, 그리고 상기 제2 절연층과 상기 제3 절연층 사이에 위치하는 스캔선을 더 포함할 수 있고, 상기 스캔선은 상기 제2 절연층의 개구를 통해 상기 제2 게이트 전극과 연결될 수 있다.
상기 액티브 패턴은 제3 트랜지스터의 제3 소스 전극을 더 포함할 수 있고, 상기 표시 장치는 상기 제1 및 제2 절연층의 개구를 통해 상기 제1 게이트 전극과 상기 제3 소스 전극을 연결하는 연결 부재를 더 포함할 수 있다.
상기 제1 초기화 전압선은 제1 방향으로 뻗어 있을 수 있고, 상기 데이터선은 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있을 수 있으며, 상기 제1 게이트 전극과 상기 제3 소스 전극을 연결하기 위한 상기 개구는 상기 제1 방향으로 최대 길이 또는 폭보다 상기 제2 방향으로 최대 길이 또는 폭이 클 수 있다.
상기 표시 장치는 상기 제1 절연층과 상기 제2 절연층 사이에 위치하며 상기 제3 트랜지스터의 제3 게이트 전극을 포함하는 게이트선을 더 포함할 수 있다.
상기 표시 장치는 상기 커패시터 전극 위에 위치하는 제5 절연층, 그리고 상기 제5 절연층 위에 위치하며 상기 제5 절연층의 개구를 통해 상기 커패시터 전극과 연결되어 있는 발광 다이오드의 전극을 더 포함할 수 있다.
실시예들에 따르면, 화소들과 신호선들의 집적도를 높일 수 있고 데이터 전압의 기입 효율을 개선할 수 있는 표시 장치를 제공할 수 있다. 또한, 특별히 언급하지 않더라도, 실시예들에 따르면 명세서 전반에 걸쳐 인식될 수 있는 효과를 얻을 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 표시 장치의 한 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 두 화소 영역의 배치도이다.
도 4는 도 3에서 Ⅳ-Ⅳ'선을 따라 취한 단면도이다.
도 5는 도 3에서 Ⅴ-Ⅴ'선을 따라 취한 단면도이다.
도 6은 도 3에서 액티브 패턴만을 도시한 평면도이다.
도 7은 도 3에서 제1 게이트 도전체만을 도시한 평면도이다.
도 8은 도 3에서 제2 게이트 도전체만을 도시한 평면도이다.
도 9는 도 3에서 제1 데이터 도전체만을 도시한 평면도이다.
도 10은 도 3에서 제2 데이터 도전체만을 도시한 평면도이다.
도 11은 일 실시예에 따른 표시 장치의 구동을 위한 신호들의 타이밍도이다.
첨부한 도면을 참고하여 여러 실시예에 대하여 상세히 설명한다. 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
명세서 전체에서, 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 부여하였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "평면상"은 대상 부분을 위에서 보았을 때를 의미하며, "단면상"은 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도면에서, 방향을 나타내는데 사용되는 부호 x는 제1 방향이고, y는 제1 방향과 수직인 제2 방향이고, z는 제1 방향 및 제2 방향과 수직인 제3 방향이다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 1을 참고하면, 일 실시예에 따른 표시 장치는 표시 패널(10)을 포함한다. 표시 패널(10)은 영상을 표시하는 표시 영역(display area)(DA), 그리고 표시 영역(DA)에 인가되는 각종 신호를 생성 및/또는 전달하기 위한 소자들 및/또는 신호선들이 배치되어 있는, 표시 영역(DA) 주변의 비표시 영역(non-display area)(NA)을 포함한다. 표시 영역(DA)은 점선으로 도시된 경계선(BL)의 내측일 수 있고, 비표시 영역(NA)은 경계선(BL)의 외측일 수 있다. 표시 영역(DA)은 화면에 대응할 수 있다.
표시 패널(10)의 표시 영역(DA)에는 화소들(PX)이 예컨대 행렬로 배치되어 있다. 표시 영역(DA)에는 데이터선들(data lines)(DL), 스캔선들(scan lines)(SL), 게이트선들(gate lines)(GL) 같은 신호선들이 또한 배치되어 있다. 스캔선(SL) 및 게이트선(GL)은 대략 제1 방향(x)(예컨대, 행 방향)으로 뻗어 있을 수 있고, 데이터선(DL)은 제1 방향(x)과 교차하는 제2 방향(y)(예컨대, 열 방향)으로 뻗어 있을 수 있다. 각각의 화소(PX)에는 스캔선(SL), 게이트선(GL) 및 데이터선(DL)이 연결되어, 이들 신호선으로부터 스캔 신호, 게이트 신호 및 데이터 전압(데이터 신호라고도 함)을 인가받을 수 있다. 표시 영역(DA)에는 화소(PX)에 구동 전압(ELVDD)을 전달하는 구동 전압선들(driving power lines)(PL)이 배치될 수 있고, 화소(PX)에 초기화 전압(VINT)을 전달하는 초기화 전압선들(initializing voltage lines)(VL)이 배치될 수 있다. 구동 전압선(PL)은 대략 제2 방향(y)으로 뻗어 있을 수 있다. 초기화 전압선(VL)은 대략 제1 방향(x)으로 뻗어 있는 제1 초기화 전압선(VL1)과 대략 제2 방향(y)으로 뻗어 있는 제2 초기화 전압선(VL2)을 포함할 수 있고, 전체적으로 메시(mesh) 형상으로 배치될 수 있다.
표시 패널(10)은 사용자의 접촉 또는 비접촉 터치를 감지하기 위한 터치 전극들(터치 센서층이라고도 함)을 포함할 수 있고, 터치 전극들은 주로 표시 영역(DA)에 위치할 수 있다. 모서리가 둥근 사각형의 표시 영역(DA)이 도시되어 있지만, 표시 영역(DA)은 직사각형 등의 다각형, 원형, 타원형 등 다양한 형상을 가질 수 있다.
표시 패널(10)의 비표시 영역(NA)에는 표시 패널(10)의 외부로부터 신호를 전달받기 위한 패드들(pads)을 포함하는 패드부가 위치할 수 있다. 표시 장치는 표시 패널(10)의 패드부에 연결된 (예컨대, 접합된) 연성 인쇄 회로막(20)을 포함할 수 있다. 연성 인쇄 회로막(20)의 타단은 인쇄 회로 기판 등에 연결되어 영상 데이터 같은 신호를 입력받을 수 있고, 구동 전압(ELVDD), 공통 전압(ELVSS) 같은 전원 전압을 입력받을 수 있다.
표시 패널(10)을 구동하기 위한 각종 신호를 생성 및/또는 처리하는 구동 장치는 비표시 영역(NA)에 위치할 수 있고, 패드부에 연결된 연성 인쇄 회로막(20)에 위치할 수도 있다. 구동 장치는 데이터선(DL)에 데이터 전압을 인가하는 데이터 구동부(data driver), 스캔선(SL)에 스캔 신호를 인가하는 스캔 구동부(scan driver), 게이트선(GL)에 게이트 신호를 인가하는 게이트 구동부(gate driver), 그리고 데이터 구동부, 스캔 구동부 및 게이트 구동부를 제어하는 신호 제어부(signal controller)를 포함할 수 있다.
스캔 구동부 및 게이트 구동부는 표시 패널(10)의 비표시 영역(NA)에 구동 회로(40a, 40b)로서 집적되어 있을 수 있다. 구동 회로(40a, 40b)는 표시 영역(DA)의 일측에 위치하는 구동 회로(40a)와 표시 영역(DA)의 타측에 위치하는 구동 회로(40b)를 포함할 수 있고, 제2 방향(y)으로 길게 형성될 수 있다. 각각의 구동 회로(40a, 40b)는 스캔 구동부 및/또는 게이트 구동부를 포함할 수 있다. 구동 회로(40a, 40b)는 스캔선(SL) 및/또는 게이트선(GL)에 전기적으로 연결되어 있을 수 있다. 구동 회로(40a, 40b)는 종속적으로 연결되어 있는 스테이지들(stages)을 포함하는 시프트 레지스터(shift register)를 포함할 수 있고, 각각의 스테이지는 트랜지스터들과 커패시터들을 포함할 수 있다. 각각의 스테이지는 스캔 신호 및/또는 게이트 신호를 생성하여 출력할 수 있다.
데이터 구동부 및 신호 제어부는 집적회로 칩(30)으로 제공될 수 있다. 집적회로 칩(30)은 표시 패널(10)의 비표시 영역(NA)에 위치할 수 있다. 집적회로 칩(30)은 연성 인쇄 회로막(20)에 위치할 수도 있다. 데이터 구동부와 신호 제어부는 하나의 칩으로 형성되거나 별개의 칩으로 형성될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 한 화소의 등가 회로도이다.
도 2를 참고하면, 화소(PX)는 신호선들(DL, SL, GW, PL, VL)에 직간접적으로 연결되어 있는 3개의 트랜지스터(T1, T2, T3), 2개의 커패시터(C1, C2), 그리고 발광 다이오드(LED)를 포함할 수 있다.
신호선들(DL, SL, GW, PL, VL)은 데이터 전압(VDAT)을 전달하는 데이터선(DL), 스캔 신호(GI)를 전달하는 스캔선(SL), 게이트 신호(GW)를 전달하는 게이트선(GL), 구동 전압(ELVDD)을 전달하는 구동 전압선(PL), 그리고 초기화 전압(VINT)을 전달하는 초기화 전압선(VL)을 포함할 수 있다.
트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 트랜지스터들(T1, T2, T3)은 N형 트랜지스터일 수 있다. 도시된 것과 달리, 트랜지스터들(T1, T2, T3)은 P형 트랜지스터일 수 있고, N형 트랜지스터와 P형 트랜지스터를 포함할 수도 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제1 게이트 전극(G1)(제어 전극이라고도 함), 구동 전압선(PL)에 연결된 제1 소스 전극(S1)(제1 전극 또는 입력 전극이라고도 함), 그리고 제2 노드(N2)에 연결된 제1 드레인 전극(D1)(제2 전극 또는 출력 전극이라고도 함)을 포함한다. 제1 트랜지스터(T1)는 발광 다이오드(LED)에 구동 전류를 출력하는 트랜지스터이며, 구동 트랜지스터로 불릴 수 있다.
구동 전압선(PL)을 통해 제1 소스 전극(S1)에 인가되는 구동 전압(ELVDD)은 하이 레벨의 고전압과 로우 레벨의 저전압을 가질 수 있다.
제2 트랜지스터(T2)는 스캔선(SL)에 연결된 제2 게이트 전극(G2), 초기화 전압선(VL)에 연결된 제2 소스 전극(S2), 그리고 제2 노드(N2)에 연결된 제2 드레인 전극(D2)을 포함한다. 스캔선(SL)을 통해 제2 게이트 전극(G2)에 인가되는 스캔 신호(GI)는 제2 트랜지스터(T2)를 턴온(turn-on) 및 턴오프(turn-off)하기 위한 고전압 및 저전압을 가질 수 있다.
초기화 전압선(VL)을 통해 인가되는 초기화 전압(VINT)은 제1 트랜지스터(T1)를 턴온(turn-on)하기 위한 고전압, 발광 다이오드(LED)의 애노드(anode)를 초기화하기 위한 저전압, 그리고 애노드를 리셋하기 위한 리셋 전압을 가질 수 있다. 리셋 전압은 초기화 전압(VINT)의 저전압보다 낮거나 그보다 높을 수 있다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 2개의 트랜지스터, 즉 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)가 연결된 구조를 가질 수 있다. 제3-1 트랜지스터(T3-1)는 게이트선(GL)에 연결된 제3-1 게이트 전극(G3-1), 제1 노드(N1)에 연결된 제3-1 소스 전극(S3-1), 그리고 제3-2 트랜지스터(T3-2)의 제3-2 소스 전극(S3-2)과 연결된 제3-1 드레인 전극(D3-1)을 포함한다. 제3-2 트랜지스터(T3-2)는 게이트선(GL)에 연결된 제3-2 게이트 전극(G3-2), 제3-1 트랜지스터(T3-1)의 제3-1 드레인 전극(D3-1)과 연결된 제3-2 소스 전극(S3-2), 그리고 제2 노드(N2)에 연결된 제3-2 드레인 전극(D3-2)을 포함한다. 제3-1 소스 전극(S3-1) 및 제3-2 드레인 전극(D3-2)은 각각 제3 트랜지스터(T3)의 소스 전극 및 드레인 전극에 대응할 수 있고, 제3-1 게이트 전극(G3-1) 및 제3-2 게이트 전극(G3-2)은 제3 트랜지스터(T3)의 게이트 전극에 대응할 수 있다.
게이트선(GL)을 통해 게이트 전극(G3-1, G3-2)에 인가되는 게이트 신호(GW)는 제3 트랜지스터(T3)를 턴온 및 턴오프하기 위한 고전압 및 저전압을 가질 수 있다.
제1 커패시터(C1)는 초기화 전압선(VL)과 제1 노드(N1) 사이에 연결되어 있다. 제1 커패시터(C1)는 제1 노드(N1)의 전압을 저장할 수 있다. 제1 커패시터(C1)는 스토리지 커패시터(storage capacitor)로 불릴 수 있다.
제2 커패시터(C2)는 제2 노드(N2)와 데이터선(DL) 사이에 연결되어 있다. 제2 커패시터(C2)는 데이터선(DL)을 통해 전달되는 데이터 전압(VDAT)을 기입할 수 있다. 제2 커패시터(C2)는 프로그래밍 커패시터(programming capacitor)로 불릴 수 있다.
제1 및 제2 커패시터들(C1, C2)은 제3 트랜지스터(T3)에 의해 직렬로 연결될 수 있고, 데이터 전압(VDAT)은 제1 및 제2 커패시터들(C1, C2)에 의해 분배되어 제1 노드(N1)에 인가될 수 있다.
발광 다이오드(LED)는 제2 노드(N2)에 연결된 애노드와 공통 전압(ELVSS)을 인가받는 캐소드(cathode)를 포함한다. 제1 트랜지스터(T1)가 턴온되면 제1 노드(N1)에 인가된 데이터 전압(VDAT)에 대응하는 구동 전류가 발광 다이오드(LED)에 흐르면서, 발광 다이오드(LED)는 소정의 휘도로 발광할 수 있다. 화소의 좀더 구체적인 구동에 대해서는 후술한다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10을 참고하여, 일 실시예에 따른 표시 장치의 화소 구조에 대해 상세하게 설명한다.
도 3은 일 실시예에 따른 표시 장치의 두 화소 영역의 배치도이고, 도 4는 도 3에서 Ⅳ-Ⅳ'선을 따라 취한 단면도이고, 도 5는 도 3에서 Ⅴ-Ⅴ'선을 따라 취한 단면도이다. 도 6은 도 3에서 액티브 패턴만을 도시한 평면도이고, 도 7은 도 3에서 제1 게이트 도전체만을 도시한 평면도이고, 도 8은 도 3에서 제2 게이트 도전체만을 도시한 평면도이고, 도 9는 도 3에서 제1 데이터 도전체만을 도시한 평면도이고, 도 10은 도 3에서 제2 데이터 도전체만을 도시한 평면도이다.
도 3에는 제1 방향(x)으로 이웃하는 2개의 화소 영역이 도시된다. 제2 방향(y)으로는 대략 하나의 화소 영역이 도시되지만, 제2 방향(y)으로 인접하는 화소들의 연결 관계를 명확하게 나타내기 위해, 이전 화소행의 하단부와 이후 화소행의 상단부를 포함하도록 도시하였다. 화소 구조에서 액티브 패턴 및 도전체들을 분리하여 도시하고 있는 도 6 내지 도 10에서 구성요소들 간의 위치 관계를 명확하게 나타내기 위해 도 4에 도시된 개구들(O1, O2, O3, O4, O5, O6, O7, O8)을 모두 도시하였다.
도 3을 참고하면, 하나의 화소 영역에는 하나의 화소(PX1 또는 PX2)가 배치되어 있고, 하나의 화소(PX1 또는 PX2)는 제1, 제2 및 제3 트랜지스터(T1, T2, T3), 그리고 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 화소(PX1) 및 제2 화소(PX2)와 이에 연결된 신호선들(SL, GL, DL, PL, VL1)은 제2 방향(y)으로 뻗어 있는 제2 초기화 전압선(VL2)에 대하여 대칭일 수 있다.
도 3, 도 4, 도 5 및 도 6을 참고하면, 표시 장치의 표시 패널은 기판(SB) 및 그 위에 형성된 여러 층, 소자, 배선을 포함한다. 기판(SB)은 폴리이미드 같은 폴리머 또는 유리 등의 절연 물질을 포함할 수 있다.
기판(SB) 위에는 버퍼층(BF)이 위치할 수 있고, 버퍼층(BF) 위에는 액티브 패턴(AP)이 위치할 수 있다.
버퍼층(BF)은 액티브 패턴(AP)을 형성하는 과정에서 기판(SB)으로부터 액티브 패턴(AP)으로 확산될 수 있는 불순물을 차단하고 기판(SB)이 받는 스트레스를 줄일 수 있다. 버퍼층(BF)은 규소 질화물(SiNx), 규소 산화물(SiOx) 같은 무기 절연 물질을 포함할 수 있다.
액티브 패턴(AP)은 다양한 형상으로 굴곡될 수 있다. 액티브 패턴(AP)은 제1 방향(x)으로 뻗어 있는 부분과 제2 방향(y)으로 뻗어 있는 부분을 포함할 수 있다. 한 화소(PX1 또는 PX2)의 액티브 패턴(AP)은 하나의 연속체를 이룰 수 있다. 제1 화소(PX1)의 액티브 패턴(AP)은 제2 화소(PX2)의 액티브 패턴(AP)과 연결될 수 있고 하나의 연속체를 이룰 수 있다. 액티브 패턴(AP)은 각각의 트랜지스터(T1, T2, T3)의 채널 영역(A1, A2, A3-1, A3-2), 소스 전극(S1, S2, S3-1, S3-2) 및 드레인 전극(D1, D2, D3-1, D3-2)을 포함할 수 있다. 액티브 패턴(AP)은 다결정 규소, 비정질 규소, 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브 패턴(AP) 위에는 제1 절연층(IL1)이 위치할 수 있다. 제1 절연층(IL1)은 제1 게이트 절연층으로 불릴 수 있다. 제1 절연층(IL1)은 규소 질화물, 규소 산화물 같은 무기 절연 물질을 포함할 수 있다.
도 3, 도 4, 도 5 및 도 7을 참고하면, 제1 절연층(IL1) 위에는 게이트선(GL), 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 포함하는 제1 게이트 도전체가 위치할 수 있다. 제1 게이트 도전체는 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속을 포함할 수 있다. 제1 게이트 도전체는 동일 공정에서 동일 재료로 형성될 수 있다.
게이트선(GL)은 제1 방향(x)으로 뻗어 있을 수 있고, 제1 및 제2 화소(PX1, PX2)에 걸쳐 연속적으로 위치할 수 있다. 게이트선(GL)은 제3-1 트랜지스터(T3-1)의 제3-1 게이트 전극(G3-1) 및 제3-2 트랜지스터(T3-2)의 제3-2 게이트 전극(G3-2)을 포함할 수 있다. 제3-1 게이트 전극(G3-1) 및 제3-2 게이트 전극(G3-2)은 게이트선(GL)에서 액티브 패턴(AP)과 중첩하는 부분에 해당할 수 있다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)은 대략 직사각형일 수 있고, 아일랜드 형태일 수 있다. 제1 게이트 전극(G1)은 제1 커패시터(C1)의 제1 전극(C11)을 포함할 수 있다.
제1 게이트 전극(G1)은 액티브 패턴(AP)의 제1 채널 영역(A1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 함께 제1 트랜지스터(T1)를 이룰 수 있다. 제1 게이트 전극(G1)은 제1 채널 영역(A1)과 중첩할 수 있고, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 채널 영역(A1)의 양측에 위치할 수 있다. 제1 채널 영역(A1)은 적어도 한 번 굴곡될 수 있다. 이에 따라 제1 채널 영역(A1)의 길이가 증가하여 구동 범위(driving range)가 넓어질 수 있고, 제조 공정에서 방향성에 따른 영향이 상쇄되어 공정 산포 영향이 줄어들 수 있다. 도시된 실시예에서 제1 채널 영역(A1)은 2회 굴곡되어 있다.
제2 게이트 전극(G2)은 액티브 패턴(AP)의 제2 채널 영역(A2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 함께 제2 트랜지스터(T2)를 이룰 수 있다. 제2 게이트 전극(G2)은 제2 채널 영역(A2)과 중첩할 수 있고, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 채널 영역(A2)의 양측에 위치할 수 있다. 제2 드레인 전극(D2)은 제1 드레인 전극(D1)과 연결될 수 있다.
액티브 패턴(AP)에서, 제1 화소(PX1)의 제2 트랜지스터(T2)의 제2 소스 전극(S2), 제2 채널 영역(A2) 및 제2 드레인 전극(D2)과 제2 화소(PX2)의 제2 트랜지스터(T2)의 제2 소스 전극(S2), 제2 채널 영역(A2) 및 제2 드레인 전극(D2)은 대략 T자 형상을 이룰 수 있다. 제1 화소(PX1)의 제2 트랜지스터(T2)와 제2 화소(PX2)의 제2 트랜지스터(T2)는 제2 소스 전극(S2)을 공유할 수 있고, 제2 게이트 전극(G2)의 일부 및 제2 채널 영역(A2)의 일부를 공유할 수 있다. 이와 같이, 이웃하는 제1 화소(PX1) 및 제2 화소(PX2)가 제2 트랜지스터(T2)의 일부를 공유하도록 설계함으로써 화소들의 직접도를 높일 수 있다.
제3-1 게이트 전극(G3-1)은 액티브 패턴(AP)의 제3-1 채널 영역(A3-1), 제3-1 소스 전극(S3-1) 및 제3-1 드레인 전극(D3-1)과 함께 제3-1 트랜지스터(T3-1)를 이룰 수 있다. 제3-1 게이트 전극(G3-1)은 제3-1 채널 영역(A3-1)과 중첩할 수 있고, 제3-1 소스 전극(S3-1) 및 제3-1 드레인 전극(D3-1)은 제3-1 채널 영역(A3-1)의 양측에 위치할 수 있다.
제3-2 게이트 전극(G3-2)은 액티브 패턴(AP)의 제3-2 채널 영역(A3-2), 제3-2 소스 전극(S3-2) 및 제3-2 드레인 전극(D3-2)과 함께 제3-2 트랜지스터(T3-2)를 이룰 수 있다. 제3-2 게이트 전극(G3-2)은 제3-2 채널 영역(A3-2)과 중첩할 수 있고, 제3-2 소스 전극(S3-2) 및 제3-2 드레인 전극(D3-2)은 제3-2 채널 영역(A3-2)의 양측에 위치할 수 있다. 제3-2 소스 전극(S3-2)은 제3-1 드레인 전극(D3-1)과 연결될 수 있다. 제3-2 드레인 전극(D3-2)은 제1 드레인 전극(D1) 및 제2 드레인 전극(D2)과 연결될 수 있다.
제3 트랜지스터(T3)를 서로 연결되어 있는 2개의 트랜지스터(T3-1, T3-2)로 형성함으로써 제3 트랜지스터(T3)의 누설 전류를 방지할 수 있다.
제1 화소(PX1)의 제1, 제2 및 제3 트랜지스터(T1, T2, T3)는 제2 초기화 전압선(VL2)에 대하여 제2 화소(PX2)의 제1, 제2 및 제3 트랜지스터(T1, T2, T3)와 대칭일 수 있다.
제1 게이트 도전체 위에는 제2 절연층(IL2)이 위치할 수 있다. 제2 절연층(IL2)은 제2 게이트 절연층으로 불릴 수 있다. 제2 절연층(IL2)은 규소 질화물, 규소 산화물 같은 무기 절연 물질을 포함할 수 있다.
도 3, 도 4, 도 5 및 도 8을 참고하면, 제2 절연층(IL2) 위에는 스캔선(SL), 제1 초기화 전압선(VL1) 및 연결 부재(CM)를 포함하는 제2 게이트 도전체가 위치할 수 있다. 제2 게이트 도전체는 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속을 포함할 수 있다. 제2 게이트 도전체는 동일 공정에서 동일 재료로 형성될 수 있다.
스캔선(SL)은 제1 방향(x)으로 뻗어 있을 수 있고, 제1 및 제2 화소(PX1, PX2)에 걸쳐 연속적으로 위치할 수 있다. 스캔선(SL)은 제1 화소(PX1)와 제2 화소(PX2)의 대략 경계부에서 제2 방향(y)과 반대 방향으로 돌출하며 제2 게이트 전극(G2)과 중첩하는 돌출부(P)를 포함할 수 있다. 돌출부(P)는 제2 절연층(IL2)의 개구(O1)를 통해 제2 게이트 전극(G2)과 연결될 수 있다. 따라서 제2 트랜지스터(T2)는 스캔선(SL)을 통해 전달되는 스캔 신호(GI)를 인가받을 수 있다.
제1 초기화 전압선(VL1)은 제1 방향(x)으로 뻗어 있을 수 있고, 제1 및 제2 화소(PX1, PX2)에 걸쳐 연속적으로 위치할 수 있다. 제1 초기화 전압선(VL1)은 제1 게이트 전극(G1)과 중첩하는, 제1 커패시터(C1)의 제2 전극(C12)을 포함할 수 있다. 제1 초기화 전압선(VL1)과 제1 게이트 전극(G1)에서 서로 중첩하는 부분이 제1 커패시터(C1)의 제2 전극(C12)과 제1 전극(C11)에 대응할 수 있다. 제2 전극(C12)은 제1 전극(C11), 그리고 제1 전극(C11)과 제2 전극(C12) 사이의 제2 절연층(IL2)과 함께 제1 커패시터(C1)를 이룰 수 있다. 따라서 제2 절연층(IL2)에서 제1 전극(C11) 및 제2 전극(C12)과 중첩하는 부분이 제1 커패시터(C1)의 유전체로서 기능할 수 있다. 제1 커패시터(C1)의 용량(capacitance) 증가를 위해, 제1 초기화 전압선(VL1)에서 제2 전극(C12)에 해당하는 부분은 제1 게이트 전극(G1)과 넓은 면적으로 중첩할 수 있도록 다른 부분보다 폭이 넓을 수 있다. 제1 커패시터(C1)는 초기화 전압선(VL)을 통해 제2 전극(C12)에 인가된 초기화 전압(VINT)과 제1 게이트 전극(G1)의 전압의 차에 대응하는 전하를 저장할 수 있다.
제1 절연층(IL1) 및 제2 절연층(IL2)에는 제1 게이트 전극(G1)의 상면의 일부를 드러내고 제3-1 소스 전극(S3-1)의 상면의 일부를 드러내는 개구(O2)가 형성될 수 있다. 연결 부재(CM)는 이러한 개구(O2)를 통해 소위 측면 접촉(side contact) 방식으로 제1 게이트 전극(G1)을 제3-1 소스 전극(S3-1)과 연결할 수 있다. 개구(O2)는 개구(O1)와 동일 마스크를 사용하여 동일 공정에서 함께 형성될 수 있다. 연결 부재(CM)는 스캔선(SL) 및 제1 초기화 전압선(VL1)과 동일 마스크를 사용하여 동일 공정에서 함께 형성될 수 있다. 따라서 마스크나 공정 단계의 추가 없이, 개구(O2) 및 연결 부재(CM)에 의해 제1 게이트 전극(G1)과 제3-1 소스 전극(S3-1)을 연결할 수 있다.
개구(O2)는 사각형 예컨대 직사각형일 수 있고, 제1 방향(x)으로 길이보다 제2 방향(y)으로 길이가 길 수 있다. 이와 같이 개구(O2)의 형성 시, 연결 부재(CM)의 안정적인 측면 접촉을 위한 제1 게이트 전극(G1)의 노출 영역을 최소화할 수 있고, 데이터선(DL)과 제1 게이트 전극(G1) 간에 형성될 수 있는 기생 커패시터의 용량을 줄일 수 있다. 기생 커패시터의 용량이 줄어들면 제1 커패시터(C1)에 충전되는 전하가 기생 커패시터에 의해 분배되는 것을 줄일 수 있다. 따라서 소정 휘도로 발광 다이오드(LED)를 발광시키기 위해 제1 커패시터(C1)에 저장되는 데이터 전압의 크기를 줄일 수 있으므로, 소비 전력을 줄일 수 있다. 연결 부재(CM)는 직사각형 외에도 제1 방향(x)으로 최대 길이 또는 폭보다 제2 방향(y)으로 최대 폭 또는 길이가 큰 형상을 가질 수 있으며, 예컨대 제1 방향(x)으로 단축과 제2 방향(y)으로 장축을 가진 타원형일 수 있다.
제2 게이트 도전체 위에는 제3 절연층(IL3)이 위치할 수 있다. 제3 절연층(IL3)은 제1 층간 절연층으로 불릴 수 있다. 제3 절연층(IL3)은 규소 질화물, 규소 산화물 같은 무기 절연 물질을 포함할 수 있다.
도 3, 도 4, 도 5 및 도 9를 참고하면, 제3 절연층(IL3) 위에는 데이터선(DL)을 포함하는 제1 데이터 도전체가 위치할 수 있다. 제1 데이터 도전체는 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta) 등의 금속을 포함할 수 있다. 제1 데이터 도전체는 동일 공정에서 동일 재료로 형성될 수 있다.
데이터선(DL)은 한 화소(PX1 또는 PX2)를 가로질러 제2 방향(y)으로 뻗어 있을 수 있다. 데이터선(DL)은 제2 커패시터(C2)의 제1 전극(C21)을 포함할 수 있다. 데이터선(DL)에서 제1 전극(C21)은 제2 커패시터(C2)의 제2 전극(C22)과 중첩하는 부분에 해당할 수 있다. 데이터선(DL)은 제2 커패시터(C2)의 용량 증가를 위해 구동 전압선(PL) 및 제2 초기화 전압선(VL2)이 형성된 영역, 그리고 제2 전극(C22)이 제1 드레인 전극(D1)과 연결되는 영역(개구(O4) 부근)을 제외한 화소 영역 전체에 형성될 수 있다. 하나의 화소 영역에서 데이터선(DL)은 전체적으로 소정의 폭을 가진 직사각형일 수 있지만, 개구(O4)와 중첩하는 영역이 제거된 형상일 수 있다.
제1 데이터 도전체 위에는 제4 절연층(IL4)이 위치할 수 있다. 제4 절연층(IL4)은 제2 층간 절연층으로 불릴 수 있다. 제4 절연층(IL4)은 규소 질화물, 규소 산화물 같은 무기 절연 물질을 포함할 수 있다.
도 3, 도 4, 도 5 및 도 10을 참고하면, 제4 절연층(IL4) 위에는 구동 전압선(PL), 제2 초기화 전압선(VL2), 그리고 제2 커패시터(C2)의 제2 전극(C22)을 포함하는 제2 데이터 도전체가 위치할 수 있다. 제2 데이터 도전체는 구리(Cu), 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta) 등의 금속을 포함할 수 있다. 제2 데이터 도전체는 동일 공정에서 동일 재료로 형성될 수 있다.
구동 전압선(PL)은 제2 방향(y)으로 뻗어 있을 수 있다. 구동 전압선(PL)은 제1 방향(x)으로 이웃하는 두 화소(제1 화소(PX1) 및 그 좌측에 위치하는 화소, 또는 제2 화소(PX2) 및 그 우측에 위치하는 화소) 사이에 위치할 수 있고, 이웃하는 두 화소에 구동 전압(ELVDD)을 전달할 수 있다. 구동 전압선(PL)은 제1, 제2, 제3 및 제4 절연층(IL1, IL2, IL3, IL4)에 형성된 개구(O3)를 통해 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 연결될 수 있다. 도시된 실시예에서, 제1 화소(PX1)의 제1 트랜지스터(T1)는 좌측 구동 전압선(PL)을 통해 구동 전압(ELVDD)을 인가받을 수 있고, 제2 화소(PX2)의 제1 트랜지스터(T1)는 우측 구동 전압선(PL)을 통해 구동 전압(ELVDD)을 인가받을 수 있다.
제2 초기화 전압선(VL2)은 제2 방향(y)으로 뻗어 있을 수 있다. 제2 초기화 전압선(VL2)은 제1 방향(x)으로 이웃하는 제1 및 제2 화소(PX1, PX2) 사이 또는 경계에 위치할 수 있고, 제1 및 제2 화소(PX1, PX2)에 초기화 전압(VINT)을 전달할 수 있다. 제2 초기화 전압선(VL2)은 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 중첩할 수 있다. 제2 초기화 전압선(VL2)은 제1, 제2, 제3 및 제4 절연층(IL1, IL2, IL3, IL4)에 형성된 개구(O5)를 통해 제2 트랜지스터(T2)의 제2 소스 전극(S2)과 연결될 수 있다. 제2 초기화 전압선(VL2)이 연결되는 제2 소스 전극(S2)은 제1 화소(PX1)의 제2 트랜지스터(T2)의 제2 소스 전극(S2)이고 또한 제2 화소(PX2)의 제2 트랜지스터(T2)의 제2 소스 전극(S2)일 수 있다. 이와 같이 두 화소(PX1, PX2)가 제2 트랜지스터(T2)의 일부 구성 및 제2 초기화 전압선(VL2)을 공유함으로써, 화소의 특성을 저하시키지 않으면서도 화소의 집적도를 높일 수 있다.
제2 초기화 전압선(VL2)은 또한 제3 및 제4 절연층(IL3, IL4)에 형성된 개구(O6)를 통해 제1 초기화 전압선(VL1)과 연결될 수 있다. 따라서 초기화 전압선(VL)은 제1 방향(x)으로 뻗어 있는 제1 초기화 전압선(VL1)과 제2 방향(y)으로 뻗어 있는 제2 초기화 전압선(VL2)이 메시(mesh) 같이 연결된 구조를 가질 수 있다. 이에 따라 표시 영역 전체에 걸쳐 균일한 레벨의 초기화 전압(VINT)을 공급할 수 있다.
제2 커패시터(C2)의 제2 전극(C22)은 대략 직사각형일 수 있고, 인접하는 구동 전압선(PL)과 제2 초기화 전압선(VL2) 사이의 대부분의 영역을 차지하도록 넓게 형성될 수 있다. 데이터선(DL)에서 제2 전극(C22)과 중첩하는 부분이 제2 커패시터(C2)의 제1 전극(C21)에 대응할 수 있다. 제2 전극(C22)은 제1, 제2, 제3 및 제4 절연층(IL1, IL2, IL3, IL4)에 형성된 개구(O4)를 통해 제1 트랜지스터(T1)의 제1 드레인 전극(D1), 제2 트랜지스터(T2)의 제2 드레인 전극(D2), 제3-2 트랜지스터(T3-2)의 제3-2 드레인 전극(D3-2) 중 적어도 하나와 연결될 수 있다. 제2 전극(C22)은 제1 전극(C21) 및 제1 전극(C21)과 제2 전극(C22) 사이의 제4 절연층(IL4)과 함께 제2 커패시터(C2)를 구성할 수 있다. 따라서 제4 절연층(IL4)에서 제1 전극(C21) 및 제2 전극(C22)과 중첩하는 부분이 제2 커패시터(C2)의 유전체로서 기능할 수 있다. 제2 커패시터(C2)는 데이터선(DL)을 통해 전달되는 데이터 전압(VDAT)을 저장할 수 있다. 제2 커패시터(C2)의 제1 전극(C21) 및 제2 전극(C22)을 넓게 형성하여 제2 커패시터(C2)의 용량을 증가시킴으로써 데이터 전압(VDAT)의 기입 효율을 증가시킬 수 있다.
제2 데이터 도전체 위에는 제5 절연층(IL5)이 위치할 수 있다. 제5 절연층(IL5)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 제5 절연층(IL5)은 패시베이션층(passivation layer), 평탄화층(planarization layer) 등으로 불릴 수 있다. 유기 절연 물질은 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등을 포함할 수 있다.
제5 절연층(IL5) 위에는 발광 다이오드(LED)의 제1 전극(E1)이 위치할 수 있다. 제1 전극(E1)은 제5 절연층(IL5)의 개구(O7)를 통해 제2 커패시터(C2)의 제2 전극(C22)과 연결될 수 있다. 제1 전극(E1)은 은(Ag), 니켈(Ni), 금(Au), 백금(Pt), 알루미늄(Al), 구리(Cu), 알루미늄네오듐(AlNd), 알루미늄니켈란타늄(AlNiLa) 등의 금속이나 금속 합금을 포함할 수 있다. 제1 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질을 포함할 수 있다.
제5 절연층(IL5) 위에는 제1 전극(E1)과 중첩하는 개구(O8)를 가지는 제6 절연층(IL6)이 위치할 수 있다. 제6 절연층(IL6)은 화소 정의층으로 불릴 수 있다. 제6 절연층(IL6)은 유기 절연 물질을 포함할 수 있다.
제1 전극(E1) 위에는 발광층(EL)이 위치할 수 있고, 발광층(EL) 위에는 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 공통 전압(ELVSS)을 인가받을 수 있다. 제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등의 일함수가 낮은 금속 또는 금속 합금으로 얇게 층을 형성함으로써 광 투과성을 가지도록 할 수 있다. 제2 전극(E2)은 ITO, IZO 같은 투명 도전 물질로 형성될 수도 있다.
각 화소(PX1 또는 PX2)의 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)은 유기 발광 다이오드 같은 발광 다이오드(LED)를 이룬다. 제1 전극(E1)은 애노드일 수 있고, 제2 전극(E2)은 캐소드일 수 있다. 제1 전극(E1)은 화소 전극으로 불릴 수 있고, 제2 전극(E2)은 공통 전극으로 불릴 수 있다. 발광 다이오드(LED)는 3원색, 예컨대 적색광, 녹색광 및 청색광 중 어느 하나를 방출할 수 있다. 발광 다이오드(LED)는 청색광 또는 백색광을 방출할 수도 있다.
제2 전극(E2) 위에는 수분이나 산소가 침투하는 것을 방지하기 위한 봉지층이 위치할 수 있다. 봉지층은 하나 이상의 무기층과 하나 이상의 유기층이 적층된 박막 봉지층일 수 있다.
이하에는 전술한 구조를 가진 화소의 구동에 대하여 도 2 및 도 3과 함께 도 11을 참고하여 설명한다.
도 11은 일 실시예에 따른 표시 장치의 구동을 위한 신호들의 타이밍도이다
도 2, 도 3 및 도 11을 참고하면, 하나의 화소(PX)에는 구동 전압(ELVDD), 공통 전압(ELVSS), 게이트 신호(GW), 스캔 신호(GI), 초기화 전압(VINT), 그리고 데이터 전압(VDAT)이 인가될 수 있다. 구동 전압(ELVDD)은 구동 전압선(PL)을 통해, 공통 전압(ELVSS)은 제2 전극(E2)을 통해, 게이트 신호(GW)는 게이트선(GL)을 통해, 스캔 신호(GI)는 스캔선(SL)을 통해, 초기화 전압(VINT)은 초기화 전압선(VL)을 통해, 그리고 데이터 전압(VDAT)은 데이터선(DL)을 통해 인가될 수 있다.
화소(PX)는 한 프레임 동안 대략 4개의 구간, 즉 초기화 구간(P1), 보상 구간(P2), 프로그래밍 구간(P3) 및 발광 구간(P4)에 걸쳐 동작할 수 있다.
초기화 구간(P1)은 발광 다이오드(LED)의 제1 전극(E1), 예컨대 애노드를 초기화하는 구간이다. 초기화 구간(P1) 동안, 초기화 전압(VINT)은 저전압일 수 있고, 구동 전압(ELVDD), 게이트 신호(GW) 및 스캔 신호(GI)는 고전압일 수 있다. 초기화 구간(P1) 동안, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온될 수 있고, 초기화 전압(VINT)의 저전압이 제1 노드(N1) 및 제2 노드(N2)에 인가될 수 있고, 제1 노드(N1) 및 제2 노드(N2)는 초기화 전압(VINT)의 초기화 전압으로 초기화될 수 있다. 발광 다이오드(LED)의 제1 전극(E1)은 제2 노드(N2)에 연결되어 있으므로, 제1 전극(E1) 또한 초기화 전압(VINT)의 저전압으로 초기화될 수 있다.
보상 구간(P2)은 제1 트랜지스터(T1)의 문턱 전압을 보상하는 구간이다. 보상 구간(P2) 동안, 구동 전압(ELVDD) 및 스캔 신호(GI)는 저전압일 수 있고, 게이트 신호(GW)는 고전압일 수 있다. 초기화 전압(VINT)은 저전압에서 리셋 전압(RST)으로 변동할 수 있다. 제2 보상 구간(P2) 동안, 초기화 전압(VINT)의 저전압이 제1 노드(N1)에 인가될 수 있다. 제2 트랜지스터(T2)는 턴오프될 수 있고, 제3 트랜지스터(T3)가 턴온될 수 있고, 제1 트랜지스터(T1)는 제1 게이트 전극(G1)과 제1 드레인 전극(D1)이 제3 트랜지스터(T3)에 의해 연결될 수 있다. 제1 트랜지스터(T1)가 다이오드 연결됨으로써, 제1 게이트 전극(G1)에는 구동 전압(ELVDD)의 저전압과 제1 트랜지스터(T1)의 문턱 전압의 합에 대응하는 문턱 보상 전압이 인가될 수 있다. 이에 따라 제1 트랜지스터(T1)로부터 출력되어 발광 다이오드(LED)를 흐르는 구동 전류가 제1 트랜지스터(T1)의 문턱 전압에 관계없이 결정될 수 있고, 공정 산포 등으로 인해 발생할 수 있는 제1 트랜지스터(T1) 특성의 불균일성을 개선할 수 있다.
이후, 초기화 전압(VINT)이 리셋 전압(RST)으로 변동될 수 있고, 리셋 전압(RST)은 제1 전극(E1)에 인가된 전압을 리셋하기 위한 레벨로 설정될 수 있고, 예컨대 문턱 보상 전압(구동 전압(ELVDD)의 저전압 + 제1 트랜지스터(T1)의 문턱 전압)에 대응할 수 있다.
프로그래밍 구간(P3)은 화소(PX)에 데이터 전압(VDAT)을 기입하는 구간이다. 프로그래밍 구간(P3) 동안 각각의 화소(PX)는 화소행 단위로 순차적으로 데이터 전압(VDAT)이 기입될 수 있다. 프로그래밍 구간(P3) 동안, 구동 전압(ELVDD)은 고전압일 수 있고, 초기화 전압(VINT)은 리셋 전압(RST)일 수 있다. 또한, 게이트 신호(GW)가 고전압일 때 스캔 신호(GI)는 저전압일 수 있다. 따라서 리셋 전압(RST)이 제1 노드(N1)에 인가될 수 있고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴오프될 수 있고, 제3 트랜지스터(T3)는 턴온되어 제1 커패시터(C1)와 제2 커패시터(C2)가 직렬 연결될 수 있다. 이때, 데이터선(DL)을 통해 전달되는 데이터 전압(VDAT)은 제1 커패시터(C1)와 제2 커패시터(C2)에 의해 분배되어 제1 노드(N1)에 인가될 수 있다. 제1 노드(N1)에 인가되는 분배된 데이터 전압은 제2 커패시터(C2)의 용량이 클수록 커지므로, 제2 커패시터(C2)의 용량을 증가시킴으로써 기입 효율을 향상시킬 수 있다.
한편, 프로그래밍 구간(P3)에서 다른 화소행에 인가되는 데이터 전압(VDAT)으로 인해 제1 전극(E1)의 전압이 변동할 수 있고, 이에 따라 누설 전류가 발생하여 표시 영역의 위치에 따라 휘도가 변하는 화질 저하를 초래할 수 있다. 이를 방지하기 위해, 제3 트랜지스터(T3)가 턴온되기 전에 고전압의 스캔 신호(GI)가 인가되어 제2 트랜지스터(T2)가 턴온될 수 있고, 이때 리셋 전압(RST)이 제2 트랜지스터(T2)를 통해 제2 노드(N2)에 인가되어 발광 다이오드(LED)의 제1 전극(E1)이 리셋 전압(RST)으로 리셋될 수 있다.
발광 구간(P4)은 발광 다이오드(LED)가 구동 전류가 흐름으로써 발광 다이오드(LED)가 발광하는 구간으로, 표시 영역에 배치된 모든 화소(PX)가 동시에 발광할 수 있다. 발광 구간(P4) 동안, 구동 전압(ELVDD) 및 초기화 전압(VINT)은 고전압일 수 있고, 게이트 신호(GW) 및 스캔 신호(GI)는 저전압일 수 있다. 고전압의 초기화 전압(VINT)이 인가됨에 따라, 제1 노드(N1)의 전압은 초기화 전압(VINT)의 고전압과 저전압의 차에 대응하는 전압만큼 상승할 수 있다. 이러한 전압 차에 의해 제1 트랜지스터(T1)가 턴온되어, 제1 노드(N1)에 인가된, 분배된 데이터 전압에 대응하는 구동 전류가 발광 다이오드(LED)를 흐를 수 있고, 구동 전류에 의해 발광 다이오드(LED)가 소정 휘도로 발광할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널
A1, A2, A3-1, A3-2: 채널 영역
AP: 액티브 패턴
C1, C2: 제1 커패시터
CM: 연결 부재
DL: 데이터선
GL: 게이트선
IL1, IL2, IL3, IL4, IL5, IL6: 절연층
LED: 발광 다이오드
N1, N2: 노드
O1, O2, O3, O4, O5, O6, O7, O8: 개구
PL: 구동 전압선
PX, PX1, PX2: 화소
SB: 기판
SL: 스캔선
T1, T2, T3, T3-1, T3-2: 트랜지스터
VL, VL1, VL2: 초기화 전압선

Claims (20)

  1. 제1, 제2 및 제3 트랜지스터를 포함하는 제1 화소,
    상기 제1 화소와 제1 방향으로 이웃하며, 제1, 제2 및 제3 트랜지스터를 포함하는 제2 화소, 그리고
    상기 제1 화소와 상기 제2 화소 사이에 위치하며, 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있는 초기화 전압선
    을 포함하며,
    상기 제1 화소의 상기 제2 트랜지스터 및 상기 제2 화소의 상기 제2 트랜지스터는 상기 초기화 전압선에 연결되어 있고,
    상기 제1 화소의 상기 제1, 제2 및 제3 트랜지스터와 상기 제2 화소의 상기 제1, 제2 및 제3 트랜지스터는 상기 초기화 전압선에 대하여 대칭인 표시 장치.
  2. 제1항에서,
    상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제2 트랜지스터는 소스 전극을 공유하는 표시 장치.
  3. 제2항에서,
    상기 초기화 전압선은 상기 소스 전극과 중첩하고 상기 소스 전극과 연결되어 있는 표시 장치.
  4. 제1항에서,
    상기 제1 화소를 가로질러 상기 제2 방향으로 뻗어 있는 데이터선, 그리고
    상기 데이터선과 중첩하는 커패시터 전극을 더 포함하며,
    상기 초기화 전압선은 상기 커패시터 전극과 동일 층에 위치하는 표시 장치.
  5. 제4항에서,
    상기 커패시터 전극은 상기 제1 화소의 상기 제1 트랜지스터의 드레인 전극과 연결되어 있는 표시 장치.
  6. 제5항에서,
    상기 제2 방향으로 뻗어 있는 구동 전압선을 더 포함하며,
    상기 커패시터 전극은 상기 초기화 전압선과 상기 구동 전압선 사이에 위치하는 표시 장치.
  7. 제1항에서,
    상기 제1 화소 및 상기 제2 화소를 가로질러 상기 제1 방향으로 뻗어 있는 제1 초기화 전압선을 더 포함하며,
    상기 제1 초기화 전압선은 상기 초기화 전압선과 연결되어 있고, 상기 제1 초기화 전압선은 상기 제1 화소의 상기 제1 트랜지스터의 게이트 전극과 중첩하는 커패시터 전극을 포함하는 표시 장치.
  8. 제7항에서,
    상기 제1 화소의 상기 제2 트랜지스터의 게이트 전극 및 상기 제2 화소의 상기 제2 트랜지스터의 게이트 전극과 연결되어 있으며, 상기 제1 방향으로 뻗어 있는 스캔선을 더 포함하며,
    상기 스캔선은 상기 제1 초기화 전압선과 동일 층에 위치하는 표시 장치.
  9. 제1항에서,
    상기 제1 화소 및 상기 제2 화소 각각에서, 상기 제1 트랜지스터의 드레인 전극이 상기 제2 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되어 있고, 상기 제1 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 소스 전극과 연결되어 있는 표시 장치.
  10. 제1항에서,
    상기 제1 화소의 상기 제2 트랜지스터의 소스 전극, 채널 영역 및 드레인 전극과 상기 제2 화소의 상기 제2 트랜지스터의 소스 전극, 채널 영역 및 드레인 전극이 T자 형상을 이루는 표시 장치.
  11. 기판,
    상기 기판 위에 위치하며, 제1 트랜지스터의 제1 소스 전극, 제1 드레인 전극 및 제1 채널 영역을 포함하는 액티브 패턴,
    상기 액티브 패턴 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하며, 상기 제1 채널 영역과 중첩하는 상기 제1 트랜지스터의 제1 게이트 전극,
    상기 제1 게이트 전극 위에 위치하는 제2 절연층,
    상기 제2 절연층 위에 위치하며, 상기 제1 게이트 전극과 제1 커패시터를 이루는 제1 초기화 전압선,
    상기 초기화 전압선 위에 위치하는 제3 절연층,
    상기 제3 절연층 위에 위치하는 데이터선,
    상기 데이터선 위에 위치하는 제4 절연층, 그리고
    상기 제4 절연층 위에 위치하며, 상기 데이터선과 제2 커패시터를 이루는 커패시터 전극
    을 포함하는 표시 장치.
  12. 제11항에서,
    상기 커패시터 전극은 상기 제1, 제2, 제3 및 제4 절연층의 개구를 통해 상기 제1 드레인 전극과 연결되어 있는 표시 장치.
  13. 제11항에서,
    상기 제4 절연층 위에 위치하며, 상기 제1, 제2, 제3 및 제4 절연층의 개구를 통해 상기 제1 소스 전극과 연결되어 있는 구동 전압선을 더 포함하는 표시 장치.
  14. 제11항에서,
    상기 제4 절연층 위에 위치하며, 상기 제3 및 제4 절연층의 개구를 통해 상기 제1 초기화 전압선과 연결되어 있는 제2 초기화 전압선을 더 포함하는 표시 장치.
  15. 제14항에서,
    상기 액티브 패턴은 제2 트랜지스터의 제2 소스 전극, 제2 드레인 전극 및 제2 채널 영역을 더 포함하며,
    상기 제2 초기화 전압선은 상기 제1, 제2, 제3 및 제4 절연층의 개구를 통해 상기 제2 소스 전극과 연결되어 있는 표시 장치.
  16. 제15항에서,
    상기 제1 절연층과 상기 제2 절연층 사이에 위치하며, 상기 제2 채널 영역과 중첩하는 상기 제2 트랜지스터의 제2 게이트 전극, 그리고
    상기 제2 절연층과 상기 제3 절연층 사이에 위치하는 스캔선을 더 포함하며,
    상기 스캔선은 상기 제2 절연층의 개구를 통해 상기 제2 게이트 전극과 연결되어 있는 표시 장치.
  17. 제11항에서,
    상기 액티브 패턴은 제3 트랜지스터의 제3 소스 전극을 더 포함하고,
    상기 표시 장치는 상기 제1 및 제2 절연층의 개구를 통해 상기 제1 게이트 전극과 상기 제3 소스 전극을 연결하는 연결 부재를 더 포함하는 표시 장치.
  18. 제17항에서,
    상기 제1 초기화 전압선은 제1 방향으로 뻗어 있고, 상기 데이터선은 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있으며,
    상기 제1 게이트 전극과 상기 제3 소스 전극을 연결하기 위한 상기 개구는 상기 제1 방향으로 최대 길이 또는 폭보다 상기 제2 방향으로 최대 길이 또는 폭이 큰 표시 장치.
  19. 제11항에서,
    상기 제1 절연층과 상기 제2 절연층 사이에 위치하며, 상기 제3 트랜지스터의 제3 게이트 전극을 포함하는 게이트선을 더 포함하는 표시 장치.
  20. 제11항에서,
    상기 커패시터 전극 위에 위치하는 제5 절연층, 그리고
    상기 제5 절연층 위에 위치하며, 상기 제5 절연층의 개구를 통해 상기 커패시터 전극과 연결되어 있는 발광 다이오드의 전극을 더 포함하는 표시 장치.
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