KR102490895B1 - 디스플레이 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는, 기판 상에 위치하며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동박막트랜지스터; 상기 구동 게이트전극과 연결되는 제1전극, 패턴-유전체층, 및 제2전극이 순차 적층된 제1커패시터; 상기 제1커패시터를 덮는 제1층간절연막; 상기 제1층간절연막 상에 위치하며, 제3전극, 제2층간절연막, 및 제4전극이 순차적층된 제2커패시터; 및 상기 제1층간절연막 및 상기 제2층간절연막을 관통하는 복수의 콘택 플러그;를 포함하며, 상기 패턴-유전체층의 측면은 상기 제1층간절연막에 의해서 덮여지고, 상기 패턴-유전체층은 상기 복수의 콘택 플러그와 이격되어 배치된, 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 그 제조방법{Display Apparatus and Manufacturing Method of the same}
본 발명의 실시예들은 디스플레이 장치 및 디스플레이 장치의 제조방법에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하면서도 고해상도 및 고집적화를 위해서 박막트랜지스터들, 커패시터들, 배선들, 이들을 연결하는 콘택 플러그 등의 배치에 대한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 고해상도 및 고집적화가 가능한 디스플레이 장치 및 그 제조방법을 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는, 기판 상에 위치하며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동박막트랜지스터; 상기 구동 게이트전극과 연결되는 제1전극, 패턴-유전체층, 및 제2전극이 순차 적층된 제1커패시터; 상기 제1커패시터를 덮는 제1층간절연막; 상기 제1층간절연막 상에 위치하며, 제3전극, 제2층간절연막, 및 제4전극이 순차적층된 제2커패시터; 및 상기 제1층간절연막 및 상기 제2층간절연막을 관통하는 복수의 콘택 플러그;를 포함하며, 상기 패턴-유전체층의 측면은 상기 제1층간절연막에 의해서 덮여지고, 상기 패턴-유전체층은 상기 복수의 콘택 플러그와 이격되어 배치된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제2층간절연막 상에 배치되며, 서로 이격된 제1배선 및 제2배선;을 더 포함하고, 상기 복수의 콘택 플러그는 제1콘택 플러그 및 제2콘택 플러그를 포함하며, 상기 제1배선은 상기 제1콘택 플러그에 의해서 제2전극과 연결되며, 상기 제2배선은 상기 제2콘택 플러그에 의해서 상기 구동 반도체층과 연결될 수 있다.
일 실시예에 있어서, 상기 패턴-유전체층의 유전율은 상기 제1층간절연막의 유전율보다 클 수 있다.
일 실시예에 있어서, 상기 제2전극과 동일층에 배치된 스캔선;을 더 포함하며, 상기 스캔선 하부에는 상기 패턴-유전체층과 동일물질로 동일층에 배치된 패턴-절연층이 배치될 수 있다.
일 실시예에 있어서, 상기 패턴-유전체층은 ZrO2, TiO2, Ta2O5, Al2O3, SrTiO3, 및 BaTiO3 중 적어도 하나를 포함하며, 상기 제1층간절연막은 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 패턴-유전체층의 측면은 상기 제2전극의 측면과 만날 수 있다.
일 실시예에 있어서, 상기 제1전극과 상기 패턴-유전체층 사이에 배치된 하부절연층;을 더 포함하며, 상기 복수의 콘택 플러그 중 적어도 하나는 상기 하부절연층을 관통할 수 있다.
일 실시예에 있어서, 상기 제2전극의 끝단은 상기 패턴-유전체층의 끝단보다 내측에 배치될 수 있다.
일 실시예에 있어서, 상기 구동 게이트전극은 상기 제1전극과 일체로 구비될 수 있다.
일 실시예에 있어서, 상기 구동 박막트랜지스터는 상기 제1커패시터와 중첩될 수 있다.
일 실시예에 있어서, 상기 제2층간절연막 상에 배치되며, 상기 구동 반도체층의 구동 드레인영역과 연결된 연결전극; 및 상기 연결전극과 연결된 유기발광소자;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 구동 박막트랜지스터, 제1전극과 제2전극을 구비하는 제1커패시터, 및 제3전극과 제4전극을 구비하는 제2커패시터를 포함하는 디스플레이 장치의 제조방법에 있어서, 기판 상에 상기 제1전극을 형성하는 단계; 상기 제1전극을 덮도록 상기 기판 전면에 유전체층을 형성하는 단계; 상기 유전체층 상에 금속층을 형성하는 단계; 상기 금속층을 제1식각공정으로 식각하여 제2전극을 형성하는 단계; 상기 유전체층을 제2식각공정으로 식각하여 패턴-유전체층을 형성하는 단계; 상기 제2전극을 덮도록 제1층간절연막을 형성하는 단계; 및 상기 제1층간절연막을 관통하는 복수의 콘택홀을 형성하는 단계;를 포함하며, 상기 콘택홀은 상기 패턴-유전체층과 이격되어 형성되며, 상기 제2커패시터는 상기 제1층간절연막 상에 배치된, 디스플레이 장치의 제조방법을 개시한다.
일 실시예에 있어서, 상기 제3전극과 상기 제4전극 사이에 배치된 제2층간절연막;을 더 포함하며, 상기 복수의 콘택홀 중 일부는 상기 제2층간절연막을 관통할 수 있다.
일 실시예에 있어서, 상기 제2식각공정은 상기 제2전극을 마스크층으로 이용하여 상기 유전체층을 식각할 수 있다.
일 실시예에 있어서, 상기 제1식각공정 및 상기 제2식각공정은 동일한 포토레지스트패턴을 이용할 수 있다.
일 실시예에 있어서, 상기 포토레지스트패턴은 하프톤-마스크에 의해서 형성되며, 상기 패턴-유전체층의 면적은 상기 제2전극의 면적보다 크게 형성될 수 있다.
일 실시예에 있어서, 상기 제1전극과 상기 유전체층 사이에 배치되도록 상기 기판의 전면에 상기 제2식각공정시 에치스토퍼 역할을 하는 하부절연막을 형성하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 콘택홀 중 일부는 상기 하부절연막을 관통하여 상기 구동박막트랜지스터의 구동 반도체층을 노출할 수 있다.
일 실시예에 있어서, 상기 유전체층의 유전율은 상기 제1층간절연막의 유전율보다 클 수 있다.
일 실시예에 있어서, 상기 유전체층은 ZrO2, TiO2, Ta2O5, Al2O3, SrTiO3, 및 BaTiO3 중 적어도 하나를 포함하며, 상기 제1층간절연막은 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함할 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치의 제1커패시터(Cst)는 고유전상수물질을 포함하는 패턴-유전체층을 구비하고 있어, 적은 면적에서도 높은 전정용량을 확보할 수 있다. 또한, 패턴-유전체층은 선택적 영역에서만 구비되는 바, 기생캐패시턴스의 영향을 최소화할 수 있다. 패턴-유전체층(130)은 제1층간절연막을 관통하는 콘택홀들과 이격되어 형성되는 바, 콘택홀 형성 공정이 용이할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 3은 도 2의 화소의 복수의 박막트랜지스터, 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 4는 내지 도 8은 도 3에 도시된 복수의 박막트랜지스터, 커패시터 및 화소전극과 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 9는 도 3의 A-A'선에 따른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 12a 내지 도 12f는 도 9의 디스플레이 장치의 제조방법의 일부를 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치, 전기영동표시장치, 무기 EL 표시장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 신호선들(11, 12, 21), 신호선들에 연결되어 있는 복수의 박막트랜지스터(T1, T2, T3), 제1커패시터(Cst), 제2커패시터(Cpr), 초기화전압선(31), 구동전압선(32) 및 유기발광소자(OLED)를 포함한다.
도 2에서는 하나의 화소(PX) 마다 신호선들(11, 12, 21), 초기화전압선(31) 및 구동전압선(32)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(11, 12, 21) 중 적어도 어느 하나, 초기화전압선(31) 또는/및 구동전압선(32)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3)를 포함할 수 있다.
신호선은 스캔신호(Sn)을 전달하는 스캔선(11), 보상 제어신호(GC)를 전달하는 보상 제어선(12), 및 스캔선(11)과 교차하며 데이터신호(Dm)을 전달하는 데이터선(21)을 포함한다. 구동전압선(32)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(31)은 제1커패시터(Cst)에 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 제1커패시터(Cst)의 제1전극(C1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 구동전압선(32)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(11)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 제2커패시터(Cpr)를 경유하여 데이터선(21)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(11)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(21)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 보상 제어선(12)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 유기발광소자(OLED)의 화소전극과 연결되어 있으며, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2) 및 제2커패시터(Cpr)를 경유하여 데이터선(21)에 연결되어 있다. 보상 박막트랜지스터(T3)는 보상 게이트전극(G3)에 인가되는 보상 제어신호(GC)에 의해 턴-온된다.
제1커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 초기화전압(Vint)을 공급하는 초기화전압선(31) 사이에 연결되어 스토리지 커패시터의 역할을 하며, 제2커패시터(Cpr)는 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)와 데이터신호(Dm)을 공급하는 데이터선(21) 사이에 연결되어 프로그래밍 커피시터의 역할을 할 수 있다.
스위칭 박막트랜지스터(T2)의 동작에 의해서 제2커패시터(Cpr)에 인가된 데이터신호(Dm)가 제1커패시터(Cst)로 인가되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가되는 구동 게이트전압을 결정하고, 상기 구동 게이트전압에 의해서 구동 박막트랜지스터(T1)가 턴-온된다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에 있어서, 소스전극들(S1, S2, S3) 및 드레인전극들(D1, D2, D3)은 트랜지스터의 종류에 따라서 서로 바뀌어 배치될 수 있다. 또한, 도 2에 있어서, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 보상 박막트랜지스터(T3)가 모두 nMOS인 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 보상 박막트랜지스터(T3)가 모두 pMOS 로 구비될 수 있다. 또는, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 보상 박막트랜지스터(T3) 중 일부는 nMOS로, 나머지는 pMOS로 구비될 수 있는 등 다양한 변형이 가능하다.
한편, 도 2의 실시예에서는 박막트랜지스터의 개수가 3개, 커패시터의 개수가 2개인 경우를 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니며 박막트랜지스터의 수와 커패시터의 수는 다양하게 변형 가능하다.
도 3은 도 2의 화소에 포함된 복수의 박막트랜지스터(T1, T2, T3), 제1커패시터, 및 제2커패시터의 위치를 개략적으로 나타낸 배치도이고, 도 4는 내지 도 8은 도 3에 도시된 복수의 박막트랜지스터(T1, T2, T3), 제1커패시터, 및 제2커패시터와 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 그리고 도 9는 도 3의 A-A'선에 따른 단면도이다.
도 4 내지 도 8 각각은 동일층에 위치하는 배선, 전극, 반도체층 등의 배치를 도시한 것으로서, 도 4 내지 도 8에 도시된 층들 사이에는 절연층이 개재될 수 있다. 예컨대, 도 4에 도시된 층과 도 5에 도시된 층 사이에는 게이트절연막(120, 도 9참조)이 개재되고, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 패턴-유전체층(130, 도 9참조)이 개재되며, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 제1층간절연막(140, 도 9참조)이 개재된다. 또한, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 제2층간절연막(150, 도 9참조)이 개재된다. 전술한 절연층들 중 적어도 일부 절연층에 정의된 콘택홀을 통해, 도 4 내지 도 8에 도시된 층들은 서로 전기적으로 연결될 수 있다.
도 3을 참조하면, 화소(PX)는 스캔신호(Sn), 보상 제어신호(GC)을 각각 인가하며 제1방향을 따라 연장된 스캔선(11), 보상 제어선(12)을 포함한다. 그리고, 화소(PX)는 스캔선(11), 보상 제어선(12)과 교차하도록 제2방향을 따라 연장되며, 데이터신호(Dm), 초기화전압(Vint) 및 구동전압(ELVDD)을 각각 인가하는 데이터선(21)과 초기화전압선(31), 및 구동전압선(32)을 포함한다. 그리고, 화소(PX)는 박막트랜지스터(T1 내지 T3), 제1커패시터(Cst), 제2커패시터(Cpr) 및 이들과 전기적으로 연결된 유기발광소자(OLED, 도 2 참조)를 포함한다. 이하에서는, 설명의 편의를 위해 적층 순서에 따라 설명한다.
도 3, 도 4, 및 도 9를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3)의 반도체층(A1, A2, A3)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 반도체층(A1, A2, A3)은 다결정 실리콘으로 형성될 수 있다.
반도체층(A1, A2, A3)은 기판(110) 상에 배치된 버퍼층(111, 도 9 참조) 상에 배치된다. 기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막의 단일층 또는 다층 구조로 형성될 수 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(A1), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2), 및 보상 박막트랜지스터(T3)의 보상 반도체층(A3)은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
반도체층(A1, A2, A3)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 반도체층(A1)은 구동 채널영역(A1c), 구동 채널영역(A1c)의 양측의 구동 소스영역(S1) 및 구동 드레인영역(D1)을 포함한다. 구동 반도체층(A1)은 굴곡된 형상을 가져, 구동 채널영역(A1c)은 다른 채널영역(A2c, A3c)보다 길게 형성될 수 있다. 예컨대, 구동 반도체층(A1)이 오메가 또는 알파벳 "S"와 같이 복수회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역(A1c)이 길게 형성되므로, 구동 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 한편, 구동 반도체층(A1)의 구동 드레인영역(D1)은 보상 반도체층(A3)의 소스영역(S3)과 연결될 수 있다.
스위칭 반도체층(A2)은 스위칭 채널영역(A2c), 스위칭 채널영역(A2c)의 양측의 스위칭 소스영역(S2) 및 스위칭 드레인영역(D2)을 포함한다. 스위칭 반도체층(A2)의 스위칭 소스영역(S2)는 보상 반도체층(A3)의 보상 드레인영역(D3)와 연결될 수 있다.
보상 반도체층(A3)은 보상 채널영역(A3c), 및 보상 채널영역(A3c)의 양측의 보상 소스영역(S3) 및 보상 드레인영역(D3)을 포함한다. 보상 반도체층(A3)은 구동 반도체층(A1)과 스위칭 반도체층(A2) 사이에 배치될 수 있다. 보상 반도체층(A3)의 보상 소스영역(S3)은 구동 드레인영역(D1)과 연결되며, 보상 반도체층(A3)의 보상 드레인영역(D3)은 스위칭 소스영역(S2)과 연결될 수 있다.
반도체층(A1, A2, A3) 상에는 게이트절연막(120)이 위치한다. 게이트절연막(120)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 게이트절연막(120)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 등을 포함할 수 있다.
도 3, 도 5 및 도 9을 참조하면, 게이트절연막(120) 상에 구동 게이트전극(G1), 스위칭 게이트전극(G2), 및 보상 게이트전극(G3)가 배치된다. 구동 게이트전극(G1), 스위칭 게이트전극(G2), 및 보상 게이트전극(G3)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 구동 게이트전극(G1), 스위칭 게이트전극(G2), 및 보상 게이트전극(G3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
구동 게이트전극(G1), 스위칭 게이트전극(G2), 및 보상 게이트전극(G3)은 아일랜드 형상으로, 각각 구동 반도체층(A1), 스위칭 반도체층(A2), 보상 반도체층(A3)의 채널영역과 중첩하도록 배치된다. 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(C1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극(G1)과 제1전극(C1)은 일체(一體)인 것으로 이해될 수 있다. 구동 게이트전극(G1)과 제1전극(C1)을 일체로 형성함에 따라, 구동 게이트전극(G1)과 제1커패시터(Cst)는 서로 중첩하여 형성되어 고집적화가 가능하게 된다.
게이트전극(G1, G2, G3) 상에는 패턴-유전체층(130)이 위치한다. 패턴-유전체층(130)은 높은 유전상수를 갖는 물질을 포함하여, 패턴-유전체층(130)의 유전율은 게이트절연막(120)이나 후술할 제1층간절연막(140), 또는 제2층간절연막(150)의 유전율에 비해서 클 수 있다. 예컨대, 패턴-유전체층(130)은 산화지르코늄(ZrO2), 산화타이타늄(TiO2), 산화탄탈늄(Ta2O5), 산화알루미늄(Al2O3), SrTiO3, 및 BaTiO3 중 적어도 하나를 포함할 수 있다.
도 3, 도 6 및 도 9를 참조하면, 패턴-유전체층(130) 상에는 스캔선(11), 보상 제어선(12), 제1커패시터(Cst)의 제2전극(C2), 및 제1연결전극(13)이 배치된다. 스캔선(11), 보상 제어선(12), 제1커패시터(Cst)의 제2전극(C2),및 제1연결전극(13)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 스캔선(11), 보상 제어선(12), 제1커패시터(Cst)의 제2전극(C2), 및 제1연결전극(13)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
스캔선(11)은 패턴-유전체층(130)에 정의된 제1콘택홀(CNT1) 내부의 콘택 플러그에 의해서 스위칭 게이트전극(G2)와 연결되며, 보상 제어선(12)은 패턴-유전체층(130)에 정의된 제2콘택홀(CNT2) 내부의 콘택 플러그에 의해서 보상 게이트전극(G3)와 연결될 수 있다. 제1연결전극(13)은 아일랜드 형상으로 구비되며, 제1연결전극(13)은 패턴-유전체층(130)에 정의된 제3콘택홀(CNT3) 내부의 콘택 플러그에 의해서 스위칭 반도체층(A2)의 스위칭 드레인영역(D2) 및 구동 게이트전극(G1)과 연결될 수 있다.
제1커패시터(Cst)의 제2전극(C2)은 제1방향으로 연장되어 이웃하는 화소들과 연결될 수 있으며, 제1커패시터(Cst)의 제1전극(C1)과 중첩되도록 배치된다. 제1커패시터(Cst)의 정전용량은 제1전극(C1)과 제2전극(C2)이 서로 중첩하는 면적, 및 제1전극(C1)과 제2전극(C2) 사이에 배치된 패턴-유전체층(130)의 유전율 등에 의해서 결정된다.
본 실시예에서, 패턴-유전체층(130)의 높은 유전상수를 갖는 물질을 포함하는 바, 제1전극(C1)과 제2전극(C2)의 중첩 면적에 한계가 있더라도 정전용량을 증가시킬 수 있다. 본 실시예에 있어서, 패턴-유전체층(130)은 기판(110) 전면(全面)에 배치되지 않고 선택적인 영역에 배치되고 있다. 즉, 패턴-유전체층(130)은 제1커패시터(Cst)의 제1전극(C1) 및 제2전극(C2) 사이에 주로 배치되고 있다. 이에 따라, 도전물질층간에 발생할 수 있는 기생캐패시턴스의 양이 줄어들게 되는 바, 고품질의 디스플레이 장치를 구현할 수 있다.
일부 실시예에서, 패턴-유전체층(130)은 스캔선(11), 보상 제어선(12), 제1커패시터(Cst)의 제2전극(C2),및 제1연결전극(13)의 형상에 대응되도록 구비될 수 있다. 이는 상기 스캔선(11), 보상 제어선(12), 제1커패시터(Cst)의 제2전극(C2),및 제1연결전극(13)을 메탈마스크로 이용하여 패턴-유전체층(130)을 식각하는 경우에 구현될 수 있다. 이에 대해서는 후술하도록 한다.
스캔선(11), 보상 제어선(12), 제1커패시터(Cst)의 제2전극(C2),및 제1연결전극(13) 상에는 이들을 덮는 제1층간절연막(140)이 위치한다. 제1층간절연막(140)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연막(140)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다.
도 3, 도 7 및 도 9을 참조하면, 제1층간절연막(140) 상에는 제2방향으로 연장된 데이터선(21), 및 제2커패시터(Cpr)의 하부전극인 제3전극(C3)이 배치된다. 데이터선(21)의 일부 또는 돌출된 부분은 제2커패시터의 하부전극인 제3전극(C3)에 해당한다.
데이터선(21)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(21)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(21) 상에는 제2층간절연막(150)이 위치한다. 제2층간절연막(150)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2층간절연막(150)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다.
도 3, 도 8 및 도 9를 참조하면, 제2층간절연막(150) 상에는 초기화전압선(31), 구동전압선(32), 제2연결전극(33), 및 제2커패시터(Cpr)의 상부전극인 제4전극(C4)이 배치된다.
초기화전압선(31), 구동전압선(32), 제2연결전극(33), 및 제2커패시터(Cpr)의 상부전극인 제4전극(C4)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 초기화전압선(31), 구동전압선(32), 제2연결전극(33), 및 제2커패시터(Cpr)의 상부전극인 제4전극(C4)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 구동전압선(32), 제2연결전극(33), 및 제2커패시터(Cpr)의 상부전극인 제4전극(C4)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
초기화전압선(31)은 제2층간절연막(150), 및 제1층간절연막(140)을 관통하는 제4콘택홀(CNT4) 내부의 콘택 플러그(31p)를 통하여 제1커패시터(Cst)의 제2전극(C2)와 연결될 수 있으며, 구동전압선(32)은 제2층간절연막(150), 제1층간절연막(140), 및 게이트절연막(120)을 관통하는 제5콘택홀(CNT5) 내부의 콘택 플러그를 통하여 구동 박막트랜지스터(T1)의 구동 소스영역(S1)과 연결될 수 있다. 제2연결전극(33)은 제6관통홀(CNT6) 내부의 콘택 플러그(33p)을 통해서 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)과 연결될 수 있다. 제2연결전극(33)은 화소전극(210)과 연결되어, 화소에 구동전류(IOLED)를 전달할 수 있다.
제2커패시터(Cpr)의 상부전극인 제4전극(C4)은 제2층간절연막(150), 제1층간절연막, 및 게이트절연막(120)을 관통하는 제7콘택홀(CNT7) 내부의 콘택 플러그(34p)를 통하여 스위칭 박막트랜지스터(T2)의 소스영역(S2)와 보상 박막트랜지스터(T3)의 드레인영역(D3)에 연결될 수 있다. 제4전극(C4)은 제2층간절연막(150)을 사이에 두고 제3전극(C3)과 중첩배치됨으로써 제2커패시터(Cpr)를 형성한다.
초기화전압선(31), 구동전압선(32), 제2연결전극(33), 및 제2커패시터(Cpr)의 상부전극인 제4전극(C4) 상에는 평탄화층(160)이 배치된다. 평탄화층(160)은 그 상면이 평평하게 구비되는 층으로, 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물 또는 무기물을 포함할 수 있다. 일부 실시예에서, 평탄화층(160)을 형성하기 위해서 화학기계적 평탄화(CMP) 작업이 수행될 수 있다.
도 9를 참조하면, 평탄화층(160) 상에는 유기발광소자(OLED)가 배치된다. 유기발광소자(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220), 및 대향전극(230)을 포함하며, 유기발광소자(OLED)의 발광영역은 화소정의막(170)의 개구부(170h)에 의해서 정의된다. 유기발광소자(OLED)의 화소전극(210) 및 대향전극(230) 중 어느 하나는 애노드 전극의 기능을 하며, 다른 하나는 캐소드 전극의 기능을 한다.
화소정의막(170)은 화소전극(210)의 가장자리는 덮으며, 화소전극(210)을 일부 노출하는 개구부(170h)를 포함한다. 상기 개구부(170h)에 의해 노출된 화소전극(210) 상에 유기발광층을 포함하는 중간층(220)이 배치되고, 상기 중간층(220) 상부에 대향전극(230)이 배치되어, 화소전극(210)과 대향전극(230) 사이의 중간층(220)에서 빛이 발생하게 되는 바, 상기 개구부(170h)에 의해서 화소의 발광영역이 정의된다고 할 수 있다. 화소정의막(170)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(220)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 유기발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(220)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(220)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(220)은 복수개의 화소전극(210)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(210)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(230)은 복수개의 유기발광소자들(OLED)에 있어서 일체(一體)로 형성되어 복수개의 화소전극(210)들에 대응할 수 있다.
화소전극(210)이 애노드 전극의 기능을 할 경우, 상기 화소전극(310)은 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 포함하여 구비될 수 있다. 디스플레이 장치가 전면(前面) 발광형일 경우 상기 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Yb 또는 Ca 등을 포함하는 반사막을 더 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 화소전극(210)은 전술한 금속 및/또는 합금을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. 일부 실시예에서, 화소전극(210)은 반사형 전극으로 ITO/Ag/ITO 구조를 포함할 수 있다.
상기 대향전극(230)이 캐소드 전극의 기능을 할 경우, 상기 대향전극(230)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, 또는 Ca의 금속으로 형성될 수 있다. 유기발광표시장치가 전면 발광형일 경우, 상기 대향전극(230)은 광투과가 가능하도록 구비되어야 한다. 일부 실시예에서, 상기 대향전극(230)은 투명 전도성 금속산화물인 ITO, IZO, ZTO, ZnO, 또는 In2O3 등을 포함하여 구비될 수 있다.
또 다른 실시예에서, 상기 대향전극(230)은 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 또는 Yb 에서 선택되는 적어도 하나의 물질을 포함하는 박막으로 형성할 수 있다. 예를 들면, 대향전극(230)은 Mg:Ag, Ag:Yb 및/또는 Ag가 단일층 또는 적층 구조로 형성될 수 있다.
다시 도 3 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 구동 박막트랜지스터(T1), 제1커패시터(Cst), 제1층간절연막(140) 및 제2커패시터(Cpr)를 포함한다.
제1커패시터(Cst)는 제1전극(C1), 패턴-유전체층(130), 제2전극(C2)가 순차 적층되며, 제2커패시터(Cpr)은 제3전극(C3), 제2층간절연막(150), 제4전극(C4)이 순차적층되어 구성된다. 또한, 패턴-유전체층(130)의 측면은 제1층간절연막(140)에 의해서 덮여지며, 패턴-유전체층(130)은 제1층간절연막(140) 및 제2층간절연막(150)을 관통하는 콘택홀들(CNT4, CNT5, CNT6) 내부의 콘택 플러그들(31p, 33p, 34p)과 이격되어 배치된다.
본 실시예들에 있어서, 패턴-유전체층(130)의 유전율은 제1층간절연막(140) 및/또는 제2층간절연막(150)의 유전율보다 클 수 있다. 예컨대, 패턴-유전체층(130)은 ZrO2, TiO2, Ta2O5, Al2O3, SrTiO3, 및 BaTiO3 중 적어도 하나를 포함할 수 있다. 제1층간절연막(140) 및/또는 제2층간절연막(150)은 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 패턴-유전체층(130)은 그 상부에 배치된 제2전극(C2)의 형상과 동일 형상으로 구비될 수 있다. 또한, 패턴-유전체층(130)과 동일층에 동일물질로 배치된 패턴-절연층(131)이 더 구비될 수 있다. 패턴-절연층(131)은 스캔선(11), 보상 제어선(12) 및 제1연결전극(13)의 형상과 동일 형상으로 구비될 수 있다. 일부 실시예에서, 제2전극(C2), 스캔선(11), 보상 제어선(12) 및 제1연결전극(13)을 메탈마스크로 이용하여 패턴-유전체층(130) 및 패턴-절연층(131)을 형성할 수 있다. 이 경우, 제2전극(C2)의 측면은 패턴-유전체층(130)의 측면과 만나며, 스캔선(11), 보상 제어선(12) 및 제1연결전극(13)의 측면은 각각 그 하부에 배치된 패턴-절연층(131)의 측면과 만날 수 있다.
본 실시예들에 있어서, 패턴-유전체층(130)은 선택적인 영역에 배치되는 바, 제1층간절연막(140) 및 제2층간절연막(150)을 관통하는 콘택홀들(CNT4, CNT5, CNT6), 및 그 내부의 콘택 플러그들(33p, 34p)과 이격되어 배치된다. 만일, 패턴-유전체층(130)이 기판(110) 전면(全面)에 걸쳐 배치된다면 일부 콘택홀을 형성할 때, 제1층간절연막(140), 제2층간절연막(150), 및 패턴-유전체층(130)을 식각해야한다. 이 경우, 일반적으로 유전율이 높은 패턴-유전체층(130)의 경우 상대적으로 유전율이 낮은 제1층간절연막(140) 및 제2층간절연막(150) 보다 밀도가 높아 식각 공정의 조건을 두 단계로 설정해야 하는 단점, 또는 한 단계로 설정하는 경우 오버 에칭되거나 언더 에칭되는 단점이 있다. 따라서, 본 실시예에서는 패턴-유전체층(130)이 제1층간절연막(140) 및 제2층간절연막(150)을 관통하는 콘택홀들(CNT4, CNT5, CNT6)과 이격되게 배치되도록 미리 패터닝하여 콘택홀들(CNT4, CNT5, CNT6)이 형성되는 위치에 패턴-유전체층(130)이 배치되지 않도록하여, 불량 없는 콘택홀들(CNT4, CNT5, CNT6)을 형성할 수 있다.
본 실시예들에 있어서, 패턴-유전체층(130)은 높은 유전상수를 갖는 물질을 포함하고 있어, 제1커패시터(Cst)는 좁은 면적으로도 높은 정전용량을 구비할 수 있다. 또한, 패턴-유전체층(130)은 선택적 영역에만 배치되고 있어, 기생커패시턴스의 영향을 최소화할 수 있다.
도 10은 본 발명의 다른 실시예를 나타낸 단면도이다. 도 10에 있어서, 도 9와 동일한 부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 본 실시예에 따른 디스플레이 장치는 구동 박막트랜지스터(T1), 제1커패시터(Cst), 제1층간절연막(140) 및 제2커패시터(Cpr)를 포함한다.
제1커패시터(Cst)는 제1전극(C1), 패턴-유전체층(130), 제2전극(C2)가 순차 적층되며, 제2커패시터(Cpr)은 제3전극(C3), 제2층간절연막(150), 제4전극(C4)이 순차적층되어 구성된다. 또한, 패턴-유전체층(130)의 측면은 제1층간절연막(140)에 의해서 덮여지며, 패턴-유전체층(130)은 제1층간절연막(140) 및 제2층간절연막(150)을 관통하는 콘택홀들(CNT4, CNT5, CNT6) 내부의 콘택 플러그들(31p, 33p, 34p)과 이격되어 배치된다.
또한, 본 실시예에 따른 디스플레이 장치는 패턴-유전체층(130) 및 패턴-절연층(131) 하부에 배치되며, 제1전극(C1), 스캔선(11), 및 보상 제어선(12)을 덮는 하부절연층(125)을 더 포함할 수 있다.
하부절연층(125)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 하부절연층(125)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다. 하부절연층(125)의 유전율은 패턴-유전체층(130)의 유전율보다 작을 수 있다.
일부 실시예에서, 하부절연층(125)의 식각율은 패턴-유전체층(130)의 식각율과 다를 수 있다. 이에 따라, 하부절연층(125)은 패턴-유전체층(130) 및 패턴-절연층(131)을 식각할 때, 식각저지층(etch stop layer)의 역할을 할 수 있다. 즉, 하부절연층(125)는 그 하부에 배치된 층들을 보호하기 위한 층으로 구비될 수 있다.
도 11은 본 발명의 또 다른 실시예를 나타낸 단면도이다. 도 11에 있어서, 도 9와 동일한 부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 11을 참조하면, 본 실시예에 따른 디스플레이 장치는 구동 박막트랜지스터(T1), 제1커패시터(Cst), 제1층간절연막(140) 및 제2커패시터(Cpr)를 포함한다.
제1커패시터(Cst)는 제1전극(C1), 패턴-유전체층(130), 제2전극(C2)가 순차 적층되며, 제2커패시터(Cpr)은 제3전극(C3), 제2층간절연막(150), 제4전극(C4)이 순차적층되어 구성된다. 또한, 패턴-유전체층(130)의 측면은 제1층간절연막(140)에 의해서 덮여지며, 패턴-유전체층(130)은 제1층간절연막(140) 및 제2층간절연막(150)을 관통하는 콘택홀들(CNT4, CNT5, CNT6) 내부의 콘택 플러그들(31p, 33p, 34p)과 이격되어 배치된다.
또한, 본 실시예에 따른 디스플레이 장치에서, 제1커패시터(Cst)의 제2전극(C2)의 양 끝단은 패턴-유전체층(130)의 양 끝단보다 내측에 배치될 수 있다. 즉, 제2전극(C2)의 측면과 패턴-유전체층(130)의 측면은 서로 만나지 않으며, 제2전극(C2)의 면적이 패턴-유전체층(130)의 면적보다 작게 구비될 수 있다. 이와 같은 구조에 의해서, 제1전극(C1)과 제2전극(C2)의 사이의 측면에 전계가 집중되는 것을 방지할 수 있다.
이와 같은 구조의 제2전극(C2)과 패턴-유전체층(130)은 하프톤 마스크를 이용하여 하나의 포토레지스트 패턴으로 형성할 수 있다. 즉, 하프톤 마스크를 이용하여 단차를 구비한 포토레지스트 패턴을 형성한 후, 제2전극(C2)와 패턴-유전체층(130)을 동일한 포토레지스트 패턴을 이용하여 식각하는 것으로 형성할 수 있다.
도 12a 내지 도 12f는 도 9의 디스플레이장치의 일 실시예에 따른 제조방법d의 일부를 순차적으로 도시한 단면도들이다.
도 12a를 참조하면, 기판(110) 상에 버퍼층(111), 반도체층(A1, A3), 게이트전극(G1, G3), 유전체층(130'), 및 금속층(10')을 형성한다.
우선, 버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막의 단일층 또는 다층 구조로 형성될 수 있다. 버퍼층(111)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
그 다음, 반도체층(A1, A3)을 버퍼층(111) 상에 형성한다. 반도체층(A1, A3)은 비정질 실리콘(amorphous silicon) 또는 폴리 실리콘(poly silicon)과 같은 무기 반도체나, 유기 반도체, 또는 산화물 반도체로 형성될 수 있다. 반도체층(A1, A3)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다. 반도체층(A1, A3)은 버퍼층(111) 상에 전체적으로 형성된 후, 식각 등에 의해서 패터닝될 수 있다. 그 후, 결정화 공정이 추가적으로 이루어질 수 있다.
그 다음, 버퍼층(111) 상에 반도체층(A1, A3)을 덮는 게이트절연막(120)을 형성한다. 게이트절연막(120)은 반도체층(A1, A3)의 프로파일에 따라 버퍼층(111) 상에 실질적으로 균일하게 형성될 수 있다. 게이트절연막(120)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
게이트절연막(120) 상에는 게이트전극(G1, G3)이 형성된다. 게이트전극(G1, G3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 게이트전극(G1, G3)은 게이트절연막(120) 상에 전체적으로 형성된 후, 식각 공정에 의해서 패터닝될 수 있다. 반도체층(A1, A3)이 실리콘으로 형성된 경우, 게이트전극(G1, G3)을 도핑 마스크로 하여 불순물을 주입하는 도핑 공정이 추가적으로 수행될 수 있다.
그 다음, 게이트전극(G1, G3)을 덮도록 기판(110) 전면(全面)에 유전체층(130') 및 금속층(10')을 순차적으로 형성한다.
유전체층(130')은 유전상수(k)가 높은 물질로 구비될 수 있다. 예컨대, 유전체층(130')은 유전상수(k)의 값이 10 이상인 물질, 예를 들어, 유전체층(130')은 유전상수(k) 값이 10 ~ 30 사이의 값인 물질을 포함할 수 있다. 일부 실시예에서, 유전체층(130')은 산화지르코늄(ZrO2), 산화타이타늄(TiO2), 산화탄탈늄(Ta2O5), 산화알루미늄(Al2O3), SrTiO3, 및 BaTiO3 중 적어도 하나를 포함할 수 있다.
유전체층(130')은 원자층 증착법(atomic layer deposition, ALD), 화학기상증착법, PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
금속층(10')은 유전체층(130') 상에 형성되며, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 금속층(10')은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.
그 다음, 마스크 공정을 통해서 제2전극(C2), 스캔선(11), 보상 제어선(12)이 형성될 영역에 포토레지스트(PR) 패턴을 형성한다.
도 12b를 참조하면, 포토레지스트(PR) 패턴을 마스크층으로 이용하여, 금속층(10')을 식각하여 제2전극(C2), 스캔선(11), 보상 제어선(12)을 형성한다.
그 다음, 도 12c를 참조하면, 제2전극(C2), 스캔선(11), 보상 제어선(12)을 마스크층으로 이용하여, 유전체층(130')을 식각하여 패턴-유전체층(130) 및 패턴-절연층(131)을 형성할 수 있다. 금속층(10')의 식각 조건과 유전체층(130')의 식각 조건은 서로 상이한 바, 유전체층(130')이 식각되는 조건에서 제2전극(C2), 스캔선(11), 보상 제어선(12)이 식각되는 비율이 매우 작을 수 있다.
도 12c에서는 제2전극(C2), 스캔선(11), 보상 제어선(12)을 마스크층으로 이용하여 유전체층(130')을 식각하는 것을 나타내고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 유전체층(130')은 금속층(10')의 식각을 위해서 사용된 포토레지스트(PR) 패턴을 이용하여 식각할 수 있다. 이 경우, 포토레지스트(PR) 패턴은 보다 두껍게 형성될 수 있다. 고해상도로 갈수록 패턴의 피치가 작아지는 바, 포토레지스트(PR) 패턴의 두께는 한계가 있다. 따라서, 제2전극(C2), 스캔선(11), 보상 제어선(12)을 마스크층으로 이용하는 식각 조건을 이용하면 고해상도에 유리한 미세한 패턴을 형성할 수 있다.
도 12d를 참조하면, 기판(110) 전면(全面)을 덮도록 제1층간절연막(140)을 형성하고, 제3전극(C3), 제2층간절연막(150)을 형성한다.
제1층간절연막(140) 및/또는 제2층간절연막(150)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등의 무기물로 형성될 수 있다. 제1층간절연막(140) 및/또는 제2층간절연막(150)의 유전율은 패턴-유전체층(130)의 유전율에 비해서 낮을 수 있다. 제1층간절연막(140) 및/또는 제2층간절연막(150)은 유전상수가 2 내지 8의 저유전상수 물질을 포함할 수 있다.
제3전극(C3)은 제1층간절연막(140) 상에 형성될 수 있다. 제3전극(C3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제3전극(C3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제3전극(C3)은 제1층간절연막(140) 상에 CVD, 스퍼터링 등 다양한 증착방법에 의해 형성된 후, 식각 공정을 통해서 패터닝될 수 있다.
그 다음, 제3전극(C3)을 덮도록 제2층간절연막(150)을 형성한다.
제1층간절연막(140) 및/또는 제2층간절연막(150)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
도 12e를 참조하면, 제2층간절연막(150), 제1층간절연막(140)을 관통하는 콘택홀(CNT4, CNT6, CNT7)을 형성한다. 제4콘택홀(CNT4)는 제2전극(C2)이 노출되도록 형성될 수 있다. 제6콘택홀(CNT6) 및 제7콘택홀(CNT7)은 게이트절연막(120)을 관통하여, 반도체층(A1, A3)의 일부가 노출되도록 형성될 수 있다.
콘택홀(CNT4, CNT6, CNT7)은 건식 식각, 습식 식각, 또는 이들의 조합에 의해서 형성될 수 있다.
콘택홀(CNT4, CNT6, CNT7)은 패턴-유전체층(130) 및 패턴-절연층(131)과는 이격되어 형성된다. 즉, 콘택홀(CNT4, CNT6, CNT7)을 형성할 때, 패턴-유전체층(130) 및/또는 패턴-절연층(131)은 식각되지 않는다.
만일, 콘택홀(CNT4, CNT6, CNT7)을 형성하는 영역에 패턴-유전체층(130)이 존재한다면, 패턴-유전체층(130)의 식각조건은 제1층간절연막(140), 및 제2층간절연막(150)의 식각조건과 상이한 바, 두 단계로 식각 공정을 거쳐야하거나, 공정 시간이 매우 길어질 수 있다.
본 실시예에서는, 콘택홀(CNT4, CNT6, CNT7)이 형성되는 영역에서는 식각 조건이 비슷한 물질로 적층되어 있기에, 콘택홀(CNT4, CNT6, CNT7) 공정이 용이하고 불량이 발생할 확률이 적다.
그 다음, 도 12f를 참조하면, 제2층간절연막(150) 상에 제2연결전극(33), 제4전극(C4), 및 콘택홀(CNT4, CNT6, CNT7)을 채우는 콘택 플러그(31p,33p,34p)을 형성한다.
제2연결전극(33), 제4전극(C4), 및 콘택홀(CNT6, CNT7)을 채우는 콘택 플러그(31p,33p,34p)는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제2연결전극(33), 제4전극(C4), 및 콘택홀(CNT6, CNT7)을 채우는 콘택 플러그(33p,34p)은 제2층간절연막(150) 상에 전체적으로 형성한 후, 식각을 통해서 패터닝될 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치의 제1커패시터(Cst)는 고유전상수물질을 포함하는 패턴-유전체층(130)을 구비하고 있어, 적은 면적에서도 높은 전정용량을 확보할 수 있다. 또한, 패턴-유전체층(130)은 선택적 영역에서만 구비되는 바, 기생캐패시턴스의 영향을 최소화할 수 있다. 패턴-유전체층(130)은 제1층간절연막(140) 및 제2층간절연막(150)을 관통하는 콘택홀들과 이격되어 형성되는 바, 콘택홀 형성 공정이 용이할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 기판
120: 게이트절연막
130: 패턴-유전체층
131: 패턴-절연층
140: 제1층간절연막
150: 제2층간절연막
160: 평탄화층
170: 화소정의막
T1: 구동 박막트랜지스터
T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터
Cst: 제1커패시터
Cpr: 제2커패시터

Claims (20)

  1. 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는,
    기판 상에 위치하며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동박막트랜지스터;
    상기 기판 상에 위치하며, 보상 반도체층을 포함하는 보상박막트랜지스터;
    상기 구동 게이트전극과 연결되는 제1전극, 패턴-유전체층, 및 제2전극이 순차적층된 제1커패시터;
    상기 제1커패시터를 덮는 제1층간절연막; 및
    상기 제1층간절연막 상에 위치하며, 제3전극, 제2층간절연막, 및 제4전극이 순차적층된 제2커패시터;를 포함하고,
    상기 제4전극은 상기 제2층간절연막 상에 배치되며, 상기 제4전극은 상기 제1층간절연막 및 상기 제2층간절연막을 관통하는 제1콘택 플러그를 통해서 상기 보상 반도체층과 연결되고,
    상기 패턴-유전체층의 측면은 상기 제1층간절연막에 의해서 덮여지고, 상기 패턴-유전체층은 상기 제1콘택 플러그와 이격되어 배치된, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2층간절연막 상에 배치되며, 서로 이격된 제1배선 및 제2배선;을 더 포함하고,
    상기 제1배선은 제2콘택 플러그에 의해서 상기 제2전극과 연결되며, 상기 제2배선은 제3콘택 플러그에 의해서 상기 구동 반도체층과 연결된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 패턴-유전체층의 유전율은 상기 제1층간절연막의 유전율보다 큰, 디스플레이 장치.
  4. 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는,
    기판 상에 위치하며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동박막트랜지스터;
    상기 구동 게이트전극과 연결되는 제1전극, 패턴-유전체층, 및 제2전극이 순차적층된 제1커패시터;
    상기 제2전극과 동일층에 배치된 스캔선;
    상기 제1커패시터를 덮는 제1층간절연막;
    상기 제1층간절연막 상에 위치하며, 제3전극, 제2층간절연막, 및 제4전극이 순차적층된 제2커패시터; 및
    상기 제1층간절연막 및 상기 제2층간절연막을 관통하는 복수의 콘택 플러그;를 포함하며,
    상기 패턴-유전체층의 측면은 상기 제1층간절연막에 의해서 덮여지고, 상기 패턴-유전체층은 상기 복수의 콘택 플러그와 이격되어 배치되며,
    상기 스캔선 하부에는 상기 패턴-유전체층과 동일물질로 동일층에 배치된 패턴-절연층이 배치된, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 패턴-유전체층은 ZrO2, TiO2, Ta2O5, Al2O3, SrTiO3, 및 BaTiO3 중 적어도 하나를 포함하며,
    상기 제1층간절연막은 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 패턴-유전체층의 측면은 상기 제2전극의 측면과 만나는, 디스플레이 장치.
  7. 복수의 화소를 포함하는 디스플레이 장치에 있어서, 각 화소는,
    기판 상에 위치하며, 구동 반도체층 및 구동 게이트전극을 포함하는 구동박막트랜지스터;
    상기 구동 게이트전극과 연결되는 제1전극, 패턴-유전체층, 및 제2전극이 순차적층된 제1커패시터;
    상기 제1전극과 상기 패턴-유전체층 사이에 배치된 하부절연층;
    상기 제1커패시터를 덮는 제1층간절연막;
    상기 제1층간절연막 상에 위치하며, 제3전극, 제2층간절연막, 및 제4전극이 순차적층된 제2커패시터; 및
    상기 제1층간절연막 및 상기 제2층간절연막을 관통하는 복수의 콘택 플러그;를 포함하며,
    상기 패턴-유전체층의 측면은 상기 제1층간절연막에 의해서 덮여지고, 상기 패턴-유전체층은 상기 복수의 콘택 플러그와 이격되어 배치되며,
    상기 복수의 콘택 플러그 중 적어도 하나는 상기 하부절연층을 관통하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2전극의 끝단은 상기 패턴-유전체층의 끝단보다 내측에 배치된, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 구동 게이트전극은 상기 제1전극과 일체로 구비되는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 구동박막트랜지스터는 상기 제1커패시터와 중첩되는, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제2층간절연막 상에 배치되며, 상기 구동 반도체층의 구동 드레인영역과 연결된 연결전극; 및
    상기 연결전극과 연결된 유기발광소자;를 더 포함하는, 디스플레이 장치.
  12. 구동 박막트랜지스터, 보상 박막트랜지스터, 제1전극과 제2전극을 구비하는 제1커패시터, 및 제3전극과 제4전극을 구비하는 제2커패시터를 포함하는 디스플레이 장치의 제조방법에 있어서,
    기판 상에 상기 제1전극을 형성하는 단계;
    상기 제1전극을 덮도록 상기 기판의 전면에 유전체층을 형성하는 단계;
    상기 유전체층 상에 금속층을 형성하는 단계;
    상기 금속층을 제1식각공정으로 식각하여 제2전극을 형성하는 단계;
    상기 유전체층을 제2식각공정으로 식각하여 패턴-유전체층을 형성하는 단계;
    상기 제2전극을 덮도록 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 관통하는 복수의 콘택홀을 형성하는 단계;를 포함하며,
    상기 콘택홀은 상기 패턴-유전체층과 이격되어 형성되고,
    상기 제2커패시터는 상기 제1층간절연막 상에 배치되며,
    상기 제2커패시터의 상기 제4전극은 상기 보상 박막트랜지스터의 보상 반도체층과 연결된, 디스플레이 장치의 제조방법.
  13. 제12항에 있어서,
    상기 제3전극과 상기 제4전극 사이에 배치된 제2층간절연막;을 더 포함하며,
    상기 복수의 콘택홀 중 일부는 상기 제2층간절연막을 관통하는, 디스플레이 장치의 제조방법.
  14. 제12항에 있어서,
    상기 제2식각공정은 상기 제2전극을 마스크층으로 이용하여 상기 유전체층을 식각하는, 디스플레이 장치의 제조방법.
  15. 제12항에 있어서,
    상기 제1식각공정 및 상기 제2식각공정은 동일한 포토레지스트패턴을 이용하는, 디스플레이 장치의 제조방법.
  16. 제15항에 있어서,
    상기 포토레지스트패턴은 하프톤-마스크에 의해서 형성되며,
    상기 패턴-유전체층의 면적은 상기 제2전극의 면적보다 크게 형성되는, 디스플레이 장치의 제조방법.
  17. 구동박막트랜지스터, 제1전극과 제2전극을 구비하는 제1커패시터, 및 제3전극과 제4전극을 구비하는 제2커패시터를 포함하는 디스플레이 장치의 제조방법에 있어서,
    기판 상에 상기 제1전극을 형성하는 단계;
    상기 제1전극을 덮도록 상기 기판의 전면에 유전체층을 형성하는 단계;
    상기 유전체층 상에 금속층을 형성하는 단계;
    상기 금속층을 제1식각공정으로 식각하여 제2전극을 형성하는 단계;
    상기 유전체층을 제2식각공정으로 식각하여 패턴-유전체층을 형성하는 단계;
    상기 제1전극과 상기 유전체층 사이에 배치되도록 상기 기판의 전면에 상기 제2식각공정시 에치스토퍼 역할을 하는 하부절연막을 형성하는 단계;
    상기 제2전극을 덮도록 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 관통하는 복수의 콘택홀을 형성하는 단계;를 포함하며,
    상기 콘택홀은 상기 패턴-유전체층과 이격되어 형성되고,
    상기 제2커패시터는 상기 제1층간절연막 상에 배치된, 디스플레이 장치의 제조방법.
  18. 제17항에 있어서,
    상기 복수의 콘택홀 중 일부는 상기 하부절연막을 관통하여 상기 구동박막트랜지스터의 구동 반도체층을 노출하는, 디스플레이 장치의 제조방법.
  19. 제12항에 있어서,
    상기 유전체층의 유전율은 상기 제1층간절연막의 유전율보다 큰, 디스플레이 장치의 제조방법.
  20. 제12항에 있어서,
    상기 유전체층은 ZrO2, TiO2, Ta2O5, Al2O3, SrTiO3, 및 BaTiO3 중 적어도 하나를 포함하며,
    상기 제1층간절연막은 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함하는, 디스플레이 장치의 제조방법.
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