KR102081283B1 - 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 - Google Patents

박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 Download PDF

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Abstract

저농도 도핑 영역을 구비하는 박막 트랜지스터를 포함하는 박막 반도체 장치 및 유기 발광 표시 장치가 제공된다. 상기 박막 반도체 장치는 기판, 제1 액티브 패턴, 제1 하부 도전 패턴 및 제1 상부 도전 패턴을 포함한다. 상기 제1 액티브 패턴은 상기 기판 상에 배치되고, 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함한다. 상기 제1 하부 도전 패턴은 상기 제1 액티브 패턴 상에 배치되고, 상기 채널 영역을 덮는다. 상기 제1 상부 도전 패턴은 상기 제1 하부 도전 패턴 상에 배치되고, 상기 채널 영역과 상기 저농도 도핑 영역을 덮는다.

Description

박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법{Thin film semiconductor device, organic light emitting display, and method of manufacturing the same}
본 발명은 박막 반도체 장치 및 유기 발광 표시 장치에 관한 것으로서, 더욱 상세하게는 전기적 특성이 개선된 박막 트랜지스터를 포함하는 박막 반도체 장치 및 유기 발광 표시 장치에 관한 것이다.
반도체 기판을 사용하는 반도체 장치에 비하여, 유리 기판 상에 형성된 반도체 박막을 이용하여 박막 트랜지스터를 형성할 경우, 제조 비용을 줄일 수 있고 대면적 공정이 용이하기 때문에, 다양한 분야에서 평판 표시 장치와 같은 박막 반도체 장치가 사용되고 있다.
유기 발광 표시 장치는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체 발광형이기 때문에 명암비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현에 안정적이다. 또한, 유기 발광 표시 장치는 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하며, 제조 공정도 단순하다.
이러한 유기 발광 표시 장치는 픽셀들의 발광을 제어하기 위해 박막 트랜지스터들과 커패시터를 포함한다. 박막 트랜지스터는 예컨대 폴리실리콘으로 이루어진 반도체 패턴을 포함한다. 상기 반도체 패턴은 채널 영역과 채널 영역의 양 옆에 불순물이 도핑된 불순물 영역을 포함한다. 상기 불순물 영역과 상기 채널 영역 사이의 경계에서 도핑 농도가 급격히 변함에 따라 강한 전기장이 유도될 수 있다. 강한 전기장은 쇼트 채널 효과(short channel effect) 또는 고온 전자 효과(hot electron effect)를 유발하여, 누설 전류가 증가하고 오프 전류 특성이 저하되는 문제가 발생할 수 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로서, 본 발명은 마스크 공정의 수를 증가시키지 않으면서 박막 트랜지스터의 오프 전류 특성과 같은 전기적 특성을 개선할 수 있는 박막 반도체 장치 및 유기 발광 표시 장치, 및 이의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 박막 반도체 장치는 기판, 제1 액티브 패턴, 제1 하부 도전 패턴 및 제1 상부 도전 패턴을 포함한다. 상기 제1 액티브 패턴은 상기 기판 상에 배치되고, 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함한다. 상기 제1 하부 도전 패턴은 상기 제1 액티브 패턴 상에 배치되고, 상기 채널 영역을 덮는다. 상기 제1 상부 도전 패턴은 상기 제1 하부 도전 패턴 상에 배치되고, 상기 채널 영역과 상기 저농도 도핑 영역을 덮는다.
상기 박막 반도체 장치의 일 특징에 따르면, 상기 저농도 도핑 영역과 상기 고농도 도핑 영역의 경계는 상기 제1 상부 도전 패턴의 에지에 대응하여 결정될 수 있다. 또한, 상기 채널 영역과 상기 저농도 도핑 영역의 경계는 상기 제1 하부 도전 패턴의 에지에 대응하여 결정될 수 있다.
상기 박막 반도체 장치의 다른 특징에 따르면, 상기 제1 액티브 패턴과 상기 제1 하부 도전 패턴은 제1 박막 트랜지스터를 구성하고, 상기 제1 하부 도전 패턴은 상기 제1 박막 트랜지스터의 게이트 전극으로 기능할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 제1 하부 도전 패턴과 상기 제1 상부 도전 패턴은 커패시터를 구성할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 제1 액티브 패턴과 상기 제1 하부 도전 패턴 사이의 하부 게이트 절연막, 및 상기 제1 하부 도전 패턴과 상기 제1 상부 도전 패턴 사이의 상부 게이트 절연막을 더 포함할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 고농도 도핑 영역은 상기 채널 영역의 양 쪽에 배치되는 제1 고농도 도핑 영역 및 제2 고농도 도핑 영역을 포함할 수 있다. 또한, 상기 저농도 도핑 영역은 상기 채널 영역과 상기 제1 고농도 도핑 영역 사이의 제1 저농도 도핑 영역, 및 상기 채널 영역과 상기 제2 고농도 도핑 영역 사이의 제2 저농도 도핑 영역을 포함할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 제1 액티브 패턴과 동일 평면 상에 배치되고, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 제2 액티브 패턴, 및 상기 제1 하부 도전 패턴과 동일 평면 상에 배치되고, 상기 제2 액티브 패턴의 상기 채널 영역을 덮는 제2 하부 도전 패턴을 더 포함할 수 있다. 상기 제2 액티브 패턴과 상기 제2 하부 도전 패턴은 제2 박막 트랜지스터를 구성할 수 있다. 상기 제2 하부 도전 패턴은 상기 제2 박막 트랜지스터의 게이트 전극으로 기능할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 제2 액티브 패턴은 상기 소스 영역과 상기 드레인 영역 중 적어도 한 영역과 상기 채널 영역 사이의 저농도 도핑 영역을 더 포함할 수 있다. 상기 제1 상부 도전 패턴과 동일 평면 상에 배치되고, 상기 제2 액티브 패턴의 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제2 상부 도전 패턴을 더 포함할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 제2 상부 도전 패턴은 상기 제1 상부 도전 패턴과 전기적으로 연결되어, 상기 제2 박막 트랜지스터의 공통 게이트 전극으로 기능할 수 있다.
상기 박막 반도체 장치의 또 다른 특징에 따르면, 상기 제2 상부 도전 패턴은 플로팅될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치는 기판, 상기 기판 상의 복수의 박막 트랜지스터들 및 커패시터, 상기 복수의 박막 트랜지스터들 중 하나에 전기적으로 연결된 픽셀 전극, 상기 픽셀 전극 상의 공통 전극, 및 상기 픽셀 전극과 상기 공통 전극 사이에 배치되고 유기 발광층을 포함하는 중간층을 포함한다. 상기 복수의 박막 트랜지스터들 중 하나인 제1 박막 트랜지스터는 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함하는 제1 액티브 패턴, 및 상기 제1 액티브 패턴 상에 배치되고, 상기 채널 영역을 덮는 제1 하부 도전 패턴을 포함한다. 상기 커패시터는 상기 제1 하부 도전 패턴, 및 상기 제1 하부 도전 패턴 상에 배치되고, 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제1 상부 도전 패턴을 포함한다.
상기 유기 발광 표시 장치의 일 특징에 따르면, 상기 저농도 도핑 영역과 상기 고농도 도핑 영역의 경계는 상기 제1 상부 도전 패턴의 에지에 대응하여 위치할 수 있다. 또한, 상기 채널 영역과 상기 저농도 도핑 영역의 경계는 상기 제1 하부 도전 패턴의 에지에 대응하여 위치할 수 있다.
상기 유기 발광 표시 장치의 다른 특징에 따르면, 상기 제1 하부 도전 패턴은 상기 제1 박막 트랜지스터의 게이트 전극과 상기 커패시터의 하부 전극으로 기능할 수 있다.
상기 유기 발광 표시 장치의 또 다른 특징에 따르면, 상기 고농도 도핑 영역은 상기 채널 영역의 양 쪽에 배치되는 소스 영역 및 드레인 영역을 포함할 수 있다. 또한, 상기 저농도 도핑 영역은 상기 채널 영역과 상기 소스 영역 사이의 저농도 소스 영역, 및 상기 채널 영역과 상기 드레인 영역 사이의 저농도 드레인 영역을 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 특징에 따르면, 상기 제1 박막 트랜지스터는 상기 유기 발광층에 구동 전류를 공급하는 구동 트랜지스터일 수 있다.
상기 유기 발광 표시 장치의 또 다른 특징에 따르면, 상기 복수의 박막 트랜지스터들 중 하나인 제2 박막 트랜지스터는 상기 제1 액티브 패턴과 동일 평면 상에 배치되고 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 제2 액티브 패턴, 및 상기 제1 하부 도전 패턴과 동일 평면 상에 배치되고 상기 제2 액티브 패턴의 상기 채널 영역을 덮고 상기 제2 박막 트랜지스터의 게이트 전극으로 기능하는 제2 하부 도전 패턴을 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 특징에 따르면, 상기 제2 액티브 패턴은 상기 소스 영역과 상기 드레인 영역 중 적어도 한 영역과 상기 채널 영역 사이의 저농도 도핑 영역을 더 포함할 수 있다. 상기 제1 상부 도전 패턴과 동일 평면 상에 배치되고, 상기 제2 액티브 패턴의 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제2 상부 도전 패턴을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다양한 실시예들에 따른 박막 반도체 장치의 제조 방법에 따르면, 기판 상에 액티브 패턴이 형성된다. 상기 액티브 패턴 상에 하부 도전 패턴이 형성된다. 상기 하부 도전 패턴을 도핑 마스크로 이용하여 상기 액티브 패턴에 불순물이 저농도로 주입된다. 상기 하부 도전 패턴 상에 상부 도전 패턴이 형성된다. 상기 하부 도전 패턴과 상기 상부 도전 패턴을 도핑 마스크로 이용하여 상기 액티브 패턴에 불순물이 고농도로 주입되어, 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함하는 상기 액티브 패턴이 형성된다.
상기 박막 반도체 장치의 제조 방법의 일 특징에 따르면, 상기 하부 도전 패턴은 상기 채널 영역을 덮고 상기 저농도 도핑 영역과 상기 고농도 도핑 영역을 덮지 않도록 형성될 수 있다. 또한, 상기 상부 도전 패턴은 상기 채널 영역과 상기 저농도 도핑 영역을 덮고 상기 고농도 도핑 영역을 덮지 않도록 형성될 수 있다.
상기 박막 반도체 장치의 제조 방법의 다른 특징에 따르면, 상기 액티브 패턴 상에 하부 도전 패턴을 형성하는 단계는 상기 액티브 패턴 상에 하부 게이트 절연막을 형성하는 단계, 및 상기 하부 게이트 절연막 상에 상기 하부 도전 패턴을 형성하는 단계를 포함할 수 있다. 또한, 상기 하부 도전 패턴 상에 상부 도전 패턴을 형성하는 단계는 상기 하부 도전 패턴 상에 상부 게이트 절연막을 형성하는 단계, 및 상기 상부 게이트 절연막 상에 상기 상부 도전 패턴을 형성하는 단계를 포함할 수 있다.
상기 박막 반도체 장치의 제조 방법의 또 다른 특징에 따르면, 상기 액티브 패턴과 상기 하부 도전 패턴은 박막 트랜지스터를 구성할 수 있다. 상기 하부 도전 패턴과 상기 상부 도전 패턴은 커패시터를 구성할 수 있다. 상기 하부 도전 패턴은 상기 박막 트랜지스터의 게이트 전극 및 상기 커패시터의 하부 전극으로 기능할 수 있다.
본 발명에 따르면, 박막 트랜지스터의 채널 영역과 고농도 도핑 영역 사이에 저농도 도핑 영역을 개재함으로써 채널 영역과 고농도 도핑 영역 사이에 형성되는 전기장의 세기를 약하게 할 수 있다. 따라서, 강한 전기장에 의해 발생하는 쇼트 채널 효과나 고온 전자 효과에 의해 누설 전류가 방지될 수 있다. 뿐만 아니라, 저농도 도핑 영역을 형성하기 위해 마스크를 추가하지 않아도 되기 때문에, 비용의 증가가 생기지 않는다.
또한, 유기 발광 표시 장치에서 상대적으로 큰 전류를 구동해야 하는 구동 트랜지스터에 추가 비용의 부담 없이 저농도 도핑 영역을 삽입할 수 있기 때문에, 더욱 안정적인 동작이 가능하다.
도 1은 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 2a 내지 도 2c는 도 1에 도시된 박막 반도체 장치를 제조하는 방법을 설명하기 위해 공정 순서에 따른 단면도들이다.
도 3a은 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 3b는 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 5는 도 4에 도시된 유기 발광 표시 장치의 하나의 화소를 예시적으로 나타낸 평면도이다.
도 6은 도 5의 유기 발광 표시 장치를 Ⅵ-Ⅵ을 따라 자른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명의 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있고, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.
본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다. 또한, 제1 요소가 제2 요소 상에 배치된다고 기재될 때, 제3 요소가 제1 요소와 제2 요소 사이에 개재되는 것을 배제하지 않는다. 다만, 제1 요소가 제2 요소 상에 직접 배치된다고 기재될 때에는, 제3 요소가 제1 요소와 제2 요소 사이에 개재되는 것을 배제한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 박막 반도체 장치(100)는 기판(110), 및 기판(110) 상의 제1 박막 트랜지스터(TFTa)를 포함한다. 박막 반도체 장치(100)는 제1 박막 트랜지스터(TFTa) 상의 커패시터(Cst)를 더 포함할 수 있다. 박막 반도체 장치(100)는 제2 박막 트랜지스터(TFTb)를 더 포함할 수 있다. 박막 반도체 장치(100)는 박막 트랜지스터(TFTa)를 포함하는 모든 장치를 의미한다. 예컨대, 박막 반도체 장치(100)는 유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치일 수 있다.
기판(110)은 실리콘 산화물(SiO2)을 주성분으로 하는 투명 재질의 유리 물질, 또는 투명한 플라스틱 물질로 이루어진 절연성 기판일 수 있다. 기판(105)은 박막 금속 물질로 이루어진 도전성 기판일 수 있다. 기판(105)은 플렉서블 기판 또는 리지드 기판일 수 있다.
기판(110) 상에는 불순물 이온의 확산 및 수분이나 외기의 침투를 방지하고, 평탄화된 표면을 제공하기 위한 버퍼층(115)이 배치될 수 있다. 버퍼층(115) 상에 제1 및 제2 박막 트랜지스터(TFTa, TFTb)들이 배치될 수 있다.
제1 박막 트랜지스터(TFTa)는 채널이 형성되는 제1 액티브 패턴(121), 채널이 형성되도록 전계를 인가하는 제1 하부 도전 패턴(131), 및 제1 액티브 패턴(121)과 제1 하부 도전 패턴(131) 사이에 개재되는 하부 게이트 절연막(127)을 포함한다.
제1 액티브 패턴(121)은 채널이 형성되는 채널 영역(121c)과 채널 영역(121c)의 양 쪽에 배치되는 소스 영역(121s)과 드레인 영역(121d)을 포함한다. 제1 액티브 패턴(121)은 채널 영역(121c)과 소스 영역(121s) 사이의 저농도 소스 영역(121ls) 및 채널 영역(121c)과 드레인 영역(121d) 사이의 저농도 드레인 영역(121ld)을 더 포함한다. 저농도 소스 영역(121ls)와 저농도 드레인 영역(121ld)에 의해 한정된 채널 영역(121c)의 채널 길이는 제1 길이(l1)일 수 있고, 소스 영역(121s)과 드레인 영역(121d)에 의해 한정되는 저농도 소스 영역(121ls), 채널 영역(121c) 및 저농도 드레인 영역(121ld)의 길이는 제2 길이(l2)일 수 있다.
저농도 소스 영역(121ls)와 저농도 드레인 영역(121ld)은 소스 영역(121s)과 드레인 영역(121d)의 불순물 도핑 농도에 비해 낮은 도핑 농도를 갖는 영역이다. 이러한 의미에서 저농도 소스 영역(121ls)와 저농도 드레인 영역(121ld)은 저농도 도핑 영역으로 통칭될 수 있다. 또한, 소스 영역(121s)과 드레인 영역(121d)은 저농도 도핑 영역에 비해 불순물 도핑 농도가 높다는 의미에서 고농도 도핑 영역으로 통칭될 수 있다.
도 1에서는 채널 영역(121c)과 소스 영역(121s), 그리고 채널 영역(121c)과 드레인 영역(121d) 사이에 각각 저농도 소스 영역(121ls)와 저농도 드레인 영역(121ld)이 배치되는 것으로 도시되어 있지만, 저농도 소스 영역(121ls)와 저농도 드레인 영역(121ld) 중 하나만 배치될 수도 있다. 예컨대, 저농도 소스 영역(121ls)은 생략되고 저농도 드레인 영역(121ld)만 배치될 수도 있다.
제1 하부 도전 패턴(131)은 제1 박막 트랜지스터(TFTa)의 게이트 전극으로 기능할 수 있다. 제1 하부 도전 패턴(131)의 채널 길이 방향의 폭은 채널 영역(121c)의 채널 길이인 제1 길이(l1)일 수 있다. 제1 하부 도전 패턴(131)의 채널 길이 방향의 양 에지는 채널 영역(121c)의 채널 길이를 한정할 수 있다. 즉, 저농도 소스 영역(121ls)와 채널 영역(121c)의 경계, 그리고 저농도 드레인 영역(121ld)와 채널 영역(121c)의 경계는 제1 하부 도전 패턴(131)의 에지에 의해 결정될 수 있다.
제1 하부 도전 패턴(131) 상에는 제1 상부 도전 패턴(141)이 배치될 수 있다. 제1 하부 도전 패턴(131)과 제1 상부 도전 패턴(141) 사이에는 상부 게이트 절연막(137)이 배치될 수 있다. 제1 상부 도전 패턴(141)과 제1 하부 도전 패턴(131)은 커패시터(Cst)를 구성할 수 있다. 상부 게이트 절연막(137)은 커패시터(Cst)의 유전막으로 기능할 수 있으며, 제1 상부 도전 패턴(141)과 제1 하부 도전 패턴(131)은 각각 커패시터(Cst)의 상부 전극 및 하부 전극으로 기능할 수 있다. 전술한 바와 같이, 제1 하부 도전 패턴(1310은 커패시터(Cst)의 하부 전극으로 기능하면서 제1 박막 트랜지스터(TFTa)의 게이트 전극으로 기능할 수 있다.
도 1에 도시된 바와 같이 제1 상부 도전 패턴(141)은 제1 하부 도전 패턴(131)의 폭보다 넓은 폭(l2)을 가질 수 있다. 제1 상부 도전 패턴(141)은 저농도 소스 영역(121ls)과 소스 영역(121s) 사이의 경계, 그리고 저농도 드레인 영역(121ld)과 드레인 영역(121d) 사이의 경계를 한정할 수 있다. 즉, 저농도 소스 영역(121ls), 채널 영역(121c) 및 저농도 드레인 영역(121ld)의 채널 길이 방향의 길이인 제2 길이(l2)는 제1 상부 도전 패턴(141)의 폭(l2)에 의해 결정될 수 있다.
제2 박막 트랜지스터(TFTb)는 채널이 형성되는 제2 액티브 패턴(123), 채널이 형성되도록 전계를 인가하는 제2 하부 도전 패턴(133), 및 제2 액티브 패턴(123)과 제2 하부 도전 패턴(133) 사이에 개재되는 하부 게이트 절연막(127)을 포함한다. 제2 액티브 패턴(123)은 제1 액티브 패턴(121)과 동일 평면 상에 배치되고, 동일한 물질로 이루어질 수 있다. 또한, 제2 하부 도전 패턴(133)은 제1 하부 도전 패턴(131)과 동일 평면 상에 배치되고, 동일한 물질로 이루어질 수 있다.
제2 액티브 패턴(123)은 채널이 형성되는 채널 영역(123c)과 채널 영역(123c)의 양 쪽에 배치되는 소스 영역(123s)과 드레인 영역(123d)을 포함한다. 채널 영역(123c) 상에는 제2 하부 도전 패턴(133)이 배치될 수 있다. 소스 영역(123s)과 드레인 영역(123d)에 의해 한정된 채널 영역(123c)의 채널 길이는 제2 하부 도전 패턴(133)의 폭에 의해 결정될 수 있다. 제2 하부 도전 패턴(133)은 제2 박막 트랜지스터(TFTb)의 게이트 전극으로 기능할 수 있다.
상부 게이트 절연막(137) 및 제1 상부 도전 패턴(141) 상에는 층간 절연막(147)이 배치될 수 있다. 도 1에 도시되지는 않았지만, 층간 절연막(147) 상에는 배선으로 기능하는 전극 패턴들이 배치될 수 있으며, 상기 전극 패턴들은 층간 절연막(147)을 관통하는 콘택 플러그들을 이용하여 제1 및 제2 박막 트랜지스터들(TFTa, TFTb) 및 커패시터(Cst)에 전기적으로 연결될 수 있다. 상기 전극 패턴들은 소스 영역(121s, 123s)에 연결되는 소스 전극, 드레인 영역(121d, 123d)에 연결되는 드레인 전극, 제1 및 제2 하부 도전 패턴들(131, 133)에 연결되는 게이트 배선, 제1 상부 도전 패턴(141)에 연결되는 배선일 수 있다.
도 1에 도시되지는 않았지만, 박막 반도체 장치(100)는 하부 게이트 절연막(127)과 상부 게이트 절연막(137)을 모두 게이트 절연막으로 이용하는 박막 트랜지스터를 더 포함할 수도 있다. 이 박막 트랜지스터는 제1 및 제2 액티브 패턴(121, 123)과 동일 평면 상에 배치되는 액티브 패턴과 제1 상부 도전 패턴(141)과 동일 평면 상에 배치되는 게이트 전극을 포함할 수 있다. 이 때, 상기 액티브 패턴과 상기 게이트 전극 사이에는 하부 게이트 절연막(127)과 상부 게이트 절연막(137)만이 배치될 수 있다. 이 박막 트랜지스터는 하부 게이트 절연막(127)만을 게이트 절연막으로 이용하는 제1 및 제2 박막 트랜지스터들(TFTa, TFTb)에 비해 게이트 전극에 더 높은 전압을 인가해야 채널을 형성할 수 있기 때문에, 동작 범위가 넓다는 장점을 갖는다.
도 2a 내지 도 2c는 도 1에 도시된 박막 반도체 장치를 제조하는 방법을 설명하기 위해 공정 순서에 따른 단면도들이다.
도 2a를 참조하면, 기판(110), 기판(110) 상의 버퍼층(115) 및 버퍼층(115) 상의 제1 및 제2 액티브 패턴들(121, 123)이 도시된다.
기판(110)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(110)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재질로 형성할 수도 있다. 이때, 기판(110)을 형성하는 플라스틱 재질은 다양한 유기물들 중 선택된 하나 이상일 수 있다.
기판(110) 상에 버퍼층(115)이 형성될 수 있다. 버퍼층(115)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등과 같은 무기 절연 물질을 포함할 수 있다. 버퍼층(115)은 폴리이미드, 폴리에스테르, 아크릴 등의 유기 절연 물질을 함유할 수도 있고, 예시한 물질들의 적층체 또는 유기 절연 물질과 무기 절연 물질의 적층체로 형성될 수 있다. 버퍼층(115)은 필수 구성 요소는 아니므로 공정 조건에 따라 생략될 수도 있다.
버퍼층(115) 상에 제1 및 제2 액티브 패턴들(121, 123)이 형성될 수 있다. 구체적으로, 버퍼층(115) 상부에 반도체 물질층(미 도시), 예컨대, 비정질 실리콘층을 먼저 증착한 후 이를 결정화함으로써 폴리 실리콘층(미 도시)이 형성될 수 있다. 상기 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 이와 같이 형성된 폴리 실리콘층은 제1 마스크(미 도시)를 이용한 포토리소그래피 공정에 의해, 제1 및 제2 액티브 패턴들(121, 123)로 패터닝될 수 있다.
도 2a에는 제1 및 제2 액티브 패턴들(121, 123)이 분리된 것으로 도시되어 있지만, 제1 및 제2 액티브 패턴들(121, 123)은 도시되지 않은 다른 부분에서 연결되어 있을 수 있다. 또한, 다른 예에 따르면, 비정질 실리콘층을 먼저 패터닝한 후, 결정화함으로써, 폴리 실리콘으로 이루어진 제1 및 제2 액티브 패턴들(121, 123)이 형성될 수도 있다.
제1 및 제2 액티브 패턴들(121, 123)은 실리콘 기반의 원소 반도체로 형성될 수도 있지만, 다른 예들에 따르면 제1 및 제2 액티브 패턴들(121, 123)은 화합물 반도체, 예컨대, 산화물 반도체나 유기물 반도체로 형성될 수도 있다.
도 2b를 참조하면, 제1 및 제2 액티브 패턴들(121, 123)을 덮는 하부 게이트 절연막(127) 및 제1 및 제2 하부 도전 패턴들(131, 133)이 도시된다. 제1 및 제2 액티브 패턴들(121, 123)은 각각 채널 영역들(121c, 123c)과 저농도 도핑 영역들(121l, 123l)으로 구분될 수 있다.
버퍼층(115) 상에 제1 및 제2 액티브 패턴들(121, 123)을 덮는 하부 게이트 절연막(127)이 형성될 수 있다. 하부 게이트 절연막(127)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
하부 게이트 절연막(127) 상에 제1 및 제2 액티브 패턴들(121, 123)의 채널 영역들(121c, 123c)과 각각 중첩하는 제1 및 제2 하부 도전 패턴들(131, 133)이 형성될 수 있다. 구체적으로, 하부 게이트 절연막(127) 상에 제1 도전층(미 도시)이 적층되고, 제1 도전층은 제2 마스크(미 도시)를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제1 및 제2 하부 도전 패턴들(131, 133)로 패터닝될 수 있다.
제1 및 제2 하부 도전 패턴들(131, 133)을 도핑 마스크로 이용한 이온 주입 공정이 수행될 수 있다. 불순물 이온은 제1 및 제2 액티브 패턴들(121, 123) 중에서 제1 및 제2 하부 도전 패턴들(131, 133)에 의해 덮이지 않은 부분에 저농도로 주입될 수 있다. 그 결과, 제1 및 제2 하부 도전 패턴들(131, 133)에 의해 덮이지 않은 제1 및 제2 액티브 패턴들(121, 123)의 일부분에는 저농도 도핑 영역들(121l, 123l)이 형성되고, 제1 및 제2 하부 도전 패턴들(131, 133)에 의해 덮인 제1 및 제2 액티브 패턴들(121, 123)의 일부분에는 불순물 이온이 주입되지 않은 채널 영역들(121c, 123c)이 형성된다.
도 2c를 참조하면, 제1 및 제2 하부 도전 패턴들(131, 133)을 덮는 상부 게이트 절연막(137) 및 제1 상부 도전 패턴(141)이 도시된다. 제1 액티브 패턴(121)은 채널 영역(121c), 저농도 도핑 영역(121l) 으로 구분될 수 있다.
하부 게이트 절연막(127) 상에 제1 및 제2 하부 도전 패턴들(131, 133)을 덮는 상부 게이트 절연막(137)이 형성될 수 있다. 상부 게이트 절연막(137)은 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 상부 게이트 절연막(137)은 하부 게이트 절연막(127)과 동일한 물질로 형성될 수 있으며, 다른 예에 따르면 상이한 물질로 형성될 수도 있다.
상부 게이트 절연막(137) 상에 제1 액티브 패턴(121)의 채널 영역(121c) 및 저농도 도핑 영역(121l)과 중첩하는 제1 상부 도전 패턴(141)이 형성될 수 있다. 구체적으로, 상부 게이트 절연막(137) 상에 제2 도전층(미 도시)이 적층되고, 제2 도전층은 제3 마스크(미 도시)를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제1 상부 도전 패턴(141)으로 패터닝될 수 있다.
제1 및 제2 하부 도전 패턴들(131, 133) 및 제1 상부 도전 패턴(141)을 도핑 마스크로 이용한 이온 주입 공정이 수행될 수 있다. 불순물 이온은 제1 및 제2 액티브 패턴들(121, 123) 중에서 제1 및 제2 하부 도전 패턴들(131, 133) 및 제1 상부 도전 패턴(141)에 의해 덮이지 않은 부분에 고농도로 주입될 수 있다. 그 결과, 제1 및 제2 액티브 패턴들(121, 123) 중에서, 제1 및 제2 하부 도전 패턴들(131, 133)에 의해 덮인 부분에는 채널 영역들(121c, 123c)이 형성되고, 제1 및 제2 하부 도전 패턴들(131, 133)에 의해 덮이지 않고 제1 상부 도전 패턴(141)에 의해 덮인 부분에는 저농도 도핑 영역들(123l)이 형성되고, 제1 및 제2 하부 도전 패턴들(131, 133) 및 제1 상부 도전 패턴(141)에 의해 덮이지 않은 부분에는 고농도 도핑 영역들(121h, 123h)이 형성된다.
도 1을 참조하면, 제1 액티브 패턴(121)의 고농도 도핑 영역(121h)은 소스 영역(121s)과 드레인 영역(121d)이 되고, 제1 액티브 패턴(121)의 저농도 도핑 영역(121l)은 저농도 소스 영역(121ls)과 저농도 드레인 영역(121ld)이 된다. 마찬가지로, 제2 액티브 패턴(123)의 고농도 도핑 영역(123h)은 소스 영역(123s)과 드레인 영역(123d)이 된다.
그 후, 상부 게이트 절연막(137) 상에 제1 상부 도전 패턴(141)을 덮는 층간 절연막(도 1의 147)이 형성될 수 있다.
도 3a은 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 3a를 참조하면, 박막 반도체 장치(100a)는 제1 박막 트랜지스터(TFTa)와 제1 박막 트랜지스터(TFTa) 상의 커패시터(Cst)뿐만 아니라, 제3 박막 트랜지스터(TFTc)를 포함할 수 있다. 박막 반도체 장치(100a)는 제3 박막 트랜지스터(TFTc)를 포함한다는 점을 제외하고는 도 1의 박막 반도체 장치(100)와 실질적으로 동일하다. 반복되는 부분에 대해서는 설명을 생략하고 차이가 나는 부분에 대해서만 설명한다. 도 3a에서는 제3 박막 트랜지스터(TFTc)가 도 1의 제2 박막 트랜지스터(TFTb)를 대신하는 것으로 도시되어 있지만, 이와 같이 한정되지 않고, 박막 반도체 장치(100a)는 제2 박막 트랜지스터(TFTb)와 제3 박막 트랜지스터(TFTc)를 함께 포함할 수도 있다.
제3 박막 트랜지스터(TFTc)는 채널이 형성되는 제3 액티브 패턴(125), 제3 박막 트랜지스터(TFTc)의 게이트 전극으로 기능하는 제3 하부 도전 패턴(135), 및 제3 액티브 패턴(125)과 제3 하부 도전 패턴(135) 사이에 개재되는 하부 게이트 절연막(127)을 포함한다.
제3 액티브 패턴(125)은 제1 액티브 패턴(121)과 마찬가지로, 순차적으로 배치되는 소스 영역(125s), 저농도 소스 영역(125ls), 채널 영역(125c), 저농도 드레인 영역(125ld), 및 드레인 영역(125d)을 포함할 수 있다. 채널 영역(125c)과 소스 영역(125s), 그리고 채널 영역(125c)과 드레인 영역(125d) 사이에 각각 저농도 소스 영역(125ls)와 저농도 드레인 영역(125ld)이 배치되는 것으로 도시되어 있지만, 저농도 소스 영역(125ls)와 저농도 드레인 영역(125ld) 중 하나만 배치될 수도 있다. 예컨대, 저농도 드레인 영역(125ld)만 배치되고, 소스 영역(125s)은 저농도 소스 영역(125ls)없이 채널 영역(125c)에 인접하여 배치될 수도 있다.
제3 액티브 패턴(125) 상에는 제3 하부 도전 패턴(135), 상부 게이트 절연막(137) 및 제2 상부 도전 패턴(145a)이 순차적으로 적층될 수 있다. 제3 하부 도전 패턴(135)의 적어도 일부분은 제3 액티브 패턴(125)의 채널 영역(125c)과 중첩할 수 있다. 제3 하부 도전 패턴(135)은 제3 액티브 패턴(125)의 소스 영역(125s), 저농도 소스 영역(125ls), 저농도 드레인 영역(125ld), 및 드레인 영역(125d)과는 중첩하지 않는다.
제2 상부 도전 패턴(145a)의 적어도 일부분은 제3 액티브 패턴(125)의 저농도 소스 영역(125ls), 채널 영역(125c), 및 저농도 드레인 영역(125ld)과 중첩할 수 있다. 제2 상부 도전 패턴(145a)은 제3 액티브 패턴(125)의 소스 영역(125s), 및 드레인 영역(125d)과는 중첩하지 않는다.
따라서, 저농도 소스 영역(125ls)과 채널 영역(125c)의 경계, 및 채널 영역(125c)과 저농도 드레인 영역(125ld)의 경계는 제3 하부 도전 패턴(135)의 에지에 대응하여 결정된다. 또한, 소스 영역(125s)과 저농도 소스 영역(125ls)의 경계, 및 저농도 드레인 영역(125ld)과 드레인 영역(125d)의 경계는 제2 상부 도전 패턴(145a)의 에지에 대응하여 결정된다.
제3 하부 도전 패턴(135)와 제2 상부 도전 패턴(145a)도 역시 커패시터를 구성할 수 있다. 그러나, 제3 박막 트랜지스터(TFTc)의 게이트 전극이 커패시터에 연결되는 회로 구성이 필요하지 않다면, 제3 하부 도전 패턴(135)와 제2 상부 도전 패턴(145a) 사이에 형성되는 커패시턴스는 기생 커패시턴스로 존재하여 지연을 유발할 수 있다. 이를 방지하기 위해, 제2 상부 도전 패턴(145a)는 제3 하부 도전 패턴(135)와 직접 전기적으로 연결되어, 제3 박막 트랜지스터(TFTc)의 공통 게이트 전극으로 동작할 수 있다. 다른 예에 따르면, 제3 하부 도전 패턴(135)와 제2 상부 도전 패턴(145a) 사이에 형성되는 기생 커패시턴스를 줄이기 위해, 제2 상부 도전 패턴(145a)은 플로팅될 수도 있다.
도 3b는 본 발명의 다양한 실시예들에 따른 박막 반도체 장치를 개략적으로 나타낸 단면도이다.
도 3b를 참조하면, 박막 반도체 장치(100b)는 제1 박막 트랜지스터(TFTa), 커패시터(Cst), 및 제3 박막 트랜지스터(TFTc)뿐만 아니라, 제3 박막 트랜지스터(TFTc) 상의 제3 상부 도전 패턴(145b)을 포함할 수 있다. 박막 반도체 장치(100b)는 제2 상부 도전 패턴(145a) 대신에 제3 상부 도전 패턴(145b)을 포함한다는 점을 제외하고는 도 3a의 박막 반도체 장치(100a)와 실질적으로 동일하다. 반복되는 부분에 대해서는 설명을 생략하고 차이가 나는 부분에 대해서만 설명한다.
제3 상부 도전 패턴(145b)은 제3 액티브 패턴(125)의 저농도 소스 영역(125ls), 및 저농도 드레인 영역(125ld)과 중첩한다. 제3 상부 도전 패턴(145b)은 제3 액티브 패턴(125)의 소스 영역(125s), 및 드레인 영역(125d)과는 중첩하지 않는다. 제3 상부 도전 패턴(145b)은 제3 액티브 패턴(125)의 채널 영역(125c)과 중첩하지 않을 수 있다. 다른 예에 따르면, 제3 상부 도전 패턴(145b)은 제3 액티브 패턴(125)의 채널 영역(125c)과 부분적으로 중첩할 수 있다.
제3 상부 도전 패턴(145b)은 제2 하부 도전 패턴(135)과 중첩하지 않음으로써, 제3 하부 도전 패턴(135)와 제2 상부 도전 패턴(145a) 사이에 기생 커패시턴스는 최소화될 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 하나의 화소는 복수의 신호선들(12, 14, 16, 32, 34, 42), 복수의 신호선들(12, 14, 16, 32, 34, 42)에 연결되고 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6), 및 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소 회로를 포함한다. 또한, 화소는 화소 회로를 통해 구동 전류를 공급받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.
복수의 박막 트랜지스터들에는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 포함될 수 있다.
복수의 신호선들에는 스캔 신호(Sn)를 전달하는 스캔선(14), 초기화 박막 트랜지스터(T4)에 이전 스캔 신호(Sn-1)를 전달하는 이전 스캔선(12), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(16), 스캔선(14)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(32), 구동 전압(ELVDD)을 전달하며 데이터선(32)과 평행하게 연장되는 구동 전압선(34), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(42)이 포함될 수 있다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일 전극(Cst1)에 연결된다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(34)에 연결된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)와 전기적으로 연결된다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 스캔선(14)에 연결된고, 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(32)과 연결된다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)에 연결되며, 동작 제어 박막 트랜지스터(T5)을 경유하여 구동 전압선(34)에 연결된다. 스위칭 박막 트랜지스터(T2)는 스캔선(14)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(32)으로 전달된 데이터 신호(Dm)을 구동 박막 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 스캔선(14)에 연결된다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)에 연결되며, 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)에 연결된다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 일 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 공통으로 연결된다. 보상 박막 트랜지스터(T3)는 스캔선(14)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 이전 스캔선(12)에 연결되고, 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(42)에 연결된다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 일 전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 공통으로 연결된다. 초기화 박막 트랜지스터(T4)는 이전 스캔선(12)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
동작 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(16)에 연결되고, 동작 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(34)에 연결되며, 동작 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)에 공통으로 연결된다.
발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(16)에 연결되고, 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)에 공통으로 연결된다. 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode)에 연결된다. 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어선(16)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어, 구동 전류(Id)가 유기 발광 소자(OLED)에 흐르게 한다.
스토리지 커패시터(Cst)의 타 전극(Cst2)은 구동 전압선(34)에 연결된다. 스토리지 커패시터(Cst)의 일 전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 공통으로 연결된다.
유기 발광 소자(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)에 연결된다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)가 공급하는 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
이하에서, 본 발명의 도 4에 도시된 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 초기화 기간 동안 이전 스캔선(12)을 통해 로우 레벨(low level)의 이전 스캔 신호(Sn-1)가 공급된다. 그러면, 로우 레벨의 이전 스캔 신호(Sn-1)에 대응하여 초기화 박막 트랜지스터(T4)가 턴 온(Turn on)되며, 초기화 전압선(42)으로부터 초기화 박막 트랜지스터(T4)를 통해 초기화 전압(Vint)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결되고, 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 초기화된다.
이후, 데이터 프로그래밍 기간 중 스캔선(14)을 통해 로우 레벨의 스캔 신호(Sn)가 공급된다. 그러면, 로우 레벨의 스캔 신호(Sn)에 대응하여 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴 온된다. 이때, 구동 박막 트랜지스터(T1)는 턴 온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(32)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압(Dm-Vth)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 각각 구동 전압(ELVDD)과 보상 전압(Dm-Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차(ELVDD-Dm+Vth)에 대응하는 전하가 저장된다. 이후, 발광 기간 동안 발광 제어선(16)으로부터 공급되는 발광 제어 신호(En)가 하이 레벨에서 로우 레벨로 변경된다. 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(En)에 의해 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 턴 온된다.
그러면, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 소자(OLED)에 공급된다. 발광 기간 동안 스토리지 커패시터(Cst)에 의해 구동 박막 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 ‘ELVDD-Dm+Vth’으로 유지되고, 구동 박막 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 소스-게이트 전압에서 문턱 전압(Vth)을 차감한 값의 제곱 ‘(ELVDD-Dm)2’에 비례한다. 따라서, 구동 전류(Id)는 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정된다.
도 1에 도시된 제1 박막 트랜지스터(TFTa)는 도 4의 구동 박막 트랜지스터(T1)일 수 있고, 제2 박막 트랜지스터(TFTb)는 다른 박막 트랜지스터들(T2-T6) 중 하나일 수 있다. 예컨대, 제2 박막 트랜지스터(TFTb)는 스위칭 박막 트랜지스터(T2)일 수 있다.
이하에서, 도 4에 도시한 유기 발광 표시 장치의 화소의 상세 구조에 대하여 도 5 및 도 6을 참고하여 상세하게 설명한다. 구동 박막 트랜지스터(T1)는 도 1에 도시된 제1 박막 트랜지스터의 구조를 갖는 것으로 예시한다.
도 5는 도 4에 도시된 유기 발광 표시 장치의 하나의 화소를 예시적으로 나타낸 평면도이다.
도 5를 참조하면, 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치의 화소(P)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 스토리지 커패시터(Cst), 그리고 유기 발광 소자(OLED)를 포함한다.
화소(P)는 스캔 신호(Sn), 이전 스캔 신호(Sn-1), 발광 제어 신호(En), 초기화 전압(Vint), 데이터 신호(Dm), 및 구동 전압(ELVDD)이 각각 인가되는 스캔선(14), 이전 스캔선(12), 발광 제어선(16), 초기화 전압선(42), 데이터선(32), 및 구동 전압선(34)을 포함한다. 스캔선(14), 이전 스캔선(12), 발광 제어선(16), 및 초기화 전압선(42)은 행 방향을 따라 연장되고, 데이터선(32), 및 구동 전압선(34)은 열 방향을 따라 연장된다.
화소(P)는 반도체 층(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3), 및 제4 도전층(M4)을 포함할 수 있다. 도 5에 도시되지는 않지만, 반도체 층(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3), 및 제4 도전층(M4)의 사이에는 절연층들이 개재될 수 있다. 또한, 화소(P)는 유기 발광층을 포함하는 중간층(미 도시)과 공통 전극층(미 도시)을 더 포함할 수 있다.
반도체 층(Act)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 액티브 패턴들(Act1-Act6)을 포함한다. 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 반도체 층(Act)을 따라 배치될 수 있다.
도 5에서 반도체 층(Act)은 하나의 화소(P) 내에서 하나의 패턴으로 형성되어 있지만, 설계에 따라 반도체 층(Act)은 둘 이상의 분리된 패턴들로 형성될 수도 있다. 반도체 층(Act)은 설계에 따라 다양한 형상을 가질 수 있으며, 도 5에 도시된 바와 같이 굴곡된 부분을 포함할 수 있다.
제1 도전층(M1)은 이전 스캔선(12), 스캔선(14), 및 발광 제어선(16)을 포함할 수 있다. 또한, 제1 도전층(M1)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 게이트 전극들(g1-g6)을 포함할 수 있다.
제2 도전층(M2)은 커패시터(Cst)의 상부 전극(Cst2)을 포함할 수 있다. 제3 도전층(M3)은 데이터선(32), 구동 전압선(34) 및 연결선(36)을 포함할 수 있다. 제4 도전층(M4)은 초기화 전압선(42) 및 픽셀 전극(44)을 포함할 수 있다.
반도체 층(Act)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 또한, 구동 박막 트랜지스터(T1)의 구동 액티브 패턴(Act1)은 채널 영역, 소스 영역(s1) 및 드레인 영역(d1)뿐만 아니라, 채널 영역과 소스 영역(s1) 사이의 저농도 소스 영역(ls1) 및 채널 영역과 드레인 영역(d1) 사이의 저농도 드레인 영역(ld1)을 포함할 수 있다.
여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라질 수 있으며, n형 불순물 또는 p형 불순물일 수 있다. 반도체 층(Act)은 구동 박막 트랜지스터(T1)의 구동 액티브 패턴(Act1), 스위칭 박막 트랜지스터(T2)의 스위칭 액티브 패턴(Act2), 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3), 초기화 박막 트랜지스터(T4)의 초기화 액티브 패턴(Act4), 동작 제어 박막 트랜지스터(T5)의 동작 제어 액티브 패턴(Act5), 및 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴(Act6)을 포함할 수 있다.
구동 박막 트랜지스터(T1)는 구동 액티브 패턴(Act1), 및 구동 게이트 전극(g1)을 포함한다. 구동 액티브 패턴(Act1)은 구동 게이트 전극(g1)과 중첩하는 채널 영역, 및 소스 영역(s1)과 드레인 영역(d1), 채널 영역과 소스 영역(s1) 사이의 저농도 소스 영역(ls1), 및 채널 영역과 드레인 영역(d1) 사이의 저농도 드레인 영역(ld1)을 포함할 수 있다. 구동 게이트 전극(g1)은 저농도 소스 영역(ls1) 및 저농도 드레인 영역(ld1)과 중첩하지 않는다. 저농도 소스 영역(ls1) 및 저농도 드레인 영역(ld1)은 커패티서(Cst)의 상부 전극(Cst2)와 중첩한다. 소스 영역(s1)과 드레인 영역(d1)은 구동 게이트 전극(g1)과 상부 전극(Cst2) 모두와 중첩하지 않는다. 구동 액티브 패턴(Act1)은 굴곡되어 있다.
상부 전극(Cst2)은 구동 게이트 전극(g1) 상에 배치된다. 상부 전극(Cst2)은 구동 게이트 전극(g1)과 연결선(36) 사이에 연결되는 콘택 플러그(36p1)가 관통할 수 있는 개구부(Cst2op)를 포함한다. 개구부(Cst2op)의 형상이 도 5에서는 사각형인 것으로 도시되어 있지만, 개구부(Cst2op)의 형상은 본 발명을 한정하지 않는다. 상부 전극(Cst2)은 개구부(Cst2op)를 제외하고는 구동 게이트 전극(g1)과 최대로 중첩할 수 있으며, 이 경우 최대의 커패시턴스를 얻을 수 있다. 전술한 바와 같이, 상부 전극(Cst2)은 저농도 소스 영역(ls1)과 저농도 드레인 영역(ld1)을 덮는다.
상부 전극(Cst2)는 구동 게이트 전극(g1)과 함께 커패시터(Cst)를 구성할 수 있다. 구동 게이트 전극(g1)은 커패시터(Cst)의 하부 전극의 기능도 수행한다.
상부 전극(Cst2)은 콘택 플러그들(34p1)를 통해 구동 전압선(34)에 연결될 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 액티브 패턴(Act2), 및 스캔선(14)의 일부인 스위칭 게이트 전극(g2)을 포함한다. 스위칭 액티브 패턴(Act2)은 스위칭 게이트 전극(g2)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s2)과 드레인 영역(d2)을 포함한다. 소스 영역(s2)은 콘택 플러그(32p1)을 통해 데이터선(32)에 연결될 수 있다. 드레인 영역(d2)은 반도체 층(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(s1)에 연결된다.
보상 박막 트랜지스터(T3)는 보상 액티브 패턴(Act3), 및 스캔선(14)의 일부인 보상 게이트 전극(g3)을 포함한다. 보상 액티브 패턴(Act3)은 보상 게이트 전극(g3)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s3)과 드레인 영역(d3)을 포함한다. 소스 영역(s3)은 반도체 층(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(d1)에 연결된다. 드레인 영역(d3)은 콘택 플러그(36p2)를 통해 연결선(36)에 연결될 수 있다. 즉, 보상 박막 트랜지스터(T3)의 드레인 영역(d3)은 연결선(36)을 통해 구동 게이트 전극(g1)에 전기적으로 연결된다. 도 5에 도시된 바와 같이, 보상 게이트 전극(g3)은 별도의 듀얼 게이트 전극으로 형성되어 누설 전류가 방지될 수 있다.
초기화 박막 트랜지스터(T4)는 초기화 액티브 패턴(Act4), 및 이전 스캔선(12)의 일부인 초기화 게이트 전극(g4)을 포함할 수 있다. 초기화 액티브 패턴(Act4)은 초기화 게이트 전극(g4)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s4)과 드레인 영역(d4)을 포함한다. 소스 영역(s4)은 콘택 플러그(42p)를 통해 초기화 전압선(42)에 연결된다. 콘택 플러그(42p)는 도시되지 않았지만, 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 소스 영역(s4)을 연결하는 콘택 플러그, 및 상기 연결 부재와 초기화 전압선(42)을 연결하는 콘택 플러그를 포함할 수 있다. 드레인 영역(d4)은 콘택 플러그(36p2)를 통해 연결선(36)에 연결된다. 도 5에 도시된 바와 같이, 초기화 게이트 전극(g4)은 별도의 듀얼 게이트 전극으로 형성될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 액티브 패턴(Act5), 및 발광 제어선(16)의 일부인 동작 제어 게이트 전극(g5)을 포함한다. 동작 제어 액티브 패턴(Act5)은 동작 제어 게이트 전극(g5)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s5)과 드레인 영역(d5)을 포함한다. 드레인 영역(d5)은 반도체 층(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(s1)에 연결된다. 소스 영역(s5)은 콘택 플러그(34p2)를 통해 구동 전압선(34)에 연결된다.
발광 제어 박막 트랜지스터(T6)는 발광 제어 액티브 패턴(Act6), 및 발광 제어선(16)의 일부인 발광 제어 게이트 전극(g6)을 포함한다. 발광 제어 액티브 패턴(Act6)은 발광 제어 게이트 전극(g6)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(s6)과 드레인 영역(d6)을 포함한다. 소스 영역(s6)은 반도체 층(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(d1)에 연결된다. 드레인 영역(d6)은 콘택 플러그(44p)를 통해 픽셀 전극(44)에 연결된다. 콘택 플러그(44p)는 도시되지 않았지만, 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 드레인 영역(d6)을 연결하는 콘택 플러그, 및 상기 연결 부재와 픽셀 전극(44)을 연결하는 콘택 플러그를 포함할 수 있다.
픽셀 전극(44)은 상부 전극(Cst2) 상에 배치될 수 있으며, 상부에 배치되는 유기 발광층을 포함하는 중간층에 전류를 제공할 수 있다. 상기 중간층에 인가된 전류는 상기 중간층 상의 공통 전극(미 도시)으로 전달된다.
도 4에 도시된 회로도와 도 5에 도시된 평면도는 예시적이며, 설계에 따라 다양하게 변형될 수 있다.
도 6은 도 5의 유기 발광 표시 장치를 Ⅵ-Ⅵ을 따라 자른 단면도이다.
도 6을 참조하면, 유기 발광 표시 장치(200)는 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 발광 제어 박막 트랜지스터(T6), 픽셀 전극(44), 중간층(51), 공통 전극(61)을 포함한다.
구동 박막 트랜지스터(T1)와 발광 제어 박막 트랜지스터(T6)는 기판(210) 상에 배치된다. 기판(210) 상에 버퍼층(215)이 배치될 수 있다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(Cst2)이 배치되며, 구동 게이트 전극(g1)과 상부 전극(Cst2)는 스토리지 커패시터(Cst)를 구성한다. 액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6) 사이에는 하부 게이트 절연막(227)이 개재되고, 구동 게이트 전극(g1)과 상부 전극(Cst2) 사이에는 상부 게이트 절연막(237)이 개재된다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 및 발광 제어 박막 트랜지스터(T6)는 층간 절연막(247)에 의해 덮인다.
구동 박막 트랜지스터(T1)는 도 1의 제1 박막 트랜지스터(TFTa)에 대응하고, 발광 제어 박막 트랜지스터(T6)는 도 1의 제2 박막 트랜지스터(TFTb)에 대응할 수 있다. 스토리지 커패시터(Cst)는 도 1의 커패시터(Cst)에 대응한다. 하부 게이트 절연막(227), 상부 게이트 절연막(237), 및 층간 절연막(247)은 도 1의 하부 게이트 절연막(127), 상부 게이트 절연막(137), 및 층간 절연막(147)에 대응한다. 구동 박막 트랜지스터(T1), 스토리지 커패시터(Cst), 발광 제어 박막 트랜지스터(T6), 하부 게이트 절연막(227), 상부 게이트 절연막(237), 및 층간 절연막(247)에 대해서는 도 1을 참조로 앞에서 설명되어 있으므로, 여기서는 반복하여 설명하지 않는다.
층간 절연막(237) 상에는 구동 전압선(34), 연결선(36) 및 연결 부재(38)이 배치된다. 상부 전극(Cst2)은 콘택 플러그들(34p1)을 통해 구동 전압선(34)에 연결된다. 콘택 플러그들(34p1)의 개수는 본 발명을 한정하지 않는다.
구동 게이트 전극(g1)은 콘택 플러그(36p1)를 통해 연결선(36)에 연결된다. 또한, 발광 제어 박막 트랜지스터(T6)의 드레인 영역(d6)은 하부 게이트 절연막(227), 상부 게이트 절연막(237), 및 층간 절연막(247)을 모두 관통하는 콘택 플러그(38p1)를 통해 연결 부재(38)에 연결된다.
층간 절연막(237) 상의 구동 전압선(34), 연결선(36) 및 연결 부재(38)를 덮는 평탄화막(257)이 배치된다. 평탄화막(257)은 산화물, 질화물, 및/또는 산질화물을 포함하는 무기 절연 물질로 이루어지거나, 유기 절연 물질로 이루어질 수 있다.
평탄화막(257) 상에 픽셀 전극(44)이 배치된다. 픽셀 전극(44)은 평탄화막(257)을 관통하는 콘택 플러그(38p2)를 통해 연결 부재(38)에 연결된다. 도 5의 콘택 플러그(44p)는 드레인 영역(d6)과 픽셀 전극(44) 사이에 연결되는 콘택 플러그(38p1), 연결 부재(38), 및 콘택 플러그(38p2)를 모두 포함하는 개념이다.
픽셀 전극(44)은 투명 전극 또는 반사형 전극일 수 있다. 픽셀 전극(44)이 투명 전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3을 포함할 수 있다. 또한, 픽셀 전극(44)이 반사형 전극으로 사용될 때에는Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 이루어진 제1 층, 및 이러한 제1 층 위에 형성되며 ITO, IZO, ZnO 또는 In2O3등을 포함하는 제2 층을 포함하는 다층 구조로 형성될 수 있다.
픽셀 전극(44)의 일부를 노출하여 화소를 정의하는 화소 정의막(267)이 평탄화막(257) 상에 배치될 수 있다. 화소 정의막(267)에 의해 노출되는 픽셀 전극(44) 상에 유기 발광층을 포함하는 중간층(51)이 형성될 수 있다.
기판(210) 전면에 걸쳐 공통 전극(61)이 적층될 수 있다. 이때, 공통 전극(61)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 공통 전극(61)이 투명 전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물로 이루어진 제 1 층, 및 이러한 제 1 층 위에 형성되며 ITO, IZO, ZnO 또는 In2O3 등을 포함하는 제 2 층을 포함할 수 있다. 이 때, 제 2 층은 보조 전극으로 형성되거나 버스 전극 라인으로 형성될 수 있다. 공통 전극(61)이 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물이 전면(全面) 증착되어 형성된다.
픽셀 전극(44)과 공통 전극(61) 사이에 개재되는 중간층(51)은 저분자 유기물 또는 고분자 유기물을 포함할 수 있다.
중간층(51)이 저분자 유기물을 포함하는 경우, 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 유기 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electroninjection layer)이 단독으로 또는 복합 구조로 적층되어 형성될 수 있다.
이때, 사용 가능한 유기물로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등이 있으며, 이들 저분자 유기물은 마스크들을 이용한 진공 증착의 방법으로 형성될 수 있다.
중간층(51)이 고분자 유기물을 포함하는 경우, 홀 수송층(HTL) 및 발광층(EML)으로 구성되는 구조를 가질 수 있으며, 이때, 홀 수송층이 폴리에틸렌디옥시티오펜을 포함하고, 발광층이 폴리-페닐렌비닐렌(Poly-Phenylenevinylene; PPV)계 또는 폴리플루오렌(Polyfluorene)계 물질을 포함할 수 있다.
유기 발광층은 적색, 녹색, 및 청색 중에서 선택된 색상의 광을 방출할 수 있다. 다른 예에 따르면, 유기 발광층은 백색광을 방출할 수 있으며, 유기 발광 표시 장치는 다양한 컬러의 이미지를 출력하기 위해, 적색, 녹색 및 청색의 컬러 필터층을 더 포함할 수 있다.
도시되지는 않았지만, 공통 전극(61) 상에는 봉지층(미 도시)이 형성될 수 있다. 상기 봉지층은 복수의 무기막들이 적층된 구조이거나, 유기막과 무기막이 교대로 적층된 구조일 수 있다.
다른 예에 따르면, 공통 전극(61) 상에는 봉지 기판(미 도시)이 배치될 수 있다. 기판(210)은 상기 봉지 기판에 의해 밀봉될 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
100: 박막 반도체 장치 110: 기판
TFTa: 제1 박막 트랜지스터 Cst: 커패시터
121: 제1 반도체 패턴 121s: 소스 영역
121ls: 저농도 소스 영역 121c: 채널 영역
121ld: 저농도 드레인 영역 121d: 드레인 영역
131: 제1 하부 도전 패턴 141: 제1 상부 도전 패턴
123: 제2 반도체 패턴 200: 유기 발광 표시 장치

Claims (21)

  1. 기판; 및
    상기 기판 상에 배치되고, 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함하는 제1 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되고, 상기 채널 영역을 덮는 제1 하부 도전 패턴;
    상기 제1 하부 도전 패턴 상에 배치되고, 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제1 상부 도전 패턴을 포함하고,
    상기 제1 상부 도전 패턴은 상기 고농도 도핑 영역과 중첩하지 않는 것을 특징으로 하는 박막 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 하부 도전 패턴을 도핑 마스크로 이용하여 상기 제1 액티브 패턴에 불순물을 저농도로 주입함으로써, 상기 채널 영역과 상기 저농도 도핑 영역의 경계는 상기 제1 하부 도전 패턴의 에지에 대응하여 결정되고,
    상기 제1 상부 도전 패턴을 도핑 마스크로 이용하여 상기 제1 액티브 패턴에 불순물을 고농도로 주입함으로써, 상기 저농도 도핑 영역과 상기 고농도 도핑 영역의 경계는 상기 제1 상부 도전 패턴의 에지에 대응하여 결정되는 것을 특징으로 하는 박막 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 액티브 패턴과 상기 제1 하부 도전 패턴은 제1 박막 트랜지스터를 구성하고, 상기 제1 하부 도전 패턴은 상기 제1 박막 트랜지스터의 게이트 전극으로 기능하는 것을 특징으로 하는 박막 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 하부 도전 패턴과 상기 제1 상부 도전 패턴은 커패시터를 구성하는 것을 특징으로 하는 박막 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 액티브 패턴과 상기 제1 하부 도전 패턴 사이의 하부 게이트 절연막; 및
    상기 제1 하부 도전 패턴과 상기 제1 상부 도전 패턴 사이의 상부 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 반도체 장치.
  6. 제1 항에 있어서,
    상기 고농도 도핑 영역은 상기 채널 영역의 양 쪽에 배치되는 제1 고농도 도핑 영역 및 제2 고농도 도핑 영역을 포함하고,
    상기 저농도 도핑 영역은 상기 채널 영역과 상기 제1 고농도 도핑 영역 사이의 제1 저농도 도핑 영역, 및 상기 채널 영역과 상기 제2 고농도 도핑 영역 사이의 제2 저농도 도핑 영역을 포함하는 것을 특징으로 하는 박막 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 액티브 패턴과 동일 평면 상에 배치되고, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 제2 액티브 패턴; 및
    상기 제1 하부 도전 패턴과 동일 평면 상에 배치되고, 상기 제2 액티브 패턴의 상기 채널 영역을 덮는 제2 하부 도전 패턴을 더 포함하며,
    상기 제2 액티브 패턴과 상기 제2 하부 도전 패턴은 제2 박막 트랜지스터를 구성하고, 상기 제2 하부 도전 패턴은 상기 제2 박막 트랜지스터의 게이트 전극으로 기능하는 것을 특징으로 하는 박막 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 액티브 패턴은 상기 소스 영역과 상기 드레인 영역 중 적어도 한 영역과 상기 채널 영역 사이의 저농도 도핑 영역을 더 포함하고,
    상기 제1 상부 도전 패턴과 동일 평면 상에 배치되고, 상기 제2 액티브 패턴의 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제2 상부 도전 패턴을 더 포함하는 것을 특징으로 하는 박막 반도체 장치.
  9. 제8 항에 있어서,
    상기 제2 상부 도전 패턴은 상기 제1 상부 도전 패턴과 전기적으로 연결되어, 상기 제2 박막 트랜지스터의 공통 게이트 전극으로 기능하는 것을 특징으로 하는 박막 반도체 장치.
  10. 제8 항에 있어서,
    상기 제2 상부 도전 패턴은 플로팅되는 것을 특징으로 하는 박막 반도체 장치.
  11. 기판;
    상기 기판 상의 복수의 박막 트랜지스터들 및 커패시터;
    상기 복수의 박막 트랜지스터들 중 하나에 전기적으로 연결된 픽셀 전극;
    상기 픽셀 전극 상의 공통 전극; 및
    상기 픽셀 전극과 상기 공통 전극 사이에 배치되고 유기 발광층을 포함하는 중간층을 포함하며,
    상기 복수의 박막 트랜지스터들 중 하나인 제1 박막 트랜지스터는 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함하는 제1 액티브 패턴, 및 상기 제1 액티브 패턴 상에 배치되고, 상기 채널 영역을 덮는 제1 하부 도전 패턴을 포함하고,
    상기 커패시터는 상기 제1 하부 도전 패턴, 및 상기 제1 하부 도전 패턴 상에 배치되고, 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제1 상부 도전 패턴을 포함하고,
    상기 제1 상부 도전 패턴은 상기 고농도 도핑 영역과 중첩하지 않는 것을 특징으로 하는 유기 발광 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 하부 도전 패턴을 도핑 마스크로 이용하여 상기 제1 액티브 패턴에 불순물을 저농도로 주입함으로써, 상기 채널 영역과 상기 저농도 도핑 영역의 경계는 상기 제1 하부 도전 패턴의 에지에 대응하여 위치하고,
    상기 제1 상부 도전 패턴을 도핑 마스크로 이용하여 상기 제1 액티브 패턴에 불순물을 고농도로 주입함으로써, 상기 저농도 도핑 영역과 상기 고농도 도핑 영역의 경계는 상기 제1 상부 도전 패턴의 에지에 대응하여 위치하는 것을 특징으로 하는 유기 발광 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 하부 도전 패턴은 상기 제1 박막 트랜지스터의 게이트 전극과 상기 커패시터의 하부 전극으로 기능하는 것을 특징으로 하는 유기 발광 표시 장치.
  14. 제11 항에 있어서,
    상기 고농도 도핑 영역은 상기 채널 영역의 양 쪽에 배치되는 소스 영역 및 드레인 영역을 포함하고,
    상기 저농도 도핑 영역은 상기 채널 영역과 상기 소스 영역 사이의 저농도 소스 영역, 및 상기 채널 영역과 상기 드레인 영역 사이의 저농도 드레인 영역을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 박막 트랜지스터는 상기 유기 발광층에 구동 전류를 공급하는 구동 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  16. 제11 항에 있어서,
    상기 복수의 박막 트랜지스터들 중 하나인 제2 박막 트랜지스터는 상기 제1 액티브 패턴과 동일 평면 상에 배치되고 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 제2 액티브 패턴, 및 상기 제1 하부 도전 패턴과 동일 평면 상에 배치되고 상기 제2 액티브 패턴의 상기 채널 영역을 덮고 상기 제2 박막 트랜지스터의 게이트 전극으로 기능하는 제2 하부 도전 패턴을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 액티브 패턴은 상기 소스 영역과 상기 드레인 영역 중 적어도 한 영역과 상기 채널 영역 사이의 저농도 도핑 영역을 더 포함하고,
    상기 제1 상부 도전 패턴과 동일 평면 상에 배치되고, 상기 제2 액티브 패턴의 상기 채널 영역과 상기 저농도 도핑 영역을 덮는 제2 상부 도전 패턴을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  18. 기판 상에 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 하부 도전 패턴을 형성하는 단계;
    상기 하부 도전 패턴을 도핑 마스크로 이용하여 상기 액티브 패턴에 불순물을 저농도로 주입하는 단계;
    상기 하부 도전 패턴 상에 상부 도전 패턴을 형성하는 단계; 및
    상기 하부 도전 패턴과 상기 상부 도전 패턴을 도핑 마스크로 이용하여 상기 액티브 패턴에 불순물을 고농도로 주입하여, 채널 영역, 저농도 도핑 영역, 및 고농도 도핑 영역을 포함하는 상기 액티브 패턴을 형성하는 단계를 포함하는 박막 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 하부 도전 패턴은 상기 채널 영역을 덮고 상기 저농도 도핑 영역과 상기 고농도 도핑 영역을 덮지 않도록 형성되고,
    상기 상부 도전 패턴은 상기 채널 영역과 상기 저농도 도핑 영역을 덮고 상기 고농도 도핑 영역을 덮지 않도록 형성되는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 액티브 패턴 상에 하부 도전 패턴을 형성하는 단계는 상기 액티브 패턴 상에 하부 게이트 절연막을 형성하는 단계, 및 상기 하부 게이트 절연막 상에 상기 하부 도전 패턴을 형성하는 단계를 포함하고,
    상기 하부 도전 패턴 상에 상부 도전 패턴을 형성하는 단계는 상기 하부 도전 패턴 상에 상부 게이트 절연막을 형성하는 단계, 및 상기 상부 게이트 절연막 상에 상기 상부 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  21. 제18 항에 있어서,
    상기 액티브 패턴과 상기 하부 도전 패턴은 박막 트랜지스터를 구성하고,
    상기 하부 도전 패턴과 상기 상부 도전 패턴은 커패시터를 구성하며,
    상기 하부 도전 패턴은 상기 박막 트랜지스터의 게이트 전극 및 상기 커패시터의 하부 전극으로 기능하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
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