KR20170080996A - 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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KR20170080996A
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Abstract

본 발명은 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것으로, 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 기판, 상기 기판 위에 위치하고, 채널 및 상기 채널의 양측에 위치하는 소스 영역 및 드레인 영역을 포함하는 반도체, 상기 기판 및 상기 반도체 위에 위치하는 제1 게이트 절연막 및 상기 제1 게이트 절연막 위에 위치하고 상기 채널과 중첩하는 제2 게이트 절연막을 포함하는 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 게이트 전극, 상기 제1 게이트 절연막 및 상기 게이트 전극 바로 위에 위치하는 층간 절연막, 및 상기 층간 절연막 위에 위치하고, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 전극과 중첩하는 부분의 게이트 절연막의 두께는 상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 게이트 절연막의 두께보다 두꺼운 것을 특징으로 한다.

Description

표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치{THIN FILM TRANSISTOR FOR DISPLAY DEVICE AND ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 박막 트랜지스터 및 하나 이상의 커패시터(capacitor)가 형성되어 있다. 복수의 박막 트랜지스터는 기본적으로 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함한다.
이러한 박막 트랜지스터는 게이트 전극, 반도체, 소스 전극 및 드레인 전극을 포함하며, 게이트 전극의 위치에 따라 탑 게이트형(top-gate type) 박막 트랜지스터와 바텀 게이트형(bottom-gate type) 박막 트랜지스터로 분류될 수 있다. 바텀 게이트형 박막 트랜지스터의 경우 반도체 위에 게이트 절연막이 위치하고, 게이트 절연막 위에 게이트 전극이 위치하며, 게이트 전극 위에 소스 전극 및 드레인 전극이 위치한다.
이때 게이트 절연막의 두께가 얇으면 게이트 전극과 반도체 사이의 거리가 줄어들고, 이에 따라 고온 및 고전압에 의해 반도체의 특성이 저하되는 문제점이 있다. 또한, 게이트 절연막의 두께가 두꺼우면 반도체에 불순물을 주입하는 공정에 용이하지 않다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는데 그 목적이 있다.
또한, 반도체에 불순물을 용이하게 주입할 수 있는 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 기판, 상기 기판 위에 위치하고, 채널 및 상기 채널의 양측에 위치하는 소스 영역 및 드레인 영역을 포함하는 반도체, 상기 기판 및 상기 반도체 위에 위치하는 제1 게이트 절연막 및 상기 제1 게이트 절연막 위에 위치하고 상기 채널과 중첩하는 제2 게이트 절연막을 포함하는 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 게이트 전극, 상기 제1 게이트 절연막 및 상기 게이트 전극 바로 위에 위치하는 층간 절연막, 및 상기 층간 절연막 위에 위치하고, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 전극과 중첩하는 부분의 게이트 절연막의 두께는 상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 게이트 절연막의 두께보다 두꺼운 것을 특징으로 한다.
상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 두꺼울 수 있다.
상기 게이트 전극과 중첩하는 부분의 상기 게이트 절연막은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 포함하고, 상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 상기 게이트 절연막은 상기 제1 게이트 절연막을 포함하고, 상기 제2 게이트 절연막을 포함하지 않을 수 있다.
상기 제2 게이트 절연막과 상기 게이트 전극은 동일한 평면 형상을 가질 수 있다.
상기 제2 게이트 절연막의 가장자리는 상기 채널과 상기 소스 영역 사이의 경계 및 상기 채널과 상기 드레인 영역 사이의 경계와 중첩할 수 있다.
본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 상기 소스 영역 및 상기 드레인 영역의 적어도 일부를 드러내도록 상기 제1 게이트 절연막 및 상기 층간 절연막에 형성되어 있는 접촉 구멍을 더 포함하고, 상기 접촉 구멍을 통해 상기 소스 전극이 상기 소스 영역과 연결되고, 상기 드레인 전극이 상기 드레인 영역과 연결될 수 있다.
상기 반도체는 상기 채널과 상기 소스 영역 사이에 위치하는 제1 도핑 영역, 및 상기 채널과 상기 드레인 영역 사이에 위치하는 제2 도핑 영역을 더 포함할 수 있다.
상기 소스 영역 및 상기 드레인 영역이 포함하는 불순물은 상기 제1 도핑 영역 및 상기 제2 도핑 영역이 포함하는 불순물과 상이할 수 있다.
상기 소스 영역 및 상기 드레인 영역은 P형 불순물을 포함하고, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 N형 불순물을 포함할 수 있다.
상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 게이트 전극 및 상기 상기 제2 게이트 절연막과 중첩할 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 식각비가 상이한 물질로 이루어질 수 있다.
상기 제1 게이트 절연막은 하프늄 산화물(HfO2)로 이루어지고, 상기 제2 게이트 절연막은 실리콘 산화물(SiO2)으로 이루어질 수 있다.
상기 제1 게이트 절연막은 실리콘 산화물(SiO2)로 이루어지고, 상기 제2 게이트 절연막은 하프늄 산화물(HfO2)로 이루어질 수 있다.
상기 제1 게이트 절연막은 실리콘 산화물(SiO2)로 이루어지고, 상기 제2 게이트 절연막은 실리콘 질화물(SiNx)로 이루어질 수 있다.
상기 반도체는 다결정 실리콘 물질로 이루어질 수 있다.
본 발명의 일 실시예에 의한 유기 발광 표시 장치는 기판, 상기 기판 위에 위치하고, 채널 및 상기 채널의 양측에 위치하는 소스 영역 및 드레인 영역을 포함하는 구동 반도체, 상기 기판 및 상기 구동 반도체 위에 위치하는 제1 게이트 절연막 및 상기 제1 게이트 절연막 위에 위치하고 상기 채널과 중첩하는 제2 게이트 절연막을 포함하는 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 구동 게이트 전극, 상기 제1 게이트 절연막 및 상기 구동 게이트 전극 바로 위에 위치하는 층간 절연막, 상기 층간 절연막 위에 위치하고, 상기 구동 반도체와 연결되어 있는 구동 소스 전극 및 구동 드레인 전극, 상기 구동 드레인 전극에 연결되어 있는 화소 전극, 상기 화소 전극 위에 위치하는 유기 발광층, 및 상기 유기 발광층 위에 위치하는 공통 전극을 포함하고, 상기 구동 게이트 전극과 중첩하는 부분의 게이트 절연막의 두께는 상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 게이트 절연막의 두께보다 두꺼운 것을 특징으로 한다.
상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 두꺼울 수 있다.
상기 제2 게이트 절연막과 상기 게이트 전극은 동일한 평면 형상을 가질 수 있다.
상기 반도체는 상기 채널과 상기 소스 영역 사이에 위치하는 제1 도핑 영역, 및 상기 채널과 상기 드레인 영역 사이에 위치하는 제2 도핑 영역을 더 포함할 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 식각비가 상이한 물질로 이루어질 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치는 다음과 같은 효과가 있다.
본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치는 게이트 전극과 중첩하는 부분의 게이트 절연막의 두께를 상대적으로 두껍게 형성하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 반도체의 소스 영역 및 드레인 영역과 중첩하는 부분의 게이트 절연막의 두께를 상대적으로 얇게 형성하여 반도체에 불순물을 용이하게 주입할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터를 나타낸 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터를 제조하는 일부 공정을 도시한 공정 단면도이다.
도 6 내지 도 8은 참고예에 의한 표시 장치용 박막 트랜지스터를 제조하는 일부 공정을 도시한 공정 단면도이다.
도 9는 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 10은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 배치도이다.
도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1을 참조하여 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터에 대해 설명한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 기판(110), 기판(110) 위에 위치하는 반도체(130), 반도체(130) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(150), 게이트 전극(150) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(170a) 및 드레인 전극(170b)을 포함한다.
기판(110)은 유리, 석영, 세라믹, 플라스틱 등과 같은 절연성 물질로 이루어질 수 있다.
기판(110) 위에는 버퍼층(120)이 더 형성될 수 있으며, 이때 반도체(130)는 버퍼층(120) 위에 위치하게 된다. 버퍼층(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiO2) 등과 같은 무기 절연 물질로 이루어질 수 있다. 버퍼층(120)은 단일층 또는 다중층으로 이루어질 수 있다.
반도체(130)는 채널(channel)(131), 채널(131)의 양측에 위치하며 불순물이 도핑되어 있는 접촉 도핑 영역(132, 133)을 포함한다. 채널(131)은 게이트 전극(150)과 중첩하고 있으며, 접촉 도핑 영역(132, 133)은 소스 영역(132) 및 드레인 영역(133)을 포함한다. 반도체(130)는 다결정 실리콘 물질로 이루어질 수 있다.
게이트 절연막(140)은 제1 게이트 절연막(142)과 제2 게이트 절연막(144)을 포함한다. 제1 게이트 절연막(142)은 기판(110) 및 반도체(130) 위에 위치한다. 제2 게이트 절연막(144)은 제1 게이트 절연막(142) 위에 위치한다. 제2 게이트 절연막(144)은 채널(131)과 중첩하고, 게이트 전극(150)과 중첩한다. 제2 게이트 절연막(144)의 가장자리는 채널(131)과 소스 영역(132) 사이의 경계 및 채널(131)과 드레인 영역(133) 사이의 경계와 중첩할 수 있다.
게이트 전극(150)과 중첩하는 부분의 게이트 절연막(140)은 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)을 포함한다. 게이트 전극(150)과 중첩하지 않는 부분의 게이트 절연막(140)은 제1 게이트 절연막(142)만을 포함하고, 제2 게이트 절연막(144)을 포함하지 않는다. 특히, 소스 영역(132) 및 드레인 영역(133)과 중첩하는 부분의 게이트 절연막(140)이 제1 게이트 절연막(142)을 포함하고, 제2 게이트 절연막(144)을 포함하지 않는다.
제1 게이트 절연막(142)은 전체적으로 균일한 두께를 가지고, 제2 게이트 절연막(144)은 전체적으로 균일한 두께를 가진다. 따라서, 게이트 절연막(140)의 전체 두께는 위치에 따라 상이하다. 게이트 전극(150)과 중첩하는 부분의 게이트 절연막(140)의 두께는 소스 영역(132) 및 드레인 영역(133)과 중첩하는 부분의 게이트 절연막(140)의 두께보다 두껍다. 즉, 게이트 절연막(140)이 제2 게이트 절연막(144)을 포함하는지 여부에 따라 게이트 절연막(140)의 두께가 상이해 진다.
제1 게이트 절연막(142)과 제2 게이트 절연막(144)은 식각비가 상이한 물질로 이루어진다. 예를 들면, 제1 게이트 절연막(142)은 하프늄 산화물(HfO2)로 이루어지고, 제2 게이트 절연막(144)은 실리콘 산화물(SiO2)로 이루어질 수 있다. 이때, 제1 게이트 절연막(142)과 제2 게이트 절연막(144)을 순차적으로 적층하고, 게이트 전극(150)을 패터닝한 후 게이트 전극(150)을 마스크로 이용하여 제2 게이트 절연막(144)을 패터닝할 수 있다. 이때, 게이트 전극(150)의 패터닝에 사용되는 포토 레지스트를 남겨둔 상태에서 포토 레지스트를 마스크로 이용하여 제2 게이트 절연막(144)을 패터닝할 수도 있다. 건식 식각(dry etch) 공정을 이용하여 제2 게이트 절연막(144)을 패터닝 할 수 있다. 실리콘 산화물(SiO2)은 건식 식각 공정으로 식각이 이루어지는 반면에, 하프늄 산화물(HfO2)은 건식 식각 공정으로는 식각이 이루어지지 않는다. 따라서, 제2 게이트 절연막(144)의 패터닝 과정에서 제1 게이트 절연막(142)이 손상되지 않는다. 따라서, 제1 게이트 절연막(142)은 균일한 두께를 가질 수 있다.
상기 예와 반대로, 제1 게이트 절연막(142)은 실리콘 산화물(SiO2)로 이루어지고, 제2 게이트 절연막(144)은 하프늄 산화물(HfO2)로 이루어질 수 있다. 이때, 제1 게이트 절연막(142)과 제2 게이트 절연막(144)을 순차적으로 적층하고, 게이트 전극(150)을 패터닝한 후 게이트 전극(150) 또는 게이트 전극(150) 위에 위치하는 포토 레지스트를 마스크로 이용하여 제2 게이트 절연막(144)을 패터닝할 수 있다. 이소프로필알코올:불산(IPA:HF)용액을 식각액으로 이용하여 습식 식각(wet etch) 공정을 진행하여 제2 게이트 절연막(144)을 패터닝할 수 있다. 하프늄 산화물(HfO2)은 이소프로필알코올:불산(IPA:HF)용액에 의해 식각이 이루어지는 반면에, 실리콘 산화물(SiO2)은 이소프로필알코올:불산(IPA:HF) 용액에 의해 식각이 이루어지지 않는다. 따라서, 제2 게이트 절연막(144)의 패터닝 과정에서 제1 게이트 절연막(142)이 손상되지 않는다. 따라서, 제1 게이트 절연막(142)은 균일한 두께를 가질 수 있다.
이처럼 제1 게이트 절연막(142)과 제2 게이트 절연막(144)이 식각비가 상이한 물질로 이루어짐으로써, 제1 게이트 절연막(142)의 막 두께를 일정하게 할 수 있다. 식각비가 상이한 물질로써, 실리콘 산화물(SiO2)과 하프늄 산화물(HfO2)은 하나의 예시에 불과하며 다양한 물질이 이용될 수 있다. 예를 들면, 제1 게이트 절연막(142)은 실리콘 산화물(SiO2)로 이루어지고, 제2 게이트 절연막(144)은 실리콘 질화물(SiNx)로 이루어질 수 있다.
게이트 전극(150)은 제2 게이트 절연막(144) 위에 위치한다. 제2 게이트 절연막(144)은 게이트 전극(150) 또는 게이트 전극(150)의 패터닝에 이용되는 포토 레지스트를 마스크로 이용하여 패터닝되므로, 제2 게이트 절연막(144)과 게이트 전극(150)은 실질적으로 동일한 평면 형상을 가질 수 있다. 제2 게이트 절연막(144)의 식각 과정에서 게이트 전극(150)의 측면이 일부 식각되어 게이트 전극(150)과 제2 게이트 절연막(144)의 평면 크기가 약간 달라질 수는 있으나, 평면 형상은 실질적으로 동일하게 이루어진다. 게이트 전극(150) 또는 제2 게이트 절연막(144)의 측면은 테이퍼진 형상을 가질 수 있다.
층간 절연막(160)은 무기 절연 물질 또는 유기 절연 물질로 이루어질 수 있다. 층간 절연막(160)은 단일층 또는 다중층으로 이루어질 수 있다. 층간 절연막(160)은 제1 게이트 절연막(142) 및 게이트 전극(150) 바로 위에 위치한다.
제1 게이트 절연막(142) 및 층간 절연막(160)에는 반도체(130)의 상부 면의 적어도 일부를 드러내는 접촉 구멍(165, 166)이 형성되어 있다. 접촉 구멍(165, 166)은 특히 반도체(130)의 소스 영역(132) 및 드레인 영역(133)을 드러내고 있다. 제2 게이트 절연막(144)은 반도체(130)의 소스 영역(132) 및 드레인 영역(133)을 덮고 있지 않으므로, 제2 게이트 절연막(144)에는 접촉 구멍(165, 166)이 형성되지 않는다.
소스 전극(170a) 및 드레인 전극(170b)은 접촉 구멍(165, 166)을 통해 반도체(130)와 연결되어 있다. 소스 전극(170a)은 반도체(130)의 소스 영역(132)와 연결되어 있고, 드레인 전극(170b)은 반도체(130)의 드레인 영역(133)과 연결되어 있다.
앞서 설명한 반도체(130), 게이트 절연막(140), 게이트 전극(150), 층간 절연막(160), 소스 전극(170a), 및 드레인 전극(170b)은 하나의 박막 트랜지스터(TFT, Thin Film Transistor)를 이룬다.
본 실시예에서 반도체(130)의 채널(131)과 게이트 전극(150) 사이에는 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)이 위치하고 있고, 반도체(130)의 소스 영역(132) 및 드레인 영역(133) 위에는 제1 게이트 절연막 만이 위치하고 있다.
따라서, 반도체(130)의 채널(131)과 게이트 전극(150) 사이에 위치하는 게이트 절연막(140)의 두께는 상대적으로 두껍게 형성된다. 반도체(130)의 채널(131)과 게이트 전극(140) 사이에 위치하는 게이트 절연막(140)의 두께가 얇게 형성되면, 고온 및 고전압의 환경에서 반도체(130)의 특성이 열화될 수 있다. 본 실시예에서는 반도체(130)의 채널(131)과 게이트 전극(150) 사이에 위치하는 게이트 절연막(140)의 두께를 두껍게 형성함으로써, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 반도체(130)의 소스 영역(132) 및 드레인 영역(133) 위에 위치하는 게이트 절연막(140)의 두께는 상대적으로 얇게 형성된다. 반도체(130)의 소스 영역(132) 및 드레인 영역(133)에는 소정의 불순물이 도핑되어 있다. 게이트 전극(150) 또는 게이트 전극(150)의 패터닝에 이용되는 포토 레지스트를 마스크로 이용하여 불순물 이온을 주입함으로써, 반도체(130)의 도핑 공정이 이루어진다. 반도체(130) 위에 게이트 절연막(140)이 덮여 있는 상태에서 반도체(130)의 도핑 공정이 이루어지므로, 게이트 절연막(140)의 두께가 두꺼울수록 불순물의 주입이 용이하지 않으며, 더 높은 에너지가 필요하다. 높은 에너지를 이용하여 불순물을 주입할 경우 반도체(130)에 불순물이 주입되는 영역이 더 넓어짐에 따라 반도체의 채널 길이가 짧아질 수 있다. 본 실시예에서는 반도체(130)의 소스 영역(132) 및 드레인 영역(133) 위에 위치하는 게이트 절연막(140)의 두께를 얇게 형성함으로써, 반도체의 도핑 공정을 용이하게 하고, 아울러 반도체의 채널 길이를 길게 확보할 수 있다.
이처럼 본 실시예에서는 게이트 절연막(140)의 두께를 위치에 따라 상이하게 함으로써, 박막 트랜지스터의 신뢰성을 향상시킴과 동시에 반도체의 도핑 공정을 용이하게 할 수 있다. 제1 게이트 절연막(140)은 반도체의 도핑 공정을 용이하게 하기 위해 얇게 형성하는 것이 바람직하고, 제2 게이트 절연막(140)은 박막 트랜지스터의 신뢰성을 향상시키기 위해 두껍게 형성하는 것이 바람직하다. 따라서, 제2 게이트 절연막(140)이 제1 게이트 절연막(140)보다 두껍게 형성될 수 있다.
게이트 절연막(140)이 단일층으로 이루어지거나 식각비가 유사한 물질들이 적층되어 있는 다중층으로 이루어질 경우 제2 게이트 절연막(144)의 패터닝 과정에서 제1 게이트 절연막(142)이 손상되어 균일한 두께를 가질 수 없다. 본 실시예에서는 제1 게이트 절연막(142)과 제2 게이트 절연막(144)이 식각비가 상이한 물질로 이루어짐으로써, 제2 게이트 절연막(144)의 패터닝 과정에서 제1 게이트 절연막(142)은 식각 방지막(etch stopper)의 역할을 한다. 따라서, 제1 게이트 절연막(142)은 손상되지 않으며, 균일한 두께를 가질 수 있다.
상기에서 설명한 표시 장치용 박막 트랜지스터는 다양한 표시 장치에 적용될 수 있다. 예를 들면, 유기 발광 표시 장치, 액정 표시 장치 등의 표시 영역에 위치하는 박막 트랜지스터에 적용될 수도 있고, 구동부의 박막 트랜지스터에 적용될 수도 있다. 유기 발광 표시 장치의 표시 영역에는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터 등이 형성될 수 있다. 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터 모두에 적용될 수도 있고, 일부에 적용될 수도 있다.
다음으로, 도 2를 참조하여 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터에 대해 설명하면 다음과 같다.
도 2에 도시된 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 도 1에 도시된 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터와 동일한 부분이 상당하므로 이에 대한 설명은 생략한다. 본 실시예에서는 반도체가 소스 영역 및 드레인 영역 이외에 다른 도핑 영역을 더 포함한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 2는 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 기판(110), 기판(110) 위에 위치하는 반도체(130), 반도체(130) 위에 위치하는 게이트 절연막(140), 게이트 절연막(140) 위에 위치하는 게이트 전극(150), 게이트 전극(150) 위에 위치하는 층간 절연막(160), 층간 절연막(160) 위에 위치하는 소스 전극(170a) 및 드레인 전극(170b)을 포함한다.
반도체(130)는 채널(channel)(131), 채널(131)의 양측에 위치하며 접촉 도핑되어 있는 접촉 도핑 영역(132, 133)을 포함한다. 접촉 도핑 영역(132, 133)은 소스 영역(132) 및 드레인 영역(133)을 포함한다. 반도체(130)는 채널(131)과 소스 영역(132) 사이에 위치하는 제1 도핑 영역(135), 및 채널(131)과 드레인 영역(133) 사이에 위치하는 제2 도핑 영역(136)을 더 포함할 수 있다. 채널(131), 제1 도핑 영역(135), 및 제2 도핑 영역(136)은 게이트 전극(150)과 과 중첩하고 있다.
제1 도핑 영역(135), 제2 도핑 영역(136), 소스 영역(132), 및 드레인 영역(133)은 소정의 불순물을 포함한다. 소스 영역(132) 및 드레인 영역(133)이 포함하는 불순물은 제1 도핑 영역(135) 및 제2 도핑 영역(136)이 포함하는 불순물과 상이할 수 있다. 예를 들면, 소스 영역(132) 및 드레인 영역(133)은 붕소(Boron)와 같은 P형 불순물을 포함하고, 제1 도핑 영역(135) 및 제2 도핑 영역(136)은 인(Phosphorus)과 같은 N형 불순물을 포함할 수 있다. 반대로, 소스 영역(132) 및 드레인 영역(133)은 N형 불순물을 포함하고, 제1 도핑 영역(135) 및 제2 도핑 영역(136)은 P형 불순물을 포함할 수 있다. 표시 장치가 대형화되고, 고해상도화되면서 박막 트랜지스터의 크기가 줄어들고, 채널의 길이도 짧아지고 있다. 이에 따라 박막 트랜지스터의 문턱 전압(Vth)이 낮아지고, 누설 전류(leakage current)가 발생할 수 있다. 본 실시예에 의한 박막 트랜지스터는 소스 영역(132) 및 드레인 영역(133)과 상이한 불순물을 포함하는 제1 도핑 영역(135) 및 제2 도핑 영역(136)을 더 포함함으로써, 문턱 전압이 낮아지거나 누설 전류가 발생하는 것을 방지할 수 있다.
게이트 절연막(140)은 제1 게이트 절연막(142)과 제2 게이트 절연막(144)을 포함한다. 제1 게이트 절연막(142)은 기판(110) 및 반도체(130) 위에 위치한다. 제2 게이트 절연막(144)은 제1 게이트 절연막(142) 위에 위치한다. 제2 게이트 절연막(144)은 채널(131), 제1 도핑 영역(135), 및 제2 도핑 영역(136)과 중첩하고, 게이트 전극(150)과 중첩한다. 제2 게이트 절연막(144)의 가장자리는 제1 도핑 영역(135)과 소스 영역(132) 사이의 경계 및 제2 도핑 영역(136)과 드레인 영역(133) 사이의 경계와 중첩할 수 있다.
게이트 전극(150)과 중첩하는 부분의 게이트 절연막(140)은 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)을 포함한다. 게이트 전극(150)과 중첩하지 않는 부분의 게이트 절연막(140)이 제1 게이트 절연막(142)만을 포함하고, 제2 게이트 절연막(144)을 포함하지 않는다. 특히, 소스 영역(132) 및 드레인 영역(133)과 중첩하는 부분의 게이트 절연막(140)이 제1 게이트 절연막(142)을 포함하고, 제2 게이트 절연막(144)을 포함하지 않는다.
따라서, 게이트 절연막(140)의 전체 두께는 위치에 따라 상이하다. 게이트 전극(150)과 중첩하는 부분의 게이트 절연막(140)의 두께는 소스 영역(132) 및 드레인 영역(133)과 중첩하는 부분의 게이트 절연막(140)의 두께보다 두껍다.
이하에서는 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터의 반도체 도핑 공정에 대해 설명하면 다음과 같다.
도 3 내지 도 5는 본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터를 제조하는 일부 공정을 도시한 공정 단면도이다.
도 3에 도시된 바와 같이, 기판(110) 위에 버퍼층(120)을 형성하고, 버퍼층(120) 위에 반도체(130)를 형성하고, 패터닝 한다. 이때, 반도체(130)는 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor) 상태이다. 반도체(130) 위에 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)을 순차적으로 적층한다. 제2 게이트 절연막(144) 위에 게이트 전극(150)을 형성하고, 패터닝한다. 게이트 전극(150)을 마스크로 이용하여 제2 게이트 절연막(144)을 패터닝한다. 이때, 게이트 전극(150)의 패터닝에 이용되는 포토 레지스트를 제거하지 않은 상태에서 포토 레지스트를 마스크로 이용하여 제2 게이트 절연막(144)을 패터닝할 수도 있다.
도 4에 도시된 바와 같이, 게이트 전극(150)을 마스크로 이용하여 N형 불순물 이온(510)을 주입하는 도핑 공정을 진행한다. 이때, 게이트 전극(150)의 패터닝에 이용되는 포토 레지스트를 제거하지 않은 상태에서 포토 레지스트를 마스크로 이용하여 도핑 공정을 진행할 수도 있다. 반도체(130)는 채널(131)과 채널(131)의 양측에 위치하는 제1 도핑 영역(135) 및 제2 도핑 영역(136)을 포함하게 된다. 상대적으로 강한 에너지를 이용하여 N형 불순물 이온(510)을 주입함으로써, 제1 도핑 영역(135)과 제2 도핑 영역(136)은 게이트 전극(150)과 중첩하는 부분까지 퍼져나가도록 한다. N형 불순물 이온(510)이 반도체(130) 내에 주입될 때, 반도체(130)의 표면에서는 더 멀리 퍼져나가고, 반도체(130)의 표면으로부터 멀어질수록 N형 불순물 이온(510)의 이동 거리도 짧아진다. 따라서, 채널(131)과 제1 도핑 영역(135) 사이의 경계에서 제1 도핑 영역(135)의 깊이는 채널(131)의 중심부로부터 멀어질수록 점차적으로 깊어진다. 또한, 채널(131)과 제2 도핑 영역(136) 사이의 경계에서 제2 도핑 영역(136)의 깊이는 채널(131)의 중심부로부터 멀어질수록 점차적으로 깊어진다.
도 5에 도시된 바와 같이, 게이트 전극(150) 또는 게이트 전극(150)의 패터닝에 이용되는 포토 레지스트를 마스크로 이용하여 P형 불순물 이온(520)을 주입하는 도핑 공정을 진행한다. 반도체(130)는 제1 도핑 영역(135)과 접하는 소스 영역(132) 및 제2 도핑 영역(136)과 접하는 드레인 영역(133)을 더 포함하게 된다. 제1 도핑 영역(135)은 채널(131)과 소스 영역(132) 사이에 위치하게 되고, 제2 도핑 영역(136)은 채널(131)과 드레인 영역(133) 사이에 위치하게 된다. 상대적으로 약한 에너지를 이용하여 P형 불순물 이온(520)을 주입함으로써, 소스 영역(132)과 드레인 영역(133)이 게이트 전극(150)과 거의 중첩하지 않도록 한다. P형 불순물 이온(520)이 반도체 내에 주입될 때, 반도체(130)의 표면에서는 더 멀리 퍼져나가고, 반도체(130)의 표면으로부터 멀어질수록 P형 불순물 이온(520)의 이동 거리도 짧아진다. 따라서, 제1 도핑 영역(135)과 소스 영역(132) 사이의 경계에서 소스 영역(132)의 깊이는 채널(131)의 중심부로부터 멀어질수록 점차적으로 깊어진다. 또한, 제2 도핑 영역(136)과 드레인 영역(133) 사이의 경계에서 드레인 영역(133)의 깊이는 채널(131)의 중심부로부터 멀어질수록 점차적으로 깊어진다.
다음으로, 도 6 내지 도 8을 참조하여 참고예에 의한 표시 장치용 박막 트랜지스터의 반도체 도핑 공정을 본 발명의 일 실시예와 비교하여 설명하면 다음과 같다.
도 6 내지 도 8은 참고예에 의한 표시 장치용 박막 트랜지스터를 제조하는 일부 공정을 도시한 공정 단면도이다.
도 6에 도시된 바와 같이, 기판(110) 위에 버퍼층(120)을 형성하고, 버퍼층(120) 위에 반도체(130)를 형성하고, 패터닝한다. 반도체(130) 위에 단일 물질로 이루어진 게이트 절연막(140)을 형성한다. 이때, 게이트 절연막(140)은 본 발명의 일 실시예에서 제1 게이트 절연막(142)과 제2 게이트 절연막(144)의 두께를 합한 정도의 두께를 가진다. 게이트 절연막(140) 위에 게이트 전극(150)을 형성하고, 패터닝한다.
도 7에 도시된 바와 같이, 게이트 전극(150)을 마스크로 이용하여 N형 불순물 이온(510)을 주입하는 도핑 공정을 진행한다. 게이트 절연막(140)의 두께가 전체적으로 두꺼운 점을 고려하여 도 4에 도시된 본 발명의 일 실시예에서 N형 불순물 이온(510) 주입 공정에 이용된 에너지보다 더 강한 에너지를 이용하여 N형 불순물 이온(510)을 주입한다. 따라서, 제1 도핑 영역(135) 및 제2 도핑 영역(136)의 면적도 도 4에 도시된 본 발명의 일 실시예에서보다 더 커진다.
도 8에 도시된 바와 같이, 게이트 전극(150)을 마스크로 이용하여 P형 불순물 이온(520)을 주입하는 도핑 공정을 진행한다. 게이트 절연막(140)의 두께가 전체적으로 두꺼운 점을 고려하여 도 5에 도시된 본 발명의 일 실시예에서 P형 불순물 이온(520) 주입 공정에 이용된 에너지보다 더 강한 에너지를 이용하여 P형 불순물 이온(520)을 주입한다. 따라서, 소스 영역(132) 및 드레인 영역(133)의 면적도 도 5에 도시된 본 발명의 일 실시예에서보다 더 커진다.
게이트 절연막(140)을 단일층으로 두껍게 형성할 경우 불순물 주입 공정에서 게이트 절연막(140)에 의해 손실되는 불순물의 양이 많으므로, 불순물 주입이 용이하지 않다. 따라서, 불순물 주입을 위해서는 더 강한 에너지가 필요하거나 공정 시간이 늘어나게 된다. 또한, 이에 따라 도 8에 도시된 바와 같이 채널 길이가 ?F아지게 된다. 반대로, 게이트 절연막(140)을 단일층으로 얇게 형성할 경우에는 박막 트랜지스터의 신뢰성이 낮아지게 된다.
본 발명의 일 실시예에 의한 표시 장치용 박막 트랜지스터는 게이트 전극과 중첩하는 부분의 게이트 절연막을 두껍게 형성하고, 불순물이 주입되는 소스 영역 및 드레인 영역과 중첩하는 부분의 게이트 절연막을 얇게 형성함으로써, 박막 트랜지스터의 신뢰성을 향상시킴과 동시에 불순물 주입 공정을 용이하게 할 수 있다. 또한, 낮은 에너지로도 불순물 이온 주입이 이루어지므로 효과적인 채널 길이를 확보할 수 있고, 공정 시간도 줄어들게 된다. 또한, 게이트 절연막이 식각비가 상이한 물질로 이루어진 제1 게이트 절연막과 제2 게이트 절연막을 포함하며, 제2 게이트 절연막의 형성 여부를 통해 게이트 절연막의 두께를 조절함으로써, 제1 게이트 절연막의 두께를 균일하게 형성할 수 있다.
이하에서는 도 9 내지 도 11을 참조하여 본 발명의 일 실시예에 의한 유기 발광 표시 장치에 대해 설명하면 다음과 같다. 도 9 내지 도 11에는 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 박막 트랜지스터가 도 1에 도시된 박막 트랜지스터의 구조를 가지는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 아니하며, 도 2의 박막 트랜지스터의 구조를 가질 수도 있다.
도 9는 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소(PX)는 복수의 신호선(121, 171, 172), 복수의 신호선에 연결되어 있는 복수의 트랜지스터(T1, T2), 스토리지 커패시터(storage capacitor, Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
트랜지스터(T1, T2)는 스위칭 트랜지스터(switching transistor)(T1), 구동 트랜지스터(driving transistor)(T2)을 포함한다.
신호선(121, 171, 172)은 게이트 신호(Sn, 스캔 신호)를 전달하는 복수의 게이트선(121), 게이트선(121)과 교차하며 데이터 신호(Dm)를 전달하는 복수의 데이터선(171), 그리고 구동 전압(ELVDD)을 전달하며 데이터선(171)과 거의 나란하게 형성되어 있는 복수의 구동 전압선(172)을 포함한다.
스위칭 트랜지스터(T1)는 제어 단자, 입력 단자 및 출력 단자를 가지고 있다. 스위칭 트랜지스터(T1)의 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(T2)에 연결되어 있다. 스위칭 트랜지스터(T1)는 게이트선(121)에 인가되는 게이트 신호(Sn)에 응답하여 데이터선(171)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(T2)에 전달한다.
구동 트랜지스터(T2) 또한 제어 단자, 입력 단자 및 출력 단자를 가지고 있다. 구동 트랜지스터(T2)의 제어 단자는 스위칭 트랜지스터(T1)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 구동 트랜지스터(T2)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(T2)의 제어 단자와 입력 단자 사이에 연결되어 있다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T2)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T1)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET) 또는 p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(T1, T2), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)의 연결 관계는 다양하게 변경될 수 있다.
그러면 도 9에 도시된 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 상세 구조에 대하여 도 10 및 도 11을 도 9와 함께 참고하여 더욱 설명한다.
도 10은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 배치도이고, 도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
도 10 및 도 11에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(110) 위에 버퍼층(120)이 형성되어 있다. 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있고, 버퍼층(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiO2)로 이루어질 수 있다. 버퍼층(120)은 단일층 또는 다중층으로 이루어질 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 반도체(130)가 형성되어 있다. 반도체(130)는 서로 이격된 위치에 형성된 스위칭 반도체(135a) 및 구동 반도체(135b)를 포함한다. 반도체(130)는 다결정 실리콘 물질 또는 산화물 반도체 물질로 이루어질 수 있다. 반도체(130)가 산화물 반도체 물질로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체 물질를 보호하기 위해 별도의 보호층이 추가될 수 있다.
스위칭 반도체(135a) 및 구동 반도체(135b)는 각각 채널(1355)과 채널(1355)의 양측에 각각 위치하는 소스 영역(1356) 및 드레인 영역(1357)을 포함한다. 스위칭 반도체(135a) 및 구동 반도체(135b)의 소스 영역(1356) 및 드레인 영역(1357)은 P형 불순물 또는 N형 불순물과 같은 불순물을 포함하는 접촉 도핑 영역(1356, 1357)이다.
스위칭 반도체(135a) 및 구동 반도체(135b) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)을 포함한다. 제1 게이트 절연막(142)은 기판(110), 스위칭 반도체(135a) 및 구동 반도체(135b) 위에 위치한다. 제2 게이트 절연막(144)은 제1 게이트 절연막(142) 위에 위치한다. 제2 게이트 절연막(144)은 채널과 중첩한다. 제2 게이트 절연막(144)의 가장자리는 채널(1355)과 소스 영역(1356) 사이의 경계 및 채널(1355)과 드레인 영역(1357) 사이의 경계와 중첩할 수 있다.
게이트 절연막(140) 위에는 게이트선(121), 스위칭 게이트 전극(125a), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)이 형성되어 있다. 게이트선(121), 스위칭 게이트 전극(125a), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)은 제2 게이트 절연막(144) 바로 위에 위치한다. 게이트선(121)은 가로 방향으로 길게 뻗어 게이트 신호(Sn)를 전달한다. 스위칭 게이트 전극(125a)은 게이트선(121)으로부터 스위칭 반도체(135a) 위로 돌출되어 있다. 구동 게이트 전극(125b)은 제1 스토리지 축전판(128)으로부터 구동 반도체(135b) 위로 돌출되어 있다. 스위칭 게이트 전극(125a) 및 구동 게이트 전극(125b)은 각각 채널(1355)과 중첩한다.
게이트선(121), 스위칭 게이트 전극(125a), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)과 중첩하는 부분의 게이트 절연막(140)은 제1 게이트 절연막(142) 및 제2 게이트 절연막(144)을 포함한다. 게이트선(121), 스위칭 게이트 전극(125a), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)과 중첩하지 않는 부분의 게이트 절연막(140)은 제1 게이트 절연막(142)만을 포함하고, 제2 게이트 절연막(144)을 포함하지 않는다. 특히, 소스 영역(1356) 및 드레인 영역(1357)과 중첩하는 부분의 게이트 절연막(140)은 제1 게이트 절연막(142)을 포함하고, 제2 게이트 절연막(144)을 포함하지 않는다.
제1 게이트 절연막(142)은 전체적으로 균일한 두께를 가지고, 제2 게이트 절연막(144)은 전체적으로 균일한 두께를 가진다. 따라서, 게이트 절연막(140)의 전체 두께는 위치에 따라 상이하다. 게이트 전극(150)과 중첩하는 부분의 게이트 절연막(140)의 두께는 소스 영역(1356) 및 드레인 영역(1357)과 중첩하는 부분의 게이트 절연막(140)의 두께보다 두껍다. 즉, 게이트 절연막(140)이 제2 게이트 절연막(144)을 포함하는지 여부에 따라 게이트 절연막(140)의 두께가 상이해 진다.
제1 게이트 절연막(142)과 제2 게이트 절연막(144)은 식각비가 상이한 물질로 이루어진다. 예를 들면, 제1 게이트 절연막(142)은 하프늄 산화물(HfO2)로 이루어지고, 제2 게이트 절연막(144)은 실리콘 산화물(SiO2)로 이루어질 수 있다. 또한, 제1 게이트 절연막(142)은 실리콘 산화물(SiO2)로 이루어지고, 제2 게이트 절연막(144)은 하프늄 산화물(HfO2)로 이루어질 수 있다. 또한, 제1 게이트 절연막(142)은 실리콘 산화물(SiO2)로 이루어지고, 제2 게이트 절연막(144)은 실리콘 질화물(SiNx)로 이루어질 수 있다.
제2 게이트 절연막(144)은 게이트선(121), 스위칭 게이트 전극(125a), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128) 또는 이들의 패터닝에 이용되는 포토 레지스트를 마스크로 이용하여 패터닝되므로, 제2 게이트 절연막(144)은 게이트선(121), 스위칭 게이트 전극(125a), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)과 실질적으로 동일한 평면 형상을 가질 수 있다.
제1 게이트 절연막(142), 게이트선(121), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128) 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)은 무기 절연 물질 또는 유기 절연 물질로 이루어진다. 층간 절연막(160)은 단일층 또는 다중층으로 이루어질 수 있다. 층간 절연막(160)은 제1 게이트 절연막(142), 게이트선(121), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128) 바로 위에 위치한다.
제1 게이트 절연막(142) 및 층간 절연막(160)에는 반도체(130)의 상부면의 적어도 일부를 드러내는 접촉 구멍(61, 62)이 형성되어 있다. 접촉 구멍(61, 62)은 특히 반도체(130)의 접촉 도핑 영역(1356, 1357)을 드러내고 있다. 또한, 층간 절연막(160)에는 제1 스토리지 축전판(128)의 일부를 노출하는 스토리지 접촉 구멍(63)이 형성되어 있다.
층간 절연막(160) 위에는 데이터선(171), 구동 전압선(172), 스위칭 소스 전극(176a), 구동 소스 전극(176b), 제2 스토리지 축전판(178), 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)이 형성되어 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하며 게이트선(121)과 교차하는 방향으로 뻗어 있다. 구동 전압선(172)은 구동 전압(ELVDD)을 전달하며 데이터선(171)과 분리되어 같은 방향으로 뻗어 있다.
스위칭 소스 전극(176a)은 데이터선(171)으로부터 스위칭 반도체(135a)를 향해서 돌출되어 있으며, 구동 소스 전극(176b)은 구동 전압선(172)으로부터 구동 반도체(135b)를 향해서 돌출되어 있다. 스위칭 소스 전극(176a)과 구동 소스 전극(176b)은 각각 접촉 구멍(61)을 통해서 소스 영역(1356)과 연결되어 있다.
스위칭 드레인 전극(177a)은 스위칭 소스 전극(176a)과 마주하고 구동 드레인 전극(177b)은 구동 소스 전극(176b)과 마주하며, 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)은 각각 접촉 구멍(62)을 통해서 드레인 영역(1357)과 연결되어 있다.
스위칭 드레인 전극(177a)은 연장되어 층간 절연막(160)에 형성된 스토리지 접촉 구멍(63)을 통해서 제1 스토리지 축전판(128) 및 구동 게이트 전극(125b)과 전기적으로 연결된다.
제2 스토리지 축전판(178)은 구동 전압선(172)에서 돌출하여 제1 스토리지 축전판(128)과 중첩하고 있다. 따라서, 제1 스토리지 축전판(128)과 제2 스토리지 축전판(178)은 층간 절연막(160)을 유전체로 하여 스토리지 커패시터(Cst)를 이룬다.
스위칭 반도체(135a), 스위칭 게이트 전극(125a), 스위칭 소스 전극(176a) 및 스위칭 드레인 전극(177a)은 스위칭 트랜지스터(T1)를 이루고, 구동 반도체(135b), 구동 게이트 전극(125b), 구동 소스 전극(176b) 및 구동 드레인 전극(177b)은 구동 트랜지스터(T2)를 이룬다.
데이터선(171), 구동 전압선(172), 스위칭 소스 전극(176a), 구동 소스 전극(176b), 제2 스토리지 축전판(178), 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b) 위에는 보호막(180)이 형성되어 있다. 보호막(180)에는 구동 드레인 전극(177b)의 적어도 일부를 드러내는 접촉 구멍(81)이 형성되어 있다.
보호막(180) 위에는 화소 전극(191)이 형성되어 있으며, 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide), 아연 산화물(ZnO), 또는 인듐 산화물(In2O3, Indium Oxide) 등과 같은 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 화소 전극(191)은 접촉 구멍(81)을 통해서 구동 트랜지스터(T2)의 구동 드레인 전극(177b)과 전기적으로 연결되어 유기 발광 다이오드(OLED)의 애노드 전극이 된다.
보호막(180) 및 화소 전극(191)의 가장자리부 위에는 화소 정의막(350)이 형성되어 있다. 화소 정의막(350)은 화소 전극(191)을 노출하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다.
화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(370)이 형성되어 있다. 유기 발광층(370)은 발광층, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 적어도 하나 이상을 포함하는 복수 층으로 이루어질 수 있다. 유기 발광층(370)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(191) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
유기 발광층(370)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(370)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
화소 정의막(350) 및 유기 발광층(370) 위에는 공통 전극(270)이 형성된다. 공통 전극(270)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide), 아연 산화물(ZnO), 또는 인듐 산화물(In2O3, Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드 전극이 된다. 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)은 유기 발광 다이오드(OLED)를 이룬다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 120: 버퍼층
130: 반도체 131, 1355: 채널
135a: 스위칭 반도체 135b: 구동 반도체
132, 1356: 소스 영역 133, 1357: 드레인 영역
135: 제1 도핑 영역 136: 제2 도핑 영역
140: 게이트 절연막 142: 제1 게이트 절연막
144: 제2 게이트 절연막 150: 게이트 전극
125a: 스위칭 게이트 전극 125b: 구동 게이트 전극
170a: 소스 전극 176a: 스위칭 소스 전극
176b: 구동 소스 전극 170b: 드레인 전극
177a: 스위칭 드레인 전극 177b: 구동 드레인 전극

Claims (20)

  1. 기판,
    상기 기판 위에 위치하고, 채널 및 상기 채널의 양측에 위치하는 소스 영역 및 드레인 영역을 포함하는 반도체,
    상기 기판 및 상기 반도체 위에 위치하는 제1 게이트 절연막 및 상기 제1 게이트 절연막 위에 위치하고 상기 채널과 중첩하는 제2 게이트 절연막을 포함하는 게이트 절연막,
    상기 제2 게이트 절연막 위에 위치하는 게이트 전극,
    상기 제1 게이트 절연막 및 상기 게이트 전극 바로 위에 위치하는 층간 절연막, 및
    상기 층간 절연막 위에 위치하고, 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 전극과 중첩하는 부분의 게이트 절연막의 두께는 상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 게이트 절연막의 두께보다 두꺼운 표시 장치용 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 두꺼운 표시 장치용 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 게이트 전극과 중첩하는 부분의 상기 게이트 절연막은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 포함하고,
    상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 상기 게이트 절연막은 상기 제1 게이트 절연막을 포함하고, 상기 제2 게이트 절연막을 포함하지 않는 표시 장치용 박막 트랜지스터.
  4. 제1 항에 있어서,
    상기 제2 게이트 절연막과 상기 게이트 전극은 동일한 평면 형상을 가지는 표시 장치용 박막 트랜지스터.
  5. 제1 항에 있어서,
    상기 제2 게이트 절연막의 가장자리는 상기 채널과 상기 소스 영역 사이의 경계 및 상기 채널과 상기 드레인 영역 사이의 경계와 중첩하는 표시 장치용 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 적어도 일부를 드러내도록 상기 제1 게이트 절연막 및 상기 층간 절연막에 형성되어 있는 접촉 구멍을 더 포함하고,
    상기 접촉 구멍을 통해 상기 소스 전극이 상기 소스 영역과 연결되고, 상기 드레인 전극이 상기 드레인 영역과 연결되는 표시 장치용 박막 트랜지스터.
  7. 제1 항에 있어서,
    상기 반도체는
    상기 채널과 상기 소스 영역 사이에 위치하는 제1 도핑 영역, 및
    상기 채널과 상기 드레인 영역 사이에 위치하는 제2 도핑 영역을 더 포함하는 표시 장치용 박막 트랜지스터.
  8. 제7 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역이 포함하는 불순물은 상기 제1 도핑 영역 및 상기 제2 도핑 영역이 포함하는 불순물과 상이한 표시 장치용 박막 트랜지스터.
  9. 제7 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 P형 불순물을 포함하고,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 N형 불순물을 포함하는 표시 장치용 박막 트랜지스터.
  10. 제7 항에 있어서,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역은 상기 게이트 전극 및 상기 상기 제2 게이트 절연막과 중첩하는 표시 장치용 박막 트랜지스터.
  11. 제1 항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 식각비가 상이한 물질로 이루어지는 표시 장치용 박막 트랜지스터.
  12. 제11 항에 있어서,
    상기 제1 게이트 절연막은 하프늄 산화물(HfO2)로 이루어지고, 상기 제2 게이트 절연막은 실리콘 산화물(SiO2)으로 이루어지는 표시 장치용 박막 트랜지스터.
  13. 제11 항에 있어서,
    상기 제1 게이트 절연막은 실리콘 산화물(SiO2)로 이루어지고, 상기 제2 게이트 절연막은 하프늄 산화물(HfO2)로 이루어지는 표시 장치용 박막 트랜지스터.
  14. 제11 항에 있어서,
    상기 제1 게이트 절연막은 실리콘 산화물(SiO2)로 이루어지고, 상기 제2 게이트 절연막은 실리콘 질화물(SiNx)로 이루어지는 표시 장치용 박막 트랜지스터.
  15. 제1 항에 있어서,
    상기 반도체는 다결정 실리콘 물질로 이루어지는 표시 장치용 박막 트랜지스터.
  16. 기판,
    상기 기판 위에 위치하고, 채널 및 상기 채널의 양측에 위치하는 소스 영역 및 드레인 영역을 포함하는 구동 반도체,
    상기 기판 및 상기 구동 반도체 위에 위치하는 제1 게이트 절연막 및 상기 제1 게이트 절연막 위에 위치하고 상기 채널과 중첩하는 제2 게이트 절연막을 포함하는 게이트 절연막,
    상기 제2 게이트 절연막 위에 위치하는 구동 게이트 전극,
    상기 제1 게이트 절연막 및 상기 구동 게이트 전극 바로 위에 위치하는 층간 절연막,
    상기 층간 절연막 위에 위치하고, 상기 구동 반도체와 연결되어 있는 구동 소스 전극 및 구동 드레인 전극,
    상기 구동 드레인 전극에 연결되어 있는 화소 전극,
    상기 화소 전극 위에 위치하는 유기 발광층, 및
    상기 유기 발광층 위에 위치하는 공통 전극을 포함하고,
    상기 구동 게이트 전극과 중첩하는 부분의 게이트 절연막의 두께는 상기 소스 영역 및 상기 드레인 영역과 중첩하는 부분의 게이트 절연막의 두께보다 두꺼운 유기 발광 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 두꺼운 유기 발광 표시 장치.
  18. 제16 항에 있어서,
    상기 제2 게이트 절연막과 상기 게이트 전극은 동일한 평면 형상을 가지는 유기 발광 표시 장치.
  19. 제16 항에 있어서,
    상기 반도체는
    상기 채널과 상기 소스 영역 사이에 위치하는 제1 도핑 영역, 및
    상기 채널과 상기 드레인 영역 사이에 위치하는 제2 도핑 영역을 더 포함하는 유기 발광 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 식각비가 상이한 물질로 이루어지는 유기 발광 표시 장치.
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