KR100675168B1 - 박막트랜지스터 및 그 제조방법, 그것을 사용한 액정장치 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 109
- 238000000034 method Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000010408 film Substances 0.000 claims abstract description 199
- 239000004065 semiconductor Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 28
- 235000012239 silicon dioxide Nutrition 0.000 claims 14
- 239000000377 silicon dioxide Substances 0.000 claims 14
- 208000024891 symptom Diseases 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 54
- 229910004298 SiO 2 Inorganic materials 0.000 description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- -1 phosphorus Chemical class 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007952 growth promoter Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/104—Materials and properties semiconductor poly-Si
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Abstract
특히, 액정표시장치용 대형 기판에 있어서, 게이트절연막의 마이크로크랙의 발생을 방지하고, 기판의 휨 발생을 억제한다.
그 해결을 위해, 유리기판의 위에 다수 배열하여 형성된 박막트랜지스터의 게이트절연막을 게이트선층의 바로 아래부만 다른 부보다 조금 두껍게 한다.
박막트랜지스터, 액정장치, 게이트절연막, 반도체층
Description
본 발명은 박막트랜지스터에 관한 것이며, 특히 톱게이트형 박막트랜지스터의 구조 및 이것을 스위칭소자로서 사용하는 액정장치에 관한 것이다.
(본 발명의 일반적인 배경기술)
종래부터 반도체장치 특히 액정표시장치의 화소 스위칭소자에는, 일반적으로는 폴리실리콘을 반도체로서 사용한 톱게이트형 박막트랜지스터(TFT)가 사용되고 있다.
도 1에, 이 종래부터 사용되고 있는 반도체장치용 톱게이트형 박막트랜지스터의 단면을 나타낸다. 이하는 주지된 기술이지만, 본 발명에 관계하므로 이 박막트랜지스터에 대해 본 도면을 참조하면서 간단하게 설명한다.
본 도면에서 1은 유리기판이다. 2는 그 상면에 형성된 언더코트층이다. 3은 그 상면의 소정 위치에 형성된, 그리고 반도체층의 채널영역을 형성하는 폴리실리콘층이다. 4는 마찬가지로 소스영역을 형성하는 폴리실리콘층이다. 5는 마찬가 지로 드레인영역을 형성하는 폴리실리콘층이다. 34와 35는 마찬가지로 LDD(Light -ly Doped Drain)영역을 형성하는 폴리실리콘층이다. 6은 게이트절연막이다. 7은 게이트절연막을 통해 채널영역의 폴리실리콘층 상부에 위치하는 게이트선층(線層)이다. 8은 층간절연막이다. 94와 95는 각각 소스영역과 드레인영역에 대응하는 부분에 형성된 콘택트홀을 통과하여 양 영역에 접속되는 소스배선층과 드레인배선층이다.
그리고, 이와 같은 구조의 폴리실리콘을 사용한 박막트랜지스터는 이동도가 수 10∼수 100cm2／Vs로 높다. 그러므로, 액티브매트릭스 액정표시장치의 화소부의 스위칭소자 및 구동회로부의 소자로서 널리 사용되고 있다.
또한, 화소부의 스위칭소자에는 일반적으로 n형 폴리실리콘 박막트랜지스터가 사용되지만, 그 상태로는 리크전류가 커지므로 통상은 채널영역의 폴리실리콘층과 그 양측의 소스영역, 드레인영역과의 사이에 매우 옅은 불순물농도의 LDD영역 34, 35를 개재시킨 구조로 하고, 이로써 소스영역과 드레인영역의 끝부의 전계를 완화하여 리크전류를 저감시키고 있다.
다음에, 폴리실리콘박막의 형성방법인데, 이것은 언더코트층상에 형성된 비결정실리콘층을 기판상의 트랜지스터소자의 배열에 따라 고립화(패터닝)한 후(또는 그 전)에, 엑시머레이저를 조사(照射)하여 일단 용융시키고, 고화(固化)할 때에 다결정화시키는 레이저어닐법, 또는 미리 고상(固相)성장촉진제를 비결정실리콘에 혼입해두고, 가열하여 고상성장을 하게 하는 방법이 알려져 있다. 또는 널리 사용되고 있다.
또한, 소스영역과 드레인영역의 형성방법으로서는, 인 등의 불순물이온을 넣은 후 레이저로 활성화하는 방법이나 또는 열로 활성화하는 방법, 그 외 이온을 넣을 때에 그 희석용으로서 동시에 주입하는 수소의 효과를 이용한 자기(自己)활성화방법 등이 알려져 있다.
그런데, 최초의 폴리실리콘층의 형성 및 소스영역과 드레인영역의 활성화에 레이저를 사용하는 방법은, 저온에서 이루어지는 프로세스(처리)이며, 더욱이 저가의 유리기판을 사용하는 것이 가능하므로 액정표시장치를 양산하는 경우에는 매우 유력한 방법이다.
또, 소스영역과 드레인영역의 형성에 이온의 질량분리를 하지 않는 이온도핑 및 그 이점을 살린 자기활성화법을 이용하는 방법은, 대형 기판을 사용한 프로세스에 적합하므로 그 양산에 적합한 방법이라고 생각되고 있다.
다음에, 레이저어닐법 및 자기활성화법을 이용한 톱게이트형 폴리실리콘 박막트랜지스터를 기판상에 형성할 때의 처리상태를 도 2를 참조하면서 설명한다.
본 도 2는, 도 1에 나타낸 반도체장치, 특히 트랜지스터가 그 제조프로세스의 진전에 따라 형성되어 가는 상태를 나타낸 단면도이다.
(1) 유리기판(1)의 상면에, SiO2막의 언더코트층(2)을 600nm의 두께로 형성하고, 다시 그 위에 비결정 Si막을 50nm의 두께로 형성하고, 레이저어닐에 의해 이 비결정 Si막을 다결정화하여 폴리실리콘막으로 하고, 다시 이 폴리실리콘막을 패터닝하여 이른바 섬형상으로 (고립화)한다(그리고 이때, 비결정 Si막을 패터닝한 후 레이저어닐을 해도 된다. 또한, 실리콘에 한하지 않고, 패터닝은 포토리소그라피와 에칭에 의해 이루어지는 것이 일반적이다).
(2) 섬형상의 폴리실리콘막 상부에, 게이트절연막으로서 100nm 두께의 SiO2막(6)을 형성한다. 다시 그 상부에 게이트절연층을 250nm의 두께로 형성하고, 패터닝으로 폴리실리콘막으로 이루어지는 반도체층의 채널영역이 되는 부분의 상부에만 게이트선층(線層)을 남긴다.
이어서, 남긴 게이트선층을 주입(도핑)마스크로 하여, 기판의 상부 방향에서 낮은 도즈량의 인이온을 도핑(n－도핑)하여, 폴리실리콘막의 게이트선층 바로 아래 영역을 제외하고 LDD영역과 같은 불순물농도로 한다.
(3) 게이트선층의 채널방향 양 측에 각 그 폭의 15％ 정도로 돌출하여 레지스트로 주입마스크(10)를 형성하고, 기판의 상부 방향에서 높은 도즈량의 인이온을 도핑(n＋도핑)하여, 폴리실리콘막의 레지스트 바로 아래 영역을 LDD영역으로 하고, 그 양측의 높은 도즈량의 인이온이 도핑된 영역을 소스영역, 드레인영역으로 한다.
(4) 레지스트마스크를 제거하여, 전체에 층간절연막(8)을 형성하고, 그 후 500℃에서 1시간의 활성화를 한다.
(5) 소스영역(4)과 드레인영역(5)에 대응하는 부분의 층간절연막과 게이트절연막을 관통하는 콘택트홀을 형성하고, 그 내부에 금속을 가득채워 소스배선층(94)과 드레인배선층(95)을 형성한다.
이상의 프로세스에 의해, 폴리실리콘을 사용한 박막트랜지스터(TFT)를 완성한다.
그리고, 실제로는 도시한 바와 같은 박막트랜지스터가 기판상에, 그 표시부의 화소나 구동회로에 대응하여, 종횡 몇 행, 몇 열에도 경우에 따라서는 기판 그 자체가 몇 단으로도 배열되어 있으며, 또 이들 때문에 다수의 박막트랜지스터를 접속하는 신호선 등이 형성되지만, 이들은 주지된 기술이므로 그 도시나 설명은 생략한다.
(본 발명이 해결하고자 하는 과제의 면에서 본 배경기술)
그리고, 이와 같이 하여 제조된 반도체장치 또는 그 중요부분으로서의 폴리실리콘제 박막트랜지스터이지만, 그 게이트절연막에 SiO2막을 사용한 경우에는, 게이트절연막과 소스영역, 드레인영역 사이에서 트랜지스터의 동작에 필요한 내압을 확보하기 위해, 그 막두께를 충분히 두껍게 할 필요가 있다.
그러나, SiO2막의 응력이 커지므로, 그 형성 후의 어닐이나 수소의 추방 등의 열처리시에 어떻게 해도 마이크로크랙이 생기기 쉬워진다.
또한, 한 변이 30cm 이상의 대형 기판인 경우에는, 이 SiO2막에 발생한 응력때문에 기판이 휘고, 제조장치내에서의 반송, 반송이나 위치결정 때문에 흡착 등 에 문제가 생기기 쉬워진다.
또, 게이트절연막에 SiN막 또는 SiN을 함유하는 다층막을 사용한 경우에는, 트랜지스터의 동작에 필요한 내압을 확보하기 위한 게이트절연막의 두께 그 자체는 SiO2 에 비교하여 얇아지지만, SiN막에 발생하는 응력이 SiO2막의 경우보다 크므로, 같은 문제가 생긴다(참고로 설명하면, SiN의 열팽창률은 2.8∼3.2×10-6／℃ 정도이며, 유리는 3.8∼1.0-6／℃ 정도이다).
특히, 근래 표시장치의 표시면의 대형화의 아래, 기판의 크기도 점점 대형화하고 있으므로, 이러한 문제 해결이 강하게 요망되고 있었다.
이상의 것 외에, 유리기판 상부의 바탕절연막에 대해서도 같은 과제가 있다. 단, 이것에 대해서는 일본국 특개평11(1999)-163353호에 상세하게 기재되어 있으므로, 그 설명은 생략한다.
또, 기판 대형화의 아래, 보텀게이트형 박막트랜지스터에서도 같은 문제가 생긴다.
(발명의 개시)
본 발명은 이상의 과제를 해결하는 것을 목적으로서 이루어진 것이며, 일부영역만 게이트절연막이나 바탕절연막의 두께를 통상과 같이 형성한 것이다. 구체적으로는, 다음과 같이 하고 있다.
하나의 발명에 있어서는, 게이트선층(게이트전극과 이것을 연결하는 선을 포함) 바로 아래의 게이트절연막만을 두껍게 한 것이다.
또, 타부(他部)와의 두께 차이에 연구를 집중한 것이다.
또, 타부와의 두께 차이의 형성방법에 연구를 집중한 것이다.
또, 바탕절연막에 대해서는, 가열시의 유리로부터의 이온 등의 침입을 확실하게 방지하기 위해, 반도체층으로부터 조금 돌출한 부분의 바탕절연막까지 이온 등의 침입 방지에 충분한 두께로 하거나 형성하거나 한 것이다.
또, 보텀게이트형 트랜지스터에도 동일한 연구를 집중한 것이다.
도 1은 종래의 반도체장치, 특히 박막트랜지스터의 단면도이다.
도 2는 상기 박막트랜지스터의 제조프로세스를 나타낸 도면이다.
도 3은 본 발명의 제1의 실시형태의 박막트랜지스터의 단면도이다.
도 4는 상기 박막트랜지스터의 제조프로세스를 나타낸 도면이다.
도 5는 게이트절연막의 게이트선층 바로 아래와 그 외의 영역의 막두께차와 마이크로크랙의 발생률의 관계를 나타낸 도면이다.
도 6은 본 발명의 제2의 실시형태의 액정표시장치의 단면도이다.
도 7은 본 발명의 제3의 실시형태의 EL표시장치의 단면도이다.
도 8은 본 발명의 제4의 실시형태의 보텀게이트형 박막트랜지스터의 단면도이다.
도 9는 본 발명의 제5의 실시형태의 박막트랜지스터의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 유리기판
2 : 언더코트(바탕절연막)층
3 : 채널영역의 폴리실리콘층, 전체 폴리실리콘층
30 : 섬형상의 폴리실리콘층
34 : 소스측 LDD영역의 폴리실리콘층
35 : 드레인측 LDD영역의 폴리실리콘층
4 : 소스영역의 폴리실리콘층
5 : 드레인영역의 폴리실리콘층
6 : 게이트절연막 7 : 게이트선층(전극)
8 : 층간절연막 94 : 소스배선층
95 : 드레인배선층 10 : 레지스트마스크
33 : 보호막 34 : 대향전극
35 : 대향기판 36 : 액정재료
42 : 인출전극 43 : 발광재료
이하, 본 발명을 그 실시형태에 따라 설명한다.
(제1의 실시형태)
본 실시형태는 박막트랜지스터 그 자체에 관한 것이다. 도 3에 본 실시형태의 박막트랜지스터의 단면을 나타낸다. 다음에, 본 도면을 참조하면서 이 톱게이트형 폴리실리콘제 박막트랜지스터를 설명한다. 그리고 본 도면에서는 도 1에 나타낸 것과 같은 작용, 효과를 나타내는 부분에 대해서는 같은 부호를 붙이고 있다.
본 도면에 나타낸 박막트랜지스터는 기본적으로는 도 1에 나타낸 종래기술의 것과 같다. 단, 게이트절연막(5)은 게이트선층(7) 바로 아래부분만 그 두께가 다른 부분보다 큰 점이 상위하다.
도 4에, 도 3에 나타낸 박막트랜지스터의 제조프로세스를 순서에 따라 나타낸다. 본 도면도 기본적으로는 도 2에 나타낸 제조프로세스와 같다. 단, (2)의 게이트절연막의 형성, 처리가 상위하다. 다음에, 이 상위한 부분만 설명한다.
(2)의 폴리실리콘막의 상부 전역에 100nm의 두께로 SiO2 제의 게이트절연막(6)을 형성하고, 그 위에 게이트선층이 되는 금속막을 250nm의 두께로 형성한다.
이어서, 금속막을 게이트선층(7)에 합쳐서 패터닝할 때 또는 그 후, SiO2 제 게이트절연막을 3nm 만큼 에칭에 의해 제거한다. 그리고 이 때, 게이트선층이 에칭마스크 또는 에칭스토퍼로 되어 그 하부의 SiO2 제의 게이트절연막은 그대로의 두께이다. 계속해서, 낮은 도즈량의 인이온의 도핑(n－도핑)을 하여, 폴리실리콘막의 게이트선층(6) 바로 아래의 영역(채널영역이 되는 부분)을 남기고, DLL구조의 영역과 같은 불순물농도로 한다.
그리고, 게이트금속층의 패터닝인데, 탄탈(Ta), 몰리브덴(Mo), 텅스텐(W) 그 외 MoW 등의 금속재료에 따라 에칭가스에 SF6와 O2 등의 조성이나 그 비를 적절하게 조절하여 사용하면, 게이트금속에 아울러 그 본래의 금속 패터닝 종료 후, 남은 게이트선층을 마스크로 하여 절연막의 일부 제거가 가능하다(사실상, 동시에 할 수 있다).
이상의 프로세스에 의해, 본 실시형태의 반도체장치인 폴리실리콘 박막트랜지스터를 완성한다.
그리고, 게이트절연막의 마이크로크랙의 발생인데, 게이트선층 바로 아래의 게이트절연막의 두께를 a nm으로 하고, 그 이외 영역의 두께를 b nm으로 한 경우, 본 실시형태에서는 (a－b＝)3nm만큼 전자(前者)의 막두께가 크다. 그리고 이것이 마이크로크랙발생방지의 중요한 팩터(factor)로 되어 있다. 다음에, 이것에 대하여 설명한다.
도 5는 320mm ×400mm의 대형 기판을 사용한 경우의 막두께차(a－b)와 마이크로크랙의 발생률의 관계를 나타낸 표이다.
본 도면에서, 예를 들면 막두께차(a－b)가 0nm인 경우에는 80％ 정도의 확률로 발생하고 있던 마이크로크랙이, 막두께차(a－b)가 2nm를 초과하면 대부분 0％가 되어 막두께차(a－b)가 크면 마이크로크랙의 발생이 격감되고 있다.
그리고, 본 도면에서는 넓은 기판에 가령 1개라도 마이크로크랙의 발생이 있으면 발생한 것으로 하고 있다.
(제2의 실시형태)
본 실시형태는 기판에 관한 것이다.
도 6에 앞의 실시형태의 톱게이트형 폴리실리콘 박막트랜지스터를 형성한 액정표시장치용 기판의 단면을 나타낸다.
본 도면에서 35는 상부 기판이며, 34는 대향전극이다. 30은 상부 기판이며, 33은 보호막, 32는 화소전극이다. 36은 액정층이다. 그 외의 부호는 3 등과 동일하다.
그리고, 본 실시형태에서는, 미리 게이트전극부의 절연막만 2단계의 처리로 두껍게 형성하고 있다.
(제3의 실시형태)
본 실시형태는 기판에 관한 것이다.
도 7은 앞의 실시형태의 톱게이트형 폴리실리콘 박막트랜지스터를 형성한 EL표시장치용 기판의 구조를 나타낸 단면도이다.
도 7을 사용하여, 본 발명의 실시형태인 EL표시장치의 구성과, 그 제조프로세스에 대하여 설명한다.
먼저, 유리기판(1)상에, 도 2에서 설명한 바와 같은 프로세스에 따라 박막트랜지스터를 형성한다. 다음에, 화소부 트랜지스터의 드레인측 전극에 접속하도록 인출전극(42)을 형성하여 박막트랜지스터어레이를 완성한다. 다음에, 인출전극 (42)의 위에 발광재료(43)를 퇴적하여, EL표시장치를 완성한다.
도 7에서 명백한 바와 같이, 유리기판의 위에 형성한 박막트랜지스터에 있어서는, 게이트선층의 바로 아래에서 게이트절연막의 막두께를 두껍게 하고 있다. 그 결과, 마이크로크랙을 방지하면서, 대형 EL표시장치를 구성하는 것이 가능해진다.
(제4의 실시형태)
본 실시형태는 보텀게이트형 박막트랜지스터에 관한 것이다.
도 8에서 반도체층(3) 바로 아래의 게이트절연막만 다른 부보다 두껍게 하고 있다.
또, 바탕절연막(2)도 반도체층부 근변만 보통의 두께로 하고 있다.
(제5의 실시형태)
본 실시형태는 바탕절연막에 관한 것이다.
도 9에서 반도체층(3) 바로 아래와 이것을 2㎛ 돌출한 부분의 바탕게이트절연막(2)만 다른 부보다 두껍게 하고 있다.
이상, 본 발명의 그 실시형태에 따라 설명하였지만, 본 발명은 전혀 이들에 한정되지 않는 것은 물론이다. 즉, 예를 들면 다음과 같이 해도 된다.
(1) 실시에 있어서 SiO2 층의 막두께나 영역마다의 막두께차 등은, 유리기판의 형상, 크기 기타 각 제조 고저의 내용여하에 따라 각종 최적의 값이 선택되어 있다.
(2) 반도체층은 폴리실리콘막이 아닌, 단결정(單結晶)실리콘, 비정질 실리콘, 그 외 GaAs, SiGe, SiGeC 등의 반도체화합물을 사용하고 있다.
(3) 게이트절연막은 SiO2 막의 일층이 아닌, SiN막이나 SiO2막과 SiN막을 함유하는 다층막을 사용하고 있다. 또, 제조의 형편상 조성은 다소 청구항의 것과 상위하다.
(4) 액정장치는 광셔터나 광논리소자이다.
(5) 절연막의 차이는, 예를 들면 도 4의 (2)에 나타낸 바와 같은 단차가 아닌 곡면형상으로 하고 있다.
(6) LDD영역이나 오프세트영역에 대해서는 기판이나 소자의 크기, 소자의 재질 등에 따라 경우별로 실시하고 있다.
이상의 설명으로 알 수 있는 바와 같이, 본 발명에 의하면, 특히 톱게이트형박막트랜지스터를 형성한 대형 어레이기판에 있어서, 게이트선층의 바로 아래 영역의 게이트절연막을 다른 영역보다 막두께를 두껍게 형성하는 등 하여 마이크로크랙의 발생을 억제하고, 또 기판의 휨을 억제한다.
그러므로, 액정을 사용한 장치의 성능이 안정되고, 또 제조프로세스의 안정성이 향상된다.
Claims (35)
- 기판상에, 채널영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 갖는 박막트랜지스터에 있어서,상기 게이트절연막은, 상기 게이트선층 하부의 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 박막트랜지스터.
- 기판상에, 채널영역과 그 양측의 LDD영역과, 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지는 박막트랜지스터에 있어서,상기 게이트절연막은, 상기 게이트선층 하부, 또는 게이트선층 하부와 상기 LDD영역 상부에 있는 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 박막트랜지스터.
- 기판상에, 채널영역과 그 양측의 오프셋영역과, 또한 그 양측의 LDD영역과, 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지는 박막트랜지스터에 있어서,상기 게이트절연막은, 상기 게이트선층 하부, 게이트선층 하부와 상기 오프셋영역 하부, 또는 게이트선층 하부와 오프셋영역 상부와 상기 LDD영역 상부에 있는 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 박막트랜지스터.
- 제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 상기 제1의 영역은, 상기 제2의 영역에 비교하여,게이트절연막이 1.5nm∼4nm 두꺼운 소정 증후막후(增厚膜厚) 영역인 것을 특징으로 하는 박막트랜지스터.
- 제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 상기 반도체층은,폴리실리콘으로 이루어지는 폴리실리콘제 반도체층인 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 반도체층은,폴리실리콘으로 이루어지는 폴리실리콘제 반도체층인 것을 특징으로 하는 박막트랜지스터.
- 제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 상기 게이트절연막은,2산화규소로 이루어지는 2산화규소제 게이트절연막인 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 게이트절연막은,2산화규소로 이루어지는 2산화규소제 게이트절연막인 것을 특징으로 하는 박막트랜지스터.
- 제5항에 있어서, 상기 게이트절연막은,2산화규소로 이루어지는 2산화규소제 게이트절연막인 것을 특징으로 하는 박막트랜지스터.
- 기판상에, 채널영역과 소스영역과 드레인영역이 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지며, 또한 게이트절연막은 게이트선층 하부의 막두께가 두꺼운 제1의 영역과, 이 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 박막트랜지스터를 스위칭소자로서 사용하고 있는 것을 특징으로 하는 액정장치.
- 기판상에, 채널영역과 그 양측의 LDD영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지며, 또한 게이트절연막은 게이트선층 하부의 막두께가 두꺼운 제1의 영역과 이 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 박막트랜지스터를 스위칭소자로서 사용하고 있는 것을 특징으로 하는 액정장치.
- 기판상에, 채널영역과 그 양측의 오프셋영역과, 또한 그 양측의 LDD영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지며, 또한 게이트절연막은 최소한 게이트선층 하부에 있는 막두께가 두꺼운 제1의 영역과, 최소한 소스영역과 드레인영역의 상부를 덮는 막두께가 얇은 제2의 영역을 갖고 있는 박막트랜지스터를 스위칭소자로서 사용하고 있는 것을 특징으로 하는 액정장치.
- 제10항, 제11항 또는 제12항중 어느 한 항에 있어서, 상기 스위칭소자로서 사용하고 있는 박막트랜지스터는,상기 게이트절연막은, 제1의 영역이 제2의 영역에 비교하여 1.5nm∼4nm 두껍게 형성된 소정부 게이트절연막 증후형(增厚型) 박막트랜지스터인 것을 특징으로 하는 액정장치.
- 제10항, 제11항 또는 제12항중 어느 한 항에 있어서, 상기 스위칭소자로서 사용하고 있는 박막트랜지스터는,상기 게이트절연막이 2산화규소로 이루어지는 2산화규소 사용형 박막트랜지스터인 것을 특징으로 하는 액정장치.
- 제13항에 있어서, 상기 스위칭소자로서 사용하고 있는 박막트랜지스터는,상기 게이트절연막이 2산화규소로 이루어지는 2산화규소 사용형 박막트랜지스터인 것을 특징으로 하는 액정장치.
- 기판상에, 최소한 채널영역과 소스영역과 드레인영역을 가지며 또한 이들 각 영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지며, 또한 게이트절연막은 최소한 게이트선층 하부에 있는 막두께가 두꺼운 영역과, 최소한 소스영역과 드레인영역의 반도체층의 상부에 있는 막두께가 얇은 영역을 갖는 박막트랜지스터의 제조방법으로서,상기 게이트선층을 형성하기 위해, 상기 게이트절연막상에 게이트금속막을 형성하는 게이트금속막 형성 단계와,상기 형성된 게이트금속막을 패터닝하고, 이때 아울러 게이트선층의 하부가 되지 않는 영역의 게이트절연막도 얇게 제거하는 게이트금속막과 게이트절연막의 겸용 패터닝 단계를 갖고 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 기판상에, 최소한 채널영역과 소스영역과 드레인영역을 가지며 또한 이들 각 영역이 구분하여 형성된 반도체층과, 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 가지고 이루어지며, 또한 게이트절연막은 최소한 게이트선층 하부에 있는 막두께가 두꺼운 영역과, 최소한 소스영역과 드레인영역의 반도체층의 상부에 있는 막두께가 얇은 영역을 갖는 박막트랜지스터의 제조방법으로서,상기 게이트선층을 형성하기 위해, 상기 게이트절연막상에 게이트금속막을 형성하는 게이트금속막 형성 단계와,상기 형성된 게이트금속막을 패터닝하여 게이트선층을 형성하는 게이트선층 형성 단계와,상기 형성된 게이트선층을 마스크로 하여 그 하부가 되지 않는 영역의 게이트절연막을 소정 두께 제거하는 게이트선층 이용형 게이트 절연막패터닝 단계를 갖고 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제16항 또는 제17항중 어느 한 항에 있어서, 상기 게이트금속막과 게이트절연막의 겸용 패터닝 단계와 게이트선층 이용형 게이트절연막 패터닝 단계는,상기 게이트절연막의 막두께가 얇은 영역을, 두꺼운 영역에 비교하여 1.5nm ∼4nm 얇아지도록 제거하는 소정 두께 제거형 패터닝 단계인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 기판상에, 절연막과, 그 위에 최소한 채널영역과 소스영역과 드레인영역을 가지며 또한 이들 각 영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 갖고 이루어지는 박막트랜지스터에 있어서,상기 기판상의 절연막은, 상기 반도체층 바로 아래부 및 그 주위 1∼2㎛로 튀어나온 두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외의 막두께가 얇은 제2의 영역으로 이루어지는 것을 특징으로 하는 박막트랜지스터.
- 기판상에, 절연막과, 그 위에 최소한 채널영역과, 소스영역과 드레인영역을 가지며 또한 이들 각 영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막에 형성된 게이트선층을 갖고 이루어지는 박막트랜지스터에 있어서,상기 기판상의 절연막은, 상기 반도체층 바로 아래부 및 그 주위 1∼2㎛로 튀어나온 부분에만 있는 부분절연막인 것을 특징으로 하는 박막트랜지스터.
- 바탕절연막이 형성된 기판상에, 게이트선층과, 그 상부에 형성된 게이트절연막과, 이 게이트절연막의 위에 최소한 채널영역과 소스영역과 드레인영역을 갖는 반도체층을 갖고 이루어지는 보텀게이트형 박막트랜지스터에 있어서,상기 기판상의 바탕절연막은, 상기 반도체층 바로 아래부의 두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외의 막두께가 얇은 제2의 영역으로 이루어지고,상기 바탕절연막이 형성된 기판상의 게이트절연막은, 상기 반도체층 바로 아래부의 두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외의 막두께가 얇은 제2의 영역으로 이루어지는 것을 특징으로 하는 보텀게이트형 박막트랜지스터.
- 채널영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부를 덮도록 형성된 게이트절연막과, 상기 반도체층의 채널영역 상부의 게이트절연막상에 형성된 게이트전극을 갖는 박막트랜지스터와, 상기 게이트전극과 이 게이트전극에 신호를 전달하는 선으로 이루어지는 게이트선층을 갖고 이루어지는 액정장치용 기판에 있어서,상기 게이트절연막은, 상기 게이트선층 하부에만 형성된 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외에서, 상기 반도체층 상부를 포함하는 기판상에 형성된 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 액정장치용 기판.
- 채널영역과 그 양측의 LDD영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부를 덮도록 형성된 게이트절연막과, 상기 반도체층의 채널영역 상부의 게이트절연막상에 형성된 게이트전극을 갖는 박막트랜지스터와, 상기 게이트전극과 이 게이트전극에 신호를 전달하는 선으로 이루어지는 게이트선층을 갖고 이루어지는 액정장치용 기판에 있어서,상기 게이트절연막은, 상기 게이트선층 하부에만 형성된 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외에서, 상기 반도체층 상부를 포함하는 기판상에 형성된 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 액정장치용 기판.
- 채널영역과 그 양측의 오프셋영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부를 덮도록 형성된 게이트절연막과, 상기 반도체층의 채널영역 상부의 게이트절연막상에 형성된 게이트전극을 갖는 박막트랜지스터와, 상기 게이트전극과 이 게이트전극에 신호를 전달하는 선으로 이루어지는 게이트선층을 갖고 이루어지는 액정장치용 기판에 있어서,상기 게이트절연막은, 상기 게이트선층 하부에만 형성된 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외에서, 상기 반도체층 상부를 포함하는 기판상에 형성된 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 액정장치용 기판.
- 제22항, 제23항 또는 제24항중 어느 한 항에 있어서, 상기 제1의 영역은, 상기 제2의 영역에 비교하여,게이트절연막이 1.5nm∼4nm 두꺼운 소정 증후막후(增厚膜厚) 영역인 것을 특징으로 하는 액정장치용 기판.
- 기판상에, 채널영역과 소스영역과 드레인영역이 형성된 반도체층과, 반도체층의 상부를 포함하여 기판상 전면에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 갖고 이루어지며, 또한 게이트절연막은 게이트선층 하부의 막두께가 두꺼운 제1의 영역과, 이 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 박막트랜지스터를 스위칭소자로서 사용하고 있는 것을 특징으로 하는 액정장치.
- 기판상에, 채널영역과 그 양측의 LDD영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부를 포함하여 기판상 전면에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 갖고 이루어지며, 또한 게이트절연막은 게이트선층 하부의 막두께가 두꺼운 제1의 영역과 이 제1의 영역 이외의 반도체층 상부의 막두께가 얇은 제2의 영역을 갖고 있는 박막트랜지스터를 스위칭소자로서 사용하고 있는 것을 특징으로 하는 액정장치.
- 기판상에, 채널영역과 그 양측의 오프셋영역과 또한 그 양측의 LDD영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 반도체층의 상부를 포함하여 기판상 전면에 형성된 게이트절연막과, 채널영역 상부의 게이트절연막상에 형성된 게이트선층을 갖고 이루어지며, 또한 게이트절연막은 최소한 게이트선층 하부에 있는 막두께가 두꺼운 제1의 영역과, 최소한 소스영역과 드레인영역의 상부를 덮는 막두께가 얇은 제2의 영역을 갖고 있는 박막트랜지스터를 스위칭소자로서 사용하고 있는 것을 특징으로 하는 액정장치.
- 제26항, 제27항 또는 제28항중 어느 한 항에 있어서, 상기 스위칭소자로서 사용하고 있는 박막트랜지스터는,상기 게이트절연막의 두께는, 제1의 영역이 제2의 영역에 비교하여 최소한 1.5nm 이상 두껍게 형성된 소정부 게이트절연막 증후형(增厚型) 박막트랜지스터인 것을 특징으로 하는 액정장치.
- 제26항, 제27항 또는 제28항중 어느 한 항에 있어서, 상기 스위칭소자로서 사용하고 있는 박막트랜지스터는,상기 게이트절연막이 2산화규소로 이루어지는 2산화규소 사용형 박막트랜지스터인 것을 특징으로 하는 액정장치.
- 제29항에 있어서, 상기 스위칭소자로서 사용하고 있는 박막트랜지스터는,상기 게이트절연막이 2산화규소로 이루어지는 2산화규소 사용형 박막트랜지스터인 것을 특징으로 하는 액정장치.
- 채널영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부를 덮도록 형성된 게이트절연막과, 상기 반도체층의 채널영역 상부의 게이트절연막상에 형성된 게이트전극을 갖는 박막트랜지스터와, 상기 게이트전극과 이 게이트전극에 신호를 전달하는 선으로 이루어지는 게이트선층을 가지고 이루어지는 액정장치용 기판에 있어서,상기 게이트절연막은, 상기 게이트선층 하부에만 형성된 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외에서, 상기 반도체층 상부를 포함하는 기판상 전면에 형성된 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 액정장치용 기판.
- 채널영역과 그 양측의 LDD영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부를 덮도록 형성된 게이트절연막과, 상기 반도체층의 채널영역 상부의 게이트절연막상에 형성된 게이트전극을 갖는 박막트랜지스터와, 상기 게이트전극과 이 게이트전극에 신호를 전달하는 선으로 이루어지는 게이트선층을 가지고 이루어지는 액정장치용 기판에 있어서,상기 게이트절연막은, 상기 게이트선층 하부에만 형성된 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외에서, 상기 반도체층 상부를 포함하는 기판상 전면에 형성된 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 액정장치용 기판.
- 채널영역과 그 양측의 오프셋영역과 소스영역과 드레인영역이 구분하여 형성된 반도체층과, 이 반도체층의 상부를 덮도록 형성된 게이트절연막과, 상기 반도체층의 채널영역 상부의 게이트절연막상에 형성된 게이트전극을 갖는 박막트랜지스터와, 상기 게이트전극과 이 게이트전극에 신호를 전달하는 선으로 이루어지는 게이트선층을 가지고 이루어지는 액정장치용 기판에 있어서,상기 게이트절연막은, 상기 게이트선층 하부에만 형성된 막두께가 두꺼운 제1의 영역과,상기 제1의 영역 이외에서, 상기 반도체층 상부를 포함하는 기판상 전면에 형성된 막두께가 얇은 제2의 영역을 갖고 있는 것을 특징으로 하는 액정장치용 기판.
- 제32항, 제33항 또는 제34항중 어느 한 항에 있어서, 상기 제1의 영역은, 상기 제2의 영역에 비교하여,게이트절연막이 1.5nm∼4nm 두꺼운 소정 증후막후(增厚膜厚) 영역인 것을 특징으로 하는 액정장치용 기판.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29965699 | 1999-10-21 | ||
| JPJP-P-1999-00299656 | 1999-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020065484A KR20020065484A (ko) | 2002-08-13 |
| KR100675168B1 true KR100675168B1 (ko) | 2007-01-29 |
Family
ID=17875399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020027004887A KR100675168B1 (ko) | 1999-10-21 | 2000-10-19 | 박막트랜지스터 및 그 제조방법, 그것을 사용한 액정장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6974972B1 (ko) |
| KR (1) | KR100675168B1 (ko) |
| CN (1) | CN1319177C (ko) |
| WO (1) | WO2001029898A1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI256732B (en) * | 2002-08-30 | 2006-06-11 | Sharp Kk | Thin film transistor, liquid crystal display apparatus, manufacturing method of thin film transistor, and manufacturing method of liquid crystal display apparatus |
| KR100579188B1 (ko) * | 2004-02-12 | 2006-05-11 | 삼성에스디아이 주식회사 | 엘디디 구조를 갖는 박막트랜지스터 |
| US7221039B2 (en) * | 2004-06-24 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Thin film transistor (TFT) device structure employing silicon rich silicon oxide passivation layer |
| CN104218093B (zh) * | 2014-08-13 | 2018-03-30 | 上海和辉光电有限公司 | 薄膜晶体管结构 |
| KR20170080996A (ko) * | 2015-12-31 | 2017-07-11 | 삼성디스플레이 주식회사 | 표시 장치용 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 |
| CN105870199A (zh) * | 2016-05-26 | 2016-08-17 | 深圳市华星光电技术有限公司 | 薄膜晶体管、薄膜晶体管的制备方法及cmos器件 |
| CN107359203A (zh) | 2017-05-12 | 2017-11-17 | 惠科股份有限公司 | 显示面板和显示装置 |
| CN107393953B (zh) * | 2017-07-27 | 2020-04-10 | 武汉华星光电半导体显示技术有限公司 | 低温多晶硅薄膜晶体管及其制作方法、有机发光显示器 |
| CN111564109B (zh) * | 2020-05-07 | 2022-08-05 | 武汉华星光电半导体显示技术有限公司 | 盖板玻璃及具有该盖板玻璃的显示装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196470A (ja) * | 1989-01-25 | 1990-08-03 | Seiko Instr Inc | 薄膜トランジスタとその製造方法 |
| JPH039531A (ja) | 1989-06-07 | 1991-01-17 | Toshiba Corp | 薄膜半導体装置 |
| JPH0320048A (ja) | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2553704B2 (ja) * | 1989-06-16 | 1996-11-13 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP2564725B2 (ja) * | 1991-12-24 | 1996-12-18 | 株式会社半導体エネルギー研究所 | Ｍｏｓ型トランジスタの作製方法 |
| JPH06291314A (ja) | 1993-04-06 | 1994-10-18 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH06342808A (ja) | 1993-05-31 | 1994-12-13 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
| TW299897U (en) * | 1993-11-05 | 1997-03-01 | Semiconductor Energy Lab | A semiconductor integrated circuit |
| US5604139A (en) * | 1994-02-10 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| JP3548237B2 (ja) * | 1994-08-29 | 2004-07-28 | シャープ株式会社 | 薄膜トランジスタ |
| JP3078720B2 (ja) | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3378415B2 (ja) | 1995-09-14 | 2003-02-17 | 株式会社東芝 | 薄膜トランジスタとそれを用いた液晶表示装置 |
| JPH1070267A (ja) | 1996-08-26 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JPH10125928A (ja) * | 1996-10-23 | 1998-05-15 | Semiconductor Energy Lab Co Ltd | 半導体集積回路及びその作製方法 |
| US5879959A (en) * | 1997-01-17 | 1999-03-09 | Industrial Technology Research Institute | Thin-film transistor structure for liquid crystal display |
| JPH11121757A (ja) | 1997-10-20 | 1999-04-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH11163353A (ja) * | 1997-11-25 | 1999-06-18 | Toshiba Corp | ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置 |
| JP3765194B2 (ja) | 1998-01-19 | 2006-04-12 | 株式会社日立製作所 | 液晶表示装置 |
| JP4234363B2 (ja) * | 2002-07-05 | 2009-03-04 | シャープ株式会社 | 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 |
-
2000
- 2000-10-19 CN CNB008144281A patent/CN1319177C/zh not_active Expired - Lifetime
- 2000-10-19 US US10/111,005 patent/US6974972B1/en not_active Expired - Lifetime
- 2000-10-19 KR KR1020027004887A patent/KR100675168B1/ko not_active IP Right Cessation
- 2000-10-19 WO PCT/JP2000/007306 patent/WO2001029898A1/ja active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| CN1319177C (zh) | 2007-05-30 |
| US6974972B1 (en) | 2005-12-13 |
| WO2001029898A1 (fr) | 2001-04-26 |
| KR20020065484A (ko) | 2002-08-13 |
| CN1379914A (zh) | 2002-11-13 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130111 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20150109 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160119 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170113 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180112 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |