KR20030084738A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20030084738A
KR20030084738A KR10-2003-0026105A KR20030026105A KR20030084738A KR 20030084738 A KR20030084738 A KR 20030084738A KR 20030026105 A KR20030026105 A KR 20030026105A KR 20030084738 A KR20030084738 A KR 20030084738A
Authority
KR
South Korea
Prior art keywords
region
gettering
semiconductor
amorphous
island
Prior art date
Application number
KR10-2003-0026105A
Other languages
English (en)
Other versions
KR100515279B1 (ko
Inventor
마키타나오키
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20030084738A publication Critical patent/KR20030084738A/ko
Application granted granted Critical
Publication of KR100515279B1 publication Critical patent/KR100515279B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Abstract

본 발명의 반도체 장치는 적어도 하나의 박막 트랜지스터를 구비하며, 상기 박막 트랜지스터는, 채널형성영역, 소스영역 및 드레인영역을 포함하는 결정질 영역이 한정되는 반도체층을 포함한다. 상기 게이트 전극은 채널형성영역의 도전성을 제어하기 위해 제공되고, 상기 게이트 절연막은 상기 게이트 전극과 상기 반도체층 사이에 제공된다. 상기 반도체층은 그의 결정질 영역의 외측에 게터링 영역을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은, 박막 트랜지스터(TFT)를 포함한 반도체 장치 및 그와 같은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게 말하면, 본 발명은 비정질 반도체막을 결정화함으로써 얻어진 결정성 영역을 채널형성영역으로 하는 TFT를 포함한 반도체 장치 및 그와 같은 반도체 장치의 제조 방법에 관한 것이다. 본 발명은, 특히 액티브 매트릭스형의 액정표시장치(LCD), 유기 EL 표시장치, 밀착형 이미지 센서 및 삼차원 IC 등에 효과적으로 적용할 수 있다.
대형이고 고해상도인 LCD나 유기 EL 표시장치와 고속이고 고해상도인 밀착형 이미지 센서나 삼차원 IC 등을 실현하기 위해, 유리 등의 절연기판 위나, 절연막 위에 고성능의 반도체 소자를 형성하는 기술에 광범위한 연구 개발이 행해지고 있다. 특히, 동일 기판상에 화소부와 구동 회로를 포함한 LCD는 퍼스널 컴퓨터(PC)용의 모니터뿐만 아니라, 일반 가정의 각종 전자 기기에 응용되기 시작했다. 예컨대, 대부분의 일반 가정에서 TV 모니터로서 사용되는 음극선관(CRT)이 액정표시장치에 의해 점차 대체되고 있다. 또한, 다른 오락용으로 또는 스크린에 영화 또는 게임 비디오를 투영하기 위한 프론트 프로젝터(front projector)는 지금 쉽게 찾아 볼 수 있는 가정 용품으로 되고 있다. 이들은 거대한 LCD 시장의 빠른 성장을 나타내는 단적인 예일 뿐이다. 한편, 유리 기판상에 메모리 회로나 클록 발생 회로 등의 로직 회로(logic circuit)를 포함한 소위 "시스템 온 패널(system-on-panel)"도 집중적으로 연구 개발되고 있다.
일반적으로, 스크린에 고해상도로 화상를 표시하기 위해서는, 각 화소에 기입되는 정보량이 상당히 증가되어야 한다. 또한, 그 거대한 정보가 단시간내에 기입되지 않으면, 고정세의 표시를 실현하기 위한 방대한 정보량을 갖는 화상이 동화상처럼 표시되는 것은 불가능하다. 따라서, 프로세스 레이트를 충분히 증가시키기 위해, LCD 구동 회로에 사용되는 TFT는 매우 고속으로 동작되어야 한다. 또한, TFT를 이와 같이 고속으로 동작시키기 위해서는, TFT가, 높은 전계효과 이동도를 실현하기에 충분히 양호한 결정성을 갖는 고품위 결정질 반도체막을 포함하는 것이 바람직하다.
본 발명자들은 종래 기술보다 저온으로 단시간에 어닐링 처리를 행함으로써 높은 결정성을 갖는(즉, 결정의 배향 방향이 서로 충분히 정렬되어 있는) 고품위 반도체막을 유리 기판 위에 형성하는 기술을 개발하였다. 특히, 본 발명자들은 비정질 반도체막에 결정화를 촉진하는 작용을 갖는 금속 원소(여기서는 상기 원소를 "촉매 원소(catalytic element)"라고 칭한다)를 첨가한 후, 상기 비정질 반도체막을 어닐링 처리함으로써 상기와 같은 고품위 반도체막을 얻을 수 있다는 것을 알아내었다.
그러나, 이와 같은 촉매 원소를 첨가하여 얻어진 결정질 실리콘막을 그대로 반도체층으로서 사용하여 TFT를 제작하면, 상기 TFT는 OFF 상태의 리크 전류가 돌발적으로 증가하게 된다. 본 발명자들은 이 현상이 촉매 원소가 반도체막중(특히, 결정립계 주위)에서 불규칙적으로 편석(偏析)함으로써 야기된다고 생각한다. 즉,본 발명자들은 이들 편석이 전류의 리크 경로를 형성하여, 상기 OFF 상태의 리크 전류를 돌발적으로 증가시킨다고 생각한다. 이와 같이 원치 않는 OFF 상태의 리크 전류의 돌발적인 증가를 회피하기 위해서는, 결정질 실리콘막을 형성한 후, 상기 실리콘막으로부터 촉매 원소를 제거함으로써 결정질 실리콘막중의 촉매 원소 농도를 감소시킬 필요가 있다. 촉매 원소를 제거하는 이 공정을 "게터링 처리"라고 칭한다.
이 게터링 방법에 대해서는 여러가지 방법이 제안되어 있다. 예컨대, 일본국 특허공개공보 제98-270363호에는, 첨가된 촉매 원소에 의해 결정화된 실리콘막에 있어서의 도입 영역으로부터 인 등의 Vb족의 원소를 선택적으로 도입한 실리콘막에 있어서의 다른 영역으로 촉매 원소를 확산시키는 기술이 개시되어 있다. 이 확산은 상기 실리콘막을 어닐링함으로써 실현된다. 이 기술에서는, Vb족 원소가 도입되어 있지 않은 실리콘막의 부분(즉, 촉매 원소의 농도가 게터링 처리에 의해 감소된 부분)에 반도체 장치의 활성 영역이 규정되어 있다.
한편, 일본국 공개특허공보 제99-40499호에는, Vb족 원소가 선택적으로 도입된 영역에 대하여 레이저광 등의 강광 조사를 행한 후, 상기 실리콘막을 어닐링함으로써, 촉매 원소에 대한 게터링 효과를 높이는 기술이 개시되어 있다.
또한, 일본국 공개특허공보 제99-54760호에는, 동일한 실리콘막에 Vb족 원소뿐만 아니라 IIIb족 원소(보론 등)를 도입함으로써, 촉매 원소에 대한 게터링 효과를 높이는 기술이 개시되어 있다.
그러나, 반도체 장치의 종래의 제작 프로세스는 다음과 같은 문제점을 갖고있다.
우선, 게터링 공정을 부가하면 제조 프로세스가 복잡해지고, 제조 프로세스의 비용도 증가한다. 이 문제를 해결하기 위해, TFT의 전체 활성 영역으로부터가 아니라 단지 채널형성영역으로부터 소스 또는 드레인영역으로 되는 활성 영역의 부분으로 촉매 원소를 확산시킴으로써 촉매 원소를 선택적으로 제거하는 방법이 제안되었다.
이 방법에서, 촉매 원소를 모으는 영역(여기서는 "게터링 영역"이라고 칭한다)은 소스영역 또는 드레인영역으로 되는 부분(편의상 여기서는 상기 부분을 "소스 또는 드레인영역"이라고 칭한다)이다. 그러한 목적을 위해, 촉매 원소를 확산시키는 작용을 갖고 주기율표 Vb족에 속하는 원소(여기서는 "게터링 원소"라고 칭해지고 또한 n형 불순물 원소이기도 한, 인 및 비소 등)를 소스 또는 드레인영역에 고농도로 도프하고, 어닐링 프로세스를 행한다. 이 어닐링 프로세스의 결과로서, 촉매 원소는 소스 또는 드레인영역으로 확산되어, 채널형성영역의 촉매 원소 농도가 감소된다. 또한 이 때, 일본국 공개특허공보 제99-54760호에 개시되어 있는 바와 같이, 주기율표 IIIb족에 속하는 다른 불순물 원소(p형 불순물 원소이기도 한 보론, 알루미늄 등)를 소스·드레인영역에 고농도로 도프하면, 게터링 효과가 향상될 수 있다.
n 채널형 TFT에 있어서는, 소스 또는 드레인영역을 게터링 영역으로서 사용하는 경우, Vb족에 속하는 n형 불순물 원소(인 등)는 단독으로 게터링 원소로서 작용할 수 있다. 그러나, p 채널형 TFT에 있어서는, IIIb족에 속하는 p형 불순물 원소(보론 등)는 단독으로 게터링 원소로서 작용할 수 없다. 이 때문에, p 채널형 TFT의 소스 또는 드레인영역에 게터링 원소로서 Vb족에 속하는 n형 불순물 원소(인 등)를 첨가할 필요가 있다. 즉, p 채널형 TFT에 있어서는, 촉매 원소에 대한 게터링 처리를 행하기 위해 n형 불순물 원소를 고농도로 도프한 소스 또는 드레인영역이 그 도전형을 p형으로 반전시킬(그와 같은 목적으로 행해지는 프로세스를 "카운터 도핑 프로세스(counter-doping process)"라고 칭한다) 필요가 있었다. 그리고, p 채널형 TFT의 반도체층의 도전형을 n형으로부터 p형으로 반전시키기 위해서는, 상기 카운터 도핑 프로세스에 의해 n형 불순물의 dir 1.5∼3.0 배의 p형 불순물을 첨가하여야 한다. 따라서, 게터링 효과를 향상시키기 위해서 Vb족에 속하는 n형 불순물 원소(인 등)의 첨가량을 증가시키면, IIIb족에 속하는 p형 불순물 원소(보론 등)의 첨가량도 비상식적으로 높은 레벨로 증가시켜야 한다. 이와 같은 높은 도핑 레벨은 통상적인 도핑 시스템의 처리 능력을 크게 압박한다. 따라서, 상기 카운터 도핑 프로세스는 도저히 양산 가능한 프로세스가 아니다.
또한, 게터링 효과는, 상기한 바와 같이, Vb족에 속하는 n형 불순물 원소(인 등)뿐만 아니라 IIIb족에 속하는 p형 불순물 원소(보론 등)를 첨가함으로써 향상될 수도 있다. 따라서, n 채널형 TFT의 게터링 능력은 p 채널형 TFT의 게터링 능력과 상이할 수 있다. 이 경우, n 채널형 TFT의 반도체막중으로부터 게터링 영역으로 촉매 원소가 확산되는 레이트는 p 채널형 TFT의 촉매 원소의 확산 레이트와 상이할 수 있어, 소자 성능의 특성 변동을 생성시킬 수 있다.
또한, Vb족에 속하는 n형 불순물 원소(인 등)만으로 n 채널형 TFT에 게터링처리를 행한다. 그 결과, n 채널형 TFT에 대해서는 게터링 효과가 충분하지 않다(즉, TFT의 채널형성영역에서의 촉매 원소의 잔류량의 농도를 충분히 감소시킬 수 없다). 본 발명자들은, 일본국 공개특허공보 제 98-270363호나 일본국 공개특허공보 제99-40499호에 기재되어 있는 방법을 사용하여 실험을 행하고, 실제로 샘플 TFT를 제작하였다. 그 결과, 채용된 특정 방법에 따라 불량률이 약간 변동하지만, 상기 TFT 중 수 퍼센트가 불량이라는 것, 즉 오프 시에 많은 양의 리크 전류가 흐르게 된다는 것을 알아내었다. 본 발명자들은 상기 불량이 발생한 원인을 알아내기 위해 상기 불량 TFT를 분석하였다. 그 결과, 본 발명자들은, 채널형성영역과 드레인영역 사이의 접합부에 촉매 원소에 의한 실리사이드(silicide)가 생성되었음을 상기 실험을 통해 확인하였다. 따라서, 상기 공보에 기재된 게터링 방법은, 충분히 촉매 원소를 제거할 수 없고, 고성능의 TFT가 상당수 얻어진다고 해도 상기 불량률을 무시할 수는 없기 때문에, 양산 가능한 또는 신뢰성 있는 기술로서 고려될 수 없다.
이에 대하여, 일본국 공개특허공보 제99-54760호에 기재되어 있는 바와 같이, n 채널형 TFT에, Vb족의 불순물 원소 및 IIIb족의 불순물 원소 모두를 첨가하면, 게터링 효과를 어느 정도 향상시킬 수는 있다. 그러나, 이 경우, n 채널형 TFT에 있어서는 n형 불순물 원소를 p형 불순물 원소보다 고농도로 첨가해야 한다. 한편, p 채널형 TFT에 있어서는, p형 불순물 원소를 n형 불순물 원소보다 고농도로 첨가해야 한다. 따라서, 제조 프로세스가 대단히 복잡해진다. 또한, 두가지의 상이한 도전형 중 하나를 갖는 반도체층의 게터링 영역에 대하여 서로 상이한 레벨로불순물을 첨가해야 한다. 따라서, n 채널형 TFT의 게터링 효율은 p 채널형 TFT의 게터링 효율과 여전히 상이하게 된다.
또한, TFT의 오프 상태 리크 전류가 채널형성영역과 드레인영역 사이의 접합부에 존재하는 촉매 원소의 편석에 의해 주로 생긴다는 것은 이미 판명되었다. 따라서, 소스 및 드레인영역을 게터링 영역으로서 이용하면, 채널형성영역과 소스 또는 드레인영역 사이의 접합부는 게터링 영역과 비게터링 영역 사이의 경계이기도 하기 때문에, 촉매 원소에 의한 TFT의 오프 상태 리크 전류의 증가를 최소화하는 것은 어렵다.
상기 문제점을 극복하기 위해, 본원의 바람직한 실시예는 양질의 결정질 반도체영역을 갖는 박막 트랜지스터를 형성함으로써 고성능을 나타내는 반도체 장치를 제공한다.
본 발명의 바람직한 실시예에 의한 반도체 장치는 적어도 하나의 박막 트랜지스터를 구비하며, 상기 박막 트랜지스터는, 반도체층, 게이트전극 및 게이트절연막을 포함한다. 상기 반도체 장치에는, 채널형성영역, 소스영역 및 드레인영역을 포함하는 결정질 영역이 한정된다. 상기 게이트 전극은 채널형성영역의 도전성을 제어하기 위해 제공되고, 상기 게이트 절연막은 게이트 전극과 반도체층 사이에 제공된다. 상기 반도체층은 그의 결정질 영역의 외측에 게터링 영역을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 게터링 영역은 부분적으로 비정질 상태로 될 수 있다.
다른 바람직한 실시예에 있어서, 상기 게터링 영역은 실질적으로 완전히 비정질 상태로 될 수 있다.
다른 바람직한 실시예에 있어서, 상기 게터링 영역은, 상기 채널형성영역, 상기 소스영역 또는 상기 드레인영역에 비해, 높은 비율의 비정질 성분 및 적은 비율의 결정질 성분을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 반도체층은 Si로 형성될 수 있다. 이 경우, 상기 게터링 영역은 상기 채널형성영역에 비해 높은 Pa/Pc비를 가지며, 상기 Pa/Pc비는, 라만 스펙트럼(Raman spectrum)에 있어서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비이다.
이 바람직한 실시예에 있어서, 상기 게터링 영역은 상기 소스영역 또는 상기 드레인영역보다 높은 Pa/Pc비를 갖는다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은 상기 채널형성 영역에 인접하지 않는다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은 반도체층의 일부의 외측에 위치되며, 각각의 박막 트랜지스터를 서로 접속하는 배선이 상기 반도체층과 전기적으로 접촉한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은 상기 반도체층의 외연부에 위치되며, 상기 배선과 상기 반도체층간의 접촉부는, 상기 게터링 영역의 일부 및 상기 결정질 영역의 일부와 중첩한다.
다른 바람직한 실시예에 있어서, 상기 게터링 영역은 상기 반도체층의 외연부에 위치되고, 이 경우, 상기 배선과 상기 반도체층간의 접촉부는, 오직 상기 결정질 영역과 중첩한다.
또 다른 바람직한 실시예에 있어서, 단일 반도체층에 대해 다수의 박막 트랜지스터가 할당되고 상기 박막 트랜지스터들 중 적어도 2개는 상기 소스영역 또는 드레인영역을 공유하며, 이 경우, 상기 게터링 영역은 상기 적어도 2개의 박막 트랜지스터에 의해 공유되는 소스영역 또는 드레인영역에 인접하여 위치되어 있다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은, 상기 반도체층의 외연부들, 상기 소스영역들 사이, 상기 드레인영역들 사이 또는 상기 소스와 드레인영역들 사이에 제공되어 있고, 이 경우, 상기 배선과 상기 반도체층간의 접촉부는, 상기 게터링 영역 중 하나의 일부 및 상기 결정질 영역의 일부와 중첩한다.
다른 바람직한 실시예에 있어서, 상기 게터링 영역은, 상기 반도체층의 외연부, 상기 소스영역들 사이, 상기 드레인영역들 사이 또는 상기 소스와 드레인영역들 사이에 제공되어 있고, 이 경우, 상기 배선과 상기 반도체층간의 접촉부는, 오직 상기 결정질 영역과 중첩한다.
본 발명의 바람직한 실시예에 의한 반도체 장치는n 채널 박막 트랜지스터 및 p 채널 박막 트랜지스터를 구비한다. 상기 n 채널 박막 트랜지스터 및 p 채널 박막 트랜지스터는 각각, 반도체층, 게이트전극 및 게이트절연막을 포함한다. 상기 반도체층에는, 채널형성영역, 소스영역 및 드레인영역을 포함하는 결정질 영역이 한정된다. 상기 게이트 전극은 상기 채널형성영역의 도전성을 제어기 위해 제공된다. 상기 게이트 절연막은 상기 게이트 전극과 상기 반도체 사이에 제공된며, 상기반도체층은 그의 결정질 영역의 외측에 게터링 영역을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 게터링 영역은 부분적으로 비정질 상태이다.
다른 바람직한 실시예에 있어서, 상기 게터링 영역은 실질적으로 완전히 비정질 상태이다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은 상기 채널형성영역, 상기 소스영역 또는 상기 드레인영역에 비해, 높은 비율의 비정질 성분 및 적은 비율의 결정질 성분을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 반도체층은 Si로 형성되고, 이 경우, 상기 게터링 영역은, 상기 채널형성영역보다 높은 Pa/Pc비를 가지며, 상기 Pa/Pc비는, 라만 스펙트럼(Raman spectrum)에 있어서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비이다.
상기 바람직한 실시예에 있어서, 상기 게터링 영역은 상기 소스영역 또는 상기 드레인영역보다 높은 Pa/Pc비를 갖는다.
또 다른 바람직한 실시예에 있어서, 상기 n 채널 박막 트랜지스터의 채널형성영역의 폭 W에 대한 상기 게터링 영역의 면적 S의 비 S/W가, 상기 p 채널 박막 트랜지스터의 채널형성영역의 폭 W에 대한 게터링 영역의 면적 S의 비 S/W와 거의 동일하다.
또 다른 바람직한 실시예에 있어서, 상기 n 채널 박막 트랜지스터에 있어서의 채널형성영역과 소스영역 또는 드레인영역 사이의 접합부로부터 게터링 영역까지의 거리 L은, 상기 p 채널 박막 트랜지스터에 있어서의 채널형성영역과 소스영역 또는 드레인영역 사이의 접합부로부터 게터링 영역까지의 거리 L과 거의 동일하다.
다른 바람직한 실시예에 있어서, 상기 게터링 영역은, 주기율표의 Vb족에 속하는 n형 불순물 원소 및 주기율표의 IIIb족에 속하는 p형 불순물 원소를 함유한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은, 농도가 약 1×1019atoms/cm3∼약 1×1021atoms/cm3인 n형 불순물 원소 및 농도가 약 1.5×1019atoms/cm3∼ 약 3×1021atoms/cm3인 p형 불순물 원소를 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역에서, p형 불순물 원소의 농도는 n형 불순물 원소의 농도의 약 1.5∼3.0배 정도이다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역은, Ar, Kr 및 Ⅹe로 구성되는 군으로부터 선택되는 적어도 하나의 희유가스 원소로 도핑되어 있다.
특히, 상기 게터링 영역에는, 약 1×1019atoms/cm3∼ 약 3×1021atoms/cm3의 도즈로 희유가스 원소가 도핑되어 있다.
또 다른 바람직한 실시예에 있어서, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 구성되는 군으로부터 선택되는 적어도 하나의 촉매 원소가 게터링 영역에 첨가된다.
그 경우, 상기 게터링 영역은, 적어도 약 1×1019atoms/cm3의 도스로 촉매 원소를 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게이트 전극은, W, Ta, Ti 및 Mo로 구성되는 군으로부터 선택되는 적어도 하나의 재료로 형성되어 있다.
본 발명의 다른 바람직한 실시예는반도체 장치의 제조방법을 제공하며, 상기 방법은, 결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정; 상기 비정질 반도체막에 대해 제1 어닐링 프로세스를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고 결정질 영역을 포함하는 반도체막을 얻는 공정; 상기 반도체막을 패터닝하여, 각각이 결정질 영역을 포함하는 복수의 섬모양 반도체층을 형성하는 공정; 소스 및 드레인영역으로 되는 부분 이외의 상기 각 섬모양 반도체층의 일부에 게터링 원소를 선택적으로 첨가하여, 비정질화된 게터링 영역을 한정하는 공정; 및 상기 각 섬모양 반도체층에 제2 어닐링 처리를 행하여, 상기 각 섬모양 반도체층에 있어서 상기 게터링 영역을 향해 상기 촉매 원소의 적어도 일부를 확산시키는 공정을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 방법은 상기 게터링 영역을 비정질상태로 유지하는 공정을 더 포함한다.
다른 바람직한 실시예에 있어서, 상기 방법은, 섬모양 반도체층에 제2 어닐링처리를 행하는 공정 전에, 상기 각 섬모양 반도체층의 선택된 부분내로 n형 불순물 및/또는 p형 불순물을 도입하는 공정을 더 포함한다.
상기 바람직한 실시예에 있어서, 상기 n형 불순물 및/또는 p형 불순물을 도입하는 공정은, 상기 게터링 원소를 첨가하는 공정 전에 행한다.
다른 바람직한 실시예에 있어서, 상기 n형 불순물 및/또는 p형 불순물을 도입하는 공정은, 상기 게터링 원소를 첨가하는 공정 후에 행한다.
특정한 바람직한 실시예에 있어서, 상기 방법은, 상기 각 섬모양 반도체층위에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막상에 게이트 전극을 형성하는 공정; 및 상기 섬모양 반도체층 중 상기 게이트 전극으로 커버되지 않은 부분에 n형 불순물 및/또는 p형 불순물을 도입하는 공정을 포함한다.
다른 바람직한 실시예에 있어서, 상기 게터링 원소를 첨가하는 공정은, Ar, Kr 및 Ⅹe로 구성되는 군으로부터 선택되는 적어도 하나의 원소를 첨가하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 원소를 첨가하는 공정은, 주기율표의 Vb족에 속하는 n형 불순물 원소 및 주기율표의 IIIb족에 속하는 p형 불순물 원소를 첨가하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 원소를 첨가하는 공정은, 약 1×1019atoms/cm3∼ 약 3×1021atoms/cm3의 조절된 도스로 게터링 원소에 상기 게터링 영역에 게터링 원소를 첨가하는 공정을 포함한다.
본 발명의 또 다른 바람직한 실시예는 반도체 장치의 제조방법을 제공하며, 상기 방법은, 결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정; 상기 비정질 반도체막에 대해 제1 어닐링처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고 결정질 영역을 포함하는 반도체막을 얻는 공정; 상기 반도체막을 패터닝하여, 각각이 결정질 영역을 포함하는 복수의섬모양 반도체층을 형성하는 공정; 상기 각 섬모양 반도체층상에 게이트절연막을 형성하는 공정; 상기 게이트절연막상에 게이트전극을 형성하는 공정; 상기 섬모양 반도체층의 선택된 부분에 불순물을 도입하여, 소스 및 드레인영역으로 되는 부분 이외의 상기 각 섬모양 반도체층의 일부에 비정질화된 게터링 원소를 형성하는 공정; 및 상기 섬모양 반도체층에 대해 제2 어닐링 처리를 행하여, 상기 각 섬모양 반도체층에 있어서 상기 게터링 영역을 향해 촉매 원소의 적어도 일부를 확산시키는 공정을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 불순물을 도입하는 공정은, n 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 섬모양 반도체층들 중 제1 반도체층의 일부, 및 p 채널 박막 트랜지스터의 게터링 영역으로 될 섬모양 반도체층들 중 제2 반도체층의 일부에, n형 불순물 원소를 도입하는 공정; 및 상기 n형 불순물 원소의 도입 공정을 행한 후, p 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 제2 섬모양 반도체층의 일부, 및 n 채널 박막 트랜지스터의 게터링 영역으로 될 제1 섬모양 반도체층의 일부에, p형 불순물 원소를 도입하는 공정을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 불순물을 도입하는 공정은, p 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 섬모양 반도체층들 중 제1 반도체층의 일부, 및 n 채널 박막 트랜지스터의 게터링 영역으로 될 섬모양 반도체층들 중 제2 반도체층의 일부에, p형 불순물 원소를 도입하는 공정; 및 상기 p형 불순물 원소의 도입 공정을 행한 후, n 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 제2 섬모양 반도체층의 일부, 및 p 채널 박막 트랜지스터의 게터링 영역으로 될 제1 섬모양 반도체층의 일부에, n형 불순물 원소를 도입하는 공정을 포함한다.
본 발명의 또 다른 바람직한 실시예는 반도체 장치의 제조방법을 제공하며, 상기 방법은, 결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정; 상기 비정질 반도체막에 대해 제1 어닐링처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고 결정질 영역을 포함하는 반도체막을 얻는 공정; 상기 반도체막을 패터닝하여, 각각이 결정질 영역을 포함하는 제1 섬모양 반도체층 및 제2 섬모양 반도체층을 형성하는 공정; 상기 각 섬모양 반도체층상에 게이트절연막을 형성하는 공정; n 채널 박막 트랜지스터가 형성되는 상기 제1 섬모양 반도체층상의 게이트절연막상에 제1 게이트전극을 형성하고, p 채널 박막 트랜지스터가 형성되는 상기 제2 섬모양 반도체층상의 게이트절연막상에 제2 게이트전극을 형성하는 공정; 상기 제1 및 제2 게이트 전극을 마스크로 사용하여 상기 제1 및 제2 섬모양 반도체층에 n형 불순물 원소를 도입하여, n 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 게터링 영역을 형성함과 동시에 p 채널 박막 트랜지스터를 위한 게터링 영역을 형성하는 공정; n 채널 박막 트랜지스터의 상기 제1 섬모양 반도체층의 일부를 노출시키는 제1 마스크를 상기 제1 게이트 전극상에 형성함과 동시에, p 채널 박막 트랜지스터를 위한 제3 게이트 전극을 규정하는 제2 마스크를 상기 제2 게이트 전극상에 각각 형성하는 공정; 상기 마스크를 사용하여 상기 제2 게이트 전극을 상기 제3 게이트 전극으로 패터닝하는 공정; 상기 섬모양반도체층 중, 상기 제1 마스크 또는 상기 제3 게이트 전극으로 커버되지 않은 부분에 p형 불순물 원소를 도입함으로써, n 채널 박막 트랜지스터를 위한 비정질화된 게터링 영역을 형성함과 동시에, p 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 비정질화된 게터링 영역을 각각 형성하는 공정; 및 p형 불순물 원소 및 n형 불순물 원소의 양방이 도핑됨으로써 비정질화된 상기 게터링 영역에, 상기 제1 및 제2 섬모양 반도체층에 있어서의 촉매 원소의 적어도 일부를 도입하도록, 제2 어닐링처리를 행하는 공정을 포함한다.
본 발명의 또 다른 바람직한 실시예는 반도체 장치의 제조방법을 제공하며, 상기 방법은, 결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정; 상기 비정질 반도체막에 대해 제1 어닐링처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고, 결정질 영역을 포함하는 반도체막을 얻는 공정; 상기 반도체막을 패터닝함으로써, 각각이 결정질 영역을 포함하는 제1 섬모양 반도체층 및 제2 섬모양 반도체층을 형성하는 공정; 상기 각 섬모양 반도체층상에 게이트 절연막을 형성하는 공정; p 채널 박막 트랜지스터가 형성되는 상기 제1 섬모양 반도체층상의 게이트 절연막상에 제1 게이트 전극을 형성하고, n 채널형 박막 트랜지스터가 형성되는 상기 제2 섬모양 반도체층상의 게이트 절연막상에 제2 게이트 전극을 형성하는 공정; 상기 제1 및 제2 게이트 전극을 마스크로 사용하여, 상기 제1 및 제2 섬모양 반도체층에 p형 불순물 원소를 도입하여, p 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 게터링 영역을 형성함과 동시에, n 채널 박막 트랜지스터를 위한 게터링 영역을 형성하는 공정; p 채널 박막 트랜지스터의 제1 섬모양 반도체층의 일부를 노출시키는 제1 마스크를 상기 제1 게이트 전극상에 형성함과 동시에, n 채널 박막 트랜지스터를 위한 제3 게이트 전극을 규정하는 마스크를 상기 제2 게이트 전극상에 각각 형성하는 공정; 상기 제2 마스크를 사용하여, 상기 제2 게이트 전극을 상기 제3 게이트 전극으로 패터닝하는 공정; 상기 제1 마스크 또는 상기 제3 게이트 전극으로 커버되지 않는 상기 제1 및 제2 섬모양 반도체층의 일부에 n형 불순물 원소를 도입함으로써, p 채널 박막 트랜지스터를 위한 비정질화된 게터링 영역을 형성함과 동시에, n 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 비정질화된 게터링 영역을 각각 형성하는 공정; 및 n형 불순물 원소 및 p형 불순물 원소의 양방으로 도핑됨으로써 비정질화된 상기 게터링 영역에, 상기 제1 및 제2 섬모양 반도체층에 있어서의 상기 촉매 원소의 적어도 일부가 도입되도록, 제2 어닐링처리를 행하는 공정을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 n형 불순물 원소를 도입하는 공정은, 약 1×1019∼1×1021atoms/cm3의 도즈로 게터링 영역에 n형 불순물 원소를 도입하는 공정을 포함하고, 한편, p형 불순물 원소를 도입하는 공정은, 약 1.5×1019∼3×1021atoms/cm3의 도즈로 게터링 영역에 p형 불순물 원소를 도입하는 공정을 포함한다.
다른 바람직한 실시예에 있어서, 상기 비정질 반도체막을 준비하는 공정은 비정질 실리콘막을 준비하는 공정을 포함하고, 상기 비정질화된 게터링 영역을 형성하는 공정은, 게터링 영역의 Pa/Pc비가 채널형성영역의 그것보다 높도록 설정하는 공정을 포함하며, 상기 Pa/Pc비는 라만 스펙트럼에 있어서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비이다.
또 다른 바람직한 실시예에 있어서, 상기 방법은, 제2 어닐링처리를 행하는 공정 후, 상기 게터링 영역 이외의 영역과 접촉하는 배선을 형성하는 공정을 더 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 제2 게이트 전극을 형성하는 공정은, 제2 게이트 전극이 제3 게이트 전극보다 폭이 넓도록 형성하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 제2 어닐링 처리를 행하는 공정은, 상기 게터링 영역이 결정화되지 않도록 하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 제2 어닐링처리를 행하는 공정은, 비정질화된 상기 게터링 영역이, 상기 채널형성영역, 소스영역 및 드레인영역에 비해, 높은 비율의 비정질 성분 및 적은 비율의 결정질 성분을 포함하도록, 제2 어닐링처리를 행하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 제2 어닐링처리를 행하는 공정은, 고속 열 어닐링(RTA) 처리를 행하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 비정질 반도체막을 준비하는 공정은, 개구부를 갖는 마스크를 상기 비정질 반도체막상에 형성하는 공정; 상기 개구부를 통하여 상기 촉매 원소를 상기 비정질 반도체막의 선택된 영역에 도입하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역을 형성하는 공정은, 박막 트랜지스터의 소스영역 또는 드레인영역과 인접하고, 그의 채널영역과는 인접하지 않도록 게터링 영역을 형성하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역을 형성하는 공정은, 전자 또는 정공이 이동하는 영역 이외의 영역에 게터링 영역을 형성하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 게터링 영역을 형성하는 공정은, 섬모양 반도체층에 배선을 전기적으로 접속하기 위한 콘택트 영역의 중심보다도 상기 섬모양 반도체층의 외연에 가까운 위치에 게터링 영역을 형성하는 공정을 포함한다.
상기 특정한 바람직한 실시예에 있어서, 상기 게터링 영역은, 상기 콘택트 영역과 부분적으로 중첩한다.
또 다른 바람직한 실시예에 있어서, 상기 비정질 반도체막을 준비하는 공정은, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 구성되는 군으로부터 선택된 적어도 하나의 촉매 원소를 상기 비정질 반도체막에 첨가하는 공정을 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 방법은, 비정질 반도체막에 대해 제1 어닐링처리를 행하는 공정 후, 상기 반도체막에 레이저광을 조사하는 공정을 더 포함한다.
또 다른 바람직한 실시예에 있어서, 상기 제2 어닐링처리를 행하는 공정은, 상기 섬모양 반도체층에 도입된 상기 불순물의 활성화를 행한다.
본 발명의 바람직한 실시예에 의한 전자 기기는 상기 본 발명의 바람직한 실시예중 어느 실시예에 의한 반도체 장치를 포함한다.
바람직한 실시예에 있어서, 상기 전자 기기는 상기 반도체 장치를 사용하여 표시 동작을 행하는 표시부를 더 구비한다.
본 발명의 다른 특징, 요소, 프로세스, 공정, 특성 및 장점은 첨부 도면을 참조한 본 발명의 바람직한 실시예의 상세한 설명으로부터 명백히 이해될 것이다.
도1a 내지 도1g는 본 발명의 구체적인 바람직한 제1 실시예에 따른 반도체 장치로서 n 채널형 TFT의 각 제작 공정을 도시하는 단면도이다.
도2a 내지 도2l은 본 발명의 구체적인 바람직한 제2 실시예에 따른 CMOS 회로의 각 제작 공정을 도시하는 단면도이다.
도3a 내지 도3h는 본 발명의 구체적인 바람직한 제3 실시예에 따른 CMOS 회로의 각 제작 공정을 도시하는 단면도이다.
도4a 내지 도4h는 본 발명의 구체적인 바람직한 제4 실시예에 따른 CMOS 회로의 각 제작 공정을 도시하는 단면도이다.
도5a 내지 도5h는 본 발명의 구체적인 바람직한 제5 실시예에 따른 액티브 매트릭스 기판의 각 제작 공정을 도시하는 단면도이다.
도6은 도5a 내지 도5h에 도시된 공정을 행함으로써 얻어진 액티브 매트릭스 기판을 도시하는 평면도이다.
도7은 본 발명의 구체적인 바람직한 제6 실시예에 따른 액티브 매트릭스형 액정표시장치를 도시하는 단면도이다.
도8a는 도7에 도시된 액티브 매트릭스형 액정표시장치의 평면도이다.
도8b는 도8a에 도시된 VIIIb-VIIIb 면의 부분 단면도이다.
도9는 본 발명의 구체적인 바람직한 제7 실시예에 따른 아날로그 구동 회로의 개략 평면도이다.
도10은 본 발명의 바람직한 제7 실시예에 따른 디지털 구동 회로의 개략 평면도이다.
도11a 내지 도11d는 본 발명의 구체적인 바람직한 제8 실시예에 따른 반도체 장치를 제작하는 각 공정을 도시하는 단면도이다.
도12는 본 발명의 여러 가지 바람직한 실시예에서 효과적으로 사용될 수 있는 고속 열 어닐링 시스템을 개략적으로 도시하는 단면도이다.
도13a 내지 도13f는 본 발명의 구체적인 바람직한 제9 실시예에 따른 게터링 영역의 배치예를 도시하는 평면도이다.
도14a 내지 도14f는 본 발명에 따른 반도체 장치가 효과적으로 사용될 수 있는 각종 전자 기기를 도시하는 도면이다.
도15a 및 도15b는 본 발명에 따른 반도체 장치가 효과적으로 사용될 수 있는 투사장치를 도시하는 도면이다.
도15c는 도15a 및 도15b에 도시된 투사장치의 내부 구성예를 도시하는 도면이다.
도15d는 도15c에 도시된 광원광학계의 내부 구성예를 도시하는 도면이다.
도16a 내지 도16c는 본 발명에 따른 반도체 장치가 효과적으로 사용될 수 있는 다른 전자 기기를 도시하는 도면이다.
게터링 공정은 2개의 다른 메카니즘을 이용하여 촉매 원소에 대해 행해진다. 2개의 메카니즘들 중 하나(본 명세서에서는 간단화를 위해 "제1 게터링 메카니즘"이라 함)는 어느 영역에서의 촉매 원소의 고용도(固溶度)를 다른 영역에서의 촉매 원소의 고용도보다 높게 설정한 경우, 촉매 원소는 높은 고용도를 나타내는 영역으로 이동하는 현상에 기초하고 있다. 다른 메카니즘(본 명세서에서는 간단화를 위해 "제2 게터링 메카니즘"이라 함)은 촉매 원소를 트랩(trap)하게 되는 결함 또는 국소적인 편석 사이트가 특정 영역에 제공되는 경우, 그 특정 영역으로 촉매 원소가 이동하여 트랩되는 현상에 기초하고 있다.
상기한 일본국 공개 특허 공보 제1998-270363호에 기재되어 있는 기술은 제1 게터링 메카니즘을 이용하는 것이다. 즉, 촉매 원소의 확산을 야기하는 기능을 가지는 원소(주기율표 제Vb족에 속하는 원소)를 실리콘막의 영역에 도입하여, 그 영역에서의 촉매원소에 대한 고용도를 증가시키고 있다. 한편, 일본국 공개 특허 공보 제1996-213317호에 기재되어 있는 기술은 제2 게터링 메카니즘을 이용하는 것이다. 구체적으로, 비정질영역의 격자 결함을 촉매원소를 트랩하는 국소적인 편석 사이트로서 사용하고 있다.
본 발명자들의 실험에 의해, 촉매원소가 게터링 영역을 향해 확산하는 효율(본 명세서에서 "게터링 효율"이라 함)은, 제1 게터링 메카니즘에 의해 얻어지는 효율 보다, 제2 게터링 메카니즘에 의해 얻어지는 효율이 높고, 채널형성영역 중에 잔류하는 촉매원소의 농도는 제1 게터링 메카니즘에 의한 것보다 제2 게터링 메카니즘에 의해 더 크게 감소될 수 있음을 알았다.
그러나, 제2 게터링 메카니즘 쪽이 제1 게터링 메카니즘보다 게터링 효율이 높은 것이더라도, 제2 게터링 메카니즘은, TFT 활성영역의 소스 및 드레인영역을 처음에 비정질 게터링 영역으로서 사용하는 경우, 여전히 비정질 게터링 영역을 최종적으로는 결정화해야 한다. 그 이유는 비정질영역의 전기저항은 결정질영역에 비하여 높기 때문이다. 따라서, 일본국 공개 특허 공보 제1996-213317호에 기재되어 있는 기술이 적용될 때, 게터링 영역에 대하여, 예컨대 레이저광을 조사하는 방법 등에 의해서 게터링영역을 결정화하는 공정이 필요하게 된다. 그러나, 레이저광 조사 시스템은 고가이고, 구조가 복잡하며, 잦은 정비를 필요로 한다. 따라서, 제2 게터링 메카니즘을 이용하는 기술은 제조비용이 증가되는 동시에, 수율을 저하시키는 원인으로도 된다.
또한, 소스 및 드레인영역을 게터링영역으로서 이용하는 경우, 채널형성 영역과 소스영역 사이의 pn 접합부 및 채널형성영역과 드레인영역 사이의 pn 접합부는 게터링 영역과 비게터링 영역 사이의 경계이기도 하며, 따라서 pn 접합부에서촉매원소의 편석을 제거할 수 없다.
또한, 비정질상태의 게터링 영역을 최종적으로 결정화하면, 그 후의 그 영역들의 게터링 작용은 작아지게 된다. 이것 때문에, 비정질상태의 게터링 영역으로 모인 촉매원소는, 게터링 영역이 결정화된 후에 실행되는 제조공정에서, 채널형성영역으로 이동(이 현상을 "역류"라 함)하게 될 수 있다. 이러한 촉매원소의 역류는, 제조공정 도중에 발생되지 않는 경우라도, TFT의 구동 시에 발생되는 열에 의해서 야기될 가능성도 있다. 어떤 경우이든, 촉매원소의 역류는 장치의 장기적인 신뢰성을 감소시키게 된다.
그 이유로, TFT의 활성영역에 게터링 영역을 제공하는 경우에는, TFT 완성 후에도 게터링 영역을 비정질상태로 유지하여, TFT의 동작 시에 게터링 능력을 잃지 않도록 함이 바람직하다.
이를 고려하여, 본 발명에 따르면, 일단 비정질성분을 갖도록 게터링영역을 구성하면, 게터링 영역을 최종적으로 결정화하지 않고, TFT 완성 후에도 비정질화된 상태로 유지한다. 또한, 이러한 게터링 영역의 높은 전기저항은 TFT 특성을 열화시키거나 또는 배선과의 콘택트 영역을 감소시키지 않도록 게터링 영역을 주의깊게 배열하게 된다. 즉, TFT의 캐리어(즉, 전자 또는 정공)의 이동을 방해하지 않는 위치에 게터링 영역을 배열하고 있다.
따라서, 본 발명에 따르면, TFT의 제조 공정이 종료한 후에도, 비정질성분을 갖는 게터링 영역이 여전히 활성영역 중에 존재하여 TFT의 동작 시에도 TFT가 높은 게터링 효율을 얻게되기 때문에, 반도체장치의 신뢰성이 향상되고 있다. 활성영역내에서 소스 및 드레인영역을 게터링 영역과 분리하여 제공함으로써, 소스 및 드레인영역에 도입될 n형 불순물 또는 p형 불순물의 첨가량을 최적으로 설정할 수 있다. 그 결과, 프로세스 마진이 넓어지는 동시에, 도핑 시스템의 스루풋을 크게 향상시킬 수 있다. 또한, 소스 및 드레인영역의 저항을 낮게 하여 TFT의 온 상태의 특성을 향상시킬 수 있다.
섬모양 반도체층의, 소스 및 드레인영역이 형성되는 결정질 영역의 외측에 게터링 영역을 제공함에 의해, 소스 및 드레인영역에서의 촉매원소의 농도가 충분히 감소된다. 따라서, 채널형성영역과 소스 또는 드레인영역 사이의 pn 접합부에 잔존하는 촉매원소가 리크 전류 경로를 만들 가능성도 거의 없게 된다. 그 결과, 본 발명에서는 TFT의 오프 상태에서의 리크 전류의 원치 않는 증가를 거의 완전하게 억제할 수 있어서, 높은 신뢰성을 실현할 수 있다.
또한, 소스 및 드레인영역으로 불순물이 주입될 때, 소스 및 드레인영역이 비정질화 되지만, 그 정도는 게터링 영역에 비교하여 훨씬 작다. 상기한 제2 게터링 메카니즘에 의해 게터링 현상이 야기되는 경우, 게터링 영역에는 정도가 높은 비정질 상태를 형성해야 한다. 따라서, 소스 및 드레인영역을 게터링 영역으로서 이용하는 종래의 제조 공정에서는, 게터링 공정 후에 소스 및 드레인영역에 대한(레이저광 조사 등의) 특별한 열처리에 의해 소스 및 드레인영역의 결정성을 회복해야 한다. 그러나, 본 발명에서는, 각 섬모양 반도체층의 다른 위치들에 게터링 영역과 소스 또는 드레인영역을 배치하고 있기 때문에, 소스 및 드레인영역의 결정성은 통상의 어닐링 공정에 의해 충분히 회복된다. 또한, 그와 같은 열처리 공정에의해 게터링 영역의 결정성이 회복되지 않지만, 상기한 바와 같이, 이것이 TFT 동작 중에도 게터링 기능을 유지하는 데에 있어서 중요한 의미를 가진다.
주어진 영역의 결정 상태는, 라만 분광스펙트럼에 있어서의 결정 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비, 즉 Pa/Pc 비에 의해 효율적으로 평가될 수 있다. 즉, 게터링 영역이 소스 및 드레인영역보다 높은 Pa/Pc 비를 유지할 수 있다면, 본 발명에서 필요한 게터링 효율을 확보할 수 있다.
이와 같이 본 발명에 따르면, 촉매원소의 편석에 의해 야기되는 리크 전류를 최소화할 수 있다. 따라서, 화소부의 스위칭소자 및 구동회로의 샘플링소자나 메모리 소자와 같이, 오프 상태에서 최소한의 리크 전류가 요구되는 TFT에서 특히 양호한 특성이 얻어진다. 또한, 촉매원소로서 결정화되는 반도체 막은 양호한 결정성을 나타낼 수 있다. 따라서, 본 발명의 TFT는, 높은 전계효과 이동도를 필요로 하는 구동회로의 소자로서 사용될 때에도 충분히 양호한 특성을 얻을 수 있다. 종래의 기술을 사용하여 제조될 때, TFT의 약 3%가 오프 상태의 리크 전류에 있어서 과도한 증가를 나타내었다. 그러나, 본 발명에 의해 제조된 반도체 장치(또는 TFT) 중 어느 것도 이러한 증가를 나타내지 않았다.
본 발명의 반도체장치를 포함하는 액정 표시 장치에서는, 종래 기술과 다르게, 구동회로의 TFT를 샘플링함에 의해 야기되는 선 결함, 또는 오프 상태 리크 전류에 의해 야기되는 화소 결함도 전혀 나타나지 없고, 따라서 표시품위를 크게 향상시킨다. 또한, 본 발명은 간단한 공정에 의해 수율이 양호한 액정 표시 장치를 제조할 수 있다.
본 발명의 바람직한 실시예에서는, 각 TFT를 전기적으로 접속하는 배선이 접속되는 콘택트 영역 보다 반도체 층의 외측 에지부에 더 가까운 위치에 게터링 영역을 형성한다. 이렇게 함에 따라, TFT의 캐리어(즉, 전자 또는 정공)의 경로를 방해하지 않고 게터링 영역이 최대화된 면적을 가질 수 있게 된다.
그러나, 반도체 층의 외측 에지부 근방에 위치된 게터링 영역이 상기 콘택트영역과 부분적으로 중첩되는 경우에도, 게터링 영역에 의해 방해되지 않고 캐리어 경로를 확보할 수 있다. 따라서, 게터링 영역의 비교적 높은 저항이 TFT의 온 상태의 전류를 크게 감소시키지 않게 된다.
섬 모양 반도체 층 중, 게터링 영역을 피하여 결정질 부분에 콘택트 영역을 배치하면, 가장 안정적으로 TFT의 캐리어경로를 확보할 수 있고 높은 온 상태 전류를 충분하게 얻을 수 있다.
복수의 TFT를 동일 기판 상에 배열하여 각종 회로(예컨대, 클록 인버터 및 래치 회로)를 형성하는 경우, TFT를 고효율로 레이아웃하도록 다수의 TFT가 동일 반도체 층(또는 활성영역)을 공유하는 것이 바람직하다. 그 경우, 인접한 TFT에 의해 공유되는 반도체 층의 부분에 게터링 영역을 제공할 수 있다. 이 경우에도, 게터링 영역은, TFT의 캐리어가 이동하는 영역의 외측에 위치되는 것이 바람직하다. 예컨대, 반도체 층의 외측 에지부 근방 또는 소스 및 드레인영역 사이에 게터링 영역을 제공할 수 있다.
이러한 경우, 콘택트영역과 게터링 영역은 서로 다른 위치들에 배치되는 것이 바람직하지만, TFT의 캐리어 경로를 확보할 수 있다면, 콘택트영역과 게터링 영역이 부분적으로 중첩될 수 있다.
동일 기판 상에 n 채널형 TFT 및 p 채널형 TFT를 제공하는 경우에도 본 발명을 적용할 수 있다. n 채널형 TFT와 p 채널형 TFT가 동일 농도의 희유가스원소를 게터링 원소로서 함유하면, n 채널형 TFT 및 p 채널형 TFT는 거의 동일한 게터링 능력을 갖게 된다. 따라서, n 채널형 TFT와 p 채널형 TFT에서 게터링 효율을 사실상 동일하게 할 수 있다. 그 결과, n 채널형 TFT 및 p 채널형 TFT 각각에 잔류하는 촉매원소의 농도가 거의 동일하게 되어, 촉매원소의 잔류농도 차에 기인하는 소자 특성의 원치 않는 변화를 최소화할 수 있다. 또한, 채널형성영역, 및 채널형성영역과 소스 또는 드레인영역 사이의 접합부에서 촉매원소의 농도를 충분히 감소시킬 수 있다.
한 쌍의 n 채널형 TFT 및 p 채널형 TFT에서는, 활성영역의 폭 W에 대한 게터링 영역의 면적 S의 비 S/W를, n 채널형 TFT와 p 채널형 TFT에서 거의 동일하게 설정하는 것이 바람직하다. 또한, 소스 또는 드레인영역과 채널형성영역 사이의 pn 접합부에서 게터링 영역까지의 거리 L을, n 채널형 TFT와 p 채널형 TFT에서 거의 동일하게 함이 바람직하다.
TFT의 채널형성영역에서 게터링 공정을 통해 얼마나 효율적으로 촉매원소를 제거할 수 있는가를 결정하는 지배적인 인자는 게터링 영역의 게터링 효율이다. 그러나, TFT의 채널형성영역의 폭에 대한 게터링 영역의 면적의 비(즉, S/W 비) 및 TFT의 채널형성영역에서 게터링 영역까지의 거리 L도 게터링 효과를 결정하는 중요한 인자들에 속한다.
게터링 영역의 면적 S가 커질수록, 게터링 능력은 증가되며, S/W 비는 채널형성영역의 게터링 효율을 결정한다. 촉매원소를 채널형성영역에서 게터링 영역으로 확산시켜야 하는 거리(즉, 거리 L, 본 명세서에서 "게터링 거리"라고도 함)는 채널형성영역의 게터링 효율에 크게 영향을 미친다.
n 채널형 TFT와 p 채널형 TFT를 S/W 비 및 거리 L을 거의 동일하게 되도록 설계하여, n 채널형 TFT와 p 채널형 TFT의 게터링 효율을 서로 보다 완전하게 동일하게 함에 의해, n 채널형 TFT와 p 채널형 TFT에 잔류하는 촉매원소 농도가 거의 동일하게 되기 때문에, 촉매원소의 잔류농도 차에 기인하는 소자 특성의 변화를 최소화할 수 있다.
TFT의 활성영역은, 게터링 영역을 제외한 영역에서 양호한 결정성을 갖는 결정질 실리콘막으로 제조됨이 바람직하다. 결정질 실리콘막을 패터닝함에 의해 얻어진 섬 모양 반도체 층에 채널형성영역 및 다른 영역 등을 형성하면, 안정적인 TFT 특성이 얻어진다. 즉, TFT의 온 상태 특성과 오프 상태 특성 사이에서의 발란스가 우수하게 된다. 결정 실리콘은 제조공정도 용이하고, 대단히 취급하기 쉬운 재료이다. 본 발명의 반도체 장치에 적용 가능한 다른 바람직한 재료의 예들로는, 미결정 실리콘막 및 결정질 게르마늄막을 포함한다.
게터링 능력을 증가시키도록, 주기율표 제Vb족에 속하는 n형 불순물 원소 및/또는 주기율표 제IIIb족에 속하는 p형 불순물 원소를 게터링 영역에 첨가할 수 있다. 제Vb족 원소만의 첨가에 의해서도 게터링 능력은 어느 정도 향상되지만, 이것에 더하여 제IIIb족 원소도 첨가한 경우, 보다 큰 게터링 효과가 얻어진다. 제Vb족의 원소로서 P(인)를 첨가하고, 제IIIb족의 원소로서 B(보론)를 첨가한 경우에 가장 높은 게터링 효과가 얻어진다.
게터링 영역에 인뿐만 아니라, 보론을 도프하면, 게터링 메카니즘이 변화하는 것은 이미 알려져 있다.
특히, 게터링 영역에 인만을 도입한 경우, 인을 도프하지 않은 영역(즉, 비게터링 영역) 보다 인을 도프한 영역(즉, 게터링 영역)에서의 촉매원소의 고용도가 더 크게 증가한다. 이 경우, 게터링 영역과 비게타링 영역 사이의 고용도 차에 기인한 촉매 원소의 확산에 의해 게터링 현상이 발생된다. 한편, 인 및 보론을 게터링 영역에 도입한 경우, 게터링 영역에 결함 또는 편석 사이트가 형성된다. 그 결과, 게터링 영역에서 촉매 원소가 석출되기 쉽게 된다. 후자의 경우가 전자의 경우보다 게터링 능력은 높게 된다. 그러나, 후자의 경우, 결함 또는 편석 사이트에 의해 게터링 공정이 야기되기 때문에, 결정상태에 대한 의존성이 높다. 결함 또는 편석 사이트에 의해 야기되는 게터링 공정의 효율은, 게터링 영역에 포함되는 비정질 성분의 함량이 높을수록, 높아지게 된다.
게터링 영역에 도입되는 n형 불순물 원소의 농도는, 약 1×1O19∼1×1O21atoms/cm3인 것이 바람직하고, 게터링 영역에 도입되는 p형 불순물 원소의 농도는 약 1.5×1O19∼3×1021atoms/cm3인 것이 바람직하다. 이들의 농도범위 내에 속하는 농도를 가진 n형 또는 p형 불순물이 첨가되어 있으면, 충분히 높은 게터링 효율이 얻어진다. 그러나, 상기 범위를 넘는 불필요하게 높은 농도를 가진 n형 또는 p형불순물을 첨가하더라도, 게터링 효율은 이미 포화되어 있기 때문에 여분의 처리시간이 필요하게 될 뿐이고 다른 장점은 없다.
게터링 영역에서, p형 불순물 농도는 n형 불순물의 약 1.5∼3배인 것이 바람직하다. 이는 p형 불순물에 의한 효과가 n형 불순물에 의한 효과보다 현저할 때, 확산에 의한 게터링 작용보다, 결함 또는 편석에 의한 게터링 작용이 우세하게 되기 때문이다.
게터링 영역에 Ar, Kr 및 Xe로 된 그룹에서 선택된 하나 이상의 희유가스 원소가 포함되어 있으면, 그곳에 큰 격자간 변형이 발생되어 촉매 원소에 대해 강한 게터링 작용이 가해지게 됨으로써, 상기 촉매 원소를 게터링 사이트에 트랩하게 된다. 제Vb족 원소(인 등)는 반도체막의 일부에 첨가되면, 촉매원소의 고용도가 반도체막의 그 부분에서 증가되어, 상기한 바와 같이 그 부분을 게터링 영역으로 작용시킨다. 한편, 희유가스원소는 이것과 전혀 다른 작용으로, 보다 강력한 게터링 작용을 야기한다. Ar, Kr 및 Xe로 된 그룹에서 하나 이상의 희유가스원소가 선택되어 게터링 영역으로 도입되면, 충분한 게터링 효과가 얻어진다. 희유가스원소 중에서도, Ar의 첨가에 의해 가장 큰 효과를 얻을 수 있으므로 Ar이 가장 바람직하다.
활성영역의 게터링 영역에 도입되는 희유가스원소의 농도는, 약 1×1O19∼3×1O21atoms/cm3으로 함이 바람직하다. 희유가스원소의 게터링 영역중에서의 농도를 이러한 범위 내로 함에 의해, 본 발명의 게터링 효과가 충분하게 얻어진다. 한편, 희유가스원소의 게터링 영역중에서의 농도가 1×1O19atoms/cm3보다 적으면, 촉매원소에 대한 게터링 작용이 거의 나타나지 않게 된다. 그러나, 게터링 영역의 희유가스원소의 농도가 3×1O21atoms/cm3보다 큰 경우, 게터링 효과는 포화상태로 되어, 게터링 영역의 막질이 다공성 막으로 되며, 그 영역에서의 반도체층이 벗겨지는 문제가 발생된다.
이하, 본 발명에 따른 제조방법에 대해서 설명한다.
본 발명에 따른 반도체장치 제조방법은, 결정화를 촉진하는 촉매원소가 적어도 일부에 첨가된 비정질반도체막을 준비하는 공정; 비정질반도체막에 대하여 제1 가열처리를 행함에 의해, 비정질반도체막의 적어도 일부를 결정화하여 결정질영역을 포함하는 반도체막을 얻는 공정; 상기 반도체막을 패터닝함에 의해, 각각 결정질영역을 포함하는 복수의 섬모양 반도체층을 형성하는 공정; 섬모양 반도체층의 일부분에 선택적으로 게터링 원소를 첨가하여, 비정질화된 게터링 영역을 형성하는 공정; 및 섬모양 반도체층에 제2 가열처리를 행함에 의해, 섬모양 반도체층 중의 상기 촉매원소의 적어도 일부를 상기 게터링 영역으로 확산시키는 공정을 포함한다.
상기 섬모양 반도체층의 제2 가열처리를 행하기 전에, 섬모양 반도체층의 선택된 부분에 대하여, 소스 또는 드레인영역 형성 등을 위해, n형 불순물 원소 및/또는 p형 불순물 원소를 도입하는 공정을 실행할 수 있다.
촉매원소를 비정질반도체막에 도입할 때, 먼저 개구부를 갖는 마스크를 비정질반도체막 상에 형성하고, 이 마스크의 개구부를 통해, 비정질반도체막의 선택된영역에 촉매원소를 도입할 수 있다. 그 후, 비정질반도체막으로의 제1 가열처리에 의해, 촉매원소가 선택적으로 도입된 비정질반도체막의 영역으로부터 측방 또는 가로방향으로 결정 성장되어, 결정질 반도체막을 형성할 수 있다. 이 방식으로, 결정성장방향이 거의 한 방향으로 되는 양호한 품질의 결정질 반도체막을 얻을 수 있고, TFT의 전류 구동능력을 더욱 증가시킬 수 있다.
게터링 원소의 첨가에 의해 비정질화된 게터링 영역에서는, 댕글링 본드 등의 결함이 촉매원소에 대한 편석 사이트로 된다. 즉, 상기 결함들은 촉매원소를 채널형성영역으로부터 그들을 향해 이동시켜, 게터링 영역에서 촉매원소를 트랩한다. 이 결과, 반도체장치의 채널형성영역, 소스 및 드레인영역, 및 pn 접합부에서의 촉매원소농도는 크게 감소된다. 따라서, 반도체장치에서의 오프 상태 리크 전류의 비정상적인 증가 현상이 없어지게 되어, 높은 신뢰성을 갖는 반도체장치를 얻을 수 있다.
게터링 원소로서, Ar, Kr 및 Xe로 구성된 그룹에서 선택된 하나 이상의 희유가스원소를 이온도핑공정에 의해 첨가하는 것이 바람직하다. 게터링 영역에 그들 희유가스원소들 중 어느 것이 존재하면, 큰 격자간 변형이 발생되며, 결함 및 편석 사이트에 의한 게터링 작용이 촉매 원소에 대해 강력하게 일어난다. 이 효과는, 이온도핑공정에 의해 희유가스원소의 첨가가 행하여질 때, 더욱 현저하게 된다. 이는 활성영역의 도프된 부분이 결정성을 더 큰 비율로 잃게 되고 더 높은 정도로 비정질화되기 때문이다. 또한, 이들 원소들 중 어느 것이 비정질 실리콘막에 존재하면, 상기 원소는 비정질 실리콘막의 결정성장을 억제하게 된다. 즉, 이러한 원소는 잠복기(즉, 결정 핵을 생성하는데 걸리는 시간)의 길이를 증가시키게 되어, 결정성장속도를 감소시키는 기능을 갖는다. 따라서, 비정질화된 게터링 영역을 재결정화시키지 않고 비정질상태 대로 유지할 수 있다. 그 결과, 더 큰 게터링 효과를 얻을 수 있다.
상기 게터링원소로서, 주기율표 제Vb족에 속하는 n형 불순물 원소 및 주기표 제IIIb족에 속하는 p형 불순물 원소가 사용되어 이온도핑 공정에 의해 첨가될 수 있다. 이와 같이 행함에 의해, 결함 또는 편석에 의한 게터링작용이 확산에 의한 게터링 작용보다 우세하게 된다.
본 발명의 제조방법의 바람직한 실시예에서는, 소스 및 드레인영역을 형성하기 위해 실행되는 도핑 공정을 이용하여 게터링영역을 형성할 수 있다. 따라서, 게터링 영역을 형성하기 위한 부가공정으로서 포토리소그라픽 공정, 도핑공정 또는 어닐링공정이 불필요하게 된다. 즉, 제조공정을 간략화할 수 있으므로, 반도체장치의 제조비용을 절감할 수 있음과 동시에 반도체장치의 수율을 향상시킬 수 있다.
본 발명의 방법에서는, n 채널형 TFT 활성영역의 소스영역, 드레인영역 및 게터링영역, 및 p 채널형 TFT 활성영역의 게터링영역에 도입되는 n형불순물 원소의 농도는 약 1×1O19∼1×1O21atoms/cm3인 것이 바람직하다. 한편, n 채널형 TFT 활성영역의 게터링영역, 및 p 채널형 TFT 활성영역의 소스영역, 드레인영역 및 게터링영역에 도입되는 p형 불순물 원소의 농도는 약 1.5×1019∼3×1O21atoms/cm3인 것이 바람직하다. 이러한 농도로 되도록 상기 도핑 공정을 실행함에 의해, 충분한 게터링 효율이 얻어지며, n형 및 p형 불순물이 함께 도입되는 경우의 결함 또는 편석 사이트에 의한 게터링 작용이 우세하게 된다.
본 발명에서는, 게터링영역을 비정질화 상태로 유지하는 동시에, 게터링영역 및 비 게터링영역(즉, 채널형성영역, 및 소스 및 드레인영역)에 의해 적절한 상관 관계를 얻는 것이 중요하다. 즉, 게터링영역이, 채널형성영역, 소스영역 또는 드레인영역보다 비정질성분이 많아지도록 형성되면, 충분한 게터링 효율을 확보할 수 있다. 더 구체적으로는, 라만 분광스펙트럼에 있어서의 결정 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비, 즉 Pa/Pc를 이용하여 게터링영역의 결정성(또는 비정질성)을 효과적으로 평가할 수 있다.
촉매원소는, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 구성된 그룹에서 선택된 하나 이상의 원소를 이용할 수 있다. 이들 원소 각각은 미량으로도 충분한 결정화 촉진의 효과가 있다. 이들 중, 특히 Ni를 첨가하여 가장 현저한 효과를 얻을 수 있으므로 Ni가 가장 바람직하다. 그 이유는 다음과 같다. 일반적으로, 촉매원소는 단독으로는 작용하지 않고, 실리콘과 결합하여 실리사이드화 됨에 의해 결정성장에 기여한다. 그 실리사이드의 결정구조가, 비정질 실리콘막 결정화 시에 일종의 주형과 같이 작용하여, 비정질실리콘막의 결정화를 촉진한다고 믿어진다. Ni는 Si와 결합될 때 2개의 Si 원자와 NiSi2실리사이드를 형성한다. NiSi2는 형석(fluorite)형 결정구조를 가지며, 그 결정구조는 단결정 실리콘의 다이아몬드구조와 매우 유사하다. 또한, NiSi2는 그 격자정수가 5.406Å이고, 결정실리콘의 다이아몬드 구조에서의 격자정수5.430Å에 매우 가까운 값을 갖는다. 따라서, NiSi2는 비정질 실리콘막을 결정화하기 위한 주형으로서는 최고의 것이다. 그 이유로, 본 발명에서의 촉매 원소로서 Ni를 사용함이 가장 바람직하다.
이러한 촉매원소를 사용하여 본 발명의 반도체장치를 제조한 경우, 최종적인 반도체장치내의 게터링영역에는, 비정질 실리콘막의 결정화를 촉진하는 촉매원소로서 첨가한 상기 촉매원소가 존재하게 된다. 그 촉매원소의 농도는 게터링영역에서 거의 1×1O19atoms/cm3이상이지만, 채널형성영역 중의 촉매원소 농도는, 약 1×1015∼1×1O17atoms/cm3의 범위로 감소된다. 따라서, 게터링영역의 촉매원소 농도는, 채널형성영역에서의 촉매원소 농도에 비하여 2∼4자리 정도 높게 되어 있다.
촉매원소를 사용하여 비정질 실리콘막을 결정화한 후, 그와 같이 하여 얻어진 결정질 반도체막에 대하여 레이저광을 조사하는 것이 바람직하다. 결정질 실리콘막에 레이저광을 조사함에 의해, 결정질 부분과 비정질 부분 사이의 융점의 차로 인해 결정립계부 및 미소한 잔류 비정질영역(즉, 미결정화 영역)이 집중적으로 처리될 수 있다.
촉매원소를 첨가하여 결정화된 결정질 실리콘막은 주상 결정으로 형성되어 있고, 그 내부는 단결정 상태이다. 따라서, 레이저광의 조사에 의해 결정립계부가 처리되면, 기판 전면에 걸쳐 단결정 상태에 가까운 양질의 결정질 실리콘막이 얻어지며, 결정성이 크게 개선된다. 이 결과, TFT의 온 상태의 특성이 크게 향상됨으로써, 전류구동능력이 향상된 반도체장치가 실현된다.
게터링 목적을 위해 행하는 열처리를 이용하여, 활성영역에 첨가된 n형 불순물 원소 및/또는 p형 불순물 원소의 활성화도 동시에 행하는 것이 바람직하다. 이 가열처리에 의해, 게터링과 불순물 활성화를 동시에 행하면, 공정수가 감소될 수 있고, 제조프로세스도 간략화 될 수 있고, 제조비용도 절감할 수 있다.
게터링 목적을 위한 가열처리를 게이트전극 형성 후에 행하는 경우, TFT의 게이트전극은, W, Ta, Ti 및 Mo로 구성된 그룹에서 선택된 재료, 또는 이들의 합금으로 형성하는 것이 바람직하다. 게터링 목적을 위한 가열처리에는 약 500℃ 이상의 온도가 필요하다. 따라서, 양호한 내열성을 확보하도록, 게이트 금속은 고융점 금속이 바람직하다.
또한, 본 발명의 제조방법에서, 제2 가열처리는, 게터링 원소 또는 n형 및 p형 불순물 원소의 첨가에 의해 비정질화된 게터링영역이 될 수 있는 한 결정화(또는 결정 회복)되지 않도록 행하여지는 것이 바람직하다.
촉매원소를 게터링영역으로 확산시키도록 행해지는 제2의 가열처리 중에 게터링영역이 결정화되면, 본 발명의 효과는 충분히 얻어질 수 없다, 그 이유로, 상기 비정질화된 게터링영역이 결정화되지(또는 결정 회복되지 않은) 않은 상태로 제2 가열처리를 행하는 것이 바람직하다. 이렇게 함에 따라, 게터링작용을 최대한의 장점을 취하면서 행할 수 있다. 그 결과, 제2 가열처리의 전 기간에 있어서, 충분히 높은 게터링 효율로 촉매원소를 게터링영역으로 확산시킬 수 있다.
또한, 제2 가열처리 후에도, 게터링영역은 비정질상태를 유지하거나 또는 적어도 채널형성영역, 소스영역 또는 드레인영역에 비하여 비정질성분이 많고 결정질성분이 적은 상태를 유지하는 것이 바람직하다. 이렇게 함에 따라, 후속 제조공정 또는 TFT 사용 중에 있어서의 촉매원소의 게터링영역에서의 역류가 없게 된다. 그 결과, 반도체장치에 있어서 오프 상태의 리크 전류의 이상적인 증가가 없어지며, 따라서 반도체장치의 높은 신뢰성을 얻을 수 있다.
제2 가열처리는, 고속 열어닐링(RTA) 처리에 의해 실행되는 것이 바람직하다. RTA 공정에서, 온도는 순간적으로 상승 또는 하강된다. 따라서, 이 공정은 고온에서 실행됨에도 불구하고, 불필요하게 가열시간을 연장시키지 않고 소망하는 시간 동안 소망하는 온도에서 실행될 수 있다. 따라서, 본 발명의 제2 가열처리로서 고속 열어닐링이 실행되면, 상기 열어닐링 공정은 정확히 제어될 수 있고 게터링영역은 소망하는 상태로 유지될 수 있다. 특히, RTA 공정은 구체적인 방법으로서 통상의 램프 어닐링에 의해 행해질 수 있다. 이와 다르게, 기판표면에 고온의 가스를 내뿜는 것에 의해 순간적으로 기판을 가열 또는 냉각시키는 방법으로 할 수도 있다.
촉매원소가 게터링영역으로 확산되는 효율은, 예컨대, 다음과 같은 방법으로 평가될 수 있다.
게터링영역에 첨가된 게터링 원소의 영향에 의해, 촉매원소(니켈)는 채널형성영역에서 게터링영역으로 확산하는 과정에서 Si에 결합되어 니켈 실리사이드(NiSix)를 형성한다고 생각된다. 이 니켈 실리사이드(NiSix)는, 산화실리콘막을 불화수소 암모늄(NH4HF2) 약 7.13%와 불화 암모늄(NH4F) 약 15.4%를 포함하는혼합 용액(예컨대, 스텔라 케미파사 제품, 상품명 LAL500)에 의해 에칭하여, 농도 약 50%의 HF : 농도 약 33%의 H2O2: H2O가 약 45:72:4500의 부피 비로 혼합된 에천트(FPM 용액)에 40분간 기판을 침적함에 의해, 선택적으로 제거할 수 있다.
NiSix가 제거된 후 구멍이 형성되어, 그 구멍을 광학현미경의 투과 모드에서 흑점으로서 관찰할 수 있다. 따라서, 관찰된 흑점의 수가 많으면, 게터링영역으로 확산되는 촉매원소(이 경우 니켈 원자)의 수가 증가한다(즉, 게터링 효율을 높게 할 수 있다).
(실시예 1)
이하, 도1a 내지 도1g를 참조하여 본 발명의 제1 실시예를 설명한다.
본 발명의 제1 실시예에서는, n 채널형 TFT를 유리기판 상에 제조하는 방법이다. 도1a 내지 1g는 n 채널형 TFT의 제조 공정을 각각 나타내는 단면도이고, 그 순서에 따라 제조 공정이 진행된다. 도1g에만, 단일의 TFT를 도시하고 있지만, 실제로는 동일기판 상에 다수의 TFT가 형성된다.
먼저, 도1a에 도시된 바와 같이, 유리기판(11)상에 막 두께 약 50∼300nm의 산화실리콘 또는 질화실리콘으로 이루어지는 하지 절연막(12)을 퇴적한다. 이 하지 절연막(12)은, 유리기판(11)으로부터의 불순물의 확산을 방지하기 위해 제공된다. 그 후, 하지 절연막(12)상에 막 두께 약 20∼80nm의 진성(i형) 비정질실리콘막(a-Si) 막(13)을 퇴적한다.
다음, a-Si 막(13)의 결정화를 위해, a-Si 막(13)에 촉매원소를 첨가한 후a-Si 막(13)의 가열처리를 행한다. 구체적으로는, 먼저, a-Si 막(13)에 대하여 중량 환산으로 약 10ppm의 촉매원소(예컨대, 본 실시예에서는 니켈)를 포함하는 수용액(예컨대, 아세트산 니켈 수용액)을 스핀 코팅법으로 도포하여, 촉매원소 함유층(14)을 형성한다. 이 공정에서 사용 가능한 촉매원소는, 철(Fe), 니켈(Ni), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 동(Cu) 및 금(Au)으로 구성된 그룹에서 선택된 하나 이상의 원소이다. 첨가하는 촉매원소의 량은 극 미량이고, a-Si 막(13)의 표면에서의 촉매원소 농도는 전반사 형광 x-선 분석(TRXRF)법에 의해 제어된다. 본 실시예에서는, a-Si 막(13)의 표면에서의 촉매원소 농도가 약 7×1O12atoms/cm3으로 제어된다.
본 실시예에서는 스핀 코팅법으로 a-Si막(13)에 니켈을 첨가하는 방법을 이용하였지만, 이와 다르게 촉매원소로 형성된 박막(예컨대, 본 실시예의 경우는 니켈 박막)을 증착법 또는 스퍼터법 등에 의해 a-Si 막(13)상에 퇴적할 수 있다.
다음에, 상기한 처리를 실시한 기판에 대하여 불활성 분위기(예컨대, 질소 분위기)내에서 가열한다. 이 가열처리는, 약 550∼600℃에서 거의 30분∼4시간 정도(예컨대, 약 580℃에서 약 1시간) 행하는 것이 바람직하다. 이 가열처리 중에, a-Si 막(13)의 표면에 첨가된 니켈 원자(14)는 a-Si 막(13)으로 확산하여 Si에 결합됨으로써 니켈 실리사이드를 생성한다. 따라서, 생성된 실리사이드를 핵으로 하여 a-Si 막(13)의 결정화가 진행된다. 그 결과, a-Si 막(13)은 결정화되어, 결정질 실리콘막(13a)으로 된다. 상기 바람직한 실시예에서, a-Si 막(13)은 노를 이용한가열처리에 의해 결정화되었지만, 이와 다르게 a-Si 막(13)은 램프 등을 열원으로서 사용하는 RTA 시스템에 의해 결정화될 수 있다.
계속하여, 도1b에 나타낸 바와 같이, 결정질 실리콘막(13a)에 레이저광(15)을 조사함에 의해, 결정질 실리콘막(13a)의 결정성을 향상시킨 결정질 실리콘막(13b)을 형성한다. 레이저광으로는, XeCl 엑시머레이저광(파장 약 308nm 및 펄스 폭 약 40nsec) 및 KrF 엑시머레이저광(파장 약 248nm)을 이용할 수 있다. 레이저광은 기판(11)의 표면에 집속되어 기다란 스폿들을 형성한다. 레이저광 스폿의 길이방향에 대해 수직하게 기판에 순차 주사함에 의해 기판이 재결정됨이 바람직하다. 이 경우에, 레이저광의 일부가 서로 중첩되도록 기판에 주사됨에 의해, 결정질 실리콘막(13a)의 임의의 일점에서, 복수 회의 레이저조사가 행하여져, 결정의 균일성을 향상시킬 수 있다. 이 방식으로, 고상 결정화에 의해 얻어진 결정성 실리콘막(13a)은, 레이저조사에 의한 용융 및 고화 과정에 의해 결정 결함이 감소되어, 보다 개선된 결정성을 가진 결정성 실리콘막(13b)으로 된다.
그 후, 결정질 실리콘막(13b)의 불필요한 부분을 제거하여, (활성 영역으로 될) 소자 영역들을 각각 서로 전기적으로 분리한다. 그 결과, 도1c에 나타낸 바와 같이, TFT의 활성영역(소스/드레인영역 및 채널형성영역을 포함)으로 되는 섬모양 결정질 실리콘막(16)이 형성된다. 본 명세서에서, 각각의 "활성영역"은, 소스/드레인영역, 채널형성영역 및 게터링영역을 포함하는 섬모양 반도체층을 나타내는 것이다. 본 발명에 따르면, 각각의 활성영역에 하나 이상의 박막 트랜지스터가 형성된다.
다음에, 이들 섬모양 결정질 실리콘막(16)을 덮는 게이트 절연막(17)을 퇴적한다. 게이트 절연막으로는, 두께 약 20∼150nm의 산화실리콘막을 퇴적함이 바람직하다. 본 실시예에서는 두께 약 1OOnm의 산화실리콘막을 퇴적한다.
그 후, 게이트 절연막(17)상에 도전막을 스퍼터법 또는 CVD법 등을 이용하여 퇴적한 다음, 도 1c에 도시된 바와 같이 이 도전막을 패터닝하여 게이트전극(18)을 형성한다. 도전막은, W, Ta, Ti 또는 Mo 등의 고융점 금속 또는 이들의 합금재료로 될 수 있고 도전막의 두께는 약 300∼600nm으로 퇴적됨이 바람직하다. 본 실시예에서는, 막 두께 약 450nm으로 퇴적되어 있고 질소가 미량 첨가된 Ta 막으로 게이트전극(18)을 형성한다.
이어서, 도1d에 나타낸 바와 같이, 게이트전극(18)을 덮도록 게이트 절연막 (17)상에 포토레지스트 마스크(19)를 형성한다. 그러나, 이 마스크(19)는 섬모양 반도체층(16)과 완전 중첩되지 않고, TFT의 활성영역(16)의 외측 에지부(21)가 마스크(19)의 외측에 배치된다. 이 상태에서, 기판(11)의 윗쪽으로부터 희유가스원소 (예컨대, 본 실시예에서는 Ar)의 이온(20)을 기판(11)의 전면에 대하여 주입한다. 이 공정을 실행함에 의해, TFT 활성영역(16)의 외측 에지부(21)에 희유가스원소의 이온(20)이 주입되어, 비정질화된 게터링영역(21)이 형성된다. 마스크(19)에 의해 덮여있는 활성 영역(16)의 다른 부분에는 희유가스원소가 도입되지 않는다. 희유가스원소로는 Ar, Kr 및 Xe로 이루어지는 그룹으로부터 선택된 하나 이상의 원소를 사용할 수 있다. 도핑 조건은, 게터링영역(21)에서의 희유가스원소 농도가 약1×1O19∼3×1O21atoms/cm3으로 되도록 제어됨이 바람직하다.
마스크(19)를 제거한 후, 도1e에 나타낸 바와 같이 게이트전극(18)을 마스크로 사용하여, n형 불순물(예컨대, 인)의 이온(22)을 활성영역(16)에 고농도로 주입한다. 이 공정을 실행함에 의해, TFT 활성영역(16) 중 게이트전극(18)으로 덮여있지 않은 영역(24)에는 고농도의 인 이온(22)이 도프된다. 이 인 이온(22)이 도프된 영역(24)중, 게터링영역(21) 이외의 부분이, 최종적으로 TFT의 소스/드레인영역으로 된다. 또한, 게이트전극(18)으로 마스크되어, 인(22)이 도프되지 않은 영역(23)은, 최종적으로 TFT의 채널형성영역으로 된다.
계속하여, 불활성분위기(예컨대, 질소 분위기)에서 다시 기판에 열처리를 행함에 의해, 도1f에 나타낸 바와 같이, 게터링 처리를 실행한다. 구체적으로는, Ar 이온(20)의 주입에 의한 결정질 실리콘막(16)의 비정질화로 인해 소스/드레인영역 (24)의 외측에 형성된 게터링영역(21)에 생성된 결정 결함, 또는 고농도로 도핑되어 있는 Ar 이온(20)이, 채널형성영역(23)에서 소스/드레인영역(24)을 거쳐 게터링영역(21)으로, 도1f의 화살표(25) 방향으로 확산된다. 이 방식으로, TFT 활성영역 (16)의 채널형성영역(23) 또는 채널형성영역(23)과 소스/드레인영역(24) 사이의 pn 접합부에 잔류하고 있는 촉매원소를 게터링 처리에 의해 제거할 수 있다. 그 결과, 촉매원소의 편석에 의한 리크 전류의 원치 않는 증가를 최소화할 수 있다.
이 방식으로, 본 발명의 여러 가지 실시예들에서는, 활성영역(16)내에 게터링영역(21)이 포함되며, 그 게터링영역(21)은 소스/드레인영역에서 분리되어 제공된다. 상기 게터링영역(21)은, 채널형성영역(23)과 소스/드레인영역 사이의 pn 접합부에서 분리되어 있다. 따라서, 결정화를 촉진하는 촉매원소가 pn 접합부에 잔존하여 리크 전류의 원인으로 되는 문제를 해결할 수 있다.
또한, 게터링영역은 소스/드레인영역 사이의 전류경로상에 존재하지않는다. 따라서, 비정질화에 의하여 게터링영역(21)의 전기저항이 증가하더라도, TFT의 온 상태의 저항은 증가하지 않는다.
상기 제2 가열처리 공정에 의해, 게터링영역(21)에는 촉매원소가 도입된다. 따라서, 게터링영역(21)은 약 1×1O19atoms/cm3이상의 농도의 촉매원소를 포함한다.
이 가열처리를 행하도록 일반적인 가열 노를 사용할 수 있다. 그러나, RTA 시스템을 사용함이 바람직하다. 특히, 기판표면에 고온의 불활성가스를 내뿜어, 순간적으로 온도를 증가 및 감소시킬 수 있는 RTA 시스템이 바람직하다. 구체적으로, 이 경우, RTA 처리는 약 550∼750℃의 온도로 거의 30초∼10분 정도의 열처리를 행할 수 있다. 상기 기판은 약 10O℃/분 이상으로 가열 및 냉각함이 바람직하다.
또한, 소스/드레인영역(24)에 도입된 n형 불순물(인)(22)도 이러한 가열처리공정에 의해 활성화된다. 그 결과, 소스/드레인영역(24)의 시트 저항치는 약 2kΩ/? 이하로 감소된다. 그러나, 강하게 비정질화된 게터링영역(21)은, 상기 제2 가열처리 후에도 비정질성분을 갖는 상태로 유지될 수 있다.
이 방식으로, 본 발명에 따르면, 인의 첨가에 의해 부분적으로 비정질화될 수 있는 소스/드레인영역(24)은 충분히 결정성을 회복시키면서, 게터링영역(21)은비정질성을 유지하도록 가열처리를 행한다.
상기 제2 가열처리 완료 후에, 레이저 라만 분광법에 의해, 채널형성영역 (23)과 게터링영역(21)에서, 라만 분광스펙트럼에 있어서의 결정 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비, 즉 Pa/Pc를 측정한 결과, 게터링영역(21)의 Pa/Pc 비는, 채널형성영역(23)의 Pa/Pc 비보다 크게 되어 있다. 이 측정은, 본 실시예에서와 같이 투광성이 있는 유리기판 등을 사용하는 경우에는, 기판의 이면측에서 실행될 수 있다. RTA 처리 후에는, 더 이상의 고온처리공정을 행하지 않기 때문에, 게터링영역(21)의 비정질상태는 TFT 완성 후에도 유지될 수 있다.
그 후, 도1g에 나타낸 바와 같이, 산화실리콘막 또는 질화실리콘막을 층간절연막(26)으로서 기판 위에 퇴적한 후, 그 층간절연막(26)을 통해 콘택트홀을 형성한다. 이어서, 기판 위로의 금속재료의 퇴적 및 원하는 형상으로의 패터닝에 의해, TFT의 전극 및 배선(27)을 층간절연막(26)상에 형성한다.
최종적으로, 대기압에서의 수소분위기에서 기판에 대해 약 350℃로, 약 1시간의 어닐링을 다시 행하여 도1g에 나타낸 TFT(28)를 완성시킨다. 필요에 따라서, TFT(28)를 환경 오염으로부터 보호할 목적으로, TFT(28)상에, 예컨대 질화실리콘막 등으로 이루어지는 보호막을 제공할 수 있다. 이 방식으로, 박막 트랜지스터를 구비한 반도체장치를 얻을 수 있다.
본 실시예의 반도체장치는, 게이트전극이 반도체층 위에 형성되는 톱게이트형이다. 그러나, 본 발명은 이 특정 실시예로 한정되지 않고, 게이트전극이 반도체층 아래쪽으로 위치하는 바텀게이트형 및 임의의 타입의 트랜지스터에 적용할 수도 있다.
또한, 상기한 본 실시예에서는, 반도체로서 실리콘을 사용하고 있다. 그러나, 본 발명은 상기 바람직한 실시예로 한정되지 않는다. 따라서, 임의의 다른 타입의 반도체재료를 본 발명에서 사용할 수 있다. 또한, 반도체층의 하지 기판은 유리기판으로 한정되지 않고, 플라스틱기판, 평판이 아닌 절연물, 또는 층간절연막이 퇴적된 반도체기판 등으로 될 수 있다.
본 명세서에서의 "반도체장치"는, 스위칭 소자로서의 개별의 TFT만을 나타내는 것이 아니라, 반도체의 특성을 이용하는 더 큰 구조를 구비한 임의의 다른 장치(예컨대, 액티브매트릭스기판 및 3차원 LSI 등)를 널리 포함하는 것이다.
(실시예 2)
이하, 본 발명의 제2 실시예에 대해 설명한다.
본 발명의 제2 실시예는, 액티브매트릭스형 액정 표시 장치의 주변구동회로 또는 일반적인 박막 집적회로로서, n 채널형 TFT 및 p 채널형 TFT를 상보적인 쌍으로 배열한 CM0S 회로를 유리기판 상에 제조하는 방법에 관한 것이다.
도2a 내지 2i는 본 발명의 제2 실시예에 따른 TFT의 제조 공정을 나타내는 단면도이다. 이 제조 공정은 도시된 순서대로 실행된다.
먼저, 도2a에 도시된 바와 같이, 저알칼리 유리 또는 석영으로 된 기판(301)이 제공된다. 이 바람직한 실시예에서는, 저알칼리 유리기판(301)이 사용된다. 이 제조 공정에서, 기판(301)은 유리 왜점보다 약 10∼20℃ 정도 낮은 온도로 미리 열처리될 수 있다. 기판(301)의 TFT가 형성되는 표면에는, 기판(301)에서의 불순물 확산을 방지하기 위해, 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막 등의 하지막을 퇴적한다. 본 실시예에서는 플라즈마 CVD 법에 의해 SiH4, NH3및 N2O의 재료가스를 이용하여 제조되는 산화질화실리콘막을 제1 하지막(302)으로서 퇴적하고, 그 위에 동일하게 플라즈마 CVD 법에 의해 SiH4및 N2O를 재료가스로 이용하여 다른 산화질화실리콘막을 제2 하지막(303)으로서 퇴적한다. 이 공정에서, 제1 하지막 (302)(즉, 하층의 산화질화실리콘막)의 막두께는 약 25∼200nm(예컨대, 약 100nm)으로 하고, 제2 하지막(303)(즉, 상층의 산화질화실리콘막)의 막두께는 약 25 ∼300nm(예컨대, 100nm)으로 한다. 이 바람직한 실시예에서는, 2층의 하지막 (302,303)을 사용한다. 그러나, 이와 다른 하지막으로서 예컨대 산화실리콘막의 단층을 사용할 수도 있다.
그 후, 그 위에 약 20∼150nm(바람직하게는 약 30∼80nm)의 두께로 비정질구조를 갖는 실리콘막(즉, a-Si 막)(304)을, 플라즈마 CVD 법 또는 스퍼터법 등의 잘 알려져 있는 방법으로 퇴적한다. 본 실시예에서는, 플라즈마 CVD 법에 의해 비정질실리콘막을 약 50nm의 두께로 퇴적하였다. 또한, 하지막(302,303) 및 비정질 실리콘막(304)은 동일한 퇴적 공정으로 형성할 수 있고 연속으로 퇴적할 수 있다. 이 경우, 퇴적된 하지막(303)은 공기에 노출되지 않고 공기 내의 불순물로 오염되지 않는다. 그 결과, 형성된 TFT의 특성(예컨대, 문턱치 전압)의 변화를 최소화할 수 있다.
이어서, a-Si 막(304)의 표면상에 촉매원소(예컨대, 본 실시예에서는 니켈)(305)가 미량 첨가된다. 니켈 원자(305)는, 니켈 용액을 a-Si 막(304)상에 보유하여, 스피너(spinner)에 의해 상기 니켈 용액을 기판(301)상에 균일하게 도포하여 건조시킨다. 본 실시예에서는, 용질로서 아세트산 니켈을 사용하고, 용매로서는 물을 사용하며, 용액중의 니켈농도는 약 1Oppm으로 되도록 조정된다.
도2a에 도시된 상태에서, a-Si 막(304)의 표면상의 니켈농도를 전반사 형광 엑스선 분석(TRXRF)법에 의해 측정하면, 약 7×1012atoms/cm2정도이다. 이 바람직한 실시예에서, 촉매원소를 a-Si 막(304)에 첨가하는 방법은, 촉매원소를 함유하는 용액을 a-Si 막(304)의 표면에 도포하는 것이다. 이와 다르게, 플라즈마 도핑법, 증착법 또는 스퍼터법 등의 기상법 등에 의해 촉매원소를 도입할 수도 있다. 그러나, 촉매원소의 용액을 이용하는 방법이, 첨가되는 촉매원소 량의 제어가 용이하기(예컨대, 촉매 원소를 극히 미량으로 첨가하는 것도 용이함) 때문에 바람직하다.
다음에, 불활성분위기(예컨대, 질소 분위기)내에서 a-Si 막(304)을 약 520∼600℃에서 약 1∼8시간의 가열처리를 행한다. 본 실시예에서는, 약 580℃에서 약 1시간의 가열처리를 행한다. 이 가열처리 중에, a-Si 막(304)의 표면에 첨가된 니켈 원자(305)는 a-Si 막(304)으로 확산되어 Si에 결합됨으로써 니켈 실리사이드를 생성한다. 그 니켈 실리사이드를 핵으로 하여 a-Si 막(304)의 결정화가 진행된다. 그 결과, 도2b에 나타낸 바와 같이, a-Si 막(304)은 결정화되어, 결정질 실리콘막(306)으로 된다.
그 후, 도2c에 나타낸 바와 같이, 레이저광(307)을 조사함에 의해 상기 결정질 실리콘막(306)을 용융 및 재결정하여, 그의 결정성을 회복시킨다. 이 공정에서, XeCl 엑시머레이저광(파장 약 308nm 및 펄스폭 약 40nsec)를 사용하여 약 250∼50OmJ/cm2(예컨대, 약 40OmJ/cm2)의 에너지밀도로 조사한다. 상기 레이저광은 기판(301)의 표면에 집속되어 약 150mm×1mm의 사이즈를 갖는 기다란 빔 스폿을 형성한다. 상기 기판(301)은 빔 스폿의 길이방향에 대하여 수직방향으로 약 0.05mm의 스텝 폭으로 순차 주사된다. 즉, 결정질 실리콘막(306)의 임의의 일점에서, 총 20회의 레이저조사가 행하여지게 된다. 이 방식으로, 고상 결정화에 의해 얻어진 결정질 실리콘막(306)은 레이저조사에 의한 용융 및 고화 과정에 의해 결정결함이 감소되어, 개선된 결정성을 가진 결정성 실리콘막(308)으로 될 수 있다. 이 공정에서 사용하는 레이저 다이오드의 예는, 펄스 발진형 또는 연속 발광형의 KrF 엑시머레이저, XeCl 엑시머레이저, YAG 레이저 및 YVO4레이저를 포함한다. 결정화 조건은 설계자에 의해 적절하게 설정될 수 있다.
이어서, 결정질 실리콘막(308)의 불필요한 부분을 제거하여, (TFT 활성영역으로 될) 소자영역을 서로 전기적으로 분리한다. 그 결과, 도2d에 나타낸 바와 같이, n 채널형 TFT의 활성영역으로 되는 섬모양 결정질 실리콘막(309n) 및 p 채널형 TFT의 활성영역으로 되는 섬모양 결정질 실리콘막(309p)이 형성된다.
이 공정에서, 트랜지스터의 문턱치 전압을 제어할 목적으로, n 채널형 TFT 및 p 채널형 TFT의 활성영역의 전면에 대하여, 약 1×1016∼5×1017atoms/cm3정도의농도로 p형 불순물 원소로서 보론을 도입할 수 있다. 보론 원자는 이온 주입법에 의해 도입될 수 있다. 이와 다르게, 비정질실리콘막을 퇴적할 때에 동시에 보론을 도프할 수 있다.
다음에, 상기 활성영역으로 될 결정질 실리콘막(309n,309p)을 덮도록 두께 약 20∼150nm(예컨대, 본 실시예에서는 두께 약 100nm)으로 산화실리콘막을 게이트 절연막(310)으로서 형성한다. 산화실리콘막(310)은 테트라에톡시오르토 실리케이트 (TEOS)를 재료로서 사용하여, 상기 TEOS와 산소를 RF 플라즈마 CVD 법으로 분해 및 퇴적함에 의해 형성된다. 퇴적 공정 중에, 기판의 온도는 약 150∼600℃(바람직하게는, 약 300∼450℃)로 제어된다. 게이트 절연막(310)의 퇴적 후에, 기판은 게이트 절연막(310)의 벌크 특성 및 결정성 실리콘막과 게이트 절연막(310) 사이의 계면 특성을 향상시키도록 불활성 가스분위기에서 약 500∼600℃로 약 1∼4시간의 어닐링을 행하게 된다. 게이트 절연막(310)은 산화실리콘막이 아니라, 단층 또는 다층 구조를 가진 임의의 다른 실리콘을 포함하는 절연막으로 될 수 있다.
다음에, 도2d에 나타낸 바와 같이, 스퍼터링법에 의해 고융점 금속을 게이트 절연막(310)상에 퇴적한 후, 이것을 패터닝하여, 게이트전극(311n,311p)을 형성한다. 고융점 금속은 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 및 티탄(Ti)으로 구성된 그룹에서 선택된 원소, 상기 원소들 중 하나를 주성분으로 하는 합금, 또는 상기 원소들 중 2개 이상을 포함하는 합금(Mo-W 합금, Mo-Ta 합금 등)으로 될 수 있다. 도전층은 질화 탄탈륨(TaN), 질화 텅스텐(WN), 질화 티탄(TiN) 또는 질화 몰리브덴 (MoN)으로 될 수 있다. 이와 다르게, 텅스텐 실리사이드, 티탄 실리사이드 또는 몰리브덴 실리사이드를 사용할 수 있다. 본 실시예에서, 도전층은 텅스텐(W)을 사용하여, 두께 약 300∼600nm(예컨대, 약 450nm)으로 되어 있다. 이 경우, 저항을 감소시키도록 불순물 농도가 감소된다. 산소 농도를 약 30ppm 이하로 감소시킨 경우, 약 20μΩcm 이하의 비저항치를 실현할 수 있다.
다음에, 게이트전극(311n,311p)을 마스크로 사용하여 활성영역에 저농도의 n형 불순물(예컨대, 본 실시예에서 인)의 이온(312)을 주입한다. 이 공정에서, 도핑 가스로서 인(PH3)을 사용하고, 가속전압을 약 60∼90kV(예컨대, 약 80 kV)로 하고, 및 도즈량을 1×1012∼1×1014cm-2(예컨대, 2×1013cm-2)로 한다. 이 공정을 실행함에 의해, 게이트전극(311n)으로 덮여있지 않은 섬모양의 결정성 실리콘막(309n) 부분은 저농도의 인 도핑 영역(314n)으로 되는 한편, 게이트전극(311p)으로 덮여있지 않은 섬모양의 결정성 실리콘막(309p) 부분은 저농도 P형 도핑 영역(314p)으로 된다. 한편, 게이트전극(311n,311p)에 의해 마스크된 비도핑 영역(313n,313p)은 결국 도2d에 도시된 바와 같이 n 채널형 TFT 및 p 채널형 TFT의 채널형성영역 (313n, 313p)으로 된다.
이어서, 도2e에 나타낸 바와 같이, n 채널형 TFT의 게이트전극(311n) 을 덮고 p 채널형 TFT의 활성영역(309p)을 완전하게 덮도록 게이트 절연막(310)상에 포토레지스트 패턴이 형성된다. 게이트전극(311n)을 덮는 포토레지스트 패턴의 부분을 "레지스트 마스크"(315)라 하는 반면에 활성 영역(309p)을 덮고있는 포토레지스트 패턴의 다른 부분을 "레지스트 마스크"(316)라 한다. 그 후, 레지스트 마스크(315,316)를 이용하여 활성영역(309n)의 비마스크된 부분(319)에 n형 불순물(예컨대, 본 실시예에서 인)의 이온(317)을 주입한다. 이 공정에서, 도핑가스로서 인 (PH3)을 사용하여, 가속 전압을 약 6O∼9OkV(예컨대, 약 8OkV)로 하고, 도즈량을 약 1×1O15∼1×1O16cm-2(예컨대, 5×1015cm-2)으로 한다. 이 공정을 실행함에 의해, 고농도의 n형 불순물(즉, 인) 이온(317)이 주입된 영역(319)은 후에 n 채널형 TFT의 소스/드레인영역으로 된다. 한편, 활성영역(309n)에서, 레지스트 마스크(315)로 덮여있고, 상기 인 이온(317)이 도입되지 않은 부분은, 저농도의 인 도핑 영역(314n)으로 남게되어, 저농도로 도프된 드레인(LDD) 영역(318)을 형성한다. 이 방식으로 LDD 영역(318)을 제공함에 의해, 채널형성영역 및 소스/드레인영역 사이의 pn 접합부에서의 전계 집중을 적절하게 제어할 수 있게되고, TFT의 오프 상태의 리크 전류를 최소화할 수 있으며, 핫캐리어에 의한 열화를 억제할 수 있음으로써 TFT의 신뢰성을 향상시킬 수 있다. 이 공정에서, p 채널형 TFT의 활성영역(309p)에는, 그 활성영역(309p)이 마스크(316)로 전면이 덮여있기 때문에, 인 이온(317)은 도입되지 않는다.
그 후, 레지스트 마스크(315,316)가 제거된 후, 도2f에 나타낸 바와 같이, n 채널형 TFT의 활성영역(309n)을 덮도록 다른 레지스트 마스크(320)를 형성한다. 이 상태에서, 레지스트 마스크(320) 및 p 채널형 TFT의 게이트전극(311p)을 도핑 마스크로 이용하여, p 채널형 TFT의 활성영역(310p)에 p형 불순물(예컨대, 본 실시예에서 보론)의 이온(321)을 주입한다. 이 공정에서, 도핑가스로서 디보란(B2H6)을 사용하여, 가속전압을 약 40kV∼80kV(예컨대, 약 65kV)로 하고, 도즈량은 1×1015∼1×1016cm-2(예컨대, 약 5×1015cm-2)으로 하여 보론 이온을 주입한다. 이 공정을 실행함에 의해, p형 불순물(즉, 보론)의 이온(321)이 고농도로 주입된 영역(322)은, 후에 p 채널형 TFT의 소스/드레인영역으로 된다. 한편, 게이트전극(311p)으로 마스크되어 보론 이온(321)이 주입되지 않은 활성영역(309p)의 다른 부분은 p 채널형 TFT의 채널형성영역(313p)으로 된다. 이 공정에서, n 채널형 TFT의 활성영역(309n)은, 마스크(320)로 전면이 덮여 있기 때문에, 보론 이온(321)은 전혀 도입되지 않는다.
이 방식으로, n형 불순물 원소 및 p형 불순물 원소는 비선택 영역을 포토레지스트로 덮는 것에 의해 선택적으로 도입된다. 그 결과, n형 고농도 도핑 영역(319)과 p형 고농도 도핑 영역(322)이 형성되어, 도2i에 나타낸 바와 같이 n 채널형 TFT와 p 채널형 TFT를 형성할 수 있다. 상기한 바람직한 실시예에서, n형 불순물이 먼저 도입된 후, p형 불순물이 도입된다. 그러나, 이들 불순물은 이 순서로 도입되어야 하는 것은 아니고, 역순으로 도입될 수 있다.
이어서, 레지스트 마스크(320)를 제거한 후, 도2g에 나타낸 바와 같이, n 채널형 TFT의 게이트전극(311n) 및 p 채널형 TFT의 게이트전극(311p)을 덮도록 다른 레지스트 마스크(323)를 형성한다. 이 레지스트 마스크(323)는 n 채널형 TFT의 활성영역(309n) 및 p 채널형 TFT의 활성영역(309p)의 외측 에지부를 덮지 않고 노출시킨다.
이 상태에서, 도2g에 나타낸 바와 같이, 기판의 위쪽으로부터 기판 전면으로 희유가스원소(예컨대, 본 실시예에서는 Ar)의 이온(324)을 도입한다. 이 공정을 실행함에 의해, TFT 활성영역의 노출영역으로 희유가스원소의 이온(324)이 주입되어, n 채널형 TFT의 활성영역(309n) 및 p 채널형 TFT의 활성영역(309p)의 외측 에지부에 게터링영역(325)이 형성된다.
도입될 희유가스원소로는 Ar, Kr 및 Xe로 이루어지는 그룹으로부터 선택된 하나 이상의 임의의 원소를 사용할 수 있다. 활성영역 중 레지스트 마스크(323)에 의해 덮여 있는 영역에는, 희유가스원소는 전혀 도핑되지 않는다.
이 바람직한 실시예에서는, 도핑가스로서 100%의 Ar을 사용하여, 가속 전압을 약 60∼90kV(예컨대, 약 80kV)로 하고, 도즈량은 약 1×1015∼1×1016cm-2(예컨대, 약 3×1O15cm-2)으로 하여 Ar 이온을 주입한다. 이 조건하에서 이온 주입 공정을 실행하면, 게터링영역(325)은 약 1×1019∼3×1021atoms/cm3의 농도로 희유가스원소를 포함한다. 이 희유가스도핑 공정에 의해, 게터링영역은 비정질화된다.
본 실시예에서는, TFT의 채널 폭 W에 대한 게터링영역(325)의 면적 S의 비율(본 명세서에서 "S/W 비"라 함)이 약 1로 되도록 각 부품의 레이아웃을 설계한다. 통상, n 채널형 TFT와 p 채널형 TFT는 전류구동능력이 서로 다르다. 본 실시예의 경우, n 채널형 TFT의 전류구동력은 p 채널형 TFT의 그것 보다 2배 이상 크다. 따라서, n 채널형 TFT와 p 채널형 TFT를 통해 같은 량의 전류를 흘리기 위해서는, p 채널형 TFT의 채널 폭을 크게 설정해야 한다. 예컨대, n 채널형 TFT의활성영역(309n)에서의 채널영역 폭 W가 약 20μm라고 하면, p 채널형 TFT의 활성영역(309p)에서의 채널영역 폭 W는 4Oμm로 설정된다. 이 경우, n 채널형 TFT의 활성영역에 포함된 게터링영역(325)의 면적 보다 p 채널형 TFT의 활성영역에 포함된 게터링영역(325)의 면적이 거의 2배가 되도록 설정된다. 이로써, n 채널형 TFT 및 p 채널형 TFT의 활성영역에서의 게터링의 효율은 거의 동일하게 된다.
다음에, 레지스트 마스크(323)를 제거한 후, 불활성분위기(예컨대, 질소분위기)에서 기판의 열처리를 행한다. 본 실시예에서는, RTA 시스템을 사용하여 RTA 공정이 실행되며, 질소 분위기 내에서 기판 표면에 대하여 질소가스를 내뿜어 단시간 내에 기판을 급격하게 가열 및 냉각시킨다. 구체적으로, 기판은 약 550∼750℃의 범위로, 약 30초∼10분 정도, 보다 바람직하게는 약 600∼700℃의 온도로, 약 1분∼7분 정도 어닐링된다. 본 실시예에서는, 약 650℃에서 약 5분 동안의 RTA 처리를 행한다. 기판은 약 100℃/분 이상, 본 실시예에서는 약 200℃/분의 속도로 가열 및 냉각된다.
이 열처리공정을 실행함에 의해, 도2h에 나타낸 바와 같이, 게터링작용이 진행된다. 즉, n 채널형 TFT의 활성영역(309n)에서는, Ar 이온(324)의 주입에 의한 결정질 실리콘막(308)의 비정질화로 인해 소스/드레인영역(319)의 외측의 게터링영역(325)에 생성된 결정결함, 또는 고농도로 도핑되어 있는 Ar 이온(324)은, 채널형성영역(313n)으로부터 LDD 영역(318) 및 소스/드레인영역(319)을 거쳐 게터링영역(325)으로 도2h에 도시된 화살표(326) 방향으로 니켈 원자를 확산시킨다. 한편, p 채널형 TFT의 활성영역(309p)에서는, Ar 이온(324)의 주입에 의한 결정질 실리콘막(308)의 비정질화로 인해 소스/드레인영역(322)의 외측의 게터링영역(325)에 생성된 결정결함, 또는 고농도로 도핑되어 있는 Ar 이온(324)은, 채널형성영역(313p)으로부터 소스/드레인영역(322)을 거쳐 게터링영역(325)으로 도2h에 도시된 화살표(326) 방향으로 니켈 원자를 확산시킨다.
상기한 열처리공정에 의해, 게터링영역(325)에는 니켈 원자가 도입되며, 게터링영역(325)에서의 니켈 농도는 약 1×1019atoms/cm3이상으로 증가한다.
이 방식으로, 본 실시예에 따르면, TFT 활성영역의 채널형성영역, 채널형성영역과 소스 및 드레인영역 사이의 접합부, 및 채널형성영역과 LDD 영역 사이의 접합부에 잔류하고 있는 촉매원소를 게터링작용에 의해 제거할 수 있다. 따라서, 촉매원소의 편석에 의해 야기되는 오프 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다.
상기 열처리 공정에 의해, n 채널형 TFT의 소스/드레인영역(319) 및 LDD 영역(318)에 도입된 n형 불순물(인)(317) 및 p 채널형 TFT의 소스/드레인영역(322)에 도입된 p형 불순물(보론)(321)도 활성화된다. 그 결과, n 채널형 TFT의 소스/드레인영역(319)의 시트 저항치는 약 400∼700Ω/? 정도이고, LDD 영역(318)의 시트 저항치는 약 30∼60kΩ/?로 된다. 한편, p 채널형 TFT의 소스/드레인영역(322)의 시트 저항치는 약 1∼1.5kΩ/? 정도로 된다.
본 실시예에서는, n 채널형 TFT 및 p 채널형 TFT의 활성영역에서, 게터링영역은 소스영역 또는 드레인영역과 분리되어 제공된다. 따라서, 희유가스 원소의 도입에 의한 비정질화로 인해 TFT 활성영역의 일부에서 전기저항이 상승하더라도, 그 전기저항의 증가에 의해 트랜지스터 특성에 영향을 미치지 않는다.
상기한 RTA 처리는 일반적으로, 예컨대 텅스텐-할로겐 램프 또는 아크 램프를 사용함에 의한 램프 어닐링 처리에 의해 실행된다. 그러나, 이러한 램프 어닐링 시스템이 사용될 때, 램프 조도의 변화 또는 컨베이어 방식에 의한 기판의 반송으로 인해 가열 또는 냉각될 기판의 온도 분포가 불균일하게 된다. 그 이유로, 큰 사이즈(예컨대, 수 미터 정도)의 유리 웨이퍼를 상기한 기술에 의해 균일하게 어닐링하기는 어렵다. 따라서, 그 기판은 열적으로 변형(예컨대, 휨 또는 깨어짐)되기 쉽다. 본 발명에서는, 기판의 이러한 변형은 물론 문제 밖이지만, 높은 온도 분포 균일성도 요구된다. 그 이유는 온도 분포 균일성이 낮으면, 촉매원소가 활성영역의 일 부분에 무시할 수 없는 농도로 잔존하거나 또는 게터링영역이 재결정화될 수 있기 때문이다. 이를 고려하여, 본 발명의 상기 바람직한 실시예에 사용되는 RTA 시스템은 고온 불활성가스(질소가스 등)를 기판표면으로 균일하게 내뿜는 방식을 사용하고 있다.
도12는 본 실시예에서 효과적으로 사용될 수 있는 고속 열 어닐링 시스템을 개략적으로 나타낸다.
도12에 도시된 바와 같이, 상기 어닐링 시스템은 석영 튜브(703), 웨이퍼 (701)를 지지하는 석영테이블(702), 및 석영의 샤워플레이트(705)를 포함한다. 이 어닐링 시스템은 웨이퍼를 한 장씩 처리하는 단일 웨이퍼 처리형이다. 2개의 히터(706)가 튜브(703)의 옆과 위에 각각 제공된다. 히터들(706) 중 하나가 튜브(703)의 윗쪽에 배치되어 웨이퍼를 열처리한다. 다른 히터(706)는 튜브(703)의 측면에 배치되어 열이 튜브(703)의 측면을 통해 소산하지 않도록 하여 웨이퍼(701)의 온도 분포를 균일하게 한다.
석영 튜브(703)의 내부에는 질소 가스(707)가 도입되어, 석영 튜브(703)와 샤워플레이트(705) 사이에서 가열된다. 가열된 질소 가스(708)는 샤워플레이트 (705)의 작은 구멍을 통해 아래쪽으로 내뿜어진다.
가열된 질소가스(708)가 샤워플레이트(705)를 통해 아래쪽으로 내뿜어지고 있는 상태에서, 웨이퍼(701)를 보유한 테이블(702)이 화살표(704)로 나타낸 방향으로 상승한다. 이 경우, 테이블(702)의 승강속도를 조정함에 의해 웨이퍼(701)의 가열 및 냉각 속도를 제어할 수 있다.
테이블(702)은, 웨이퍼(701)와 샤워플레이트(705) 사이의 거리가 약 1cm 정도가 될 때, 정지되어 소정 시간만큼 고정된다. 그 후, 웨이퍼(701)를 보유한 테이블(702)이 하강된다.
이러한 방식의 RTA 시스템을 사용함에 의해, 가열 및 냉각되는 웨이퍼의 온도분포를 거의 일정하게 유지할 수 있고, 큰 사이즈(예컨대, 수 미터 정도)의 유리 웨이퍼에 대해서도, 웨이퍼의 깨어짐이나 휘어짐 없이 안정적으로 처리할 수 있게 된다. 또한, 종래의 램프 어닐링 방식에서는 램프가 온으로 된 전 기간에 걸쳐 기판온도가 상승하여, 온도를 원하는 대로 제어할 수 없었지만, 이와 대조적으로 본 발명에 따르면, 소정 온도 프로파일에 따른 열처리가 가능하다. 그 이유로, 본 발명의 제2 가열처리를 고속 열 어닐링으로 행하는 경우, 이러한 구성의 RTA 시스템이 바람직하게 사용된다.
도12에 나타낸 구성을 갖는 복수의 RTA 시스템을 함께 집단화함에 의해, 다수의 쳄버에서 동시에 RTA 처리를 실행할 수 있어서, 높은 처리능력을 가진 제조 시스템이 작은 풋프린트(footprint)에서 실현된다.
상기한 RTA 시스템을 사용하여 어닐링 공정을 실행한 후, 레이저 라만 분광법에 의해 각 TFT의 채널형성영역 및 게터링영역 상에서, 라만 분광 스펙트럼에서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비, 즉 Pa/Pc 비를 측정한다. 그 결과, 게터링영역 쪽이 채널형성영역보다 Pa/Pc 비가 크게 되어 있었다. 이 측정은, 본 실시예에서와 같이 투광성이 있는 유리 기판 등을 사용하는 경우에는, 기판의 이면측에서 실행될 수 있다. 또한, 상기 RTA 처리 공정 후, 더 이상의 고온 공정이 없기 때문에, 게터링영역의 비정질 상태는 TFT 완성 후에도 유지된다.
이어서, 도2i에 나타낸 바와 같이, n 채널형 TFT 및 p 채널형 TFT를 덮는 무기 층간절연막을 형성한다. 이 층간절연막으로는, 질화실리콘막, 산화실리콘막 또는 질화산화실리콘막을 약400∼1500nm(통상적으로는 약 600∼1000nm)의 두께로 형성하는 것이 바람직하다. 본 실시예에서는, 층간절연막을 막 두께 약 200nm의 질화실리콘막(327)과 막 두께 약 700nm의 산화실리콘막(328)으로 구성된 2층 구조로 하였다. 이들 2개의 막은 플라즈마 CVD법에 의해 퇴적된다. 구체적으로, 질화실리콘막(327)은 SiH4와 NH3를 원료가스로 이용하여 퇴적되는 한편, 산화실리콘막(328)은TEOS와 O2를 원료 가스로 이용하여 퇴적된다. 이들 2개의 막은 연속적으로 퇴적된다.
그러나, 상기 무기 층간절연막은 상기 구조를 가져야 하는 것은 아니다. 이와 다르게, 층간절연막은 단층 구조 또는 실리콘 함유 절연막을 포함하는 다층 구조로 될 수 있다.
그 후, 기판에 약 300∼500℃에서 약 1∼12시간의 열처리를 다시 행하여, 반도체층을 수소화한다. 이 수소화 공정은 활성영역과 게이트 절연막 사이의 계면에 수소원자를 공급하여, TFT 특성을 열화시키는 댕글링 본드를 종단화하여 불활성화하기 위해 실행한다. 본 실시예에서는, 수소를 약 3% 포함하는 질소 분위기에서 약 410℃로, 약 1시간의 열처리를 행한다. 층간절연막(특히 질화실리콘막(327))에 포함되는 수소의 량이 불충분한 경우에는, 질소 분위기내에서 열처리를 하더라도 효과가 얻어진다. 또한, 반도체층은 플라즈마에 의해 여기된 수소 원자를 사용하는 플라즈마 수소화 공정에 의해 수소화될 수 있다.
다음, 층간절연막에 콘택트홀이 제공된 후, 상기 콘택트홀은 금속 재료(예컨대, 질화 티탄막 및 알루미늄막으로 구성된 2층막)로 충전되어, TFT의 전극 및 배선(329)을 형성한다. 이 경우, 질화 티탄막은 알루미늄이 반도체층을 통해 확산됨을 방지하는 배리어막으로서 제공된다. 최종적으로, 기판을 약 350℃로 약 1시간 동안 한번 더 어닐링하여, 도2i에 나타낸 n 채널형 TFT(330)와 p 채널형 TFT(331)를 완성시킨다. 필요에 따라서, 게이트전극(311n,311p) 위에도 콘택트홀을 제공하여, 배선(329)에 의해 일부 전극들을 함께 접속한다. 또한, TFT(330,331)를 환경 오염으로부터 보호할 목적으로 TFT(330,331)에, 예컨대 질화실리콘막 등으로 이루어지는 보호막을 제공할 수 있다.
상기한 제2 실시예의 방법에 의해 제조될 때, n 채널형 TFT는 약 250∼300cm2/Vs의 전계효과이동도 및 약 1V의 문턱치 전압을 가지는 반면에, p 채널형 TFT는 약 120∼150cm2/Vs의 전계효과이동도 및 -1.5V의 문턱치 전압을 갖는다. 이 방식으로, n 채널형 및 p 채널형 TFT는 모두 양호한 특성을 나타낸다. 또한, 종래 기술에서 빈번하게 발생하는 TFT의 오프 상태의 리크 전류의 비정상적인 증가도 본 발명의 TFT에서는 전혀 없게 된다. 또한, 전압 또는 열 응력의 되풀이된 인가에 의한 내구성 시험을 하더라도, TFT는 거의 특성열화를 나타내지 않는다. 또한, 인버터 체인 또는 링 오실레이터 등의 회로를 상기한 본 실시예의 n 채널형 TFT와 p 채널형 TFT의 상보적인 쌍을 포함하는 CM0S 회로로 형성하는 경우, 상기 회로는 종래의 것 보다 더 신뢰성이 높고 안정적인 특성을 나타낸다.
(실시예 3)
이하, 본 발명의 구체적인 바람직한 제3 실시예를 설명한다.
본 발명의 바람직한 제3 실시예도, n 채널형 TFT 및 p 채널형 TFT를 상보 쌍(complementary pair)으로 배열한 CMOS 회로를 유리 기판상에 제작하는 방법이다.
도3a 내지 도3h는 본 발명의 바람직한 제3 실시예에 따른 TFT의 제작 공정을각각 도시하는 단면도이다. 제작 프로세스는 도시된 순서대로 행해진다.
우선, 도3a에 도시된 바와 같이, 저 알칼리 유리 또는 석영의 기판(401)을 준비한다. 본 바람직한 실시예에서는, 저 알칼리 유리 기판(401)을 사용한다. 상기 기판(401)의 TFT를 형성하는 표면에는, 기판(401)으로부터의 불순물 확산을 막기 위해, 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막 등의 하지막(undercoat film)을 퇴적한다. 본 바람직한 실시예에서는, 제1 하지막(402)으로서 산화질화실리콘막을 플라즈마 CVD 프로세스에 의해 SiH4, NH3및 N20의 재료 가스를 사용하여 퇴적한 후, 제2 하지막(403)으로서 다른 산화질화실리콘막을 동일한 플라즈마 CVD 프로세스에 의해 TEOS 및 02의 재료 가스를 사용하여 적층형성한다. 이 공정에서, 제1 하지막(402)(즉, 하부 산화질화실리콘막)의 막 두께는 약 25∼200nm(예컨대, 100nm)로 하고, 제2 하지막(403)(즉, 상부 산화질화실리콘막)의 막 두께는 약 25∼300nm(예컨대, 100nm)로 하는 것이 가능하다.
그 후, 플라즈마 CVD 프로세스 또는 스퍼터링 프로세스 등의 주지된 프로세스에 의해, 비정질 구조를 갖는 실리콘막(즉, a-Si 막(404))을 약 20∼150nm(바람직하게는 약 30∼80nm)의 두께로 퇴적한다. 본 바람직한 실시예에서는, 플라즈마 CVD 프로세스에 의해 비정질 실리콘막을 약 50nm의 두께로 퇴적한다. 또한, 하지막(402,403)과 비정질 실리콘막(404)은 동일한 퇴적 프로세스에 의해 형성하는 것이 가능하기 때문에, 연속 형성해도 좋다.
이어서, a-Si 막(404)의 표면상에 촉매 원소(예컨대, 본 바람직한 실시예에서는 니켈)(405)를 미량 첨가한다. 상기 니켈 원자(405)는, 니켈 용액을 a-Si 막(404)위에 유지하고, 스피너(spinner)에 의해 니켈 용액을 기판(401)위에 균일하게 연장시키고, 상기 용액을 건조시킴으로써 도입될 수 있다. 본 바람직한 실시예에서는, 용질로서는 아세트산 니켈(nickel acetate)을 사용하고, 용매로서는 물을 사용하고, 용액중의 니켈 농도는 약 10ppm으로 되도록 조정했다. 도3a에 도시된 상태에서는, a-Si 막(404) 표면 위의 니켈의 농도는 TRXRF(total reflection X-ray fluorometry)에 의해 약 7×1012atoms/cm2정도로 측정되었다.
다음, a-Si 막(404)을 약 520∼600℃의 온도의 불활성 분위기(예컨대, 질소 가스) 중에서 1∼8시간 정도 어닐링한다. 본 바람직한 실시예에서는, 약 550℃에서 4시간 정도 어닐링 처리를 행하였다. 이 어닐링 처리시에 있어서, a-Si 막(404) 표면에 첨가된 니켈 원자(405)가 a-Si 막(404) 속으로 확산되는 동시에, Si에 결합하여 니켈 실리사이드를 생성한다. 따라서, 핵으로서의 상기 니켈 실리사이드로부터 a-Si 막(404)의 결정화가 진행된다. 그 결과, 도3b에 도시된 바와 같이, a-Si 막(404)이 결정화 되어, 결정질 실리콘막(406)으로 된다.
그 후, 도3c에 도시된 바와 같이, 레이저광(407)을 조사함으로써, 이 결정질 실리콘막(406)을 더욱 재결정화하여, 그 결정성을 향상시킨다. 이 공정에서는, ⅩeCl 엑시머 레이저광(파장은 약 308nm, 펄스폭은 약 40nsec)을 약 400mJ/cm2의 에너지 밀도로 조사할 수 있다. 상기 레이저광은 약 150mm×1mm의 사이즈를 갖는 연장된 빔 스폿을 형성하도록 기판(401) 표면에 포커스된다. 기판(401)은 빔 스폿이연장되는 방향에 대하여 수직으로 약 0.05mm의 스텝 폭으로 순차 주사된다. 즉, 결정질 실리콘막(406)의 임의의 한 점에는, 합계 20회의 레이저광 조사가 행해진다. 이와 같이, 고상(solid-phase) 결정화 프로세스에 의해 얻어진 결정질 실리콘막(406)은, 레이저광 조사에 의한 용융고화(melting and solidifying) 프로세스를 통해 그 결정 결함을 감소시킬 수 있어, 보다 고품위의 결정질 실리콘막(408)으로 될 수 있다.
그 후, 결정질 실리콘막(408)의 불필요한 부분을 제거하여, (TFT 활성 영역으로 되는) 각 소자 영역을 서로 전기적으로 분리한다. 그 결과, 도3d에 도시된 바와 같이, n 채널형 TFT의 활성 영역으로 되는 섬 모양 결정질 실리콘막(409n)과 p 채널형 TFT의 활성 영역으로 되는 섬 모양의 결정질 실리콘막(409p)이 형성된다.
이 공정에서는, n 채널형 TFT와 p 채널형 TFT의 활성 영역의 전면(全面)에, 트랜지스터의 문턱 전압을 제어하기 위해 보론을 도입할 수 있다. 보론의 농도는 약 1×1016∼5×1017atoms/cm3정도로 할 수 있다. 상기 보론 원자는 이온 주입 프로세스에 의해 도입될 수 있다. 이와 달리, 그 퇴적 프로세스시에 있어서, 비정질 실리콘막은 보론에 의해 도프될 수도 있다.
다음, 상기 활성 영역으로 되는 결정질 실리콘막(409n,409p) 위에 약 20∼150nm(예컨대, 본 바람직한 실시예에서는 약 100nm) 두께의 산화실리콘막을 게이트 절연막(410)으로서 퇴적한다. 산화실리콘막(41)은 TEOS를 원료로서 사용하고, 상기 TEOS와 산소를 RF 플라즈마 CVD 프로세스에 의해 분해 퇴적함으로써 형성될수 있다. 상기 퇴적 프로세스시에 있어서, 기판의 온도는 약 150∼600℃(바람직하게는, 약 300∼450℃)로 제어하는 것이 바람직하다.
다음, 도3d에 도시된 바와 같이, 게이트 절연막(410) 위에 스퍼터링 프로세스에 의해 고융점 메탈을 퇴적하고, 이를 게이트 전극(411n,411p)으로 패터닝한다. 본 바람직한 실시예에서는, 고융점 메탈은 질소가 미량으로 도프된 탄탈륨(Ta)이며, 두께가 약 300∼600nm(예컨대, 약 450nm)이다.
다음, 마스크로서 사용되는 게이트 전극(411n, 411p)을 사용하여 저농도의 n형 불순물 이온(412)(예컨대, 본 바람직한 실시예에서는 인)을 활성 영역에 주입한다. 이 공정에서는, 도핑 가스로서 포스핀(phosphine)(PH3)을 사용하여, 가속 전압을 약 60∼90kV(예컨대, 약 80kV), 도즈(dose)량을 약 1×1012∼1×1014cm-2(예컨대, 약 2×1013cm-2)로 해서 인 이온을 주입한다. 이 공정을 행함으로써, 게이트 전극(411n)에 의해 덮여 있지 않은 섬 모양의 결정질 실리콘막(409n)의 부분은 저농도로 P가 도프된 영역(414n)으로 되고, 게이트 전극(411p)에 의해 덮여 있지 않은 섬모양의 결정질 실리콘막(409p)의 부분은 저농도로 P가 도프된 영역(414p)으로 된다. 한편, 도3d에 도시된 바와 같이, 게이트 전극(411n,411p)에 의해 마스크된 도프되지 않은 영역(413n,413p)은 후에 각각 n 채널형 TFT와 p 채널형 TFT에 있어서의 채널형성영역(413n,413p)으로 된다.
다음, 도3e에 도시된 바와 같이, n 채널형 TFT에 있어서는 게이트 전극(411n)을 간신히 덮도록 포토레지스트 도핑 마스크(415)를 제공하고, p 채널형TFT에 있어서는 게이트 전극(411p)을 완전히 덮되 상기 활성 영역(409p)의 외측 에지부를 노출시키도록 포토레지스트 도핑 마스크(416)를 제공한다. 그 후, 레지스트 마스크(415,416)를 사용하여 활성 영역(409n,409p)의 마스크되지 않은 부분(419,420)에 n형 불순물 이온(417)(예컨대, 본 바람직한 실시예에서는 인)을 주입한다. 이 공정에서는, 도핑 가스로서 포스핀(PH3)을 사용하여, 가속 전압을 약 60∼90kV(예컨대, 80kV), 도즈량을 약 1×1015∼1×1016cm~2(예컨대, 5×1015cm-2)로 해서 인 이온을 주입한다. 이 공정을 행함으로써, n 채널형 TFT에 있어서 후에 소스/드레인영역으로 되는 부분(419)에 고농도의 n형 불순물 이온(417)(즉, 인)을 주입한다. 레지스트 마스크(415)로 덮이고 인 이온(417)이 도입되지 않은 활성 영역(409)의 다른 부분은 저농도로 도프된 드레인(LDD) 영역(418)으로 되는 저농도로 P가 도프된 영역(414n)으로서 남게 된다. 한편, 이 공정을 행함으로써, p 채널형 TFT에 있어서는 게터링 영역으로 되는 부분(420)에 n형 불순물 이온(417)(즉, 인)도 고농도로 주입한다. 이 공정에서, 영역(419,420)에서는 n형 불순물 원소(즉, 인)(417)가 약 1×1019∼1×1021atoms/cm3의 농도를 갖는다. 반면, n 채널형 TFT의 LDD 영역(418)에서는 n형 불순물 원소(즉, 인)(417)가 약 1×1017∼1×1020atoms/cm3의 농도를 갖는다. 다시 말하면, 영역(418)이 이와 같은 범위에 속하는 n형 불순물 농도를 가질 때, 상기 영역(418)이 LDD 영역으로서 기능할 수 있다.
그 후, 상기 레지스트 마스크(415,416)를 제거한 후, 도3f에 도시된 바와 같이, n 채널형 TFT에 있어서는 LDD 영역(418)을 완전히 덮되 상기 활성 영역(409n)의 외측 에지부는 노출시키도록 다른 포토레지스트 도핑 마스크(421)를 제공한다. 이 공정에서, p 채널형 TFT는 임의의 마스크로 덮이지 않고, 전부 노출되어 있다. 이와 같은 상태에서, 레지스트 마스크(421)와 p 채널형 TFT의 게이트 전극(411p)을 마스크로서 사용함으로써, 상기 활성 영역에 p형 불순물 이온(422)(예컨대, 본 바람직한 실시예에서는 보론)을 주입한다. 이 공정에서는, 도핑 가스로서 디보란(diborane)(B2H6)을 사용하여, 가속 전압을 약 40∼80kV(예컨대, 약 65kV), 도즈량은 약 1×1015∼2×1016cm-2(예컨대, 1×1016cm-2)로 해서 보론 이온을 주입한다. 이 공정을 행함으로써, 후에 n 채널형 TFT의 게터링 영역으로 되는 부분(424n)에 고농도의 p형 불순물 이온(422)(즉, 보론)을 주입한다.
한편, 게이트 전극(411p) 하부의 채널형성영역(413p)을 제외한 p 채널형 TFT의 활성 영역(409p) 전체에는 고농도의 보론 이온(422)을 주입한다. 그 결과, 도3d에 도시된 공정에서 저농도로 도입되어 있는 인 이온(412)(즉, n형)의 도전형을 p형으로 반전시켜, p 채널형 TFT의 소스/드레인영역(423)을 규정한다.
또한, 도3e에 도시된 공정에서, 고농도의 인 이온(417)으로 도프되어 있는 영역(420)에도 고농도의 보론 이온(422)을 주입하여, p 채널형 TFT의 게터링 영역(424p)을 규정한다. 이 공정에서, 영역(423,424n,424p)에서는 p형 불순물(즉, 보론)(422)가 1.5×1019∼3×1021atoms/cm3의 농도를 갖는다. 따라서, p형 불순물(보론)의 농도는 n형 불순물(인)의 농도에 비해 약 1.5∼3배에 상당한다.
이 공정의 결과로서, n 채널형 TFT의 게터링 영역(424n)과 p 채널형 TFT의 게터링 영역(424p)은 인 이온(417)과 보론 이온(422)이 조합하여 그에 주입되었기 때문에 강하게 비정질화된다. 인 이온만이 도프된 n 채널형 TFT의 소스/드레인영역(419)과 단지 고농도의 보론 이온으로 도프된 p 채널형 TFT의 소스/드레인영역(423)은 모두 상기 이온 도핑 프로세스에 의해 어느 정도 데미지를 받아서, 결정 결함 등을 생성한다. 그러나, 상기 게터링 영역(424n,424p)은 인과 보론 이온 모두 그에 주입되었기 때문에 상당한 정도로 데미지를 받고 비정질화된다.
이와 같이, n형 불순물 원소 및 p형 불순물 원소는 상기 비선택 영역을 포토레지스트에 의해 덮음으로써 선택적으로 도입된다. 그 결과, n형의 고농도 도프 영역(419), p형의 고농도 도프 영역(423) 및 게터링 영역(424n,424p)이 형성되고, 도3h에 도시된 바와 같이 n 채널형 TFT와 p 채널형 TFT를 얻을 수 있다.
상기 바람직한 실시예에서는, n형 불순물 원소가 먼저 도입된 후, p형 불순물 원소가 도입된다. 그러나, 이들 불순물 원소는 이 순서로 도입되어야 하는 것이 아니라 반대의 순서로 첨가되어도 좋다.
본 바람직한 실시예에서는, 게터링 영역(424n,424p)은 n 채널형 TFT의 채널폭 W에 대한 게터링 영역(424n)의 면적 S의 비가 p 채널형 TFT의 채널폭 W에 대한 게터링 영역(424p)의 면적 S의 비와 개략 동일하게 되도록 규정된다. 통상, n 채널형 TFT와 p 채널형 TFT에서는, 전류 구동 능력이 서로 상이하다. 본 바람직한 실시예에서는, n 채널형 TFT의 전류 구동 능력이 p 채널형 TFT의 전류 구동 능력보다적어도 2배 이상 높다. 따라서, n 채널형 TFT와 p 채널형 TFT를 통해 유사한 양의 전류를 흘려 보내려면, p 채널형 TFT의 채널폭을 크게 설정할 설정할 필요가 있다. 예컨대, n 채널형 TFT의 활성 영역(409n)이 약 20㎛의 채널폭 W를 가지면, p 채널형 TFT의 활성 영역(409p)은 약 40㎛의 채널폭 W를 가져야 한다. 이 경우, p 채널형 TFT의 활성 영역에 포함된 게터링 영역(424p)의 면적은 n 채널형 TFT의 활성 영역에 포함된 게터링 영역(424n)의 면적에 비해 개략 2배일 필요가 있다.
또한, 본 바람직한 실시예에서는, n 채널형 TFT에서의 게터링 영역(424n)과 채널형성영역(413n) 사이의 거리가 p 채널형 TFT에서의 게터링 영역(424p)과 채널형성영역(413p) 사이의 거리와 개략 동일하다. 그러면, n 채널형 TFT 및 p 채널형 TFT는 그들의 활성 영역에 있어서 게터링 효율이 거의적으로 동일하게 될 것이다.
그 후, 레지스트 마스크(421)를 제거한 후, 불활성 분위기(예컨대, 질소 가스) 중에서 기판을 어닐링한다. 본 바람직한 실시예에서도, 도12에 도시된 RTA 장치를 사용한다. 즉, 질소 분위기 중에서, 기판 표면에 고온의 질소 가스를 내뿜음으로써, 기판에 RTA 프로세스(즉, 순간적으로 승온(昇溫) 및 강온(降溫)시킴)를 실시한다.
특히, 상기 기판을 약 670℃에서 5분 정도 빠르게 어닐링할 수 있고, 약 200℃/min의 속도로 승온 및 강온할 수 있다. RTA 프로세스는 약 400℃의 아이들링 온도(idle temperature)에서 개시할 수 있다. 이 어닐링 처리의 결과로서, 도3g에 도시된 바와 같이, n 채널형 TFT의 활성 영역(409n)에 있어서는, 소스/드레인영역(419)의 외측에 형성된 게터링 영역(424n)에 고농도로 도입되어 있는 인과 보론 이온, 및 그 이온 주입 프로세스시에 있어서 결정질 실리콘막의 비정질화에 의해 생긴 결정 결함이, 채널형성영역(413n), LDD 영역(418) 및 소스/드레인영역(419)에 존재하는 니켈 원자를, 채널형성영역(413n), LDD 영역(418) 및 소스/드레인영역(419)을 통하여 게터링 영역(424n)으로, 화살표(425)에 의해 나타낸 바와 같이 확산시킨다. 인 이온만이 도프된 소스/드레인영역(419)도 일부 게터링 효과를 나타낸다. 그러나, 게터링 영역(424n)의 게터링 능력이 소스/드레인영역(419)의 게터링 능력보다 압도적으로 높기 때문에, 게터링 영역(424n)에 니켈 원자를 모을 수 있다.
마찬가지로, 도3에 도시된 바와 같이, p 채널형 TFT의 활성 영역(409p)에 있어서도, 소스/드레인영역(423)의 외측에 형성된 게터링 영역(424p)에 고농도로 도입되어 있는 인 및 보론 이온, 및 그 이온 주입 프로세스시에 있어서 결정질 실리콘막의 비정질화에 의해 생긴 결정 결함이, 채널형성영역(413p) 및 소스/드레인영역(423)에 존재하는 니켈 원자를, 채널형성영역(413p) 및 소스/드레인영역(423)을 통해 게터링 영역(424p)으로, 화살표(425)에 의해 나타낸 바와 같이 확산시킨다.
이 어닐링 처리의 결과로서, 게터링 영역(424n,424p)에는 니켈 원자가 도입되기 때문에, 게터링 영역(424n,424p)에서의 니켈의 농도는 약 1×1019atoms/cm3이상으로 증가한다. 이와 같이, 본 바람직한 실시예에 의하면, TFT 활성 영역의 채널형성영역, 채널형성영역과 소스/드레인영역 사이의 접합부, 및 채널형성영역과 LDD 영역 사이의 접합부에 있어서 잔류하고 있는 촉매 원소를 게터링 작용에 의해 제거할 수 있다. 따라서, 촉매 원소의 편석에 의해 생기는 OFF 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다.
이 어닐링 처리에 의해, n 채널형 TFT의 소스/드레인영역(419)과 LDD 영역(418)에 도입된 n형 불순물(인)와, p 채널형 TFT의 소스/드레인영역(423)에 도입된 p형 불순물(보론)도 활성화된다. 그 결과, n 채널형 TFT의 소스/드레인영역(419)의 시트 저항치(sheet resistance)는 약 400∼700Ω/? 정도로 되고, 그의 LDD 영역(418)의 시트 저항치는 약 30∼60kΩ/□으로 된다. 한편, p 채널형 TFT의 소스/드레인영역(423)의 시트 저항치는 약 1∼1.5kΩ/□ 정도로 된다.
한편, 게터링 영역(424n,424p)의 결정성은 RTA 프로세스로는 회복되지 않아, 여전히 비정질 성분을 포함하고 있다. 이와 같은 비정질 성분을 갖는 영역의 전기저항은 매우 높다. 그러나, 게터링 영역(424n,424p)은 소스/드레인영역과는 분리하여 제공되기 때문에 심각한 문제로는 되지 않는다.
상기 어닐링 처리를 행한 후, 레이저 라만(Raman) 분광법에 의해 각각의 TFT의 각 영역에서, Pa/Pc 비, 즉 라만 스펙트럼에서의 결정질 Si의 TO 포논(phonon) 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비를 측정하였다. 그 결과, 게터링 영역(424n 또는 424p)의 Pa/Pc 비는, 채널형성영역(413n 또는 413p), LDD 영역(418) 또는 소스/드레인영역(419 또는 423)의 Pa/Pc 비보다 크다. 이 RTA 프로세스가 끝난 후에는 이 이상의 고온 프로세스를 행하지 않기 때문에, 게터링 영역의 비정질 상태는 상기 TFT가 완성된 후에도 유지될 수 있다.
이어서, 도3h에 도시된 바와 같이, n 채널형 TFT와 p 채널형 TFT 위에 층간절연막을 형성한다. 상기 층간절연막은 질화실리콘, 산화실리콘 또는 질화산화실리콘으로 이루어지며, 약 400∼1500nm(대표적으로는 약 600∼1000nm)의 두께로 형성할 수 있다. 본 바람직한 실시예에서, 상기 층간절연막은 약 200nm의 두께를 갖는 질화실리콘막(426)과 약 700nm의 두께를 갖는 산화실리콘막(427)으로 이루어진 2층 구조를 갖는다. 이들 2개의 막들(426,427)은 플라즈마 CVD 프로세스에 의해 퇴적할 수 있다. 구체적으로, 질화실리콘막(426)은 원료 가스로서 SiH4와 NH3를 사용하여 퇴적하고, 산화실리콘막(427)은 원료 가스로서 TEOS와 02를 사용하여 퇴적할 수 있다. 그러나, 무기층간절연막은 이 구조에 한정되지 않는다. 이와 달리, 상기 층간절연막은 실리콘 함유 절연막을 단층 구조 또는 적층 구조로 하여도 좋다.
그 후, 상기 기판을 약 300∼500℃의 온도에서 다시 1시간 정도 어닐링하여, 상기 반도체층을 수소화(hydrogenating)한다. 이 수소화 프로세스는, 상기 층간절연막(특히, 질화실리콘막(426))으로부터 활성 영역 및 게이트 절연막 사이의 계면으로 수소 원자를 공급함으로써, TFT 특성을 악화시키는 댕글링 본드(dangling bond)를 종단화하고 불활성화한다. 본 바람직한 실시예에서는, 상기 기판을 질소 분위기 중에서 약 410℃로 1시간 정도 어닐링한다.
다음, 층간절연막을 통해 콘택트 홀을 제공한 후, 상기 콘택트홀을 금속 재료(예컨대, 질화티타늄막과 알루미늄막으로 구성된 2층 구조)에 의해 채워, TFT의 전극 및 배선(428)을 형성한다. 이 경우, 질화티타늄막은 알루미늄이 반도체층을통해 확산하는 것을 방지하기 위한 배리어(barrier)막으로서 제공된다. 마지막으로, 상기 기판을 약 350℃에서 1시간 정도로 일회 이상 어닐링하여, 도3h에 도시된 n 채널형 TFT(429)와 p 채널형 TFT(430)를 완성한다. 필요에 따라, 게이트 전극(411n,411p)의 위에도 부가적인 콘택트홀을 제공하여, 배선(428)에 의해 일부 전극을 접속할 수 았다. 또한, 예컨대 주위의 오염으로부터 TFT(429,430)를 보호할 목적으로, 상기 TFT(429,430)를 질화실리콘막 등의 보호막에 의해 코팅해도 좋다.
상기 바람직한 제3 실시예의 방법에 의해 작성하면, n 채널형 및 p 채널형 TFT의 전계 효과 이동도는, 상기 바람직한 제2 실시예의 대응 부분과 마찬가지의 양호한 특성을 나타낸다. 또한, 종래 기술에서 빈번하게 발생한 TFT의 오프 상태 리크 전류의 비정상적인 증가가 본 발명의 TFT에서는 완전히 없어진다. 또한, 전압의 반복 측정이나 온도 스트레스에 의한 내구성 시험을 행하더라도, 상기 TFT는 거의 특성 열화가 보이지 않는다. 또한, 인버터의 체인이나 링 오실레이터 등의 회로가 상기 바람직한 실시예의 n 채널형 TFT와 p 채널형 TFT의 상보 쌍을 각각 포함하는 CMOS 구조 회로로 이루어진 경우, 상기 회로는 종래의 것에 비해 대단히 신뢰성이 높고, 보다 안정된 특성을 나타낸다.
또한, 상기 바람직한 제3 실시예에 의하면, n 채널형 TFT와 p 채널형 TFT에 있어서, 상기 소스/드레인영역을 형성하는 공정을 이용함으로써, 동시에 게터링 영역을 형성할 수 있다. 따라서, 부가적인 포토리소그라피, 도핑 및 어닐링 공정을 행하지 않고도 게터링 영역을 얻을 수 있다. 따라서, 반도체 장치의 제조 프로세스를 간략화할 수 있고, 반도체 장치의 제조 비용을 절감할 수 있어, 그 수율을 증가시킬 수 있다.
(실시예 4)
이하, 본 발명의 구체적인 바람직한 제4 실시예를 도4a 내지 도4h를 참조하여 설명한다.
본 발명의 바람직한 제4 실시예도 n 채널형 TFT 및 p 채널형 TFT를 상보 쌍으로서 구성한 CMOS 회로를 유리 기판상에 제작하는 방법이다.
도4a 및 도4h는, 본 발명의 바람직한 제4 실시예에 따른 TFT의 제작 공정을 각각 도시하는 단면도이다. 상기 제작 프로세스는 도시된 순서대로 행해진다.
우선, 도4a에 도시된 바와 같이, 유리 기판(501) 위에 약 100nm의 두께로 산화실리콘막의 하지절연막(502)을 퇴적하고, 계속해서 그 위에 약 20∼100nm의 두께로 비정질 실리콘막(503)을 퇴적한다.
다음, 비정질 실리콘막(503)에 촉매 원소를 첨가하고, 상기 비정질 실리콘막(503)을 어닐링한다. 구체적으로는, 우선 비정질 실리콘막(503)에 대해, 중량 환산에 의해 약 10ppm의 촉매 원소(예컨대, 본 바람직한 실시예에서는 니켈)를 포함하는 수용액(예컨대, 아세트산 니켈(nickel acetate) 수용액)을 스핀 코팅하여, 도4a에 도시된 바와 같은 촉매 원소 함유층(504)을 형성한다.
그 후, 불활성 분위기 중에서(예컨대, 질소 가스 속에서) 상기 기판을 어닐링한다. 이 어닐링 처리는 약 520∼600℃의 온도에서 거의 1∼8시간 정도(예컨대, 약 580℃에서 거의 1시간 정도) 행하는 것이 바람직하다. 이 어닐링 처리시에 있어서, a-Si 막(503) 표면에 첨가된 니켈 원자(14)가 a-Si 막(503)으로 확산되고, Si와 결합하여 니켈 실리사이드를 생성한다. 따라서, 핵으로서의 상기 실리사이드로부터 a-Si 막(503)의 결정화가 진행된다. 그 결과, 도4b에 도시된 바와 같이, a-Si 막(503)이 결정화되어 결정질 실리콘막(505)으로 된다.
이어서, 도4c에 도시된 바와 같이, 상기 결정질 실리콘막(505)에 레이저광(506)을 조사하여, 결정성이 향상된 결정질 실리콘막(507)을 얻는다. 이 레이저광(506)을 조사함으로써, 결정질 실리콘막(505)의 결정성은 대폭적으로 개선된다. 본 바람직한 실시예에서는, 레이저광(506)으로서, 약 308nm의 파장을 갖는 펄스 발진형의 ⅩeCl 엑시머 레이저광을 조사한다.
그 후, 결정질 실리콘막(507)을 소정의 형상으로 에칭하여, n 채널형 TFT의 활성 영역(508n)과 p 채널형 TFT의 활성 영역(508p)을 각각 형성한다. 그 후, 이러한 활성 영역(508n,508p) 위에 게이트절연막(509)을 퇴적한다.
이어서, 도4d에 도시된 바와 같이 게이트절연막(509)위에 도전막(510)을 스퍼터링 또는 CVD 프로세스에 의해 퇴적한다. 도전막은 W, Ta, Ti, Mo 또는 그 합금 재료 등의 고융점 금속으로 이루어지면 좋다.
다음, 도4d에 도시된 바와 같이, 도전막(510) 위에 레지스트 마스크(511,512)를 규정한다. 이들 마스크(511,512)는 게이트 전극을 규정하기 위해 제공된다. 본 바람직한 실시예에서는, p 채널형 TFT의 게이트 전극은 활성 영역에 n형 불순물에 의해 도프되는 영역(즉, 후의 게터링 영역)을 규정하기 위한 마스크로서 사용된다. 따라서, p 채널형 TFT의 마스크(512)의 폭은 n 채널형 TFT의 마스크(511)의 폭보다 크게 설계되어 있다.
그 후, 도전막(510)을 에칭하여, 제1 형상의 게이트 전극(513)과 제2 형상의 게이트 전극(514)을 각각 형성한다.
그리고, 도4e에 도시된 바와 같이, n형 불순물 원소의 이온(515)(예컨대, 본 바람직한 실시예에서는 인)을 활성 영역(508n,508p)에 주입(여기서는 이 공정을 "제1 도핑 프로세스"라고 칭한다)하여, n형 불순물 원소를 약 1×1019∼1×1021atoms/cm3의 농도로 포함하는 n형 도프 영역(517,519)을 형성한다.
단, 제1 형상의 게이트 전극(513)과 오버랩되는 활성 영역(508n)의 부분(516)은, 후에 n 채널형 TFT의 채널형성영역으로 된다. 한편, 제2 형상의 게이트 전극(514)과 오버랩되는 활성 영역(508p)의 부분(518)에는 불순물 원소가 첨가되지 않으며, 이는 후에 p 채널형 TFT의 채널형성영역 및 소스/드레인영역으로 된다.
이어서, 마스크(511,512)를 제거한 후, 대신 p 채널형 TFT의 제2 형상의 게이트 전극(514)을 소정의 형상으로 에칭하기 위한 레지스트 마스크(521), 및 n 채널형 TFT의 활성 영역(508n)에 게터링 영역을 규정하기 위한 다른 레지스트 마스크(520)를 규정한다. 레지스트 마스크(521)를 통해 제2 형상의 게이트 전극(514)을 선택적으로 에칭함으로써, 도4f에 도시된 바와 같이 제3 형상(즉, 소정의 형상)의 게이트 전극(522)이 얻어진다.
그 후, 도4f에 도시된 바와 같이, p형 불순물 원소의 이온(523)(예컨대, 본 바람직한 실시예에서는 보론)을 활성 영역에 도입하여, n 채널형 TFT의 활성 영역에 있어서는 게터링 영역(526n), 및 p 채널형 TFT의 활성 영역에 있어서는 소스/드레인영역(525) 및 게터링 영역(526p)을 각각 형성한다. 이 공정에서, p 채널형 TFT의 활성 영역에 있어서, 제3 형상의 게이트 전극(522)으로 덮이는 부분에는 보론 이온(523)이 주입되지 않는다. 따라서, p 채널형 TFT의 활성 영역의 부분은 채널형성영역(524)으로 된다. 이러한 공정에 의해 형성되는 게터링 영역(526n,526p)은 비정질화 된다.
다음, 레지스트 마스크(520,521)를 제거한 후, 활성 영역에 잔류하는 촉매 원소를 게터링 영역(526n,526p)으로 확산시키기 위해 상기 기판을 어닐링한다. 본 바람직한 실시예에서도, 도12에 도시된 RTA 장치를 사용한다. 즉, 질소 분위기 중에서, 기판 표면에 대하여 고온의 질소 가스를 내뿜음으로써, 상기 기판을 순간적으로 승온 및 강온하여 RTA 프로세스를 실현했다. 이 어닐링 처리의 결과로서, 활성 영역의 채널형성영역 또는 채널형성영역과 소스/드레인영역 사이의 접합부에 있어서 잔류하고 있는 촉매 원소를, 도4g의 화살표(527)로 나타낸 바와 같이 게터링 영역으로 확산시킬 수 있다. 따라서, 촉매 원소의 편석에 의해 생기는 OFF 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다.
본 바람직한 실시예에서는, n 채널형 TFT의 활성 영역의 게터링 영역에 포함되는 n형 및 p형 불순물 원소의 농도를 p 채널형 TFT의 활성 영역의 게터링 영역에 포함되는 n형 및 p형 불순물 원소의 농도와 동일하게 한다. 따라서, n 채널형 TFT의 게터링의 효율을 p 채널형 TFT의 게터링 효율과 동일하게 할 수 있다. 또한, p 채널형 TFT의 활성 영역에 있어서, 소스/드레인영역으로 되는 부분은 카운터 도핑프로세스(counter doping process)를 거치지 않는다. 따라서, p 채널형 TFT의 소스/드레인영역에서 원치 않는 저항의 증가를 제거할 수 있다. 상기 게터링 처리의 결과로서, 게터링 영역에는 촉매 원소가 도입된다. 그 후, 게터링 영역은 적어도 약 1×1019atoms/cm3의 농도의 촉매 원소를 포함한다.
또한, 이 어닐링 처리에 의해 n 채널형 TFT의 소스/드레인영역(517)과 p 채널형 TFT의 소스/드레인영역(525)의 불순물을 활성화시킨다. 반면, 게터링 영역(526n,526p)은 RTA 프로세스에 의해서는 결정성이 회복되지 않아, 여전히 비정질 성분을 포함한다. 이러한 영역은 매우 높은 전기 저항을 갖는다. 그러나, 상기 게터링 영역(526n,526p)은 소스/드레인영역과는 분리하여 제공되기 때문에 문제로 되지 않는다.
이 어닐링 처리가 종료된 후, 레이저 라만 분광법에 의해 각각의 영역에서 Pa/Pc 비, 즉 라만 스펙트럼에서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비를 측정하였다. 그 결과, 게터링 영역의 Pa/Pc 비는 채널형성영역 또는 소스/드레인영역의 Pa/Pc 비보다 크다. RTA 프로세스가 종료된 후에 어떠한 고온 프로세스도 행하지 않기 때문에, TFT가 완성된 후에도 게터링 영역의 비정질 상태는 유지될 수 있다.
상기한 바람직한 실시예에 있어서는, 우선 반도체층에 n형 불순물 원소를 도입한 후, 그에 p형 불순물 원소를 도입하였다. 그러나, 이들 불순물 원소는 이 순서로 도입될 필요가 없으며, 도핑 순서는 실시자에 의해 적절히 결정되면 좋다.
이어서, 도4h에 도시된 바와 같이, n 채널형 TFT와 p 채널형 TFT 위에 층간절연막을 형성한다. 본 바람직한 실시예에서는, 상기 층간절연막은 약 200nm의 두께를 갖는 질화실리콘막(528)과 약 700nm의 두께를 갖는 산화실리콘막(529)으로 이루어지는 2층 구조를 갖는다.
그 후, 상기 기판을 약 300∼500℃의 온도에서 1시간 정도 어닐링하여, 반도체층을 수소화한다. 수소화 프로세스는 층간절연막(특히, 질화실리콘막(528))으로부터 활성 영역과 게이트 절연막 사이의 계면으로 수소 원자를 공급함으로써, TFT 특성을 악화시키는 댕글링 본드를 종단화하고 불활성화한다.
다음, 층간절연막을 통해 콘택트 홀을 제공하고, TFT의 전극 및 배선(530)으로 되도록 금속 재료를 채워, 도4h에 도시된 바와 같이 n 채널형 TFT(531)와 p 채널형 TFT(532)를 완성시킨다. 필요에 따라, 게이트 전극(513,522)의 위에도 부가적인 콘택트 홀을 제공하여, 배선(530)에 의해 일부 전극을 접속할 수 있다.
상기 바람직한 제4 실시예의 방법에 의해 제작하면, n 채널형 및 p 채널형 TFT의 전계 효과 이동도는 상기 바람직한 제2 실시예의 대응 부분과 마찬가지의 양호한 특성을 나타낸다. 또한, 종래 기술에서 빈번하게 발생한 TFT의 OFF 상태 리크 전류의 비정상적인 증가가 본 발명의 TFT에서는 완전히 없어진다. 또한, 전압의 반복 측정이나 온도 스트레스에 의한 내구성 시험을 행하더라도, 상기 TFT는 거의 특성 열화를 보이지 않는다. 또한, 인버터의 체인이나 링 오실레이터 등의 회로가 상기 바람직한 실시예의 n 채널형 TFT와 p 채널형 TFT의 상보 쌍을 각각 포함하는 CMOS 회로로 이루어진 경우, 상기 회로는 종래의 것에 비해 대단히 신뢰성이 높고,보다 안정된 특성을 나타낸다.
또한, 상기 바람직한 제4 실시예에서는, n 채널형 TFT와 p 채널형 TFT에 있어서의 게이트 전극을 상기 TFT의 게터링 영역과 소스/드레인영역을 규정하기 위한 도핑 마스크로서 이용한다. 따라서, 필요한 포토리소그라피 프로세스의 수를 더욱 감소시킬 수 있다. 그 결과, 반도체 장치의 제조 프로세스를 간략화할 수 있고, 반도체 장치의 제조 비용을 절감할 수 있고, 그 수율을 증가시킬 수 있다.
(실시예 5)
이하, 본 발명의 구체적인 바람직한 제5 실시예를 도5a∼도5h 및 도6을 참조하여 설명한다. 본 발명의 바람직한 제5 실시예는 화소부 내의 화소TFT와, 화소부의 외측 주변의 구동회로의 TFT를 동일 기판상에 제작하는 방법이다.
우선, 도5a에 도시된 바와 같이, 저알칼리 유리 또는 석영의 기판(100)을 준비한다. 본 바람직한 실시예에서는, 저알칼리의 유리 기판(100)을 사용한다. 이 공정에서는, 상기 기판(100)을 유리 왜곡점보다 10∼20℃ 정도 낮은 온도로 사전에 열처리해 놓아도 좋다.
기판(100)의 TFT를 형성하는 표면에는, 기판(100)으로부터의 불순물 확산을 방지하기 위해, 산화실리콘, 질화실리콘 또는 산화질화실리콘 등의 하지막(101)을 퇴적한다. 본 바람직한 실시예에서는, 제1 하지막(101a)으로서 산화질화실리콘막을 플라즈마 CVD 프로세스에 의해 SiH4, NH3및N20의 재료 가스를 사용하여 약 100nm의 두께로 퇴적하고, 제2 하지막(101b)으로서 다른 산화질화실리콘막을 동일한 플라즈마 CVD 프로세스에 의해 SiH4및 N20의 재료 가스를 사용하여 약 200nm의 두께로 퇴적한다.
그 후, 플라즈마 CVD 프로세스 또는 스퍼터링 프로세스 등의 주지의 프로세스에 의해, 비정질 구조를 갖는 반도체막을 약 20∼150nm(바람직하게는 약 30∼80nm)의 두께로 퇴적한다. 본 바람직한 실시예에서는, 플라즈마 CVD 프로세스에 의해 비정질 실리콘막을 약 55nm의 두께로 퇴적한다. 비정질구조를 갖는 반도체막의 예에는 비정질 반도체막이나 미결정(microcrystalline) 반도체막이 포함된다. 또한, 하지막(101)과 비정질 실리콘막은 동일한 퇴적 프로세스에 의해 형성할 수 있기 때문에, 연속적으로 퇴적할 수 있다. 이 경우, 퇴적된 하지막(101)을 대기에 노출시키지 않아, 대기중의 불순물에 의해 오염되지 않게 한다. 그 결과, 형성되는 TFT의 특성 변동(즉, 문턱 전압)을 최소화할 수 있다.
다음, 임의의 바람직한 제1 내지 제4 실시예에 대해서 설명한 기술을 사용하여, 결정 구조를 갖는 반도체막(예컨대, 본 바람직한 실싱에서는 결정질 실리콘막)을 형성한다.
상술한 결정화 프로세스와 레이저 결정화 프로세스를 조합하여 행함으로써, 결정질 반도체막의 결정성을 더욱 향상시킬 수 있다. 이 공정에서 사용하는 레이저 다이오드의 예에는 펄스 발진형 또는 연속 발광형의 KrF 엑시머 레이저, ⅩeCl 엑시머 레이저, YAG 레이저 및 YVO4레이저가 포함된다. 이러한 레이저 다이오드 중 어느 것을 사용하는 경우에는, 레이저 다이오드로부터 방사된 레이저광을 광학 시스템에 의해 레이저광으로 집광하여, 반도체막에 포커스하는 것이 바람직하다.
이어서, 결정질 실리콘막을 소정의 형상을 갖는 복수의 부분으로 분할하여, 섬모양 반도체층(102∼105)을 얻는다. 섬모양 반도체층(102∼105) 위에 형성되는 n 채널형 TFT의 문턱 전압을 제어하기 위해서, 섬모양 반도체층(102∼105)의 전면(全面)에 p형 불순물 원소로서 보론(B)을 1×1016∼5×1017atoms/cm3정도의 도핑 레벨로 첨가해도 좋다. 보론(B)은 이온 주입 프로세스에 의해 도입되어도 좋다. 이와 달리, 비정질 실리콘막을 퇴적 프로세스시에 있어서 보론(B)에 의해 도프해도 좋다.
그 후, 플라즈마 CVD 프로세스 또는 스퍼터링 프로세스에 의해 게이트 절연막(106)으로서 실리콘을 포함하는 절연막을 약 10∼150nm의 두께로 퇴적한다. 본 바람직한 실시예에서는, 게이트 절연막(106)으로서 약 100nm의 두께로 산화실리콘막을 퇴적한다. 이와 달리, 게이트절연막(106)은 다른 실리콘을 포함하는 절연막을 단층 구조 또는 적층 구조로 하여도 좋다.
다음, 게이트 전극으로 형성되는 제1 도전층(107) 및 제2 도전층(108)을 퇴적하다. 본 바람직한 실시예에서는, 도전성의 질화물 금속막의 제1 도전층(107)과 금속의 제2 도전층(108)을 이 순서로 적층한다. 제2 도전층(108)은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)으로 구성되는 그룹으로부터 선택되는 금속 원소, 이들 원소 중 하나를 주성분으로 하는 합금 또는 이들 원소의 적어도 2개를 포함하는 합금(Mo-W 합금 또는 Mo-Ta 합금 등)으로 이루어지면 좋다. 제1 도전층(107)은 질화탄탈륨(TaN), 질화텅스텐(WN), 질화티타늄(TiN) 또는 질화몰리브덴(MoN)으로 이루어지면 좋다. 이와 달리, 제1 도전층(107)의 대체 재료로서, 텅스텐 실리사이드, 티타늄 실리사이드 또는 몰리브덴 실리사이드를 사용해도 좋다. 이 경우, 제2 도전층(108)의 불순물 농도는 저저항화를 위해 감소시키는 것이 바람직하다. 특히, 제2 도전층(108)은 약 30ppm 이하의 산소 농도를 갖는 것이 바람직하다. 예컨대, 텅스텐(W)의 제2 도전층(108)은 약 30ppm 이하의 산소 농도를 갖는 경우에, 20μΩcm 이하의 비저항치를 실현할 수 있다.
제1 도전층(107)은 약 10∼50nm(보다 바람직하게는 약 20∼30nm)의 두께를 갖는 것이 바람직하고, 제2 도전층(108)은 약 200∼400nm(보다 바람직하게는 약 250∼350nm)의 두께를 갖는 것이 바람직하다.
본 바람직한 실시예에서는, 제1 도전층(107)은 약 30nm의 두께를 갖는 질화탄탈륨막이고, 제2 도전층(108)은 약 350nm의 두께를 갖는 Ta 막이다. 이들 2개의 층(107,108)은 모두 스퍼터링 프로세스에 의해 형성되는 것이 바람직하다. 스퍼터링 가스의 Ar에 적량의 Ⅹe와 Kr을 첨가하면, 형성되는 막의 내부 응력을 완화하여, 막의 박리를 방지할 수 있다.
다음, 레지스트 마스크(109∼112)를 규정하고, 각각의 TFT의 게이트 전극 및 용량 배선을 형성하기 위해 제1 에칭 프로세스를 행한다. 본 바람직한 실시예에서는, 제1 에칭 프로세스는, 에칭 가스로서 CF4, Cl2및 O2가스가 각각 약 25sccm, 25sccm 및 10sccm의 유량비로 공급되고, 약 1Pa의 압력으로 코일형의 전극에 약 500W의 RF 전력이 약 13.56MHz의 주파수로 투입되는 유도 결합형 플라즈마(ICP) 에칭 프로세스로서 행해진다. 게이트 절연막(106)과 제1 및 제2 도전층(107,108)은 이러한 조건 하에서 생성된 플라즈마에 의해 선택적으로 에칭된다.
시료 스테이지(sample stage)상의 웨이퍼에도 약 150W의 RF 전력을 약 13.56MHz의 주파수로 투입하여, 실질적으로 부(negative)의 자기 바이어스 전압을 인가한다. 이 제1 에칭 프로세스를 행함으로써, Ta의 제2 도전층(108)이 상부로 테이퍼된 형상으로 선택적으로 에칭된다.
그 후, 레지스트 마스크(109∼112)를 제거하지 않고, 에칭 프로세스의 조건을 제2 에칭 프로세스의 조건으로 바꾼다. 특히, 제2 에칭 프로세스는 에칭용 가스로서 CF4와 Cl2가스를 각각 약 30sccm과 30sccm의 유량비로 공급하고, 약 1Pa의 압력으로 코일형의 전극에 약 500W의 RF 전력을 약 13.56MHz의 주파수로 투입함으로써 행해진다. 이러한 조건하에서 생성된 플라즈마에 의해 제2 에칭 프로세스를 약 30초 정도 계속한다. 웨이퍼측에도 약 20W의 RF 전력을 약 13.56MHz의 주파수로 투입하여, 실질적으로 부(negative)의 자기 바이어스 전압을 인가한다. CF4와 Cl2의 혼합 가스를 사용하는 이 제2 에칭 프로세스의 결과로서, Ta 막 및 TaN 막이 모두 거의 동일한 정도로 에칭된다. 이들 공정을 행함으로써, 상부로 테이퍼된 단부를 갖는 게이트 전극(113,114,115)과 용량 배선(116)은 제1 및 제2 도전층(107,108)으로 이루어진다. 단, p 채널형 TFT의 게이트 전극(114)은, n형 불순물 원소가 도입됨에 있어서, n형 불순물 원소로 도프되는 p 채널형 TFT의 반도체층의 부분이 지나치게 넓어지는 것을 방지하기 위한 마스크로서 사용된다. 따라서, p 채널형 TFT의게이트 전극(114)에 있어서의 마스크(110)는 n 채널형 TFT의 게이트 전극(113)에 있어서의 마스크(109) 또는 화소 TFT의 게이트 전극(115)에 있어서의 마스크(111)보다 큰 폭을 가져야 한다.
그 후, 도5b에 도시된 바와 같이, 마스크(109∼112)를 제거하지 않고, n형 불순물 원소를 섬모양 반도체층(102)에 주입하여, n형 도프 영역(118)을 형성한다. n형 불순물 원소로서는 인(P)이나 비소(As)를 사용하면 좋다. 본 바람직한 실시예에서는, 도핑 가스로서 포스핀(PH3)을 사용함으로써 인(P) 이온을 주입하였다.
또한, 마스크(109∼112)를 제거하지 않고, 제2 에칭 프로세스를 행한다. 본 바람직한 실시예에서는, 에칭용 가스로서 CF4, Cl2및 02가스를 각각 약 20sccm, 20sccm, 20sccm의 유량비로 공급하고, 약 1Pa의 압력으로 코일형의 전극에 약 500W의 RF 전력을 약 13.56MHz의 주파수로 투입함으로써 제2 에칭 프로세스를 행하여, 실질적으로 부(negative)의 자기 바이어스 전압을 인가한다. 이 제2 에칭 프로세스의 결과로서, Ta의 제2 도전층(108)이 선택적으로 에칭된다.
이 제2 에칭 프로세스의 결과로서, 부분(113a,114a,115a,116a)을 포함하는 제1 도전층(107) 및 부분(113b,114b,115b,116b)을 포함하는 제2 도전층(108)이 선택적으로 에칭되어, 게이트 전극(119,120,121)과 용량 배선(122)이 형성된다. 이 공정에 있어서, n 채널형 TFT의 게이트 전극(119,121)은 p 채널형 TFT의 게이트 전극(120)보다 폭이 좁게 된다. 이는, p 채널형 TFT의 게이트 전극(120)이 고농도의 n형 불순물 원소로 도프되는 p 채널형 TFT의 반도체층의 부분이 지나치게 넓어지는것을 방지하기 위한 마스크로서 사용되기 때문이다. 따라서, 상기 게이트 전극(120)은 소정의 형상을 갖는 게이트 전극(119,121)보다 큰 폭을 갖는다. 이들 공정을 행함으로써 얻어진 n 채널형 TFT의 게이트 전극(119,121)과 용량 배선(122)을 여기서는 "제1 형상의 게이트 전극"과 "제1 형상의 용량 배선"이라고 칭한다. 한편, 이들 공정을 행함으로써 얻어진 p 채널형 TFT의 게이트 전극(120)을 여기서는 "제2 형상의 게이트 전극"이라고 칭한다.
그 후, 반도체층에 n형 불순물 원소를 도입한다. 특히, 제2 에칭 프로세스에 의해 얻어진 게이트 전극(119,120,121)을 마스크로서 사용하여, 제1 도전층(107)의 테이퍼된 에지부의 아래에 위치한 반도체층의 부분에 n형 불순물 원소의 이온(예컨대, 본 바람직한 실시예에서는 인(P))을 주입함으로써, 제1 그룹의 n형 도프 영역(123a,124a,125a,126a)과 제2 그룹의 n형 도프 영역(123b,124b,125b,126b)을 형성한다. 이 경우, 제1 그룹의 n형 도프 영역(123a∼126a)은 약 1×1020∼1×1021atoms/cm3의 불순물(즉, 인(P)) 농도를 가지면 좋고, 제2 그룹의 n형 도프 영역(123b∼126b)은 약 5×1017∼5×1019atoms/cm3의 불순물(즉, 인(P)) 농도를 가지면 좋다. 단, 제1 도전층(107)의 부분(119a)의 테이퍼된 에지부 아래에 형성되는 다른 n형 도프 영역(123c)은 n형 도프 영역(123b)보다 불순물 농도가 약간 낮긴 하지만, 거의 동일한 정도의 불순물 농도를 갖는다.
다음, 레지스트 마스크(109∼112)를 제거한 후, 대신 n 채널형 TFT의 반도체층을 부분적으로 덮도록 다른 레지스트 마스크(127)를 규정하고, 제3 에칭 프로세스를 행한다. 특히, 제3 에칭 프로세스는, 에칭용 가스로서 SF6와 Cl2가스를 각각 약 50sccm과 10sccm의 유량비로 공급하고, 약 1.3Pa의 압력으로 코일형의 전극에 약 500W의 RF 전력을 13.56MHz의 주파수로 투입함으로써 행해진다. 이러한 조건하에서 생성된 플라즈마에 의해 제3 에칭 프로세스를 약 30초 동안 계속한다. 시료 스테이지상의 웨이퍼에도, 약 10W의 RF 전력을 약 13.56MHz의 주파수로 투입하여, 실질적으로 부(negative)의 자기 바이어스 전압을 인가한다. 도5d에 도시된 바와 같이, 이 제3 에칭 프로세스의 결과로서, 제1 도전층(107)의 부분(120a,121a)이 선택적으로 에칭되어, p 채널형 TFT의 게이트 전극(128) 및 화소 TFT의 게이트 전극(129)이 각각 형성된다.
그 후, p 채널형 TFT의 게이트 전극(128)을 소정의 형상으로 에칭하기 위한 레지스트 마스크(130), 화소 TFT의 반도체층을 부분적으로 노출하는 레지스트 마스크(131) 및 용량 배선을 완전히 덮는 레지스트 마스크(132)를 도5e에 도시된 바와 같이 규정한다.
그 후, p 채널형 TFT의 게이트 전극(128)을 레지스트 마스크(130)를 통해 선택적으로 에칭하여, 도5f에 도시된 바와 같이 p 채널형 TFT의 게이터 전극(133)을 얻는다. 이들 공정을 행함으로써 얻어진 상기 p 채널형 TFT의 게이트 전극(133)을 여기서는 "제3 형상의 게이트 전극"이라고 칭한다. 또한, 화소 TFT의 게이트 전극(129)을 여기서는 "제4 형상의 게이트 전극"이라고 칭한다.
이어서, 반도체층에 p형 불순물 원소(예컨대, 본 바람직한 실시예에서는 보론(B))의 이온을 첨가하여, P형 도프 영역(134∼139)을 형성한다. p형 도프 영역(134,135,137,138)이 약 1×1020∼1×1021atoms/cm3의 p형 불순물 농도를 갖도록 p형 불순물을 첨가한다. 구동 회로의 p 채널형 TFT(즉, 화소 TFT)의 반도체층에는 n형의 고농도로 도프된 영역(124a)이 포함된다. 따라서, p 채널형 TFT의 반도체층은 n형 및 p형 불순물 원소가 모두 고농도로 도프된 영역(135a)과 p형 불순물 원소만이 고농도로 도프된 영역(135b)을 포함하게 된다.
본 바람직한 실시예에서는, p 채널형 TFT의 반도체층에 보론 원자를 도입하기 전에, TaN 막의 에치된 부분 아래에 위치한 반도체층의 부분에 인 이온을 주입한다. 따라서, 보론 이온을 저가속 전압으로 주입할 수있어, 이온 주입 프로세스시에 있어서 반도체층에의 데미지를 적게 할 수 있다.
이들 공정을 행함으로써, 도5f에 도시된 바와 같이 각각의 반도체층에 n형 도프 영역 및 p형 도프 영역이 규정된다.
그 후, 마스크(127,130∼132)를 제거하고, 무기층간절연막(140)으로 되는 질화실리콘막, 산화실리콘막 또는 산화질화실리콘막을 약 50∼50Onm(대표적으로는 약 100∼300nm의 범위 내)의 두께로 퇴적한다. 본 바람직한 실시예에서는, 플라즈마 CVD 프로세스에 의해 약 150nm의 두께로 산화질화실리콘막을 퇴적한다. 물론, 무기층간절연막은 산화질화실리콘막에 한정되지 않으며, 다른 실리콘을 포함하는 절연막을 단층 구조 또는 적층구조로 하여도 좋다.
다음, 반도체층에 도입된 불순물 원소를 활성화하고 게터링 작용에 의해 촉매 원소를 제거하기 위해, 상기 기판에 상기 바람직한 제1 내지 제4 실시예에서와 같이 RTA(rapid thermal annealing) 프로세스의 어닐링 프로세를 실시한다. 상기 게터링 처리의 결과로서, 인과 보론 원소가 도프된 게터링 영역에 촉매 원소가 도입된다. 따라서, 게터링 영역은 적어도 약 1×1019atoms/cm3의 농도의 촉매 원소를 포함하게 된다. 또한, 상기 바람직한 실시예에서와 같이, 게터링 영역은 비정질 성분을 높은 퍼센트로 포함하고 있다.
이 어닐링 처리는 무기절연막(140)을 퇴적하기 전에 행해도 좋다. 그러나, 게이트 전극의 재료가 열에 약한 경우에는, 본 바람직한 실시예에서와 같이 배선 등을 보호하기 위해 층간절연막(예컨대, 실리콘을 주성분으로 포함하는 질화실리콘막 등의 절연막)을 퇴적한 후에 어닐링 처리를 행하는 것이 바람직하다.
그리고, 약 3∼100%의 수소를 포함하는 분위기 중에서, 상기 기판을 약 300∼550℃의 온도에서 1∼12시간 정도 어닐링할 수 있어, 반도체층을 수소화한다. 본 바람직한 실시예에서는, 수소를 약 3% 포함하는 질소 분위기 중에서 기판을 약 410℃에서 1시간 정도 어닐링한다. 이 어닐링 처리는 층간절연막에 포함되는 수소 원자에 의해 반도체층의 댕글링 본드를 종단하기 위해 행해진다. 수소화 프로세스는, 플라즈마에 의해 유도 방출된 수소 원자를 사용하는, 플라즈마 수소화 프로세스로서 행해져도 좋다.
그 후, 무기층간절연막(140) 위에 유기 절연물 재료로 이루어지는 유기층간절연막(141)을 형성한다. 본 바람직한 실시예에서는, 약 1.6μm의 두께로 아크릴수지막을 퇴적한다. 그리고, 각 도프 영역에 도달하는 콘택트홀을 형성하기 위해 유기층간절연막(141)과 무기층간절연막(140)을 패터닝한다.
이어서, 투명 도전막을 약 80∼120nm의 두께로 퇴적하고, 패터닝하여, 화소 전극(142)을 형성한다. 투명 도전막은 산화 인듐-산화 아연 합금(In203-ZnO), 산화 아연(ZnO), 또는 가시광의 투과율이나 도전율을 증가시키기 위해 갈륨을 첨가한 산화 아연(ZnO:Ga) 등으로 이루어지면 좋다.
다음, 구동 회로 영역(205)에 있어서, 도프 영역과 전기적으로 접속되는 배선(143,144)을 형성한다. 이러한 배선(143,144)은 약 50nm의 두께를 갖는 Ti 막과 약 50nm의 두께를 갖는 Al-Ti 합금막으로 이루어지는 적층 구조를 패터닝함으로써 형성될 수 있다.
반면, 화소부(206)에 있어서는, 도프 영역과 전기적으로 접속되는 배선(146∼149)을 형성한다.
화소 전극(142)은 배선(148)에 의해 유지 용량(storage capacitance)을 형성하는 2개의 전극 중 하나로서 기능하는 반도체층(105)과 전기적으로 접속된다.
본 바람직한 실시예에서는, 화소 전극(142)은 투명도전막으로 이루어진다. 그러나, 화소 전극을 반사성을 갖는 도전성 재료로 형성하면, 반사형의 표시장치를 제작할 수 있다. 그 경우, 전극을 형성하는 공정을 행하는 것에 의해 화소 전극도 얻어진다. 상기 화소 전극은 Al 또는 Ag를 주성분으로 포함하는 막, 또는 그들의 적층 구조로 이루어지는 것이 바람직하다. 어느 경우에도, 화소 전극은 반사성이우수한 재료로 이루어지는 것이 바람직하다.
이와 같이 하여, 동일 기판상에 구동 회로의 TFT와 화소부의 TFT(즉, 화소 TFT)를 형성할 수 있다. 특히, 도5h에 도시된 바와 같이, 구동 회로는 n 채널형 TFT(201)와 p 채널형 TFT(202)를 포함하고, 화소부는 화소 TFT(203)와 유지 용량(204)을 포함한다. 단, 본 명세서에서는 편의상 이와 같은 기판을 "액티브 매트릭스 기판"이라고 칭한다.
도6은 이러한 공정을 행함으로써 얻어지는 액티브 매트릭스 기판을 도시하는 평면도이다. 단, 도5h는 도6에 도시된 VhA-VhA 선과 VhB-VhB 선의 단면도이다.
구동 회로의 n 채널형 TFT(201)의 섬모양 반도체층(102)은 채널형성영역, 소스/드레인영역(123a), 도프 영역(123b), 제1 형상의 게이트 전극(119)과 오버랩되는 도프 영역(123c)(이후, 이러한 도프 영역을 LOV로 나타낸다), 및 고농도의 n형 및 p형 불순물 원소가 도프되고 게터링 영역으로 되는 도프 영역(134)을 포함한다. 도프 영역(Lov)은 채널 길이 방향의 길이가 약 0.5∼3.0μm(보다 바람직하게는 약 1.0∼1.5μm)인 것이 바람직하다. n 채널형 TFT(201)는 제1 도전층(107)의 부분(119a)과 제2 도전층(108)의 부분(119b)이 이 순서로 적층된 제1 형상의 게이트 전극(119)을 더 포함하고 있다.
구동 회로의 p 채널형 TFT(202)의 섬모양 반도체층(103)은 채널형성영역, 소스/드레인영역(124a), 도프 영역(124b) 및 고농도의 n형 및 p형 불순물 원소가 도프되고 게터링 영역으로 되는 도프 영역(135a)을 포함하고 있다. p 채널형 TFT(20)는 제1 도전층(107)의 부분(133a)과 제2 도전층(108)의 부분(133b)이 이 순서로 적층된 제3 형상의 게이트 전극(133)을 더 포함하고 있다.
화소부의 화소 TFT(203)의 섬모양 반도체층(104)은 채널형성영역, 소스/드레인영역(125a) 및 도프 영역(125b,125c)을 포함한다. 화소 TFT(203)는 제1 도전층(107)의 부분(129a)과 제2 도전층(108)의 부분(129b)이 이 순서로 적층된 제4 형상의 게이트 전극(129)을 더 포함한다.
또한, 용량 배선(122), 게이트 절연막과 동일한 재료로 이루어지는 절연막 및 p형 불순물 원소가 도프된 반도체층(105)을 포함하는 유지 용량(205)이 제공된다. 도6의 예에서는, 화소 TFT(204)가 더블 게이트 구조를 갖고 있다. 이와 달리, 화소 TFT(204)는 싱글 게이트 구조 또는 3 이상의 게이트 전극을 포함한 멀티 게이트 구조를 가져도 좋다.
본 바람직한 실시예에서는, 화소 TFT 및 구동 회로가 요구하는 사양에 따라 기판의 각 회로를 구성하는 TFT의 구조를 최적화하여, 반도체 장치의 동작 성능과 신뢰성을 향상시킨다. 또한, 게이트 전극을 내열성을 갖는 도전성 재료로 형성함으로써, LDD 영역과 소스/드레인영역의 불순물 활성화를 용이하게 한다. 또한, 배선을 저저항의 재료로 형성하기 때문에, 배선 저항을 충분히 감소시킬 수 있다.
(실시예 6)
이하, 본 발명의 구체적인 바람직한 제6 실시예를 설명한다. 바람직한 제6 실시예는, 상기한 바람직한 제5 실시예의 액티브 매트릭스 기판 위에 액티브 매트릭스형 액정표시장치(여기서는 "액티브 매트릭스형 LCD 패널"이라고 칭한다)를 제작하는 방법이다.
우선, 도5h에 도시된 액티브 매트릭스 기판을 준비한다. 다음, 도7에 도시된 바와 같이, 액티브 매트릭스 기판상에 배향막(180)을 형성하고, 러빙 처리(rubbing treatment)를 행한다. 본 바람직한 실시예에서는, 배향막(180)을 형성하기 전에, 기판 간격을 유지하기 위해 주상 스페이서(columnar spacer)(181)를 소정의 위치에 제공한다. 상기 스페이서(181)는 아크릴 수지 등의 유기수지막을 패터닝함으로써 형성될 수 있다. 주상 스페이서(181)는 기판 전면(全面)에 살포되는 구형(spherical) 스페이서로 대체되어도 좋다.
다음, 대향 기판(182)을 준비한다. 대향 기판(182)은 적색 및 청색 착색층(183,184) 및 평탄화막(185)을 포함한다. 착색층(183,184)을 일부 오버랩시킴으로써 제2 차광 영역을 규정한다. 도7에는 도시되어 있지 않지만, 적색 착색층(183)과 녹색 착색층을 일부 오버랩시킴으로써 제1 차광 영역을 규정한다.
이어서, 대향 전극(186)을 화소부에 형성하고, 대향 기판(182) 위에 다른 배향막(187)을 형성하고, 러빙 처리를 행하였다.
그리고, 화소부와 구동 회로를 포함한 액티브 매트릭스 기판과 대향 기판(182)을 시일(seal) 부재(188)에 의해 접합한다. 시일 부재(188)는 필러(filler)를 포함한다. 따라서, 필러와 주상 스페이서에 의해 균일한 간격으로 2장의 기판을 접합할 수 있다. 그 후, 기판 사이의 갭에 액정 재료(189)를 주입하고, 상기 어셈블리를 밀봉제(encapsulant)(도시 안됨)에 의해 완전히 밀봉한다. 액정 재료(189)는 임의의 주지의 액정 재료이면 좋다. 이와 같이 하여, 도7에 도시된액티브 매트릭스형 액정표시장치가 완성된다. 필요가 있으면, 액티브 매트릭스 기판 또는 대향 기판을 소정의 형상의 부분으로 분단해도 좋다. 도시되지는 않았지만, 주지의 기술을 사용하여 편광판, 플렉서블 인쇄 회로(FPC) 등을 더 제공한다.
이렇게 해서 얻어진 LCD 패널의 구성을 도8a를 참조하여 설명한다. 도8에서, 도7에 도시된 대응하는 부분과 동일한 기능을 갖는 각 부재에는 동일한 참조 부호를 사용한다.
도8a는 시일 부재(188)에 의해 접합된 액티브 매트릭스 기판과 대향 기판(182)을 도시하는 평면도이다. 도8a에 도시된 바와 같이, 액티브 매트릭스 기판은 화소부(206), 구동 회로(205a,205b), FPC를 붙이는 외부 입력단자(210), 및 외부 입력단자와 각 회로의 입력 단자를 접속하는 배선(211)을 포함한다. 대향 기판(182)은 상기한 바와 같이 칼라 필터를 포함한다.
도8b는 도8a에 도시된 외부 입력단자(210)의 VIIIb-VIIIb 선의 단면도이다. 도8b에 도시된 바와 같이, 외부 입력단자(210)에는 베이스 필름(213)과 배선(214)을 포함한 FPC가 이방성 도전성 수지(215)에 의해 접합되어 있다. 기계적 강도를 증가시키기 위해 외부 입력 단자(210) 아래에 보강판(reinforcing plate)을 더 제공한다. 외부 입력단자(210)는 화소 전극(140)과 동일한 도전막으로 이루어진 배선(217)을 포함한다. 이방성 도전성 수자(215)에 포함된 도전성 입자(216)의 직경은 배선(217)의 피치보다 작다. 따라서, 적당량의 도전성 입자(216)를 접착제(215) 속에 분산하면, 배선(217)은 도전성 입자(216)와 인접하는 배선(217) 사이에 단락을 야기하지 않고 FPC 측의 배선(214)과 전기적으로 접속될 수 있다.
이상과 같이 얻어진 LCD 패널은 각종 전자 기기의 표시부로서 사용될 수 있다.
(실시예 7)
이하, 도9를 참조하면서 본 발명의 구체적인 바람직한 제7 실시예를 설명한다. 도9는 반도체 장치의 아날로그 구동용 회로 구성을 도시하는 블록도이다. 도9에 상기된 바와 같이, 아날로그 구동회로는 소스측 구동회로(90), 화소부(91) 및 게이트측 구동회로(92)를 포함한다. 본 명세서중에 있어서, "구동 회로"란, 소스측 구동 회로 및 게이트측 구동 회로를 포함하는 임의의 회로를 넓게 총칭하는 것이다.
도9에 도시된 바와 같이, 소스측 구동 회로(90)는 시프트 레지스터(90a), 버퍼(90b) 및 샘플링 회로(즉, 트랜스퍼 게이트)(90c)를 포함하고 있다. 게이트측 구동 회로(92)는 시프트 레지스터(92a), 레벨 시프터(92b) 및 버퍼(92c)를 포함하고 있다. 필요에 따라, 상기 소스측 구동 회로(90) 샘플링 회로(90c)와 시프트 레지스터(90a) 사이에 레벨 시프터를 더 포함해도 좋다.
화소부(91)는 행 및 열(즉, 매트릭스)로 배열되는 복수의 화소로 구성되어 있고, 각 화소는 전술한 본 발명의 임의의 바람직한 실시예에 따른 TFT를 포함하고 있다. 도9에 도시되지는 않았지만, 화소부(91)를 협지하여 게이트측 구동회로(92)의 반대측에 다른 게이트측 구동회로를 제공해도 좋다.
반도체 장치를 아날로그 신호 프로세싱 대신에 디지털 신호 프로세싱 기술에 의해 구동하는 경우, 도10에 도시된 바와 같이, 샘플링 회로(90c)를 래치(93b,93c)로 대체할 수 있다. 이 경우, 소스측 구동회로(93)는 시프트 레지스터(93a), 제1 및 제2 래치(93b,93c), D/A 컨버터(93d) 및 버퍼(93e)를 포함할 수 있다. 한편, 게이트측 구동회로(95)는 시프트 레지스터(95a), 레벨 시프터(95b) 및 버퍼(95c)를 포함할 수 있다. 필요하면, 소스측 구동회로(93)는 제2 래치(93c)와 D/A 컨버터(93d) 사이에 레벨 시프터를 더 포함해도 좋다.
이들 회로는 상기한 본 발명의 임의의 방법에 의해 제작될 수 있다. 도9 및 도10은 화소부 및 각 구동 회로의 배치 구성만을 도시한다. 또한, 표시 패널의 기판상에 메모리 및/또는 마이크로 프로세서를 형성해도 좋다. 메모리 및/또는 마이크로 프로세서의 TFT는 구동 회로나 화소부의 TFT를 형성하는 공정을 행함으로써 제작될 수 있다.
(실시예 8)
이하, 도11a 내지 도11d를 참조하면서 본 발명의 구체적인 바람직한 제8 실시예를 설명한다.
본 바람직한 실시예에서는, 상기 비정질 실리콘막을 전술한 바람직한 제5 실시예의 결정화 방법과는 상이한 방법으로 결정화한다. 도11a 내지 도11d는 바람직한 제8 실시예의 제작 공정의 각각의 공정을 도시하는 단면도이다. 도11a 내지 도11d에 도시된 공정은 이 순서로 진행된다.
우선, 도11a에 도시된 바와 같이, 유리 기판(50) 위에 산화질화실리콘막의 하지절연막(51)과 비정질 실리콘막(52)을 이 순서로 각각 약 300nm와 50nm의 두께로 퇴적한다. 이 퇴적 프로세스는 하지절연막이나 비정질 실리콘막을 대기에 노출시키지 않고, 동일한 퇴적 장치내에서 연속적으로 행하는 것이 바람직하다.
그 후, 상기 비정질 실리콘막(52) 위에 산화실리콘의 마스크절연막(53)을 약 200nm의 두께로 퇴적한다. 도11a에 도시된 바와 같이, 마스크절연막(53)은 다음 공정에서 비정질 실리콘막(52)에 촉매 원소를 도입하기 위한 개구부를 갖고 있다.
이어서, 도11b에 도시된 바와 같이, 상기 기판의 표면을 중량 환산에 의해 약 10ppm의 농도로 촉매 원소(예컨대, 본 바람직한 실시예에서는 니켈)를 포함하는 수용액(예컨대, 아세트산 니켈 수용액)에 의해 스핀 코팅하여, 촉매 원소층(54)을 형성한다. 이 공정에서, 촉매 원소층(54)은 마스크절연막(53)의 개구부에 있어서 비정질 실리콘막(52)과 선택적으로 접촉하여, 비정질 실리콘막(52)에 촉매 원소 도프 영역(55)을 규정한다. 이 공정에서 사용할 수 있는 촉매 원소는 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 동(Cu) 및 금(Au)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이다.
본 바람직한 실시예에서는, 비정질 실리콘막(52)에 스핀 코팅법에 의해 니켈을 첨가한다. 이와 달리, 증착법이나 스퍼터링 프로세스에 의해 촉매 원소의 박막(예컨대, 본 바람직한 실시예에서는 니켈 박막)을 비정질 실리콘막(52) 위에 퇴적해도 좋다.
그 후, 도11c에 도시된 바와 같이, 상기 기판을 약 500∼650℃(보다 바람직하게는 약 550∼600℃)의 온도에서 6∼16시간 정도(보다 바람직하게는 8∼14시간 정도) 어닐링하는 것이 바람직하다. 본 바람직한 실시예에서는, 상기 기판을 약570℃에서 14시간 정도 어닐링한다. 그 결과, 도11c에 도시된 바와 같이, 촉매 원소 도입 영역(55)에 결정핵이 생성되고, 이 결정핵을 기점으로 하여 거의 기판의 표면과 평행한 방향(도11c에서 화살표로 나타낸 방향)으로 결정화가 진행된다. 그 결과, 결정 성장 방향이 서로 거시적으로 배향된 결정질 실리콘막(57)을 얻을 수 있다. 이 공정에서, 마스크 절연막(53) 위에 존재하는 니켈 원자(54)는 마스크 절연막(53)에 의해 차단되어, 비정질 실리콘막(52)에는 도달될 수 없다. 따라서, 비정질 실리콘막(52)의 영역(55)에 도입된 니켈 원자에 의해서만 비정질 실리콘막(52)이 결정화된다. 또한, 도11d에 도시된 바와 같이, 상기 얻어진 결정질 실리콘막(57)을 레이저광에 노출시킴으로써 그 결정성을 더욱 향상시킬 수 있다.
본 바람직한 실시예의 결정화 방법은, 전술한 바람직한 실시예의 임의의 제조 프로세스에 적용할 수 있다. 이 결정화 방법을 채용함으로써, 전류 구동 능력이 더욱 향상된 고성능 TFT를 얻을 수 있다.
(실시예 9)
이하, 본 발명의 구체적인 바람직한 제9 실시예를 설명한다. 도13a 내지 도13f는 반도체층내에서의 게터링 영역의 배치예를 도시하는 평면도이다. 본 바람직한 실시예의 구성은 전술한 본 발명의 어느 바람직한 실시예에 따른 n 채널형 TFT 및/또는 p 채널형 TFT에 적용할 수 있다. 단, n 채널형 TFT 및 p 채널형 TFT의 양방을 동일 기판상에 제작하는 경우는, n 채널형 TFT의 활성 영역에서의 게터링 영역의 면적을 p 채널형 TFT의 활성 영역에서의 게터링 영역의 면적과 개략 동일하게 하는 것이 바람직하다. 또한, n 채널형 TFT의 채널형성영역과 게터링 영역 사이의 거리는 p 채널형 TFT의 채널형성영역과 게터링 영역 사이의 거리와 개략 동일하게 하는 것이 바람직하다. 그러면, n 채널형 TFT의 촉매 원소의 게터링 효율을 p 채널형 TFT의 게터링 효율과 거의 동일하게 할 수 있다.
여기에서, n 채널형 TFT의 활성 영역에서의 게터링 영역의 면적이 p 채널형 TFT의 활성 영역에서의 게터링 영역의 면적과 개략 동일하면, n 채널형 TFT의 S/W 비가 p 채널형 TFT의 S/W 비와 개략 동일한 것이 바람직하다. 상기 S/W 비는 n 채널형 및 p 채널형 TFT에서의 활성 영역(또는 채널형성영역)의 폭 W에 대한 게터링 영역의 면적 S의 비이다.
이하, 본 바람직한 실시예에 따른 n 채널형 또는 p 채널형 TFT의 활성 영역에 규정되는 게터링 영역의 형상의 예를 정확히 설명한다. 본 바람직한 실시예에서는, 게터링 영역은 p형 불순물 및/또는 n형 불순물과 희유가스(rare gas) 원소로 도프되어 있고, 여전히 일부 비정질 부분을 포함한다.
도13a는 직사각형의 게터링 영역(1203a,1204a)이, 그들의 장변(longer side)이 게이트 전극(1205a)의 장변에 평행하고, 그 네 코너부가 활성 영역의 코너부와 겹치도록 (즉, 게이트 전극(1205a) 하부의 활성 영역의 채널형성영역과는 분리되도록) 활성 영역의 외측 에지부에 배치된 일례의 레이아웃을 도시한다.
도13b는 직사각형의 게터링 영역(1203b, 1204b)이 그들의 장변이 게이트 전극(1205b)의 장변에 수직하고, 그 네 코너부가 활성 영역의 코너부와 겹치도록 (즉, 게이트 전극(1205b) 하부의 활성 영역의 채널형성영역과는 분리되도록) 활성 영역의 외측 에지부에 배치된 다른 예의 레이아웃을 도시한다.
도13c는 복잡한 형상의 게터링 영역(1203c,1204c)이 그 네 코너부가 활성 영역의 코너부와 겹치도록 (즉, 게이트 전극(1205c) 하부의 활성 영역의 채널형성영역과는 분리되도록) 활성 영역의 외측 에지부에 배치된 또 다른 예의 레이아웃을 도시한다. 이러한 복잡한 게터링 영역(1203c,1204c)의 각각은 장변이 게이트 전극 (1205c)의 장변과 평행한 하나의 직사각형과 장변이 게이트 전극(1205c)의 장변과 수직하는 3개의 다른 직사각형으로 구성된다. 도13c에 도시된 구성에 의하면, 도13a 또는 도13b에 도시된 구성보다 게터링 영역의 면적을 크게 할 수 있고, 촉매 원소에 대한 게터링 효율을 보다 높일 수 있다.
도13a, 도13b 및 도13c에 도시된 이들 3개의 구성의 각각에서, 게터링 영역은 소스/드레인영역에 제공되는 콘택트 부재 사이를 흐르는 전류를 방해하지 않는 위치에 배치되어 있다. 여기서, "콘택트 부재"는 각 TFT를 접속하는 배선의 부분을 활성 영역의 부분에 전기적으로 접속하는 부재이다. 특히, 도13a에 도시된 바와 같이, 게터링 영역(1203a,1204a)은 소스영역(1201a)에 제공되어 있는 콘택트 부재 (1206a)와 드레인영역(1202a)에 제공되어 있는 콘택트 부재(1207a) 사이를 흐르는 전류를 방해하지 않는 위치에 각각 배치되어 있다.
마찬가지로, 도13b에 도시된 구성에서는, 게터링 영역(1203b,1204b)은 소스영역(1201b)에 제공되어 있는 콘택트 부재(1206b)와 드레인영역(1202b)에 제공되어 있는 콘택트 부재(1207b) 사이를 흐르는 전류를 방해하지 않는 위치에 각각 배치되어 있다.
마찬가지로, 도13c에 도시된 구성에서는, 게터링 영역(1203c,1204c)은 소스영역(1201c)에 제공되어 있는 콘택트 부재(1206c)와 드레인영역(1202c)에 제공되어 있는 콘택트 부재(1207c) 사이를 흐르는 전류를 방해하지 않는 위치에 각각 배치되어 있다.
또한, 도13d에 도시된 또 다른 배치예에서는, 도13c에 도시된 구성에 비해 게터링 영역(1203d,1204d)의 게터링 효율을 더욱 확대하기 위해, 게터링 영역(1203d,1204d)이 콘택트 부재(1206d,1207d)의 일부와 각각 오버랩되어 있다. 게터링 영역(1203d 또는 1204d)과 콘택트 부재(1206d 또는 1207d) 사이의 일부 오버랩 부분의 면적이 그렇게 크지 않으면, 큰 문제는 발생하지 않는다. 그러나, 일단 오버랩 부분의 면적이 어느 한도를 넘으면, 콘택트 저항 증가를 무시할 수 없게 된다. 그 때문에, 오버랩 부분의 면적은 콘택트 부재(1206d,1207d)의 면적의 절반 이하이어야 한다. 단, 콘택트 부재(1206d 또는 1207d)와 게터링 영역(1203d 또는 1204d) 사이의 거리는 포토리소그라피 프로세스에 의해 각각의 영역을 형성하기 위해 사용되는 얼라이너(aligner)의 얼라인먼트 정밀도를 고려하여 규정될 필요가 있다.
그러나, 게터링 영역은 TFT의 ON 상태 동작시에 소스/드레인영역 사이를 흐르는 전류를 방해하지 않는 한, 도13a, 도13b 또는 도13d에 도시된 위치에 배치될 필요는 없으며, 임의의 다른 위치의 쌍에 규정되어도 좋다.
다음, 도13e 및 도13f를 참조하여 2개의 배치예를 더 설명한다.
도13e에 도시된 구성에서는, 2개의 게이트 전극(1205e)은 그들 하부에 2개의 채널형성영역을 규정하는 활성 영역을 가로지른다. 2개의 게이트 전극(1205e) 사이에는, 소스영역(1201e)(또는 드레인영역(1202e)), 게터링 영역(1208e) 및 콘택트 부재(1209e)가 제공되어 있다. 도13a 내지 도13d에 도시된 구성과 같이, 활성 영역의 외측 에지부에는 게터링 영역(1203e,1204e)이 제공되고, 게터링 영역 (1203e,1204e) 내측에는 소스영역(1201e)(또는 드레인영역(1202e)) 및 콘택트 부재 (1206e,1207e)가 제공되어 있다. 도13e에 도시된 구성에서도, 게터링 영역(1203e 또는 1204e)이 콘택트 부재(1206e 또는 1207e)의 일부와 오버랩되어도 좋다. 그러나 단, 오버랩 부분의 면적은 콘택트 부재(1206e,1207e)의 면적의 절반 이하로 되도록 유의할 필요가 있다.
도13f에 도시된 구성에서는, 3개의 게이트 전극(1205f)이 그들 하부에 3개의 채널형성영역을 규정하는 활성 영역을 가로지른다. 도13f에 도시된 예에서는, 3개의 TFT가 동일한 활성 영역을 공유하고, 소스/드레인영역이 직렬로 연결되어 있다. 이 배치에서, 상기 연결부에는 콘택트 부재가 제공되어 있지 않다. 따라서, 이 구성은 연결부를 통해 전기 신호를 출력할 필요가 없는 경우에 사용된다. 이와 같은 구성의 TFT는, 클록트 인버터나 래치 회로 등의 회로에서 실제로 사용된다. 복수의 게이트 전극(1205f) 사이에는 소스/드레인영역(1201f,1202f)과 게터링 영역(1208f)이 규정되어 있다.
도13a 내지 도13d에 도시된 구성과 같이, 활성 영역의 외측 에지부에는 게터링 영역(1203f,1204f)이 제공되고, 게터링 영역(1203f,1204f) 내측에는 소스영역 (1201f)(또는 드레인영역(1202f)) 및 콘택트 부재(1206f,1207f)가 제공되어 있다. 연결부의 영역에 있어서는, 게터링 영역(1208f)이 콘택트 부재(1206f)로부터 콘택트 부재(1207f)로 흐르는 전류를 방해하지 않는 위치에 배치되어 있다.
TFT의 활성 영역의 형상 및 사이즈는 TFT를 통해 흘러야 되는 전류량에 따라 적당히 결정된다. 도13a 내지 도13e에 도시된 구성에서는, 활성 영역은 채널형성영역이 소스/드레인영역보다 폭이 좁은 쐐기(wedge) 형상을 갖는다. 한편, 도13f에 도시된 구성의 활성 영역에서는, 채널형성영역이 소스/드레인영역과 동일한 폭을 갖는다. 도13f에 도시된 예에서는, 활성 영역의 형상은 임의이어도 좋다.
게터링을 목적으로 행해진 어닐링 처리의 결과로서, 촉매 원소가 게터링 영역으로 도입되게 된다. 따라서, 게터링 영역은 약 1×1019atoms/cm3이상의 농도의 촉매 원소를 포함한다.
(실시예 10)
이하, 본 발명의 구체적인 바람직한 제10 실시예를 설명한다.
상기와 같이, 본 발명의 임의의 바람직한 실시예에 따른 반도체 장치는 액티브 매트릭스형의 표시장치에 효과적으로 사용될 수 있다. 즉, 본 발명은 표시 패널에 액티브 매트릭스형 표시장치를 포함한 임의의 각종 전자 기기에 대하여 적용할 수 있다. 본 발명을 효과적으로 적용할 수 있는 전자 기기의 예에는 캠코더, 디지털 카메라, 프로젝터(리어형 또는 프론트형), 헤드 마운트 디스플레이(고글형 디스플레이), 퍼스널 컴퓨터, 및 모바일 컴퓨터, 휴대 전화 및 전자 서적 등의 휴대 정보 단말이 포함된다.
이하, 도14a 내지 도16c를 참조하여 본 발명의 반도체 장치를 포함하는 전자기기의 일례를 설명한다.
도14a에 도시된 전자 기기는 퍼스널 컴퓨터이며, 본체(2001), 화상 입력 장치(2002), 표시부(2003) 및 키보드(2004)를 포함하고 있다.
도14b에 도시된 전자 기기는 비디오 카메라이며, 본체(2101), 표시부(2102), 음성 입력 장치(2103), 조작 스위치(2104), 배터리(2105) 및 화상 픽업 장치(受像部)(2106)를 포함하고 있다.
도14c에 도시된 전자 기기는 모바일 컴퓨터이며, 본체(2201), 화상 픽업 장치(2203)를 갖는 카메라(2202), 조작 스위치(2204) 및 표시부(2205)를 포함하고 있다.
도14d에 도시된 전자 기기는 고글형 디스플레이이며, 본체(2301), 표시부 (2302) 및 아암(arm)부(2303)를 포함하고 있다.
도14e에 도시된 전자 기기는 데이터 또는 프로그램이 기록된 기록 매체를 독출하는 플레이어이다. 상기 플레이어는 본체(2401), 표시부(2402), 스피커부 (2403), 기록 매체(2404) 및 조작 스위치(2405)를 포함하고 있다. 이 플레이어는 기록 매체로서 DVD나 CD를 독출하여, 음악 감상, 영화 감상, 게임 및 웹페이지 검색을 가능하게 한다.
도14f에 도시된 전자 기기는 디지털 카메라이며, 본체(2501), 표시부(2502), 접안부(viewfinder)(2503), 조작 스위치(2504) 및 화상 픽업 장치(도시 안됨)를 포함하고 있다.
본 발명의 반도체 장치를 임의의 상기 전자 기기의 CMOS 구동부에 사용함으로써, 구동 회로는 신뢰성이 높고 안정된 회로 특성을 나타낼 수 있다. 이는, 본 발명이 촉매 원소의 첨가에 의해 결정질 실리콘막의 결정성을 향상시킬 수 있고, 게터링 처리를 통해 촉매 원소를 충분히 제거할 수 있음으로써, n 채널형 TFT와 p 채널형 TFT의 특성을 향상시킬 수 있기 때문이다. 또한, 본 발명에 의하면, 스위칭 소자로서의 화소 TFT나 아날로그 스위치부의 샘플링 회로의 TFT 등에서도, 통상 촉매 원소의 편석에 의한다고 생각되는 OFF 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다. 그 결과, 임의의 각종 전자 기기에서 고품위의 화상을 균일하게 표시할 수 있다.
도15a에 도시된 전자 기기는 프론트형 프로젝터이며, 투사 장치(2601) 및 스크린(2602)을 포함하고 있다.
도15b에 도시된 전자 기기는 리어형 프로젝터이며, 본체(2701), 투사 장치(2702), 미러(2703) 및 스크린(2704)을 포함하고 있다.
도15c는 도15a 및 도15b에 도시된 투사 장치(2601,2702)의 내부 구조의 일례를 도시하고 있다. 도15에 도시된 바와 같이, 투사 장치(2601,2702)는 각각 광원광학계(2801), 미러(2802,2804∼2806), 다이크로익 미러(2803), 프리즘(2807), LCD 패널(2808), 위상차판(2809) 및 투사광학계(2810)를 포함하고 있다. 투사 광학계 (2810)는 투사 렌즈를 포함하는 광학계이다. 도15c에 도시된 바람직한 실시예는 3판식의 투사 장치이다. 이와 달리, 상기 투사 장치(2601 또는 2702)는 단판식이이어도 된다. 또한, 도15c에서 화살표로 나타낸 광로에 설계자가 적당하게 광학 렌즈, 편광기능을 갖는 필름, 위상차 조절 기능을 갖는 필름 및/또는 IR 필름 등의부가적인 광학계를 삽입해도 좋다.
도15d는 도15c에 도시된 광원 광학계(2801)의 내부 구조의 일례를 도시하고 있다. 본 바람직한 실시예에서는, 광원 광학계(2801)는 리플렉터(reflector) (2811), 광원(2812), 렌즈 어레이(2813,2814), 편광변환소자(2815) 및 집광렌즈 (2816)를 포함한다. 그러나, 본 발명은 도15d에 도시된 광원 광학계에 특히 한정되는 것은 아니다. 또한, 광원 광학계(2801)에 설계자가 적당하게 광학 렌즈, 편광기능을 갖는 필름, 위상차 조절 기능을 갖는 필름 및/또는 IR 필름 등의 부가적인 광학계를 삽입해도 좋다.
도15a, 도15b 및 도15c에 도시된 프로젝터(2601,2702)는 투과형의 LCD 패널을 포함하고 있다. 이와 달리, 프로젝터(2601,2702)는 반사형의 LCD 패널이나 기타 다른 타입의 표시 패널을 포함해도 좋다.
상기와 같이, 본 발명에 의하면, 우선 촉매 원소를 사용하여 양호한 결정성을 갖는 결정질 실리콘막을 형성할 수 있고, 게터링 작용을 통해 상기 촉매 원소를 활성 영역으로부터 실질적으로 완전하게 제거할 수 있다. 따라서, 화소 TFT에 있어서 스위칭 소자나 아날로그 스위치부의 샘플링 회로의 TFT 등에서는 통상 촉매 원소의 편석에 의한다고 생각되는 OFF 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다. 따라서, 본 발명을 이들 프로젝터에 적용함으로써, 상기 프로젝터는 고품위의 화상을 스크린에 균일하게 투사할 수 있다. 또한, 화상을 충분히 균일하게 표시할 수 있기 때문에, 광원의 제어가 보다 용이하여, 저소비전력화도 실현할 수 있게 된다.
도16a에 도시된 전자 기기는 휴대 전화이다. 도16a에 도시된 바와 같이, 상기 휴대 전화는 본 발명에 따른 반도체 장치를 포함하는 표시용 패널(3001)과 여러가지 조작키(3006)를 포함하는 조작용 패널(3002)을 포함하고 있다. 표시용 패널(3001)과 조작용 패널(3002)은 접속부(3003)에 의해 접속되어 있다. 표시용 패널(3001)의 표시부(3004)가 제공되어 있는 면과 조작용 패널(3002)의 조작키(3006)가 제공되어 있는 면 사이의 각도(θ)는 접속부(3003)에 의해 거의 0∼180도 정도의 범위내에서 임의로 조정할 수 있다.
이 휴대 전화는 음성 출력 장치(3005), 조작키(3006), 전원 스위치(3007) 및 음성 입력 장치(3008)를 포함하고 있다.
도16b에 도시된 전자 기기는 휴대 전자 서적이며, 본체(3101), 표시부(3102, 3103), 기억 매체(3104), 조작 스위치(3105) 및 안테나(3106)를 포함하고 있다.
도16c에 도시된 전자 기기는 디스플레이 패널이며, 본체(3201), 지지대 (3202) 및 표시부(3203)를 포함하고 있다.
본 발명을 이들 임의의 전자 기기에 적용함으로써, 신뢰성이 높고 안정된 회로 특성을 나타내는 CMOS 구동 회로를 얻을 수 있다. 이는, 촉매 원소의 첨가에 의해 결정질 실리콘막의 결정성을 향상시킬 수 있고, 게터링 처리를 통해 촉매 원소를 충분히 제거할 수 있음으로써, n 채널형 TFT와 p 채널형 TFT의 특성을 향상시킬 수 있다. 또한, 본 발명에 의하면, 스위칭 소자로서의 화소 TFT나 아날로그 스위치부의 샘플링 회로의 TFT 등에서도, 통상 촉매 원소의 편석에 의한다고 생각되는 OFF 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다. 그 결과, 임의의 각종전자 기기에 고품위의 화상을 균일하게 표시할 수 있다. 또한, 이러한 고품위 화상을 균일하게 표시할 수 있으면, 광원을 필요 이상으로 동작시킬 필요가 없다. 따라서, 이들 전자 기기(즉, 휴대 전화, 휴대 서적 및 디스플레이 패널)의 저소비전력화를 현저하게 실현할 수 있다.
이들 구체예로부터 알 수 있듯이, 본 발명의 적용 범위는 매우 넓어, 거의 모든 전자 기기에 적용하는 것이 가능하다.
상기한 본 발명의 여러 가지 바람직한 실시예에 의하면, 촉매 원소의 첨가에 의해 형성된 양호한 결정성을 갖는 결정질 실리콘막의 활성 영역(예컨대, 특히 채널형성영역이나 채널형성영역과 소스/드레인영역 사이의 접합부)에 잔류하는 촉매 원소의 농도를 충분히 감소시키는 것이 가능하다.
또한, 본 발명에 의하면, n 채널형 TFT의 촉매 원소의 게터링 효율과 p 채널형 TFT의 촉매 원소의 게터링 효율이 거의 동일하게 될 수있다. 따라서, n 채널형 TFT 및 p 채널형 TFT 모두에 게터링 처리를 의도한 대로 행할 수 있고, 이들 두가지 타입의 TFT 모두에 대해서 고품위의 결정질 실리콘막을 얻을 수 있다. 또한, 이와 같은 고품위의 반도체막을 포함한 TFT를 사용하면, OFF 상태 리크 전류의 비정상적인 증가를 최소화할 수 있다. 그 결과, 신뢰성이 높고 안정된 특성을 갖는 고성능의 반도체 장치를 얻을 수 있다.
또한, 본 발명은 게터링을 행하기 위한 부가적인 공정의 수를 감소시킬 수 있어, 제조 프로세스를 간략화할 수 있다. 그 결과, 반도체 장치의 수율을 크게 향상시킬 수 있고, 그 제조 비용도 현저히 절감할 수 있다.
또한, 본 발명은 고성능의 TFT를 고밀도로 집적한 반도체 장치를 간략화된 제조 프로세스로 제공할 수 있다.
특히, 본 발명을 액정표시장치에 적용한 경우, 화소 TFT는 액티브 매트릭스 기판에 향상된 스위칭 특성을 가질 수 있고, 주변 구동 회로의 TFT도 동시에 성능을 향상시킬 수 있고 사이즈도 감소시킬 수 있다. 그 결과, 액티브 매트릭스 회로 컴포넌트와 주변 회로가 동일 기판상에 집적되는 드라이버 모노리틱 액티브 매트릭스 기판에 있어서, 모듈의 사이즈와 제조 비용을 감소시킬 수 있고, 그 성능도 현저하게 향상시킬 수 있다.
이상 본 발명의 바람직한 실시예들에 대해 설명하였지만, 당업자들이라면 여러 가지로 변화시킬 수 있을 것이고 또한 구체적으로 설명한 바와 다른 여러 가지 실시예들을 구현할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 발명의 정신 및 범위 내에 속하는 본 발명의 모든 변경을 포괄하려는 것이다.

Claims (60)

  1. 적어도 하나의 박막 트랜지스터를 구비하는 반도체 장치로서,
    상기 박막 트랜지스터는,
    채널형성영역, 소스영역 및 드레인영역을 포함하는 결정질 영역이 한정되는 반도체층;
    상기 채널형성영역의 도전성을 제어하는 게이트 전극; 및
    상기 게이트 전극과 상기 반도체층 사이에 제공된 게이트 절연막을 포함하며,
    상기 반도체층은 그의 결정질 영역의 외측에 게터링 영역을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 게터링 영역은 부분적으로 비정질 상태인 반도체 장치.
  3. 제1항에 있어서, 상기 게터링 영역은 실질적으로 완전히 비정질 상태인 반도체 장치.
  4. 제1항에 있어서, 상기 게터링 영역은, 상기 채널형성영역, 상기 소스영역 또는 상기 드레인영역에 비해, 높은 비율의 비정질 성분 및 적은 비율의 결정질 성분을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체층은 Si로 형성되고,
    상기 게터링 영역은 상기 채널형성영역에 비해 높은 Pa/Pc비를 가지며, 상기 Pa/Pc비는, 라만 스펙트럼(Raman spectrum)에 있어서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비인 반도체 장치.
  6. 제5항에 있어서, 상기 게터링 영역은 상기 소스영역 또는 상기 드레인영역보다 높은 Pa/Pc비를 갖는 반도체 장치.
  7. 제1항에 있어서, 상기 게터링 영역은 상기 채널형성 영역에 인접하지 않는 반도체 장치.
  8. 제1항에 있어서, 상기 게터링 영역은 반도체층의 일부의 외측에 위치되며, 각각의 박막 트랜지스터를 서로 접속하는 배선이 상기 반도체층과 전기적으로 접촉하는 반도체 장치.
  9. 제1항에 있어서, 상기 게터링 영역은 상기 반도체층의 외연부에 위치되며,
    상기 배선과 상기 반도체층간의 접촉부는, 상기 게터링 영역의 일부 및 상기 결정질 영역의 일부와 중첩하는 반도체 장치.
  10. 제1항에 있어서, 상기 게터링 영역은 상기 반도체층의 외연부에 위치되고,
    상기 배선과 상기 반도체층간의 접촉부는, 오직 상기 결정질 영역과 중첩하는 반도체 장치.
  11. 제1항에 있어서, 단일 반도체층에 대해 다수의 박막 트랜지스터가 할당되고 상기 박막 트랜지스터들 중 적어도 2개는 상기 소스영역 또는 드레인영역을 공유하며,
    상기 게터링 영역은 상기 적어도 2개의 박막 트랜지스터에 의해 공유되는 소스영역 또는 드레인영역에 인접하여 위치되어 있는 반도체 장치.
  12. 제1항에 있어서, 상기 게터링 영역은, 상기 반도체층의 외연부들, 상기 소스영역들 사이, 상기 드레인영역들 사이 또는 상기 소스와 드레인영역들 사이에 제공되어 있고,
    상기 배선과 상기 반도체층간의 접촉부는, 상기 게터링 영역 중 하나의 일부 및 상기 결정질 영역의 일부와 중첩하는 반도체 장치.
  13. 제1항에 있어서, 상기 게터링 영역은, 상기 반도체층의 외연부, 상기 소스영역들 사이, 상기 드레인영역들 사이 또는 상기 소스와 드레인영역들 사이에 제공되어 있고,
    상기 배선과 상기 반도체층간의 접촉부는, 오직 상기 결정질 영역과
    중첩하는 반도체 장치.
  14. n 채널 박막 트랜지스터 및 p 채널 박막 트랜지스터를 구비하는 반도체 장치로서,
    상기 n 채널 박막 트랜지스터 및 p 채널 박막 트랜지스터는 각각,
    채널형성영역, 소스영역 및 드레인영역을 포함하는 결정질 영역이 한정되는 반도체층;
    상기 채널형성영역의 도전성을 제어하는 게이트 전극; 및
    상기 게이트 전극과 상기 반도체 사이에 제공된 게이트 절연막을 포함하며,
    상기 반도체층은 그의 결정질 영역의 외측에 게터링 영역을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 게터링 영역은 부분적으로 비정질 상태인 반도체 장치.
  16. 제14항에 있어서, 상기 게터링 영역은 실질적으로 완전히 비정질 상태인 반도체 장치.
  17. 제14항에 있어서, 상기 게터링 영역은 상기 채널형성영역, 상기 소스영역 또는 상기 드레인영역에 비해, 높은 비율의 비정질 성분 및 적은 비율의 결정질 성분을 포함하는 반도체 장치.
  18. 제14항에 있어서, 상기 반도체층은 Si로 형성되고,
    상기 게터링 영역은, 상기 채널형성영역보다 높은 Pa/Pc비를 가지며, 상기 Pa/Pc비는, 라만 스펙트럼(Raman spectrum)에 있어서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비인 반도체 장치.
  19. 제18항에 있어서, 상기 게터링 영역은 상기 소스영역 또는 상기 드레인영역보다 높은 Pa/Pc비를 갖는 반도체 장치.
  20. 제14항에 있어서, 상기 n 채널 박막 트랜지스터의 채널형성영역의 폭 W에 대한 상기 게터링 영역의 면적 S의 비 S/W가, 상기 p 채널 박막 트랜지스터의 채널형성영역의 폭 W에 대한 게터링 영역의 면적 S의 비 S/W와 거의 동일한 반도체 장치.
  21. 제14항에 있어서, 상기 n 채널 박막 트랜지스터에 있어서의 채널형성영역과 소스영역 또는 드레인영역 사이의 접합부로부터 게터링 영역까지의 거리 L은, 상기 p 채널 박막 트랜지스터에 있어서의 채널형성영역과 소스영역 또는 드레인영역 사이의 접합부로부터 게터링 영역까지의 거리 L과 거의 동일한, 반도체 장치.
  22. 제1항 또는 제14항에 있어서, 상기 게터링 영역은, 주기율표의 Vb족에 속하는 n형 불순물 원소 및 주기율표의 IIIb족에 속하는 p형 불순물 원소를 함유하는 반도체 장치.
  23. 제22항에 있어서, 상기 게터링 영역은, 농도가 약 1×1019atoms/cm3∼약 1×1021atoms/cm3인 n형 불순물 원소 및 농도가 약 1.5×1019atoms/cm3∼ 약 3×1021atoms/cm3인 p형 불순물 원소를 포함하는 반도체 장치.
  24. 제22항에 있어서, 상기 게터링 영역에서, p형 불순물 원소의 농도는 n형 불순물 원소의 농도의 약 1.5∼3.0배 정도인 반도체 장치.
  25. 제1항 또는 제14항에 있어서, 상기 게터링 영역은, Ar, Kr 및 Ⅹe로 구성되는 군으로부터 선택되는 적어도 하나의 희유가스 원소로 도핑되어 있는 반도체 장치.
  26. 제25항에 있어서, 상기 게터링 영역에는, 약 1×1019atoms/cm3∼ 약 3×1021atoms/cm3의 도즈로 희유가스 원소가 도핑되어 있는 반도체 장치.
  27. 제1항 또는 제14항에 있어서, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 구성되는 군으로부터 선택되는 적어도 하나의 촉매 원소가 게터링 영역에 첨가되는 반도체 장치.
  28. 제27항에 있어서, 상기 게터링 영역은, 적어도 약 1×1019atoms/cm3의 도스로 촉매 원소를 포함하는 반도체 장치.
  29. 제1항 또는 제14항에 있어서, 상기 게이트 전극은, W, Ta, Ti 및 Mo로 구성되는 군으로부터 선택되는 적어도 하나의 재료로 형성되어 있는 반도체 장치.
  30. 반도체 장치의 제조방법에 있어서, 상기 방법은,
    결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정;
    상기 비정질 반도체막에 대해 제1 가열처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고 결정질 영역을 포함하는 반도체막을 얻는 공정;
    상기 반도체막을 패터닝하여, 각각이 결정질 영역을 포함하는 복수의 섬모양 반도체층을 형성하는 공정;
    소스 및 드레인영역으로 되는 부분 이외의 상기 각 섬모양 반도체층의 일부에 게터링 원소를 선택적으로 첨가하여, 비정질화된 게터링 영역을 한정하는 공정;및
    상기 각 섬모양 반도체층에 제2 어닐링 처리를 행하여, 상기 각 섬모양 반도체층에 있어서 상기 게터링 영역을 향해 상기 촉매 원소의 적어도 일부를 확산시키는 공정을 포함하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서, 상기 게터링 영역을 비정질상태로 유지하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  32. 제30항에 있어서, 상기 섬모양 반도체층에 제2 가열처리를 행하는 공정 전에, 상기 각 섬모양 반도체층의 선택된 부분내로 n형 불순물 및/또는 p형 불순물을 도입하는 공정을 더 포함하는 반도체 장치의 제조방법.
  33. 제32항에 있어서, 상기 n형 불순물 및/또는 p형 불순물을 도입하는 공정은, 상기 게터링 원소를 첨가하는 공정 전에 행하는 반도체 장치의 제조 방법.
  34. 제32항에 있어서, 상기 n형 불순물 및/또는 p형 불순물을 도입하는 공정은, 상기 게터링 원소를 첨가하는 공정 후에 행하는 반도체 장치의 제조 방법.
  35. 제32항에 있어서,
    상기 각 섬모양 반도체층위에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막상에 게이트 전극을 형성하는 공정; 및
    상기 섬모양 반도체층 중 상기 게이트 전극으로 커버되지 않은 부분에 n형 불순물 및/또는 p형 불순물을 도입하는 공정을 포함하는 반도체 장치의 제조 방법.
  36. 제30항에 있어서, 상기 게터링 원소를 첨가하는 공정은, Ar, Kr 및 Ⅹe로 구성되는 군으로부터 선택되는 적어도 하나의 원소를 첨가하는 공정을 포함하는 반도체 장치의 제조 방법.
  37. 제30항에 있어서, 상기 게터링 원소를 첨가하는 공정은, 주기율표의 Vb족에 속하는 n형 불순물 원소 및 주기율표의 IIIb족에 속하는 p형 불순물 원소를 첨가하는 공정을 포함하는 반도체 장치.
  38. 제30항에 있어서, 상기 게터링 원소를 첨가하는 공정은, 약 1×1019atoms/cm3∼ 약 3×1021atoms/cm3의 조절된 도스로 게터링 원소에 상기 게터링 영역에 게터링 원소를 첨가하는 공정을 포함하는 반도체 장치의 제조 방법.
  39. 반도체 장치의 제조방법에 있어서, 상기 방법은,
    결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정;
    상기 비정질 반도체막에 대해 제1 가열처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고 결정질 영역을 포함하는 반도체막을 얻는 공정;
    상기 반도체막을 패터닝하여, 각각이 결정질 영역을 포함하는 복수의 섬모양 반도체층을 형성하는 공정;
    상기 각 섬모양 반도체층상에 게이트절연막을 형성하는 공정;
    상기 게이트절연막상에 게이트전극을 형성하는 공정;
    상기 섬모양 반도체층의 선택된 부분에 불순물을 도입하여, 소스 및 드레인영역으로 되는 부분 이외의 상기 각 섬모양 반도체층의 일부에 비정질화된 게터링 원소를 형성하는 공정; 및
    상기 섬모양 반도체층에 대해 제2 어닐링 처리를 행하여, 상기 각 섬모양 반도체층에 있어서 상기 게터링 영역을 향해 촉매 원소의 적어도 일부를 확산시키는 공정을 포함하는 반도체 장치의 제조 방법.
  40. 제39항에 있어서, 상기 불순물을 도입하는 공정은,
    n 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 섬모양 반도체층들 중 제1 반도체층의 일부, 및 p 채널 박막 트랜지스터의 게터링 영역으로 될 섬모양 반도체층들 중 제2 반도체층의 일부에, n형 불순물 원소를 도입하는 공정; 및
    상기 n형 불순물 원소의 도입 공정을 행한 후, p 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 제2 섬모양 반도체층의 일부, 및 n 채널 박막 트랜지스터의 게터링 영역으로 될 제1 섬모양 반도체층의 일부에, p형 불순물 원소를 도입하는 공정을 포함하는 반도체 장치.
  41. 제39항에 있어서, 상기 불순물을 도입하는 공정은,
    p 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 섬모양 반도체층들 중 제1 반도체층의 일부, 및 n 채널 박막 트랜지스터의 게터링 영역으로 될 섬모양 반도체층들 중 제2 반도체층의 일부에, p형 불순물 원소를 도입하는 공정; 및
    상기 p형 불순물 원소의 도입 공정을 행한 후, n 채널 박막 트랜지스터의 소스영역, 드레인영역 및 게터링 영역으로 될 제2 섬모양 반도체층의 일부, 및 p 채널 박막 트랜지스터의 게터링 영역으로 될 제1 섬모양 반도체층의 일부에, n형 불순물 원소를 도입하는 공정을 포함하는 반도체 장치.
  42. 반도체 장치의 제조방법에 있어서, 상기 방법은,
    결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정;
    상기 비정질 반도체막에 대해 제1 가열처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고 결정질 영역을 포함하는 반도체막을 얻는 공정;
    상기 반도체막을 패터닝하여, 각각이 결정질 영역을 포함하는 제1 섬모양 반도체층 및 제2 섬모양 반도체층을 형성하는 공정;
    상기 각 섬모양 반도체층상에 게이트절연막을 형성하는 공정;
    n 채널 박막 트랜지스터가 형성되는 상기 제1 섬모양 반도체층상의 게이트절연막상에 제1 게이트전극을 형성하고, p 채널 박막 트랜지스터가 형성되는 상기 제2 섬모양 반도체층상의 게이트절연막상에 제2 게이트전극을 형성하는 공정;
    상기 제1 및 제2 게이트 전극을 마스크로 사용하여 상기 제1 및 제2 섬모양 반도체층에 n형 불순물 원소를 도입하여, n 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 게터링 영역을 형성함과 동시에 p 채널 박막 트랜지스터를 위한 게터링 영역을 형성하는 공정;
    n 채널 박막 트랜지스터의 상기 제1 섬모양 반도체층의 일부를 노출시키는 제1 마스크를 상기 제1 게이트 전극상에 형성함과 동시에, p 채널 박막 트랜지스터를 위한 제3 게이트 전극을 규정하는 제2 마스크를 상기 제2 게이트 전극상에 각각 형성하는 공정;
    상기 마스크를 사용하여 상기 제2 게이트 전극을 상기 제3 게이트 전극으로 패터닝하는 공정;
    상기 섬모양 반도체층 중, 상기 제1 마스크 또는 상기 제3 게이트 전극으로 커버되지 않은 부분에 p형 불순물 원소를 도입함으로써, n 채널 박막 트랜지스터를 위한 비정질화된 게터링 영역을 형성함과 동시에, p 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 비정질화된 게터링 영역을 각각 형성하는 공정; 및
    p형 불순물 원소 및 n형 불순물 원소의 양방이 도핑됨으로써 비정질화된 상기 게터링 영역에, 상기 제1 및 제2 섬모양 반도체층에 있어서의 촉매 원소의 적어도 일부를 도입하도록, 제2 가열처리를 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  43. 반도체 장치의 제조방법에 있어서, 상기 방법은,
    결정화를 촉진하는 촉매 원소가 적어도 일부에 첨가된 비정질 반도체막을 준비하는 공정;
    상기 비정질 반도체막에 대해 제1 가열처리를 행하여, 상기 비정질 반도체막의 적어도 일부를 결정화하고, 결정질 영역을 포함하는 반도체막을 얻는 공정;
    상기 반도체막을 패터닝함으로써, 각각이 결정질 영역을 포함하는 제1 섬모양 반도체층 및 제2 섬모양 반도체층을 형성하는 공정;
    상기 각 섬모양 반도체층상에 게이트 절연막을 형성하는 공정;
    p 채널 박막 트랜지스터가 형성되는 상기 제1 섬모양 반도체층상의 게이트 절연막상에 제1 게이트 전극을 형성하고, n 채널형 박막 트랜지스터가 형성되는 상기 제2 섬모양 반도체층상의 게이트 절연막상에 제2 게이트 전극을 형성하는 공정;
    상기 제1 및 제2 게이트 전극을 마스크로 사용하여, 상기 제1 및 제2 섬모양 반도체층에 p형 불순물 원소를 도입하여, p 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 게터링 영역을 형성함과 동시에, n 채널 박막 트랜지스터를 위한 게터링 영역을 형성하는 공정;
    p 채널 박막 트랜지스터의 제1 섬모양 반도체층의 일부를 노출시키는 제1 마스크를 상기 제1 게이트 전극상에 형성함과 동시에, n 채널 박막 트랜지스터를 위한 제3 게이트 전극을 규정하는 마스크를 상기 제2 게이트 전극상에 각각 형성하는 공정;
    상기 제2 마스크를 사용하여, 상기 제2 게이트 전극을 상기 제3 게이트 전극으로 패터닝하는 공정;
    상기 제1 마스크 또는 상기 제3 게이트 전극으로 커버되지 않는 상기 제1 및 제2 섬모양 반도체층의 일부에 n형 불순물 원소를 도입함으로써, p 채널 박막 트랜지스터를 위한 비정질화된 게터링 영역을 형성함과 동시에, n 채널 박막 트랜지스터를 위한 소스영역, 드레인영역 및 비정질화된 게터링 영역을 각각 형성하는 공정; 및
    n형 불순물 원소 및 p형 불순물 원소의 양방으로 도핑됨으로써 비정질화된 상기 게터링 영역에, 상기 제1 및 제2 섬모양 반도체층에 있어서의 상기 촉매 원소의 적어도 일부가 도입되도록, 제2 가열처리를 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  44. 제42항 또는 제43항에 있어서, 상기 n형 불순물 원소를 도입하는 공정은, 약 1×1019∼1×1021atoms/cm3의 도즈로 게터링 영역에 n형 불순물 원소를 도입하는 공정을 포함하고,
    p형 불순물 원소를 도입하는 공정은, 약 1.5×1019∼3×1021atoms/cm3의 도즈로 게터링 영역에 p형 불순물 원소를 도입하는 공정을 포함하는 반도체 장치의 제조 방법.
  45. 제30항에 있어서, 상기 비정질 반도체막을 준비하는 공정은 비정질 실리콘막을 준비하는 공정을 포함하고,
    상기 비정질화된 게터링 영역을 형성하는 공정은, 게터링 영역의 Pa/Pc비가 채널형성영역의 그것보다 높도록 설정하는 공정을 포함하며, 상기 Pa/Pc비는 라만 스펙트럼에 있어서의 결정질 Si의 TO 포논 피크 Pc에 대한 비정질 Si의 TO 포논 피크 Pa의 비인, 반도체 장치의 제조 방법.
  46. 제30항에 있어서, 상기 제2 가열처리를 행하는 공정 후, 상기 게터링 영역 이외의 영역과 접촉하는 배선을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  47. 제42항에 있어서, 상기 제2 게이트 전극을 형성하는 공정은, 제2 게이트 전극이 제3 게이트 전극보다 폭이 넓도록 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  48. 제30항에 있어서, 상기 제2 가열 처리를 행하는 공정은, 상기 게터링 영역이 결정화되지 않도록 하는 공정을 포함하는 반도체 장치의 제조 방법.
  49. 제30항에 있어서, 상기 제2 가열처리를 행하는 공정은, 비정질화된 상기 게터링 영역이, 상기 채널형성영역, 소스영역 및 드레인영역에 비해, 높은 비율의 비정질 성분 및 적은 비율의 결정질 성분을 포함하도록, 제2 가열처리를 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  50. 제30항에 있어서, 상기 제2 가열처리를 행하는 공정은, 고속 열 어닐링(RTA) 처리를 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  51. 제30항에 있어서, 상기 비정질 반도체막을 준비하는 공정은,
    개구부를 갖는 마스크를 상기 비정질 반도체막상에 형성하는 공정;
    상기 개구부를 통하여 상기 촉매 원소를 상기 비정질 반도체막의 선택된 영역에 도입하는 공정을 포함하는 반도체 장치의 제조 방법.
  52. 제30항에 있어서, 상기 게터링 영역을 형성하는 공정은, 박막 트랜지스터의 소스영역 또는 드레인영역과 인접하고, 그의 채널영역과는 인접하지 않도록 게터링 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  53. 제30항에 있어서, 상기 게터링 영역을 형성하는 공정은, 전자 또는 정공이 이동하는 영역 이외의 영역에 게터링 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  54. 제30항에 있어서, 상기 게터링 영역을 형성하는 공정은, 섬모양 반도체층에 배선을 전기적으로 접속하기 위한 콘택트 영역의 중심보다도 상기 섬모양 반도체층의 외연에 가까운 위치에 게터링 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  55. 제54항에 있어서, 상기 게터링 영역은, 상기 콘택트 영역과 부분적으로 중첩하는 반도체 장치의 제조 방법.
  56. 제30항에 있어서, 상기 비정질 반도체막을 준비하는 공정은, Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 구성되는 군으로부터 선택된 적어도 하나의 촉매 원소를 상기 비정질 반도체막에 첨가하는 공정을 포함하는 반도체 장치의 제조 방법.
  57. 제30항에 있어서, 상기 비정질 반도체막에 대해 제1 가열처리를 행하는 공정 후, 상기 반도체막에 레이저광을 조사하는 공정을 더 포함하는 반도체 장치의 제조방법.
  58. 제32항에 있어서, 상기 제2 가열처리를 행하는 공정은, 상기 섬모양 반도체층에 도입된 상기 불순물의 활성화를 행하는 반도체 장치의 제조 방법.
  59. 청구항 1의 반도체 장치를 구비하는 전자 기기.
  60. 제59항에 있어서, 상기 반도체 장치를 사용하여 표시 동작을 행하는 표시부를 더 구비하는 전자 기기.
KR10-2003-0026105A 2002-04-24 2003-04-24 반도체 장치 및 그 제조방법 KR100515279B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002121757A JP4115158B2 (ja) 2002-04-24 2002-04-24 半導体装置およびその製造方法
JPJP-P-2002-00121757 2002-04-24

Publications (2)

Publication Number Publication Date
KR20030084738A true KR20030084738A (ko) 2003-11-01
KR100515279B1 KR100515279B1 (ko) 2005-09-15

Family

ID=29243598

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0026105A KR100515279B1 (ko) 2002-04-24 2003-04-24 반도체 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US7612375B2 (ko)
JP (1) JP4115158B2 (ko)
KR (1) KR100515279B1 (ko)
CN (1) CN1242489C (ko)
TW (1) TWI266421B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796616B1 (ko) * 2006-12-27 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
US8101952B2 (en) 2008-03-27 2012-01-24 Samsung Mobile Display Co., Ltd. Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same
US8253141B2 (en) 2008-07-14 2012-08-28 Samsung Mobile Display Co., Ltd. Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor
US8513669B2 (en) 2007-08-22 2013-08-20 Samsung Display Co., Ltd. Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535535B1 (en) * 1999-02-12 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and semiconductor device
JP4717385B2 (ja) * 2003-08-27 2011-07-06 三菱電機株式会社 半導体装置
CN100521117C (zh) 2004-02-25 2009-07-29 株式会社半导体能源研究所 半导体器件及其制造方法
US7368045B2 (en) * 2005-01-27 2008-05-06 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
US10651063B2 (en) * 2005-06-18 2020-05-12 Frederick A. Flitsch Methods of prototyping and manufacturing with cleanspace fabricators
JP5230899B2 (ja) * 2005-07-12 2013-07-10 日本電気株式会社 半導体装置の製造方法
US7446001B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductors, Inc. Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed
JP2007324453A (ja) * 2006-06-02 2007-12-13 Kyushu Univ 有機電界効果トランジスタ並びにそれを用いた集積回路及び電子デバイス
WO2008114598A1 (ja) * 2007-03-16 2008-09-25 Sharp Kabushiki Kaisha アクティブマトリクス基板
EP2128898A1 (en) * 2007-03-16 2009-12-02 Sharp Kabushiki Kaisha Active matrix substrate
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
CN102160183B (zh) * 2008-09-17 2014-08-06 夏普株式会社 半导体装置
US20100120245A1 (en) * 2008-11-07 2010-05-13 Agus Sofian Tjandra Plasma and thermal anneal treatment to improve oxidation resistance of metal-containing films
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
KR101911509B1 (ko) * 2011-06-27 2018-10-25 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5505815B2 (ja) * 2012-09-03 2014-05-28 Ｎｌｔテクノロジー株式会社 半導体装置
KR101673016B1 (ko) * 2013-08-27 2016-11-07 삼성디스플레이 주식회사 박막봉지 제조장치 및 이를 이용한 표시 장치의 제조방법
GB2519081B (en) * 2013-10-08 2019-07-03 Flexenable Ltd Electronic devices including organic materials
CN105612608B (zh) 2013-10-09 2019-12-20 夏普株式会社 半导体装置及其制造方法
DE102016120771B3 (de) 2016-10-31 2018-03-08 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
WO2018111247A1 (en) * 2016-12-13 2018-06-21 Intel Corporation Passivation dielectrics for oxide semiconductor thin film transistors
JP6797042B2 (ja) * 2017-02-02 2020-12-09 株式会社ジャパンディスプレイ 表示装置
US11616057B2 (en) 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material
CN111081681B (zh) * 2019-12-31 2021-07-20 长江存储科技有限责任公司 电迁移测试结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US5854494A (en) * 1991-02-16 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
JPH06169085A (ja) 1992-09-29 1994-06-14 Ricoh Co Ltd 半導体装置
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
US5817550A (en) * 1996-03-05 1998-10-06 Regents Of The University Of California Method for formation of thin film transistors on plastic substrates
US5753560A (en) * 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3974229B2 (ja) * 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4180689B2 (ja) 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7235810B1 (en) 1998-12-03 2007-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001135573A (ja) 1999-11-02 2001-05-18 Sharp Corp 半導体装置の製造方法およびその半導体装置
JP4573953B2 (ja) 2000-06-27 2010-11-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20020192884A1 (en) * 2001-03-06 2002-12-19 United Microelectronics Corp. Method for forming thin film transistor with reduced metal impurities
JP2002313804A (ja) * 2001-04-16 2002-10-25 Sharp Corp 半導体装置およびその製造方法
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3961310B2 (ja) * 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6713819B1 (en) * 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication
JP4115252B2 (ja) * 2002-11-08 2008-07-09 シャープ株式会社 半導体膜およびその製造方法ならびに半導体装置およびその製造方法
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796616B1 (ko) * 2006-12-27 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
US8513669B2 (en) 2007-08-22 2013-08-20 Samsung Display Co., Ltd. Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
US8101952B2 (en) 2008-03-27 2012-01-24 Samsung Mobile Display Co., Ltd. Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same
US8253141B2 (en) 2008-07-14 2012-08-28 Samsung Mobile Display Co., Ltd. Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor

Also Published As

Publication number Publication date
JP4115158B2 (ja) 2008-07-09
JP2003318194A (ja) 2003-11-07
CN1453882A (zh) 2003-11-05
TWI266421B (en) 2006-11-11
US7612375B2 (en) 2009-11-03
CN1242489C (zh) 2006-02-15
KR100515279B1 (ko) 2005-09-15
TW200400640A (en) 2004-01-01
US20030201442A1 (en) 2003-10-30

Similar Documents

Publication Publication Date Title
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
US6358766B1 (en) Method of fabricating a semiconductor device
US6677221B2 (en) Semiconductor device and the fabricating method therefor
KR100583346B1 (ko) 반도체 장치 및 그 제조 방법
JP3904512B2 (ja) 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
KR100736400B1 (ko) 반도체장치 및 그의 제조방법
US7129522B2 (en) Semiconductor device and its manufacturing method
JP4024508B2 (ja) 半導体装置の作製方法
US7821008B2 (en) Semiconductor device and manufacturing method thereof
JPH11204435A (ja) 半導体装置及びその作製方法
JP4376331B2 (ja) 半導体装置の作製方法
KR100631349B1 (ko) 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법
JP4115153B2 (ja) 半導体装置の製造方法
JP4209619B2 (ja) 半導体装置の作製方法
JP4437404B2 (ja) 半導体装置とその製造方法
JP4080168B2 (ja) 半導体装置の作製方法
JP4514862B2 (ja) 半導体装置の作製方法
JP4115441B2 (ja) 半導体装置およびその製造方法
JPH10274787A (ja) 半導体装置の製造方法
JP2000164598A (ja) 半導体装置の作製方法
JP2000124131A (ja) 半導体装置およびその製造方法
JPH10274788A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150828

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160829

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170901

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 14