CN1242489C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1242489C
CN1242489C CNB031243878A CN03124387A CN1242489C CN 1242489 C CN1242489 C CN 1242489C CN B031243878 A CNB031243878 A CN B031243878A CN 03124387 A CN03124387 A CN 03124387A CN 1242489 C CN1242489 C CN 1242489C
Authority
CN
China
Prior art keywords
semiconductor layer
gettering
gettering district
film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031243878A
Other languages
English (en)
Other versions
CN1453882A (zh
Inventor
牧田直树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1453882A publication Critical patent/CN1453882A/zh
Application granted granted Critical
Publication of CN1242489C publication Critical patent/CN1242489C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)

Abstract

一种半导体器件，它包括至少一个薄膜晶体管，此薄膜晶体管包括半导体层、栅电极、以及栅绝缘膜。在半导体层中，确定了一个包括沟道形成区、源区、以及漏区的结晶区。栅电极被提供来控制沟道形成区的导电性。栅绝缘膜被提供在栅电极与半导体层之间。此半导体层包括其结晶区外面的吸杂区。

Description

半导体器件及其制造方法
技术领域
本发明涉及包括薄膜晶体管(TFT)的半导体器件以及这种半导体器件的制造方法。更确切地说，本发明涉及包括其沟道形成区是借助于对非晶半导体膜进行晶化而得到的结晶区的TFT的半导体器件以及这种半导体器件的制造方法。本发明能够特别有效地应用于有源矩阵寻址液晶显示器(LCD)、有机EL显示器、紧密接触图象传感器、以及三维集成电路。
背景技术
为了实现大尺度高分辨率LCD或有机EL显示器以及高速高分辨率紧密接触图象传感器或三维集成电路，已经对在例如玻璃绝缘衬底上或绝缘膜上制作高性能半导体器件的技术进行了广泛的研发。其中，在同一个衬底上包括象素部分和驱动电路的LCD，不仅在个人计算机(PC)中，而且还在各种各样其他类型的家用电器中得到了应用。例如，曾经用作几乎所有家用TV监视器的阴极射线管(CRT)，已经逐渐被液晶显示器代替。而且，用来在屏幕上投放电影或游戏影象或用于其它娱乐目的的正面投影仪，现在已经成为随处可见的家用商品。这些仅仅是代表巨大LCD市场迅猛成长的一些例子。同时，包括诸如玻璃衬底上的时钟发生器之类的存储器电路和逻辑电路的所谓“平板上系统”，也正被广泛地研发。
一般说来，为了在屏幕上出现高分辨率的图象，应该明显地增大被写入到各个象素上的信息量。同样，除非此大量信息可以在相当短的时间内被处理，否则具有为获得高分辨率显示而如此大量信息的图象就无法表现为运动图象。于是，为了充分提高处理速率，用于LCD中的TFT驱动器必须工作于大幅度提高了的速度下。而为了使TFT能够工作于这样高的速度下，TFT最好包括高质量的半导体膜，其结晶性高得足以获得达到高的场效应迁移率。
本发明开发了一种借助于在比常规工艺更低的温度下和更短的时间内执行退火工艺而在玻璃衬底上形成具有高度结晶性(亦即，其各个晶体取向彼此充分对准)的高质量半导体膜的技术。具体地说，本发明人发现，借助于将一种具有促进晶化功能的金属元素(以下将此元素称为“催化元素”)加入到非晶半导体膜，然后对此非晶半导体膜执行退火工艺，能够获得这种高质量的半导体膜。
但已知若利用借助于加入这种催化元素而得到的结晶硅膜原封不动地作为其半导体层来制作TFT，则TFT可以出现关断状态泄漏电流的急剧增大。本发明人认为这一现象应该是由催化元素在半导体膜中(特别是在晶粒边界附近)不规则沉积引起的。也就是说，本发明人认为，这种沉积应该形成电流的泄漏路径，于是急剧增大关断状态的泄漏电流。为了避免关断状态泄漏电流的这种不希望有的突然增大，在已经形成结晶硅膜之后，必须借助于从硅膜清除催化元素而降低结晶硅膜中催化元素的浓度。此处将这一清除催化元素的工艺步骤称为“吸杂工艺”。
已经提出了各种各样的吸杂方法。例如，日本专利公开No.10-270363公开了一种吸杂技术，此技术使催化元素从其在已经被加入的催化元素晶化的硅膜中的引入位置，扩散到硅膜中已经选择性地引入了诸如磷之类的VB族元素的另一个位置。借助于对硅膜进行退火而得到这一扩散。在此技术中，半导体器件的有源区被确定在未曾引入VB族元素的硅膜部分(亦即催化元素的浓度已经被吸杂工艺降低了的部分)。
另一方面，日本专利公开No.11-40499公开了一种技术，此技术借助于将已经选择性地引入了VB族元素的位置暴露于诸如激光束之类的强辐照而增强催化元素吸杂作用，然后对此硅膜进行退火。
而且，日本专利公开No.11-54760公开了一种技术，此技术借助于不仅引入VB族元素，而且还引入IIIB族元素(例如硼)到同一个硅膜中而增强催化元素的吸杂作用。
但半导体器件的常规制造工艺具有下列缺点。
首先，吸杂工艺步骤的增加，增大了制造工艺的复杂性和成本。为了克服此问题，提出了借助于使催化元素扩散到要成为源区或漏区的有源区部分，而仅仅从TFT的沟道形成区选择性地清除催化元素而不是从TFT的整个有源区清除催化元素的方法。
在此方法中，其中聚集催化元素的区域(此处称为“吸杂区”)是要成为源区或漏区的部分(为简化起见，此处将此部分也称为“源或漏区”)。为此目的，用具有扩散催化元素功能的周期表VB族的元素(例如此处称为“吸杂元素”并作为n型掺杂剂元素的磷和砷)对源区或漏区进行重掺杂，然后执行退火工艺。这一退火工艺的结果是，催化元素被扩散到源区或漏区，沟道形成区中的催化元素浓度从而降低。在此情况下，若源区或漏区也被周期表IIIB族的另一种掺杂剂元素(例如也作为p型掺杂剂元素的硼和铝)重掺杂，则如上面所述日本专利公开No.11-54760公开的那样，能够增强吸杂作用。
在n沟道TFT中，若源区或漏区被用作吸杂区，则属于VB族的n型掺杂剂元素(例如磷)本身可以用作吸杂元素。但在p沟道TFT中，属于IIIB族的p型掺杂剂元素本身不能够用作吸杂元素。因此，还需要将属于VB族的n型掺杂剂元素(例如磷)加入到p沟道TFT的源区或漏区作为吸杂元素。也就是说，在p沟道TFT中，为了对催化元素执行吸杂工艺而已经用n型掺杂剂重掺杂的源区或漏区，其导电类型需要反转成p型(为此目的执行的工艺被称为“反掺杂工艺”)。为了将p沟道TFT的半导体层的导电类型从n型反转成p型，必须用此反掺杂工艺加入n型掺杂剂大约1.5-3.0倍的p型掺杂剂。因此，若在提高了的水平下加入VB族的n型掺杂剂元素(例如磷)以增强吸杂作用，则必须在异常高的水平下加入IIIB族的p型掺杂剂元素。这种显著高的掺杂水平超越了一般掺杂系统的处置能力。因此，反掺杂工艺并不是一种大规模生产工艺。
而且，如上所述，借助于不仅加入VB族的n型掺杂剂元素(例如磷)，而且还加入IIIB族的p型掺杂剂元素(例如硼)，能够增强吸杂作用。因此，n沟道TFT的吸杂能力可能不同于p沟道TFT的吸杂能力。在此情况下，催化元素从半导体膜内部被扩散到n沟道TFT的吸杂区中的速率，可能不同于p沟道TFT中的催化元素的扩散速率，于是可能产生器件性能的变化。
而且，对仅仅具有VB族的n型掺杂剂元素(例如磷)的n沟道TFT执行吸杂工艺。于是，对n沟道TFT达不到充分的吸杂效果(亦即，保留在TFT沟道形成区中的催化元素的浓度无法充分地降低)。本发明人进行了实验，并利用日本专利公开No.10-270363和No.11-40499公开的方法对TFT样品进行了精确模型化。结果，虽然失效率随所用的具体方法稍有不同，但百分之几的TFT被证明是有缺陷的，亦即在其关断状态下有大量泄漏电流流动。结果，本发明人通过实验发现并证实，由于沟道形成区与漏区之间的结附近的催化元素而产生了硅化物。于是，由于不能够充分地清除催化元素，以及由于虽然得到了数目不少的高性能TFT，但失效率不可忽略，故上述出版物中公开的吸杂方法不能被认为是高产的或可靠的技术。
另一方面，如日本专利公开No.11-54760所公开的那样，若VB族掺杂剂元素和IIIB族掺杂剂元素都被加入到n沟道TFT，则能够增强一定程度的吸杂效果。但在此情况下，比p型掺杂剂元素更多的n型掺杂剂元素必须被加入到n沟道TFT中。另一方面，在p沟道TFT中，必须加入比n掺杂剂元素更多的p型掺杂剂元素。于是，制造工艺被明显地复杂化。此外，各个掺杂剂必须以不同的水平加入到具有二个不同导电类型之一的半导体层的吸杂区。因此，n沟道TFT的吸杂效率仍然不同于p沟道TFT的吸杂效率。
而且，已知TFT关断状态泄漏电流的增大主要是由催化元素在沟道形成区与漏区之间的结附近的催化元素的沉淀造成的。因此，若源区和漏区被用作吸杂区，则由于沟道形成区与源区或漏区之间的结也是吸杂区与非吸杂区之间的边界而难以将催化剂造成的TFT关断状态泄漏电流减到最小。
发明内容
为了克服上述这些问题，本发明的各个实施方案借助于制作具有高质量结晶半导体区的薄膜晶体管而提供了一种呈现良好特性的半导体器件。
根据本发明一个实施方案的半导体器件，包括至少一个薄膜晶体管。此薄膜晶体管最好包括半导体层、栅电极、以及栅绝缘膜。在此半导体层中，最好确定一个包括沟道形成区、源区、以及漏区的结晶区。栅电极被提供来控制沟道形成区的导电性。栅绝缘膜最好被提供在栅电极与半导体层之间。此半导体层最好包括其结晶区外面的吸杂区。
在本发明的一个优选实施方案中，吸杂区可以是局部非晶的。
在一个可替换的优选实施方案中，吸杂区可以是完全非晶的。
在另一个优选实施方案中，吸杂区最好包括比沟道形成区、源区、或漏区百分比更大的非晶相和百分比更小的结晶相。
在又一个优选实施方案中，半导体层可以由硅组成。在此情况下，吸杂区最好具有比沟道形成区更高的Pa/Pc比率，其中的Pa/Pc比率是拉曼光谱中非晶硅的TO声子峰值Pa对结晶硅的TO声子峰值Pc的比率。
在此特定的优选实施方案中，吸杂区最好具有比源区或漏区更高的Pa/Pc比率。
在再一个优选实施方案中，吸杂区最好不邻近沟道形成区。
在另一个优选实施方案中，吸杂区最好位于将各个薄膜晶体管电连接到一起的互连与半导体层接触的那部分半导体层的外面。
在另一个优选实施方案中，吸杂区可以位于半导体层的外边沿。在此情况下，互连与半导体层之间的接触部分最好与部分吸杂区和部分结晶区重叠。
在一个可替换优选实施方案中，吸杂区可以位于半导体层的外边沿。在此情况下，互连与半导体层之间的接触部分最好仅仅与结晶区重叠。
在又一个优选实施方案中，多个薄膜晶体管可以被分配到单个半导体层，且至少二个薄膜晶体管可以共用源区或漏区。在此情况下，吸杂区最好位于邻近被至少二个薄膜晶体管共用的源区或漏区。
在另一个优选实施方案中，吸杂区可以提供在半导体层的外边沿处并在各个源区之间、各个漏区之间、或源区与漏区之间。在此情况下，互连与半导体层之间的接触部分最好与各个吸杂区之一的一部分和部分结晶区重叠。
在一个可替换优选实施方案中，吸杂区可以被提供在半导体层的外边沿处并在各个源区之间、各个漏区之间、或源区与漏区之间。在此情况下，互连与半导体层之间的接触部分最好仅仅与结晶区重叠。
根据本发明另一个优选实施方案的半导体器件，最好包括一个n沟道薄膜晶体管和一个p沟道薄膜晶体管。N沟道薄膜晶体管和p沟道薄膜晶体管最好各包括半导体层、栅电极、以及栅绝缘膜。在此半导体层中，最好确定一个包括沟道形成区、源区、以及漏区的结晶区。栅电极被提供来控制沟道形成区的导电性。栅绝缘膜最好被提供在栅电极与半导体层之间。此半导体层最好包括其结晶区外面的吸杂区。
在本发明的一个优选实施方案中，吸杂区可以是局部非晶的。
在一个可替换的优选实施方案中，吸杂区可以是完全非晶的。
在另一个优选实施方案中，吸杂区最好包括比沟道形成区、源区、或漏区百分比更大的非晶相和百分比更小的结晶相。
在又一个优选实施方案中，半导体层可以由硅组成。在此情况下，吸杂区最好具有比沟道形成区更高的Pa/Pc比率，其中的Pa/Pc比率是拉曼光谱中非晶硅的TO声子峰值Pa对结晶硅的TO声子峰值Pc的比率。
在此特殊的优选实施方案中，吸杂区最好具有比源区或漏区更高的Pa/Pc比率。
在再一个优选实施方案中，n沟道薄膜晶体管中吸杂区的面积S对其沟道形成区的宽度W的比率S/W，最好大约等于p沟道薄膜晶体管中吸杂区的面积S对其沟道形成区的宽度W的比率S/W。
在另一个优选实施方案中，n沟道薄膜晶体管中从沟道形成区与源区或漏区之间的结到吸杂区的距离L，最好大约等于p沟道薄膜晶体管中从沟道形成区与源区或漏区之间的结到吸杂区的距离L。
在再一个优选实施方案中，吸杂区最好包括周期表VB族的n型掺杂剂元素以及周期表IIIB族的p型掺杂剂元素。
在此特殊的优选实施方案中，吸杂区包括浓度约为每立方厘米1×1019-约1×1021的n型掺杂剂元素以及浓度约为每立方厘米1.5×1019-约3×1021的p型掺杂剂元素。
在此具体的优选实施方案中，在吸杂区中，p型掺杂剂元素的浓度约为n型掺杂剂元素浓度的1.5-约3.0倍。
在另一个优选实施方案中，吸杂区最好被选自Ar、Kr、Xe的至少一种稀有气体元素掺杂。
具体地说，最好在约每立方厘米1×1019-约3×1021的剂量下，用稀有气体元素对吸杂区进行掺杂。
在另一个优选实施方案中，选自由Ni、Co、Sn、Pb、Pd、Fe、Cu组成的组的至少一种催化剂元素被加入到吸杂区。
在此情况下，吸杂区最好包括剂量至少约为每立方厘米1×1019的催化元素。
在再一个优选实施方案中，栅电极最好由选自由W、Ta、Ti、Mo组成的组的至少一种材料组成。
本发明的另一个优选实施方案提供了一种制造半导体器件的方法。此方法最好包括下列步骤：制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；将半导体膜图形化成各包括结晶区的多个小岛形半导体层；将吸杂元素选择性地加入到待要成为源区和漏区部分之外的各个所述小岛形半导体层部分，从而确定非晶化的吸杂区；以及对小岛形半导体层执行第二退火工艺，从而使至少部分催化元素向各个所述小岛形半导体层中的吸杂区扩散。
在本发明的一个优选实施方案中，此方法最好还包括保持吸杂区非晶化的步骤。
在另一个优选实施方案中，此方法在对小岛形半导体层执行第二退火工艺的步骤之前，最好还包括将n型掺杂剂和/或p型掺杂剂引入到各个所述小岛形半导体层的选定部分的步骤。
在此特殊的优选实施方案中，可以在执行加入吸杂元素的步骤之前，执行引入n型和/或p型掺杂剂的步骤。
在一个可替换优选实施方案中，可以在已经执行了加入吸杂元素的步骤之后，执行引入n型和/或p型掺杂剂的步骤。
在一个具体的优选实施方案中，此方法最好包括下列步骤：在各个所述小岛形半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极；以及将n型和/或p型掺杂剂引入到未被栅电极覆盖的小岛形半导体层部分。
在另一个优选实施方案中，加入吸杂元素的步骤最好包括加入选自Ar、Kr、Xe的至少一种元素的步骤。
在又一个优选实施方案中，加入吸杂元素的步骤最好包括加入周期表VB族n型掺杂剂元素和周期表IIIB族p型掺杂剂元素的步骤。
在另一个优选实施方案中，加入吸杂元素的步骤最好包括在约为每立方厘米1×1019-约3×1021的受到控制的剂量下，将吸杂元素加入到吸杂区的步骤。
本发明的另一个优选实施方案提供了一种制造半导体器件的方法。此方法最好包括下列步骤：制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；将半导体膜图形化成各包括结晶区的多个小岛形半导体层；在各个所述小岛形半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极；将掺杂剂引入到小岛形半导体层的选定部分中，从而在待要成为源区和漏区部分之外的小岛形半导体层部分中形成非晶化的吸杂区；以及对小岛形半导体层执行第二退火工艺，从而使至少部分催化元素向各个所述小岛形半导体层中的吸杂区扩散。
在本发明的一个优选实施方案中，引入掺杂剂的步骤最好包括下列步骤：将n型掺杂剂元素引入到待要成为n沟道薄膜晶体管的源区、漏区、吸杂区的第一个小岛形半导体层部分中，并引入到待要成为p沟道薄膜晶体管的吸杂区的第二个小岛形半导体层部分中；以及在已经执行了引入n型掺杂剂元素的步骤之后，将p型掺杂剂元素引入到待要成为p沟道薄膜晶体管的源区、漏区、吸杂区的第二个小岛形半导体层部分中，并引入到待要成为n沟道薄膜晶体管的吸杂区的第一个小岛形半导体层部分中。
在一个可替换的优选实施方案中，引入掺杂剂的步骤最好包括下列步骤：将p型掺杂剂元素引入到待要成为p沟道薄膜晶体管的源区、漏区、吸杂区的第一个小岛形半导体层部分中，并引入到待要成为n沟道薄膜晶体管的吸杂区的第二个小岛形半导体层部分中；以及在已经执行了引入p型掺杂剂元素的步骤之后，将n型掺杂剂元素引入到待要成为n沟道薄膜晶体管的源区、漏区、吸杂区的第二小岛形半导体层部分中，并引入到待要成为p沟道薄膜晶体管的吸杂区的第一小岛形半导体层部分中。
本发明的另一个优选实施方案提供了一种制造半导体器件的方法。此方法最好包括下列步骤：制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；将半导体膜图形化成各包括结晶区的第一小岛形半导体层和第二小岛形半导体层；在各个所述小岛形半导体层上形成栅绝缘膜；分别在其上将制作n沟道薄膜晶体管的第一小岛形半导体层上的栅绝缘膜上形成第一栅电极，并在其上将制作p沟道薄膜晶体管的第二小岛形半导体层上的栅绝缘膜上形成第二栅电极；用第一和第二栅电极作为掩模，将n型掺杂剂引入到第一和第二小岛形半导体层中，从而形成n沟道薄膜晶体管的源区、漏区、吸杂区以及p沟道薄膜晶体管的吸杂区；分别在第一栅电极上形成暴露n沟道薄膜晶体管的部分第一小岛形半导体层的第一掩模，并在第二栅电极上形成确定p沟道薄膜晶体管的第三栅电极的第二掩模；利用第二掩模，将第二栅电极图形化成第三栅电极；将p型掺杂剂元素引入到未被第一掩模或第三栅电极覆盖的第一和第二小岛形半导体层部分，从而分别形成n沟道薄膜晶体管的非晶化吸杂区以及p沟道薄膜晶体管的源区、漏区、和非晶化吸杂区；以及进行第二退火工艺，致使第一和第二小岛形半导体层中的至少部分催化元素被引入到由于被p型掺杂剂元素和n型掺杂剂元素二者掺杂而已经被非晶化的吸杂区中。
本发明的另一个优选实施方案提供了一种制造半导体器件的方法。此方法最好包括下列步骤：制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；将半导体膜图形化成各包括结晶区的第一小岛形半导体层和第二小岛形半导体层；在各个所述小岛形半导体层上形成栅绝缘膜；分别在其上将制作p沟道薄膜晶体管的第一小岛形半导体层上的栅绝缘膜上形成第一栅电极，并在其上将制作n沟道薄膜晶体管的第二半导体层上的栅绝缘膜上形成第二栅电极；用第一和第二栅电极作为掩模，将p型掺杂剂引入到第一和第二小岛形半导体层中，从而形成p沟道薄膜晶体管的源区、漏区、吸杂区以及n沟道薄膜晶体管的吸杂区；分别在第一栅电极上形成暴露p沟道薄膜晶体管的部分第一小岛形半导体层的第一掩模，并在第二栅电极上形成确定n沟道薄膜晶体管的第三栅电极的第二掩模；利用第二掩模，将第二栅电极图形化成第三栅电极；将n型掺杂剂元素引入到未被第一掩模或第三栅电极覆盖的第一和第二小岛形半导体层部分，从而分别形成p沟道薄膜晶体管的非晶化吸杂区以及n沟道薄膜晶体管的源区、漏区、和非晶化吸杂区；以及进行第二退火工艺，致使第一和第二小岛形半导体层中的至少部分催化元素被引入到由于被n型掺杂剂元素和p型掺杂剂元素二者掺杂而已经被非晶化的吸杂区中。
在本发明的一个优选实施方案中，引入n型掺杂剂元素的步骤最好包括以约为每立方厘米1×1019-约1×1021的剂量将n型掺杂剂元素引入到吸杂区中的步骤。另一方面，引入p型掺杂剂元素的步骤最好包括以约为每立方厘米1.5×1019-约3×1021的剂量将p型掺杂剂元素引入到吸杂区中的步骤。
在另一个优选实施方案中，制备非晶半导体膜的步骤最好包括制备非晶硅膜的步骤。形成非晶化吸杂区的步骤最好包括将吸杂区的Pa/Pc比率设定的高于沟道形成区的Pa/Pc比率，其中的Pa/Pc比率是拉曼光谱中非晶硅的TO声子峰值Pa对结晶硅的TO声子峰值Pc的比率。
在另一个优选实施方案中，此方法在已经进行了第二退火工艺之后，可以进一步包括形成与吸杂区之外的区域接触的互连的步骤。
在另一个优选实施方案中，形成第二栅电极的步骤最好包括形成第二栅电极，使第二栅电极的宽度大于第三栅电极的宽度的步骤。
在另一个优选实施方案中，进行第二退火工艺的步骤最好包括进行第二退火工艺，使吸杂区不被晶化的步骤。
在另一个优选实施方案中，进行第二退火工艺的步骤最好包括进行第二退火工艺，使非晶化的吸杂区包括比沟道形成区、源区、或漏区百分比更大的非晶相和百分比更小的结晶相的步骤。
在另一个优选实施方案中，进行第二退火工艺的步骤最好包括进行快速热退火(RTA)工艺的步骤。
在另一个优选实施方案中，制备非晶半导体膜的步骤最好包括下列步骤：确定一个在非晶半导体膜上具有窗口的掩模；以及通过此窗口将催化元素引入到非晶半导体膜的选定区域中。
在另一个优选实施方案中，形成吸杂区的步骤最好包括形成邻近薄膜晶体管源区或漏区而不邻近其沟道形成区的吸杂区的步骤。
在另一个优选实施方案中，形成吸杂区的步骤最好包括在电子或空穴行进的区域之外的区域内形成吸杂区的步骤。
在另一个优选实施方案中，形成吸杂区的步骤最好包括在比接触区中心更靠近小岛形半导体层外边沿的位置处形成吸杂区的步骤。此接触区被提供来将小岛形半导体层电连接到互连。
在此特殊的优选实施方案中，吸杂区最好部分地与接触区重叠。
在另一个优选实施方案中，制备非晶半导体膜的步骤最好包括将选自由Ni、Co、Sn、Pb、Pd、Fe和Cu组成的组的至少一种催化元素加入到非晶半导体膜的步骤。
在另一个优选实施方案中，在已经对非晶半导体膜执行了第一退火工艺步骤之后，此方法可以进一步包括将半导体膜暴露于激光束的步骤。
在另一个优选实施方案中，进行第二退火工艺的步骤对已经被引入到小岛形半导体层中的掺杂剂进行激活。
根据本发明优选实施方案的电器，最好包括根据上述本发明各个优选实施方案中任何一个的半导体器件。
在一个优选实施方案中，此电器最好进一步包括利用此半导体器件进行显示工作的显示部分。
从参照附图对本发明各个优选实施方案的下列详细描述中，本发明的其它特点、元件、工艺、步骤、特性、以及优点将变得更为明显。
附图说明
图1A-1G是剖面图，示出了根据本发明第一具体优选实施方案的制造半导体器件n沟道TFT的各个工艺步骤。
图2A-2I是剖面图，示出了根据本发明第二具体实施方案的制造CMOS电路的各个工艺步骤。
图3A-3H是剖面图，示出了根据本发明第三具体实施方案的制造CMOS电路的各个工艺步骤。
图4A-4H是剖面图，示出了根据本发明第四具体实施方案的制造CMOS电路的各个工艺步骤。
图5A-5H是剖面图，示出了根据本发明第五具体实施方案的制造有源矩阵衬底的各个工艺步骤。
图6是平面图，示出了执行图5A-5H所示各个工艺步骤得到的有源矩阵衬底。
图7是剖面图，示出了根据本发明第六具体实施方案的有源矩阵寻址液晶显示器。
图8A是图7所示有源矩阵寻址液晶显示器的平面图。
图8B是其在图8A所示VIIIB-VIIIB平面上的局部剖面图。
图9是根据本发明第七具体实施方案的模拟驱动电路的示意平面图。
图10是根据本发明第七具体实施方案的数字驱动电路的示意平面图。
图11A-11D是剖面图，示出了示出了根据本发明第八具体实施方案的制造半导体器件的各个工艺步骤。
图12是剖面图，示意地示出了能够被有效地用于本发明各个优选实施方案的快速热退火系统。
图13A-13F是平面图，示出了根据本发明第九具体实施方案的吸杂区的示例性安排。
图14A-14F示出了能够有效地采用根据本发明的半导体器件的各种电器。
图15A和15B示出了能够有效地采用根据本发明的半导体器件的投影仪。
图15C示出了图15A和15B所示投影仪的示例性内部安排。
图15D示出了图15C所示光源光学系统的示例性内部安排。
图16A-16C示出了能够有效地采用根据本发明的半导体器件的其它各种电器。
具体实施方式
利用二个不同的机制来进行对催化元素的吸杂工艺。此二个机制中的一个(为方便起见，此处称之为“第一吸杂机制”)基于下列现象而被提出，即若将催化元素在一个区域中的固溶度设定为高于在其它区域中的固溶度，则催化元素应该运动到具有较高固溶度的区域。另一个机制(为方便起见，此处称之为“第二吸杂机制”)基于下列现象而被提出，即当可能捕获催化元素的缺陷或局部沉积位置被提供在一个特殊的区域时，催化元素应该运动到此特殊区域并被捕获。
上述日本专利公开No.10-270363所公开的技术利用了第一吸杂机制。亦即，具有引起催化元素扩散的功能的元素(亦即周期表VB族元素)被引入到硅膜的区域中，从而提高了此区域的催化元素固溶度。另一方面，日本专利公开No.8-213317所公开的技术利用了第二吸杂机制。具体地说，存在于非晶区中的晶格缺陷被用作可能捕获催化元素的局部沉积位置。
本发明人通过实验发现并证实了，用第二吸杂机制得到的催化元素扩散到吸杂区的效率(此处称为“吸杂效率”)高于用第一吸杂机制达到的效率，且用第二吸杂机制能够比用第一吸杂机制更明显得多地降低保留在沟道形成区中的催化元素的浓度。
然而，即使发现第二吸杂机制比第一吸杂机制更有效得多，但若TFT有源区的源区或漏区一开始被用作非晶吸杂区，则最终第二吸杂机制仍然需要对非晶吸杂区进行晶化。这是因为非晶区中的电阻率高于结晶区中的电阻率。因此，当采用日本专利公开No.8-213317所公开的技术时，需要例如借助于将吸杂区暴露于激光束来晶化吸杂区。但激光束曝光系统通常是昂贵的，具有复杂的结构，且需要频繁维护。于是采用第二吸杂机制的结构会导致制造成本上升和成品率下降。
而且，当源区和漏区被用作吸杂区时，沟道形成区与源区之间的pn结以及沟道形成区与漏区之间的pn结也确立了吸杂区与非吸杂区之间的边界。因此，无法从pn结周围清除催化元素的沉积物。
而且，若非晶吸杂区最终被晶化，则这些区域的吸杂作用就会消失。因此，在吸杂区已经被晶化之后要执行的制造工艺步骤中，曾经聚集在非晶吸杂区中的催化元素就可能返回到沟道形成区(此处将此现象称之为“回流”)。即使在制造工艺中不发生催化元素的这种回流，仍然可能由于TFT被驱动时产生的热而引起回流。总之，催化元素的回流可能降低器件的长期可靠性。
因此，若吸杂区被提供在TFT的有源区中，则即使在完成了TFT之后，最好也保持吸杂区为非晶，使TFT在其工作中不丧失吸杂能力。
因此，根据本发明，一旦确定了包括非晶相的吸杂区，就决不要被最终晶化，而是要保持非晶，即使完成了TFT。而且，这些吸杂区被以吸杂区的高电阻率不使TFT特性退化或减小与互连的接触面积的方式小心地安排。亦即，这些吸杂区被安排在不干扰TFT中载流子(电子或空穴)行进的位置处。
于是，根据本发明，即使在完成TFT的制造工艺之后，包括非晶相的吸杂区仍然存在于有源区中，TFT从而在其工作中获得了高的吸杂效率。结果，半导体器件确保了提高了的可靠性。由于吸杂区被提供成分隔于有源区的源区和漏区，故能够优化待要引入到源区和漏区中的n型或p型掺杂剂的掺杂水平。因此，能够扩大工艺裕度，并能够明显地提高掺杂系统的产率。此外，能够降低源区和漏区的电阻率，从而能够改善TFT的开通状态特性。
若吸杂区被提供在包括源区和漏区的小岛形半导体层的结晶区外面，则催化元素在源区和漏区中的浓度将明显地降低。于是，可以基本上避免残留在沟道形成区与源区或漏区之间pn结周围的催化元素形成泄漏电流路径的不希望有的情况。结果，本发明能够基本上完全地消除TFT关断状态下泄漏电流的不希望有的增大，从而实现高可靠性。
应该指出的是，掺杂剂被引入到源区和漏区中，源区和漏区也被非晶化，只不过其程度比吸杂区小得多而已。若由上述第二吸杂机制引起吸杂现象，则吸杂区需要被非晶化到相当高的程度。因此，在常规的制造工艺中，其中源区和漏区被用作吸杂区，必须借助于在吸杂工艺之后对源区和漏区执行特别的退火工艺(例如暴露于激光)来恢复源区和漏区的结晶性。相反，在本发明中，吸杂区被提供在不同于源区或漏区位置的各个小岛形半导体层的位置处。于是，用一般的退火工艺就能够充分地恢复源区和漏区的结晶性。而且，虽然吸杂区的结晶性不被这一退火工艺恢复，但如上所述，这是即使在TFT工作过程中也要保持吸杂功能的关键。
利用Pa/Pc比率，能够有效地评估给定区域的结晶性，Pa/Pc比率是拉曼光谱中非晶硅TO声子峰值Pa对结晶硅TO声子峰值Pc的比率。亦即，若吸杂区能够保持高于源区和漏区的Pa/Pc比率，则能够保持本发明要求的吸杂效率。
如上所述，根据本发明，可能由催化元素的沉积而引起的泄漏电流，能够被减为最小。于是，有可能得到特别良好的具有被减为最小的关断状态泄漏电流的TFT特性、例如象素部分中的开关元件、以及驱动器的取样元件或存储元件。而且，已经用催化元素晶化的半导体膜能够呈现优异的结晶性。因此，本发明的TFT即使在被用作需要高的场效应迁移率的驱动器元件时，也能够呈现足够好的特性。当用常规技术制造时，大约3％的TFT表现出关断状态泄漏电流的反常增大。但用本发明制作的半导体器件(或TFT)完全不出现这种增大。
与现有技术不同，包括本发明的半导体器件的液晶显示器完全没有由驱动器中取样TFT引起的线缺陷或由关断状态泄漏电流引起的象素缺陷，于是明显地改善了显示质量。此外，本发明能够用简化了的工艺，以提高了的成品率来制造液晶显示器。
在本发明的优选实施方案中，吸杂区被置于比用来将TFT电连接到一起的互连被连接于其上的接触区更靠近半导体层的外边沿处。吸杂区于是能够具有其最大化的面积而不阻挡TFT的载流子(亦即电子或空穴)路径。
但即使位于半导体层外边沿附近的吸杂区部分地与接触区重叠，载流子路径仍然不被吸杂区阻挡。于是，吸杂区的相当高的电阻率就可能不明显地降低TFT的开通状态电流。
若接触区被提供在小岛形半导体层的结晶部分而不在其吸杂区中，则能够容易地确保TFT最稳定的载流子路径，并能够得到足够高的开通状态电流。
在借助于将多个TFT安置在同一个衬底上而制造各种电路(例如时钟倒相器和锁存电路)的过程中，最好大量TFT共用同一个半导体层(即有源区)，以便高效率布局TFT。在此情况下，吸杂区可以被提供在待要被相邻TFT共用的部分半导体层中。即使这样，吸杂区也最好位于TFT载流子行进的区域外面。例如，吸杂区可以被提供在半导体层外边沿附近或源区与漏区之间。
在此情况下，接触区和吸杂区最好被提供在彼此不同的位置处。但只要确保了TFT的载流子路径，接触区也可以与吸杂区部分地重叠。
本发明还可应用于n沟道TFT和p沟道TFT被提供在同一个衬底上的情况。若n沟道TFT和p沟道TFT包括浓度相同的稀有气体元素作为吸杂元素，则n沟道和p沟道TFT将具有基本上相同的吸杂能力。于是，能够使n沟道TFT的吸杂效率基本上与p沟道TFT的吸杂效率相等。于是，保留在n沟道TFT中的催化元素的浓度将大致等于保留在p沟道TFT中的催化元素的浓度。结果，由保留的催化元素的浓度差异引起的器件特性的不希望有的变化能够被减为最小。此外，能够充分地降低沟道形成区中以及沟道形成区与源区或漏区之间的结中的催化元素浓度。
在一对n沟道和p沟道TFT中，吸杂区面积S对n沟道TFT中有源区宽度W的比率，最好基本上等于p沟道TFT中的S/W比率。而且，对于n沟道和p沟道TFT，源区或漏区与沟道形成区之间的pn结到吸杂区的距离L最好相等。
吸杂区的吸杂效率是决定通过吸杂工艺从TFT沟道形成区清除催化元素的效率如何的一个占主导的因素。但吸杂区的面积对TFT沟道形成区宽度的比率(亦即S/W比率)以及从TFT的沟道形成区到吸杂区的距离L也是决定吸杂效率的一个重要参数。
具体地说，吸杂区的面积S越大，吸杂能力就越高。S/W比率从而决定了沟道形成区的吸杂效率。催化元素从沟道形成区扩散到吸杂区的距离(亦即此处也被称之为“吸杂距离”的距离L)，对沟道形成区的吸杂效率有明显的影响。
因此，若借助于设计具有相同的S/W比率和距离L的n沟道和p沟道TFT而更完全地使n沟道和p沟道TFT的吸杂效率彼此相等，则保留在n沟道TFT中的催化元素的浓度将几乎等于保留在p沟道TFT中的催化元素的浓度。于是，通常由保留的催化元素的浓度差异引起的器件特性的变化能够被减为最小。
TFT的有源区，除了其吸杂区之外，最好由结晶性良好的结晶硅膜组成。若沟道形成区和其它区域被确定在已经借助于对结晶硅膜进行图形化而得到的小岛形半导体层中，则TFT能够表现出恒定的特性。亦即，能够在TFT的开通状态特性与关断状态特性之间达到适当的平衡。结晶硅是一种可如此容易处理的材料，以至于使制造工艺非常容易。本发明半导体器件的其它优选材料的例子包括微晶硅和结晶锗。
为了提高吸杂能力，周期表VB族的n型掺杂剂元素和/或周期表IIIB族的p型掺杂剂元素可以被加入到吸杂区。虽然即使仅仅加入VB元素也能够一定程度地提高吸杂能力，但当不仅加入VB族元素而且还加入IIIB族元素时，可以达到更显著得多的吸杂效果。当P(磷)和B(硼)分别作为VB族元素和IIIB族元素被加入时，可以达到最高的吸杂效果。
已知若硼以及磷被引入到吸杂区中，则吸杂机制会改变。
具体地说，当仅仅磷被引入到吸杂区中时，催化元素在磷掺杂的区域(亦即吸杂区)中的固溶度比在未被磷掺杂的区域(亦即非吸杂区)中固溶度增大得明显得多。在此情况下，由于吸杂区与非吸杂区之间的固溶度差异造成的催化元素的扩散而出现吸杂现象。另一方面，当磷和硼二者都被引入到吸杂区时，在吸杂区中产生缺陷或沉积位置。结果，催化元素沉积在吸杂区中更容易得多。后一种情况中得到的吸杂能力高于前一种情况。在后一种情况下，吸杂过程由缺陷或沉积位置引起，因而更多得多地依赖于结晶性。具体地说，包括在吸杂区中的非晶相的百分比越大，由缺陷或沉积位置引起的吸杂过程的效率就越高。
n型掺杂剂元素最好以大约每立方厘米1×1019-约1×1021的掺杂水平被引入到吸杂区中，而p型掺杂剂元素最好以大约每立方厘米1.5×1019-约3×1021的掺杂水平被引入到吸杂区中。若被加入的n型或p型掺杂剂的浓度在这些范围内，则可得到足够高的吸杂效率。但即使n型或p型掺杂剂以超过这些范围的不必要高的水平被加入，也由于吸杂效率已经饱和而只不过增加了工艺时间，却得不到进一步的优点。
在吸杂区中，p型掺杂剂的浓度最好约为n型掺杂剂浓度的1.5-约3.0倍。这是因为当p型掺杂剂达到的效果比n型掺杂剂达到的效果更显著时，缺陷或沉积位置诱导的吸杂作用将相对于扩散诱导的吸杂作用占优势。
若选自Ar、Kr、Xe的至少一种稀有气体元素被包括在吸杂区中，则其中将产生巨大的填隙应变，并对催化元素产生强烈的吸杂作用，从而在吸杂位置处捕获催化元素。如上所述，当VB族元素(例如磷)被加入到部分半导体膜时，该部分半导体膜中催化元素的固溶度将上升，从而使该部分进入到吸杂区中。另一方面，稀有气体元素引起完全不同且强烈得多的吸杂作用。当至少一种稀有气体元素被选自Ar、Kr、Xe，并被引入到吸杂区时，可以得到足够的吸杂效果。其中，Ar是最优选的，因为借助于加入Ar，达到了最显著的效果。
稀有气体元素最好以大约每立方厘米1×1019-约3×1021的掺杂水平被引入到有源区的吸杂区中。借助于将稀有气体元素在吸杂区中的浓度确定在这一范围内，本发明的吸杂效果可以充分地得到。否则，若吸杂区中稀有气体元素的浓度低于大约每立方厘米1×1019，则几乎观察不到对催化元素的吸杂作用。但若稀有气体元素的浓度超过大约每立方厘米3×1021，则吸杂效果将饱和，吸杂区将具有多孔膜的质量，这一区域中的半导体层因而可能剥离。
以下描述根据本发明的制造工艺。
根据本发明的制造半导体器件的方法包括下列步骤：制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；将半导体膜图形化成各包括结晶区的多个小岛形半导体层；将吸杂元素选择性地加入到各个小岛形半导体层部分，从而确定非晶化的吸杂区；以及对小岛形半导体层执行第二退火工艺，从而使至少部分催化元素向各个小岛形半导体层中的吸杂区扩散。
在对小岛形半导体层执行第二退火工艺的步骤被执行之前，可以执行将n型掺杂剂元素和/或p型掺杂剂元素引入到小岛形半导体层的选定部分的步骤，以便在其中确定源区或漏区。
在将催化元素引入到非晶半导体膜中的过程中，可以在非晶半导体膜上确定具有窗口的掩模，然后可以通过掩模窗口将催化元素引入到非晶半导体膜的选定区域。然后，当对非晶半导体膜进行第一退火工艺时，晶体将横向即从已经选择性地引入了催化元素的非晶半导体膜区域的侧向生长，并能够得到结晶的半导体膜。以这种方式，能够得到高质量的结晶半导体膜，其中晶体已经几乎沿单一的方向生长，并能够进一步提高TFT的电流驱动能力。
在已经由于加入吸杂元素而被非晶化了的吸杂区中，诸如悬挂键之类的缺陷成为催化元素的沉积位置。亦即，这些缺陷将催化元素从沟道形成区吸引到其中，从而将催化元素捕获在吸杂区中。结果，半导体器件的沟道形成区、源区和漏区、以及pn结中的催化元素浓度能够被明显地降低。因此，能够从半导体器件消除关断状态泄漏电流的急剧增大，从而能够得到高度可靠的半导体器件。
最好用离子掺杂工艺加入选自Ar、Kr、Xe的至少一种稀有气体元素作为吸杂元素。若这些稀有气体元素中的任何一种出现在吸杂区中，则其中将产生巨大的填隙应变，且缺陷和沉积位置将对催化元素具有强烈的吸杂作用。若稀有气体元素被离子掺杂工艺加入，则这些效应变得甚至更为明显。这是因为有源区的掺杂部分将丧失较大百分比的结晶性，并将更大程度被非晶化。同样，若这些元素中的任何一种出现在非晶硅膜中，则此元素将抑制非晶硅膜的晶体生长。亦即，这种元素具有延长潜伏周期长度(亦即产生晶核所需的时间)并降低晶体生长速率的功能。于是，被非晶化了的吸杂区能够保持非晶而不被重新晶化。结果，可以得到更明显的吸杂效应。
周期表VB族的n型掺杂剂元素和周期表IIIB族的p型掺杂剂元素，可以被用作吸杂元素并用离子掺杂工艺来加入。缺陷或沉积位置产生的吸杂作用将相对于扩散产生的吸杂作用占优势。
在本发明制造工艺的优选实施方案中，可以利用待要执行以形成源区和漏区的掺杂工艺步骤来确定吸杂区。于是，不需要执行额外的光刻、掺杂或退化工艺来确定吸杂区。亦即，由于制造工艺能够被简化，故能够降低半导体器件的制造成本，并能够提高半导体器件的成品率。
在本发明的方法中，最好以大约每立方厘米1×1010-约1×1021的掺杂水平将n型掺杂剂元素引入到n沟道TFT有源区的源区、漏区、和吸杂区中，并引入到p沟道TFT有源区的吸杂区中。另一方面，最好以大约每立方厘米1.5×1019-约3×1021的掺杂水平将p型掺杂剂元素引入到n沟道TFT有源区的吸杂区中，并引入到p沟道TFT有源区的源区、漏区、和吸杂区中。借助于以这些水平执行各个掺杂工艺步骤，可以得到足够的吸杂效率，且当n型和p型掺杂剂被组合引入时，缺陷或沉积位置引起的吸杂作用将占优势。
在本发明中，重要的是不仅仅保持吸杂区非晶化，而且还要取得吸杂区与非吸杂区(亦即沟道形成区、源区、以及漏区)满足的适当相互关系。亦即，若吸杂区包括比沟道形成区、源区或漏区更大百分比的非晶相，则确保了足够的吸杂效率。更具体地说，利用Pa/Pc比率，亦即拉曼光谱中非晶硅TO声子峰值Pa对结晶硅TO声子峰值Pc的比率，能够有效地评估吸杂区的结晶性(或非晶性)。
催化元素最好是选自Ni、Co、Sn、Pb、Pd、Fe、Cu的至少一种元素。这些元素中的每一个即使剂量非常小都能够充分地促进晶化。其中，Ni是最优选的，因为借助于加入Ni得到了最显著的效果。其理由被认为如下。一般地说，催化元素本身不能工作，但当与硅组合产生硅化物时，能够有利于晶体生长。此硅化物的晶体结构被认为以一种被晶化的非晶硅膜的铸模的形式工作，从而促进非晶硅膜的晶化。当Si与Ni组合产生具有二个Si原子的硅化物NiSi2时，NiSi2具有非常相似于单晶硅的金刚石结构的萤石型晶体结构。此外，NiSi2的晶格常数为5.406，非常接近结晶硅的金刚石结构的晶格常数5.430。于是，NiSi2是用来晶化非晶硅膜的最好铸模。因此，根据本发明，最好用Ni作为催化元素。
若利用这种催化元素来制造本发明的半导体器件，则被加入来促进非晶硅膜晶化的催化元素将留在得到的半导体器件的吸杂区中。催化元素在吸杂区中的浓度至少约为每立方厘米1×1019。但在沟道形成区中，催化元素的浓度能够被降低到大约每立方厘米1×1015-约1×1017的范围。于是，催化元素在吸杂区中的浓度高于催化元素在沟道形成区中的浓度2-4个数量级。
在利用催化元素已经晶化非晶硅膜之后，得到的结晶半导体膜最好被暴露于激光束。借助于将结晶硅膜暴露于激光束，由于结晶部分与非晶部分之间的熔点差异，晶粒边界部分和非常小的残留非晶部分(亦即未被晶化的部分)能够被充分处理。
已经借助于加入催化元素而被晶化了的结晶硅膜，由柱状晶体构成，且内部呈现单晶状态。因此，当晶粒边界部分在暴露于激光束时被处理时，能够在这个衬底上得到几乎完全是单晶的高质量的结晶硅膜，从而显著地改善了结晶性。结果，明显地改善了TFT的开通状态特性，且因此而实现了具有提高了的电流驱动能力的半导体器件。
最好用为吸杂目的而进行的退火工艺来激活已经被加入到有源区的n型掺杂剂元素和/或p型掺杂剂元素。若用退火工艺来同时实现吸杂和掺杂剂激活，则能够减少所需的工艺步骤的数目，能够简化制造工艺，并最终能够降低制造成本。
若在已经形成了栅电极之后再进行以吸杂为目的的退火工艺，则TFT的栅电极最好由选自由W、Ta、Ti、Mo组成的组的材料或它们的合金制成。以吸杂为目的的退火工艺需要在至少约为500℃的温度下进行。因此，为了确保良好的抗热性，栅电极最好是难熔金属。
而且，在本发明的制造工艺中，只要情况允许，最好以这样一种方式来执行第二退火工艺，即防止已经借助于加入吸杂元素或n型和p型掺杂剂元素而被非晶化的吸杂区被晶化(或恢复其结晶性)。
若在用来使催化元素向吸杂区扩散的第二退火工艺过程中吸杂区被晶化，则可能不完全达到本发明的效果。因此，第二退火工艺应该在非晶化的吸杂区不被晶化(或不恢复其结晶性)的条件下进行。吸杂作用就能够完全被利用。结果，催化元素在整个第二退火工艺中能够以足够高的吸杂效率向吸杂区扩散。
而且，即使在经历第二退火工艺之后，吸杂区最好也保持非晶或至少包括比沟道形成区、源区、或漏区更大百分比的非晶相和更小百分比的结晶相。于是，能够在后续工艺步骤中或TFT的工作中消除催化元素从吸杂区的回流。结果，在半导体器件中就不会发生关断状态泄漏电流的异常增大，从而能够得到高度可靠的半导体器件。
第二退火工艺最好以快速热退火(RTA)工艺的形式来执行。在RTA工艺中，温度能够被立即提高或降低。因此，即使此工艺在提高了的温度下执行，也能够在所需温度下执行所希望时间长度的加热工艺而不无谓地延长加热时间。于是，若执行快速热退火工艺作为本发明的第二退火工艺，则能够精确地控制退火工艺，并能够使吸杂区保持在其所需的状态。具体地说，RTA工艺可以如通常那样以灯退火的形式被执行。或者，借助于对衬底表面吹送高温气体来立即加热或冷却衬底。
利用例如下列方法，能够评估催化元素向吸杂区扩散的效率。
一般认为，催化元素镍在其由于将吸杂元素加入到吸杂区造成的从沟道形成区向吸杂区的扩散过程中，应该键合到硅以产生硅化镍(NiSix)。借助于用包括大约7.13％的氟氢化铵(NH4HF2)和大约15.4％的氟化铵(NH4F)的混合物(例如stella Chemifa公司生产的LAL500)腐蚀掉氧化硅膜，并将衬底浸入在借助于以45∶72∶4500的体积比混合大约50％的HF、大约33％的H2O2、以及H2O而得到的腐蚀剂(FPM溶液)中大约40分钟，可以选择性地清除这一硅化镍(NiSix)。
借助于清除NiSix而形成洞孔，用透射光学显微镜可观察为黑点。于是，越多的这种黑点被观察到，就是已经向吸杂区扩散的催化原子(此时亦即镍原子)的数目越多(亦即吸杂效率应该越高)。
实施方案1
以下参照图1A-1G来描述本发明的第一具体优选实施方案。
本发明的第一优选实施方案是一种用来在玻璃衬底上制造n沟道TFT的方法。图1A-1G是剖面图，按制造工艺的顺序示出了用来制造n沟道TFT的各个工艺步骤。在图1G中仅仅示出了一个TFT。但实际上在同一个衬底上制作了大量TFT。
首先，如图1A所示，在玻璃衬底11上淀积厚度约为50-约300nm的二氧化硅或氮化硅的底层绝缘膜12。此底层绝缘膜12被提供来防止杂质从玻璃衬底11的扩散。然后，在底层绝缘膜12上淀积厚度约为20-约80nm的本征(i型)非晶硅(a-Si)膜13。
接着，为了使a-Si膜13晶化，催化元素被加入到a-Si，并对a-Si进行退火。具体地说，首先，用包括当转换成相当重量时大约10ppm的催化元素(例如在本优选实施方案中的镍)的水溶液(例如乙酸镍的水溶液)甩涂a-Si膜13，从而形成包含催化元素的层14。可以用于此工艺步骤的催化元素是选自由铁(Fe)、镍(Ni)、钴(Co)、锡(Sn)、铅(Pb)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)、金(Au)组成的组的至少一种元素。待要加入的催化元素的剂量非常小。用全反射X射线荧光测定术(TRXRF)，来控制a-Si膜13表面上的催化元素浓度。在本优选实施方案中，a-Si膜13表面上的催化元素浓度被控制为大约每立方厘米7×1012。
在本优选实施方案中，用甩涂技术将镍加入到a-Si膜13。或者，可以用蒸发或溅射工艺在a-Si膜13上淀积催化元素的薄膜(例如，在本优选实施方案中是镍薄膜)。
接着，在惰性气氛中(例如在氮气中)，对已经以这一方式被处理过的衬底进行退火。此退火工艺最好在大约550-600℃的温度下进行大约30分钟到大约4小时(例如在大约580℃下大约1小时)。在这一退火工艺过程中，已经被加入到a-Si膜13表面的镍原子14，扩散进入到a-Si膜13中，并键合到硅，从而在其中产生硅化镍。于是，a-Si膜13就从作为核的硅化物开始被晶化。结果，a-Si膜13被晶化成为结晶硅膜13a。在本优选实施方案中，用炉子退火工艺来晶化a-Si膜13。或者，也可以用以灯为热源的RTA系统来晶化a-Si膜13。
接着，如图1B所示，结晶硅膜13a被暴露于激光束15，从而得到结晶性改善了的结晶硅膜13b。优选的激光束的例子包括XeCl准分子激光束(波长约为308nm，而脉冲宽度约为40nsec)以及KrF准分子激光束(波长约为248nm)。激光束被聚焦在衬底11的表面上，以便在其上形成拉长的斑点。最好借助于垂直于激光束斑点被拉长的方向顺序扫描衬底而使衬底再结晶。在此情况下，若衬底被扫描，致使各个激光束彼此部分地重叠，则结晶硅膜13a的给定点被多次暴露于激光束，从而提高结晶性的均匀性。以这种方式，利用激光束通过熔化和凝固过程，能够减少已经用固相晶化工艺得到的结晶硅膜13a的晶体不完整性，并能够成为具有改善了的结晶性的结晶硅膜13b。
然后，清除结晶硅膜13b的多余部分，从而使各个元件区(待要成为有源区)彼此电隔离。结果，如图1C所示，得到待要成为TFT有源区(包括源/漏区和沟道形成区)的小岛形结晶硅膜16。如此处所用的那样，各个“有源区”指的是包括源/漏区、沟道形成区、以及吸杂区的小岛形半导体层。根据本发明，在各个有源区中至少制作一个薄膜晶体管。
接着，在所有这些小岛形结晶硅膜16上淀积栅绝缘膜17。最好淀积厚度约为20-约150nm的二氧化硅膜作为栅绝缘膜。在本优选实施方案中，淀积了厚度约为100nm的二氧化硅膜。
然后，用溅射或CVD工艺，在栅绝缘膜17上淀积导电膜，并如图1C所示图形化成栅电极18。此导电膜可以是诸如W、Ta、Ti或Mo之类的难熔金属或它们的合金，且最好被淀积成厚度约为300-约600nm。在本优选实施方案中，栅电极18由包括百分比非常低的氮的已经淀积成厚度约为450nm的Ta膜制成。
随后，如图1D所示，在栅绝缘膜17上确定光抗蚀剂掩模19，以便覆盖栅电极18。但小岛形半导体层16不完全与掩模19重叠，TFT有源区16的外边沿部分21位于掩模19的外面。在此情况下，稀有气体元素(例如在本实施方案中是Ar)的离子20从衬底11上方被注入到衬底11的整个表面中。借助于执行这一工艺步骤，稀有气体元素的离子20被注入到TFT有源区16的外边沿部分21，从而确定非晶化的吸杂区21。稀有气体元素未被引入到被掩模19覆盖的其它有源区16部分中。此稀有气体元素可以是选自Ar、Kr、Xe的至少一种元素。此掺杂工艺的条件最好被控制成稀有气体元素在吸杂区21中的浓度约为每立方厘米1×1019-约3×1021。
在已经清除掩模19之后，如图1E所示，用栅电极18作为掩模，n型掺杂剂(例如磷)的离子22被高剂量注入到有源区16中。借助于执行这一工艺步骤，未被栅电极18覆盖的TFT有源区16部分24，被磷离子22重掺杂。这些磷掺杂的部分24，而不是吸杂区21，最终将成为TFT的源/漏区。另一方面，被栅电极18掩蔽的非磷掺杂部分23将最终成为TFT的沟道形成区。
随后，如图1F所示，衬底再次在惰性气氛(例如氮气)中被退火，从而执行吸杂处理。具体地说，由结晶硅膜16借助于注入Ar离子20造成的非晶化或重掺杂的Ar离子20本身已经在源/漏区24外面的吸杂区21中产生的晶体缺陷，如图1F中箭头25所示，使镍原子从沟道形成区23沿着源/漏区24到吸杂区21的路径扩散。以这种方式，保留在TFT有源区16的沟道形成区23中或沟道形成区23与源/漏区24之间的pn结周围的催化元素，能够被吸杂处理清除。结果，能够将可能由催化元素沉积引起的泄漏电流的不希望有的增大减为最小。
以这种方式，在本发明的各个优选实施方案中，吸杂区21被包括在有源区16中，并被提供成与源/漏区24分隔开。这些吸杂区21与沟道形成区23和源/漏区24之间的pn结分隔开。于是，将没有促进晶化的催化元素留在pn结中而在其中引起泄漏电流。
而且，吸杂区21位于源/漏区之间的电流路径之外。因此，即使吸杂区21的电阻由于非晶化而增大，也不会增大TFT的开通状态电阻。
作为第二退火工艺的结果，催化元素被引入到吸杂区21。因此，吸杂区21包括了浓度至少约为每立方厘米1×1019的催化元素。
普通的退火炉可以被用来执行退火工艺。但最好采用RTA系统。更确切地说，最好采用能够对衬底表面吹送高温惰性气体并能够立即提高或降低温度的RTA系统。具体地说，在此情况下，可以在大约550-约750℃的温度下执行大约30秒到大约10分钟的RTA工艺。最好以大约每分钟100℃或以上的速率对衬底进行加热和冷却。
应该指出的是，已经被引入到源/漏区24中的n型掺杂剂(磷)22也被这一退火工艺激活。结果，源/漏区24的薄片电阻降低到大约2kΩ/□或以下。但由于吸杂区21已经很大程度被非晶化，故即使在这一第二退火工艺之后，吸杂区21也能够保持非晶。
以这种方式，根据本发明，执行退火工艺，使可能由于磷的加入而被部分地非晶化的源/漏区24具有其充分恢复的结晶性，但吸杂区21保持非晶。
在第二退火工艺完成之后，用激光拉曼光谱术，对沟道形成区23和吸杂区21，测量是为拉曼光谱中非晶硅TO声子峰值Pa对结晶硅TO声子峰值Pc的比率的Pa/Pc比率。结果，吸杂区21的Pa/Pc大于沟道形成区的Pa/Pc。当如本优选实施方案这样采用透明玻璃衬底时，可以从衬底的背面进行这一测量。由于在RTA工艺过后没有执行过高温工艺，故即使在完成TFT之后，也能够保持吸杂区的非晶状态。
然后，如图1G所示，在衬底上淀积二氧化硅或氮化硅的层间介电膜26，然后通过层间介电膜26形成接触孔。接着，在衬底上淀积金属材料，并图形化成所需的形状，从而在层间介电膜26上形成TFT的电极和互连27。
最后，在大约350℃下，于大气压下的氢气氛中，再次对衬底退火大约1小时，以便完成图1G所示的TFT 28。若有需要，可以用例如氮化硅的钝化膜涂敷TFT 28，以便保护TFT 28免受环境沾污。以这种方式，就得到了包括薄膜晶体管的半导体器件。
本优选实施方案的半导体器件是顶栅型的，其中栅电极位于半导体层上。但本发明不局限于这一具体的优选实施方案。而是本发明也可应用于栅电极位于半导体层下方的底栅型以及任何其它类型的晶体管。
而且，在上述优选实施方案中，硅被用作示例性半导体。但本发明不局限于这一具体的优选实施方案。于是，任何其它类型的半导体材料都可以被用于本发明。而且，半导体层的基底衬底不一定要由玻璃制成，而是也可以是塑料衬底、非不透明的绝缘体、或其上包括层间介电膜的半导体衬底。
如此处所用的那样，“半导体器件”可以不仅指的是作为开关元件的单个TFT，而且还有利用半导体性质的任何其它更大规模的结构(例如有源矩阵衬底和三维LSI)。
实施方案2
以下描述本发明的第二具体优选实施方案。
本发明的第二优选实施方案是一种在玻璃衬底上制造CMOS电路作为有源矩阵寻址液晶显示器或任何其它普通薄膜集成电路的外围驱动器的方法，其中，n沟道TFT和p沟道TFT被安排成互补对。
图2A-2I是剖面图，示出了根据本发明第二优选实施方案的TFT的各个工艺步骤。这些制造工艺按所示的顺序被执行。
首先，如图2A所示，制备低碱性玻璃或石英的衬底301。在本优选实施方案中，采用低碱性玻璃衬底301。在此工艺步骤中，衬底301可以被预热到低于玻璃应变点大约10-约20℃。在其上应该制作TFT的衬底301表面上，淀积二氧化硅、氮化硅、或氮氧化硅的底层膜，以便防止杂质从衬底301扩散。在本优选实施方案中，用等离子体CVD工艺，用SiH4、NH3、N2O的材料气体，淀积了氮氧化硅膜作为第一底层膜302，然后，利用同一个等离子体CVD工艺，用SiH4和N2O的材料气体，在其上淀积另一个氮氧化硅膜作为第二底层膜303。在这一工艺步骤中，第一底层膜302(亦即下氮氧化硅膜)的厚度可以约为25-约200nm(例如约为100nm)，而第二底层膜303(亦即上氮氧化硅膜)的厚度可以约为25-约300nm(例如100nm)。在本优选实施方案中，采用了双层底层膜302和303。但也可以采用例如单个二氧化硅膜或者的底层膜。
然后，用诸如等离子体CVD工艺或溅射工艺之类的熟知工艺，在其上淀积厚度约为20-约150nm(最好约为30-约80nm)的具有非晶结构的硅膜(亦即a-Si膜304)。在本优选实施方案中，用等离子体CVD工艺淀积了厚度约为50nm的非晶硅膜。同样，可以用同一个淀积工艺来形成底层膜302和303以及非晶硅膜304，并可以连续地淀积。在此情况下，被淀积的底层膜303决不被暴露于空气，且应该不被空气中的杂质沾污。结果，能够将待要制作的TFT的特性(例如阈值电压)的变化减为最小。
随后，以非常低的剂量将催化元素(例如本实施方案中的镍)305加入到a-Si膜304的表面上。可以借助于将镍溶液保持在a-Si膜304上，用甩涂机将镍溶液均匀地扩展在衬底301上，然后使溶液干燥，来引入镍原子305。在本优选实施方案中，乙酸镍被用作溶质，水被用作溶剂，且溶液中的镍浓度被调整到约为10ppm。
在图2A所示的状态下，用全反射X射线荧光测定术(TRXRF)测得a-Si膜304表面上的镍浓度约为每平方厘米7×1012。在本优选实施方案中，借助于用含有催化元素的溶液涂敷a-Si膜304的表面，将催化元素引入到a-Si膜304。或者，用诸如等离子体掺杂工艺、蒸发工艺、或溅射工艺之类的一些气相方法，也可以引入催化元素。但用催化元素溶液的方法被优选，因为能够容易地控制要加入的催化元素的剂量(例如，可以容易地以非常低的剂量加入催化元素)。
接着，在惰性气氛(例如氮气)中，于大约520-约600℃的温度下，对a-Si膜304进行大约1-约8小时退火。在本优选实施方案中，在大约580℃下执行大约1小时退火工艺。在这一退火工艺中，已经被加入到a-Si膜304表面的镍原子305扩散进入a-Si膜304，并键合到Si，从而在其中产生硅化镍。于是，a-Si膜304开始从作为核的硅化镍被晶化。结果，如图2B所示，a-Si膜304被晶化成结晶硅膜306。
然后，如图2C所示，结晶硅膜306被暴露于激光束307，并被激光束307熔化和重新晶化，以便恢复其结晶性。在此工艺步骤中，以大约250-约500mJ/cm2(例如大约400mJ/cm2)的能量密度，辐照XeCl准分子激光束(波长约为308nm，脉冲宽度约为40nsec)。激光束被聚焦在衬底301的表面上，以便形成尺寸约为150mm×约1mm的拉长的束斑。衬底301垂直于束斑被拉长的方向以大约0.05mm的步长被依次扫描。亦即，结晶硅膜306上的一个给定的点总共被暴露于激光束20次。以这种方式，已经用固相晶化得到的结晶硅膜306，通过激光束曝光引起的熔化和凝固过程，能够减少其晶体不完整性，并能够成为具有改善了的结晶性的结晶硅膜308。用于此工艺步骤的激光二极管的例子包括脉冲型或连续波型KrF准分子激光器、XeCl准分子激光器、YAG激光器以及YVO4激光器。晶化条件可以由设计者适当地确定。
随后，清除结晶硅膜308的多余部分，从而彼此电隔离各个元件区(待要成为TFT有源区)。结果，如图2D所示，形成了待要成为n沟道TFT有源区的小岛形结晶硅膜309n以及待要成为p沟道TFT有源区的另一个小岛形结晶硅膜309p。
在此工艺步骤中，可以将p型掺杂剂硼加入到n沟道TFT和p沟道TFT的整个有源区中，以便控制各个晶体管的阈值电压。硼的浓度可以约为每立方厘米1×1016-约5×1017。可以用离子注入工艺来引入硼原子。或者，非晶硅膜可能在其淀积过程中已经被硼掺杂了。
接着，在待要成为有源区的结晶硅膜309n和309p上，淀积厚度约为20-约150nm(例如，在本优选实施方案中约为100nm)的二氧化硅膜作为栅绝缘膜310。可以利用RF等离子体CVD工艺，用原硅酸四乙酯(TEOS)作为材料并分解和淀积TEOS以及氧，来形成二氧化硅膜310。在淀积工艺中，衬底的温度最好被控制为大约150-约600℃(最好约为300-约450℃)。在已经淀积栅绝缘膜310之后，衬底可以在惰性气氛中于大约500-约600℃的温度下被退火大约1-约4小时，以便改善栅绝缘膜310的本体性质并改善结晶硅膜与栅绝缘膜310之间界面的性质。栅绝缘膜310不必是二氧化硅膜，也可以是具有单层或多层结构的任何其它包含硅的绝缘膜。
接着，如图2D所示，用溅射工艺，在栅绝缘膜310上淀积难熔金属，然后图形化成栅电极311n和311p。此难熔金属可以是选自由钽(Ta)、钨(W)、钼(Mo)、钛(Ti)组成的组的一种元素、包括这些元素之一作为其主要成分的一种合金、或包括这些元素中的至少二种的合金(例如Mo-W合金或Mo-Ta合金)。导电层可以由氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)、或氮化钼(MoN)制成。或者，也可以使用硅化钨、硅化钛、或硅化钼。在本优选实施方案中，导电层由钨(W)制成，且厚度约为300-约600nm(例如450nm)。在此情况下，最好降低杂质浓度以降低电阻率。当氧浓度被降低到约为30ppm或以下时，得到了约为20μΩcm或更小的电阻率。
接着，以栅电极311n和311p作为掩模，低剂量的n型掺杂剂(例如本优选实施方案中的磷)的离子312被注入到有源区中。在此工艺步骤中，用磷化氢(PH3)作为掺杂气体，在约为60-约90kV(例如约为80kV)的加速电压下，以约为每平方厘米1×1012-约1×1014(例如约为每平方厘米2×1013)的剂量，注入了磷离子。借助于执行这一工艺步骤，未被栅电极311n覆盖的小岛形结晶硅膜309n部分变成轻掺杂磷区域314n，而未被栅电极311p覆盖的小岛形结晶硅膜309p部分变成轻掺杂磷区域314p。另一方面，如图2D所示，被栅电极311n和311p掩蔽的非掺杂区域313n和313p，最终将分别成为n沟道TFT和p沟道TFT的沟道形成区313n和313p。
随后，如图2E所示，在栅绝缘膜310上确定光抗蚀剂图形，以便很少覆盖n沟道TFT的栅电极311n而完全覆盖p沟道TFT的有源区309p。覆盖栅电极311n的部分光抗蚀剂图形此处称为“抗蚀剂掩模”315，而覆盖有源区309p的另一部分光抗蚀剂图形此处称为“抗蚀剂掩模”316。然后，利用抗蚀剂掩模315和316，n型掺杂剂(例如本优选实施方案中的磷)的离子317被注入到有源区309n的未被掩蔽的部分319中。在此工艺步骤中，用磷化氢(PH3)作为掺杂气体，在约为60-约90kV(例如约为80kV)的加速电压下，以约为每平方厘米1×1015-约1×1016(例如约为每平方厘米5×1015)的剂量，注入了磷离子。借助于执行这一工艺步骤，大剂量的n型掺杂剂(例如磷)被注入到最终要成为n沟道TFT的源/漏区的部分319中。另一方面，被抗蚀剂掩模315覆盖且其中未曾引入磷离子317的有源区309n的其它部分，将保留为待要成为轻掺杂漏(LDD)区318的轻掺杂磷区域314n。借助于以这种方式提供LDD区318，能够恰当地控制沟道形成区与源/漏区之间pn结周围的电场强度，能够尽可能减小TFT的关断状态泄漏电流，并能够抑制热载流子造成的退化，从而提高TFT的可靠性。在此工艺步骤中，由于有源区309p被掩模316完全覆盖，故磷离子317完全未被引入到p沟道TFT的有源区309p中。
然后，清除抗蚀剂掩模315和316，再确定另一个抗蚀剂掩模320，以便这次如图2F所示覆盖n沟道TFT的有源区309n。在这种状态下，利用抗蚀剂掩模320和p沟道TFT的栅电极311p作为掺杂掩模，p型掺杂剂(例如本优选实施方案中的硼)的离子321被注入到p沟道TFT的有源区310p中。在此工艺步骤中，用双硼烷(B2H6)作为掺杂气体，在约为40-约80kV(例如约为65kV)的加速电压下，以约为每平方厘米1×1015-约1×1016(例如约为每平方厘米5×1015)的剂量，注入了硼离子。借助于执行这一工艺步骤，大剂量的p型掺杂剂(例如硼)离子321被注入到最终要成为p沟道TFT的源/漏区的部分322中。另一方面，被栅电极311p覆盖且其中未曾引入硼离子321的有源区309p的其它部分，将成为p沟道TFT的沟道形成区313p。在此工艺步骤中，由于有源区309n被掩模320完全覆盖，故硼离子321完全未被引入到n沟道TFT的有源区309n中。
以这种方式，借助于用光抗蚀剂覆盖未被选择的区域，选择性地引入了n型掺杂剂元素和p型掺杂剂元素。结果，形成了n型重掺杂区319和p型重掺杂区322，并如图2I所示能够得到n沟道TFT和p沟道TFT。在上述优选实施方案中，n型掺杂剂被首先引入，然后引入p型掺杂剂。但这些掺杂剂不必按此顺序被引入，而是也可以按相反的顺序被引入。
随后，如图2G所示，清除抗蚀剂掩模320，再提供另一个抗蚀剂掩模323，以便覆盖n沟道和p沟道TFT的栅电极311n和311p。确定此抗蚀剂掩模323，以便暴露n沟道和p沟道TFT的有源区309n和309p的外边沿。
在这种状态下，如图2G所示，稀有气体元素(例如本优选实施方案中的Ar)的离子324，从衬底上方被注入到衬底的整个表面。借助于执行这一工艺步骤，稀有气体元素的离子324被引入到TFT有源区的暴露部分中，从而在n沟道和p沟道TFT的有源区309n和309p的外边沿周围形成吸杂区325。
待要引入的稀有气体元素可以是选自Ar、Kr、Xe的至少一种元素。稀有气体元素完全不被注入到被抗蚀剂掩模323覆盖的有源区其它部分中。
在本优选实施方案中，用100％的Ar作为掺杂气体，在约为60-约90kV(例如约为80kV)的加速电压下，以约为每平方厘米1×1015-约1×1016(例如约为每平方厘米3×1015)的剂量，注入了Ar离子324。当在这些条件下执行离子注入工艺时，吸杂区325将包括浓度约为每立方厘米1×1019-约3×1021的稀有气体元素。作为这一稀有气体掺杂工艺的结果，吸杂区被非晶化了。
在本优选实施方案中，各个元件被布局成使吸杂区325的面积S对TFT的沟道宽度W的比率(此处称为“S/W比率”)大约等于1。通常，n沟道TFT和p沟道TFT具有彼此不同程度的电流驱动能力。在本优选实施方案中，n沟道TFT的电流驱动能力至少比p沟道TFT的大二倍。因此，为了使流过n沟道和p沟道TFT的电流大小相似，p沟道TFT需要具有更大的沟道宽度。例如，若n沟道TFT的有源区309n的沟道宽度W约为20微米，则p沟道TFT的有源区309p的沟道宽度W应该约为40微米。在此情况下，包括在p沟道TFT有源区中的吸杂区325的面积需要约为二倍大于包括在n沟道TFT有源区中的吸杂区325的面积。这样，n沟道和p沟道TFT在其有源区中将具有大致相等的吸杂效率。
接着，在已经清除抗蚀剂掩模323之后，衬底在惰性气氛(例如氮气)中被退火。在本优选实施方案中，用RTA系统来执行RTA工艺，此系统借助于在氮气气氛中对衬底表面吹送氮气而在短时间内快速加热和冷却衬底。具体地说，最好在约为550-约750℃的温度下对衬底进行大约30秒到约10分钟的退火，在约为600-约700℃的温度下对衬底进行大约1-约7分钟的退火更好。在本优选实施方案中，在大约650℃下执行了大约5分钟RTA工艺。衬底最好以至少约为每分钟100℃的速率被加热和冷却，例如在本优选实施方案中速率约为每分钟200℃。
借助于执行这一退火工艺，吸杂作用如图2H所示进展。具体地说，在n沟道TFT的有源区309n中，已经由于注入Ar离子324引起结晶硅膜308非晶化或重掺杂Ar离子324本身而在源/漏区319外面的吸杂区325中产生的晶体缺陷，使镍原子从沟道形成区313n经由LDD区318和源/漏区319，如图2H中箭头326所示，向吸杂区325扩散。另一方面，在p沟道TFT的有源区309p中，已经由于注入Ar离子324引起结晶硅膜308非晶化或重掺杂Ar离子324本身而在源/漏区322外面的吸杂区325中产生的晶体缺陷，使镍原子从沟道形成区313p经由源/漏区322，如图2H中箭头326所示，向吸杂区325扩散。
作为这一退火工艺的结果，镍原子被引入到吸杂区325，吸杂区325中的镍原子浓度从而提高到约为每立方厘米1×1019或以上。
以这种方式，根据本优选实施方案，保留在TFT有源区的沟道形成区中、沟道形成区与源区和漏区之间的结中、以及沟道形成区与LDD区之间的结中的催化元素，可以被吸杂作用清除。于是，能够将由催化元素沉积引起的关断状态泄漏电流的反常增大减为最小。
已经被引入到n沟道TFT的源/漏区319和LDD区318中的n型掺杂剂(磷)317以及已经被引入到p沟道TFT的源/漏区322中的p型掺杂剂(硼)321，也被这一退火工艺激活。结果，n沟道TFT的源/漏区319将具有约为400-约700Ω/□的薄片电阻，而LDD区318将具有约为30-约60kΩ/□的薄片电阻。另一方面，p沟道TFT的源/漏区322将具有约为1-约1.5kΩ/□的薄片电阻.
在本优选实施方案中，在n沟道和p沟道TFT的有源区中，吸杂区被提供成分隔于源/漏区。于是，即使在TFT有源区部分中电阻率由于引入的稀有气体元素引起的非晶化而增大，晶体管的特性也不受这一电阻率增大的影响。
上述RTA工艺通常以例如采用卤钨灯或弧光灯的灯退火工艺的形式被执行。但当采用这种灯退火系统时，被加热或冷却的衬底中的温度分布由于灯的亮度变化或衬底在传送器上的传输而可能变得不均匀。因此，用这一技术已经难以足够均匀地退火大尺寸(例如约为几米)的玻璃片。于是，衬底可能被热变形(例如弯曲或破裂)。在本发明中，不仅必须消除衬底的这种变形，而且衬底中的温度分布需要高度均匀。这是因为，若温度分布不那么均匀，则催化元素可能以不可忽略的浓度留在有源区的某些位置中，或吸杂区可能再结晶。由于这些考虑，用于本发明这一优选实施方案中的RTA系统将高温惰性气体(例如氮气)均匀地吹送到衬底的表面上。
图12示意地示出了能够有效地用于本优选实施方案的快速热退火系统。
如图12所示，此退火系统包括石英管703、用来在其上支持晶片701的石英台702、以及石英莲蓬板705。此退火系统是一种单个晶片处理类型，用来逐个处理晶片。加热器706被分别提供在管703旁边和上方。具体地说，加热器之一706被提供在管703上方来加热晶片701。另一个加热器706被提供在管703旁边来防止热经由管703的侧表面耗散并使晶片701的温度分布均匀。
氮气707被引入到石英管703中，并在石英管703与莲蓬板705之间被加热。然后，被加热了的氮气708通过莲蓬板705的细孔向下吹送。
当被加热了的氮气708通过莲蓬板705被向下吹送时，其上夹持晶片701的台702沿箭头704所示方向被提升。在此情况下，借助于调节台702的提升速率来控制晶片701的加热和冷却速率。
当晶片701与莲蓬板705之间的距离达到大约1厘米时，台702被停住，然后保持于此一段预定时间。然后降低其上夹持晶片701的台702。
利用这种类型的RTA系统，能够保持被加热或冷却的晶片中的温度分布基本上均匀，且甚至大尺寸(例如约为几米)玻璃晶片也能够被稳定地处理而晶片不会弯曲或破裂。而且，在常规的灯退火工艺中，衬底的温度在灯被开通的整个期间一直上升，因而无法随意控制。相反，根据本发明的方法，退火工艺能够遵循预定的温度分布被执行。因此，当用快速热退火方法执行本发明的第二热退火工艺时，最好采用具有这种结构的RTA系统。
若将各具有图12所示构造的多个RTA系统集合到一起，使得能够同时在多个工作室中执行RTA工艺，则在小的占地(footprint)面积内实现了具有高度处理能力的制造系统。
在用上述RTA系统执行退火工艺之后，用激光拉曼光谱术对各个TFT的沟道形成区和吸杂区测量Pa/Pc比率，亦即拉曼光谱中非晶硅TO声子峰值Pa对结晶硅TO声子峰值Pc的比率。结果，吸杂区的Pa/Pc比率大于沟道形成区的Pa/Pc比率。当如本优选实施方案这样采用透明玻璃衬底时，可以从衬底背面下方进行这一测量。由于在这一RTA工艺过去之后不再执行高温工艺，故即使在TFT完成之后，也能够保持吸杂区的非晶状态。
随后，如图2I所示，在n沟道TFT和p沟道TFT上形成无机层间介电膜。此层间介电膜可以由氮化硅、二氧化硅、或氮氧化硅制成，且厚度可以约为400-约1500nm(典型约为600-约1000nm)。在本优选实施方案中，此层间介电膜具有由厚度约为200nm的氮化硅膜327和厚度约为700nm的二氧化硅膜328组成的双层结构。用等离子体CVD工艺来淀积这二种膜327和328。具体地说，用SiH4和NH3作为源气体来淀积氮化硅膜327，而用TEOS和O2作为源气体来淀积二氧化硅膜328。这二种膜可以被连续地淀积。
但此无机层间介电膜不必具有这种结构。或者，此层间介电膜可以具有包括含硅绝缘膜的单层结构或多层结构。
然后，再次在约为300-约500℃的温度下对衬底进行大约1-约12小时退火，从而对半导体层进行氢化。此氢化工艺借助于将氢原子供应到有源区与栅绝缘膜之间的界面而被用来终止和钝化可能使TFT特性退化的悬挂键。在本优选实施方案中，衬底在包括大约3％氢的氮常压气氛中，于大约410℃下被退火大约1小时。若此层间介电膜(确切地说即氮化硅膜327)包括百分比不足的氢，则氮气气氛中的退火工艺也能够有效。也可以选择用等离子体氢化工艺来氢化半导体层，其中采用了由等离子体激发的氢原子。
接着，在已经通过层间介电膜提供接触孔之后，用金属材料(例如由氮化钛膜和铝膜组成的双层结构)填充接触孔，从而形成TFT的电极和互连329。在此情况下，氮化钛膜被用作势垒膜来防止铝通过半导体层扩散。最后，在大约350℃下再次对衬底退火大约1小时，从而完成图2I所示的n沟道TFT 330和p沟道TFT 331。若有需要，可以在栅电极311n和311p上提供额外的接触孔，致使能够经由互连329将一些电极连接到一起。或者，可以用例如氮化硅的钝化膜涂敷TFT 330和331，以便保护TFT 330和331免受环境沾污。
当用上述第二优选实施方案制造时，n沟道TFT具有约为250-约300cm2/Vs的场效应迁移率以及约为1V的阈值电压，而p沟道TFT具有约为120-约150cm2/Vs的场效应迁移率以及约为-1.5V的阈值电压。以这种方式，n沟道和p沟道TFT都表现优异的特性。此外，在现有技术中频繁发生的TFT关断状态泄漏电流的反常增大完全从本发明的TFT消失。而且，即使当经受反复施加电压或热应力的寿命测试时，TFT也表现出几乎没有特性退化。而且，当诸如倒相器电路或环形振荡器之类的电路由各包括上述优选实施方案的n沟道TFT和p沟道TFT的互补对的CMOS电路构成时，此电路表现出比常规电路更可靠得多和更稳定得多的特性。
实施方案3
以下描述本发明的第三具体优选实施方案。
本发明的第三优选实施方案也是一种在玻璃衬底上制造CMOS电路的方法，其中，n沟道TFT和p沟道TFT被安排成互补对。
图3A-3H是剖面图，示出了根据本发明第三优选实施方案的制造TFT的各个工艺步骤。这些制造工艺按所示的顺序被执行。
首先，如图3A所示，制备低碱性玻璃或石英的衬底401。在本优选实施方案中，采用低碱性玻璃衬底401。在其上应该制作TFT的衬底401表面上，淀积二氧化硅、氮化硅、或氮氧化硅的底层膜，以便防止杂质从衬底401扩散。在本优选实施方案中，用等离子体CVD工艺，用SiH4、NH3和N2O的材料气体，淀积了氮氧化硅膜作为第一底层膜402，然后，利用同一个等离子体CVD工艺，用TEOS和O2的材料气体，在其上淀积另一个氮氧化硅膜作为第二底层膜403。在这一工艺步骤中，第一底层膜402(亦即下氮氧化硅膜)的厚度可以约为25-约200nm(例如约为100nm)，而第二底层膜403(亦即上氮氧化硅膜)的厚度可以约为25-约300nm(例如100nm)。
然后，用诸如等离子体CVD工艺或溅射工艺之类的熟知工艺，在其上淀积厚度约为20-约150nm(最好约为30-约80nm)的具有非晶结构的硅膜(亦即a-Si膜404)。在本优选实施方案中，用等离子体CVD工艺淀积了厚度约为50nm的非晶硅膜。同样，可以用同一个淀积工艺来形成底层膜402和403以及非晶硅膜404，并可以连续地淀积。
随后，以非常低的剂量将催化元素(例如本实施方案中的镍)405加入到a-Si膜404的表面上。可以借助于将镍溶液保持在a-Si膜404上，用甩涂机将镍溶液均匀地扩展在衬底401上，然后使溶液干燥，来引入镍原子405。在本优选实施方案中，乙酸镍被用作溶质，水被用作溶剂，且溶液中的镍浓度被调整到约为10ppm。在图3A所示的状态下，用全反射X射线荧光测定术(TRXRF)测得a-Si膜404表面上的镍浓度约为每平方厘米7×1012。
接着，在惰性气氛(例如氮气)中，于大约520-约600℃的温度下，对a-Si膜404进行大约1-约8小时退火。在本优选实施方案中，在大约550℃下执行大约4小时退火工艺。在这一退火工艺中，已经被加入到a-Si膜404表面的镍原子405扩散进入a-Si膜404，并键合到Si，从而在其中产生硅化镍。于是，a-Si膜404开始从作为核的硅化镍被晶化。结果，如图3B所示，a-Si膜404被晶化成结晶硅膜406。
然后，如图3C所示，结晶硅膜406被暴露于激光束407，并被激光束407进一步重新晶化，以便改善其结晶性。在此工艺步骤中，可以以大约400mJ/cm2的能量密度，辐照XeCl准分子激光束(波长约为308nm，脉冲宽度约为40nsec)。激光束被聚焦在衬底401的表面上，以便形成尺寸约为150mm×约1mm的拉长的束斑。衬底401垂直于束斑被拉长的方向以大约0.05mm的步长被依次扫描。亦即，结晶硅膜406上的一个给定的点总共被暴露于激光束20次。以这种方式，已经用固相晶化工艺得到的结晶硅膜406，通过激光束曝光引起的熔化和凝固过程，能够减少其晶体不完整性，并能够成为具有改善了的结晶性的结晶硅膜408。
随后，清除结晶硅膜408的多余部分，从而彼此电隔离各个元件区(待要成为TFT有源区)。结果，如图3D所示，形成了待要成为n沟道TFT有源区的小岛形结晶硅膜409n以及待要成为p沟道TFT有源区的另一个小岛形结晶硅膜409p。
在此工艺步骤中，可以将p型掺杂剂硼加入到n沟道TFT和p沟道TFT的整个有源区中，以便控制各个晶体管的阈值电压。硼的浓度可以约为每立方厘米1×1016-约5×1017。可以用离子注入工艺来引入硼原子。或者，非晶硅膜可能在其淀积过程中已经被硼掺杂了。
接着，在待要成为有源区的结晶硅膜409n和409p上，淀积厚度约为20-约150nm(例如，在本优选实施方案中约为100nm)的二氧化硅膜作为栅绝缘膜410。可以利用RF等离子体CVD工艺，用TEOS作为材料并分解和淀积TEOS以及氧，来形成二氧化硅膜410。在淀积工艺中，衬底的温度最好被控制为大约150-约600℃(最好约为300-约450℃)。
接着，如图3D所示，用溅射工艺，在栅绝缘膜410上淀积难熔金属，然后图形化成栅电极411n和411p。在本优选实施方案中，此难熔金属是掺有剂量非常低剂量的氮的钽(Ta)，且厚度约为300-约600nm(例如约为450nm)。
接着，以栅电极411n和411p作为掩模，低剂量的n型掺杂剂(例如本优选实施方案中的磷)的离子412被注入到有源区中。在此工艺步骤中，用磷化氢(PH3)作为掺杂气体，在约为60-约90kV(例如约为80kV)的加速电压下，以约为每平方厘米1×1012-约1×1014(例如约为每平方厘米2×1013)的剂量，注入了磷离子。借助于执行这一工艺步骤，未被栅电极411n覆盖的小岛形结晶硅膜409n部分变成轻掺杂磷区域414n，而未被栅电极411p覆盖的小岛形结晶硅膜409p部分变成轻掺杂磷区域414p。另一方面，如图3D所示，被栅电极411n和411p掩蔽的非掺杂区域413n和413p，最终将分别成为n沟道TFT和p沟道TFT的沟道形成区413n和413p。
接着，如图3E所示，提供光抗蚀剂掺杂掩模415，以便有限覆盖n沟道TFT的栅电极411n，同时提供光抗蚀剂掺杂掩模416，以便完全覆盖p沟道TFT的有源区409p的栅电极411p，但暴露有源区409p的外边沿。然后，利用抗蚀剂掩模415和416，n型掺杂剂(例如本优选实施方案中的磷)的离子417被注入到有源区409n和409p的未被掩蔽的部分419和420中。在此工艺步骤中，用磷化氢(PH3)作为掺杂气体，在约为60-约90kV(例如约为80kV)的加速电压下，以约为每平方厘米1×1015-1×1016(例如约为每平方厘米5×1015)的剂量，注入了磷离子。借助于执行这一工艺步骤，大剂量的n型掺杂剂(例如磷)的离子417被注入到最终要成为n沟道TFT的源/漏区的部分419中。被抗蚀剂掩模415覆盖且其中未曾引入磷离子417的有源区409n的其它部分，将保留为待要成为轻掺杂漏(LDD)区418的轻掺杂磷区域414n。另一方面，借助于执行这一工艺步骤，大剂量的n型掺杂剂(例如磷)的离子417还被注入到要成为p沟道TFT的吸杂区的部分420中。在此工艺步骤中，区域419和420中的n型掺杂剂元素(例如磷)417的浓度约为每立方厘米1×1019-约1×1021。同时，n沟道TFT的LDD区418中的n型掺杂剂元素(例如磷)417的浓度约为每立方厘米1×1017-约1×1020。换言之，当区域418的n型掺杂剂浓度在这一范围内时，区域418能够起LDD区的作用。
然后，清除抗蚀剂掩模415和416，再提供另一个光抗蚀剂掺杂掩模421，以便如图3F所示完全覆盖n沟道TFT的LDD区418但暴露有源区409n的外边沿。在此工艺步骤中，p沟道TFT未被任何掩模掩蔽而被完全暴露。在这种状态下，用抗蚀剂掩模421和p沟道TFT的栅电极411p作为掺杂掩模，p型掺杂剂(例如本优选实施方案中的硼)的离子422被注入到有源区中。在此工艺步骤中，用双硼烷(B2H6)作为掺杂气体，在约为40-约80kV(例如约为65kV)的加速电压下，以约为每平方厘米1×1015-约2×1016(例如约为每平方厘米1×1016)的剂量，注入了硼离子。借助于执行这一工艺步骤，大剂量的p型掺杂剂(例如硼)的离子422被注入到最终要成为n沟道TFT的吸杂区的部分424n中。
另一方面，大剂量的硼离子422被注入到p沟道TFT的除了栅电极411p下方其沟道形成区413p之外的整个有源区409p中。结果，在图3D所示工艺步骤中被引入了小剂量磷离子412的导电类型(亦即n型)被反转成p型，从而确定了p沟道TFT的源/漏区423。
而且，硼离子422还被大剂量注入到在图3E所示的工艺步骤中被磷离子417大剂量掺杂过的区域420中，从而确定了p沟道TFT的吸杂区424p。在此工艺步骤中，p型掺杂剂422(亦即硼)在区域423、424n、424p中的浓度约为每立方厘米1.5×1019-约3×1021。于是，p型掺杂剂(硼)的浓度约为n型掺杂剂(磷)的浓度的大约1.5-约3.0倍。
作为此工艺步骤的结果，由于磷离子417和硼离子422已经组合注入到其中，故n沟道TFT的吸杂区424n以及p沟道TFT的吸杂区424p被高度非晶化。仅仅被磷离子掺杂过的n沟道TFT的源/漏区419以及仅仅被硼离子大剂量掺杂过的p沟道TFT的源/漏区423，都一定程度地被离子掺杂过程损伤，从而在其中产生晶体不完整性。然而，那些吸杂区424n和424p由于磷和硼离子都已经被注入到其中，而被更大程度地损伤和非晶化。
以这种方式，借助于用光抗蚀剂覆盖未被选择的区域，选择性地引入了n型掺杂剂元素和p型掺杂剂元素。结果，形成了n型重掺杂区419，p型重掺杂区423，以及吸杂区424n和424p，并如图3H所示能够得到n沟道TFT 429和p沟道TFT 430。
在上述优选实施方案中，n型掺杂剂元素被首先引入，然后引入p型掺杂剂元素。但这些掺杂剂元素不必按此顺序被引入，而是也可以按相反的顺序被引入。
在本优选实施方案中，吸杂区424n和424p被确定成使n沟道TFT的吸杂区424n的面积S对沟道宽度W的比率大约等于p沟道TFT的吸杂区424p的面积S对沟道宽度W的比率。通常，n沟道TFT和p沟道TFT具有彼此不同程度的电流驱动能力。在本优选实施方案中，n沟道TFT的电流驱动能力至少比p沟道TFT的大二倍。因此，为了使流过n沟道和p沟道TFT的电流大小相似，p沟道TFT需要具有更大的沟道宽度。例如，若n沟道TFT的有源区409n的沟道宽度W约为20微米，则p沟道TFT的有源区409p的沟道宽度W应该约为40微米。在此情况下，包括在p沟道TFT有源区中的吸杂区424p的面积需要约为二倍大于包括在n沟道TFT有源区中的吸杂区424n的面积。
而且，在本优选实施方案中，n沟道TFT中沟道形成区413n与吸杂区424n之间的距离大约等于p沟道TFT中沟道形成区413p与吸杂区424p之间的距离。这样，n沟道和p沟道TFT在有源区中将具有大致相等的吸杂效率。
接着，清除抗蚀剂掩模421，然后在惰性气氛(例如氮气)中对衬底进行退火。在本优选实施方案中，也采用图12所示的RTA系统。亦即，借助于在氮气气氛中对衬底表面吹送高温氮气而对衬底执行RTA工艺(亦即瞬时加热和冷却)。
具体地说，可以在约为670℃下对衬底快速退火大约5分钟，并可以以约为每分钟200℃的速率被加热和冷却。RTA工艺可以在大约400℃的待机温度下开始。作为这一退火工艺的结果，在n沟道TFT的有源区409n中，已经被大剂量引入到源/漏区419外面的吸杂区424n中磷和硼离子以及由这些离子注入工艺中结晶硅膜的非晶化已经引起的晶体不完整性，使存在于沟道形成区413n、LDD区418、以及源/漏区419中的镍原子经由沟道形成区413n、LDD区418、以及源/漏区419，如图3G中箭头425所示，向吸杂区424n扩散。仅仅被磷离子掺杂过的源/漏区419也呈现某种吸杂作用。但由于吸杂区424n的吸杂作用比源/漏区419的吸杂作用大得多，故镍原子被收集在吸杂区424n中。
按照同样的理由，在p沟道TFT的有源区409p中，已经被大剂量引入到源/漏区423外面的吸杂区424p中的磷和硼离子以及由这些离子注入工艺中结晶硅膜的非晶化已经引起的晶体不完整性，使存在于沟道形成区413p和源/漏区423中的镍原子经由沟道形成区413p和源/漏区423，如图3G中箭头425所示，向吸杂区424p扩散。
作为这一退火工艺的结果，镍原子被引入到吸杂区424n和424p中，且吸杂区424n和424p中的镍原子浓度提高到约为每立方厘米1×1019或以上。以这种方式，根据本优选实施方案，保留在TFT有源区的沟道形成区中、沟道形成区与源/漏区之间的结中、以及沟道形成区与LDD区之间的结中的催化元素，可以被吸杂作用清除。于是，能够将由催化元素沉积引起的关断状态泄漏电流的反常增大减为最小。
已经被引入到n沟道TFT的源/漏区419和LDD区418中的n型掺杂剂(磷)以及已经被引入到p沟道TFT的源/漏区423中的p型掺杂剂(硼)，也被这一退火工艺激活。结果，n沟道TFT的源/漏区419将具有约为400-约700Ω/□的薄片电阻，而其LDD区418将具有约为30-约60kΩ/□的薄片电阻。另一方面，p沟道TFT的源/漏区423将具有约为1-约1.5kΩ/□的薄片电阻。
同时，吸杂区424n和424p的结晶性未被RTA工艺恢复，仍然包括非晶相。这些区域由于具有非晶相而具有非常高的电阻率。但由于吸杂区424n和424p被分隔于源/漏区而提供，故不出现严重问题。
在执行退火工艺之后，用激光拉曼光谱术对每个TFT的各个区域测量Pa/Pc比率，亦即拉曼光谱中非晶硅TO声子峰值Pa对结晶硅TO声子峰值Pc的比率。结果，吸杂区424n和424p的Pa/Pc比率大于沟道形成区413n或413p、LDD区418、以及源/漏区419或423的Pa/Pc比率。由于在这一RTA工艺过去之后不再执行高温工艺，故即使在TFT完成之后，也能够保持吸杂区的非晶状态。
随后，如图3H所示，在n沟道TFT和p沟道TFT上形成层间介电膜。此层间介电膜可以由氮化硅、二氧化硅、或氮氧化硅制成，且厚度可以约为400-约1500nm(典型约为600-约1000nm)。在本优选实施方案中，此层间介电膜具有由厚度约为200nm的氮化硅膜426和厚度约为700nm的二氧化硅膜427组成的双层结构。用等离子体CVD工艺来淀积这二种膜426和427。具体地说，可以用SiH4和NH3作为源气体来淀积氮化硅膜426，而用TEOS和O2作为源气体来淀积二氧化硅膜427。这二种膜可以被连续地淀积。但无机层间介电膜不必具有这种结构。或者，此层间介电膜可以具有包括含硅绝缘膜的单层结构或多层结构。
然后，再次在约为300-约500℃的温度下对衬底进行大约1小时退火，从而对半导体层进行氢化。此氢化工艺借助于将氢原子从层间介电膜(确切地说，即氮化硅膜426)供应到有源区与栅绝缘膜之间的界面而被用来终止和钝化可能使TFT特性退化的悬挂键。在本优选实施方案中，衬底在氮气气氛中，于大约410℃下被退火大约1小时。
接着，在已经通过层间介电膜提供接触孔之后，用金属材料(例如由氮化钛膜和铝膜组成的双层结构)填充接触孔，从而形成TFT的电极和互连428。在此情况下，氮化钛膜被用作势垒膜来防止铝通过半导体层扩散。最后，在大约350℃下再次对衬底退火大约1小时，从而完成图3H所示的n沟道TFT 429和p沟道TFT 430。若有需要，可以在栅电极411n和411p上提供额外的接触孔，致使能够经由互连428将一些电极连接到一起。或者，可以用例如氮化硅的钝化膜进一步涂敷TFT 429和430，以便保护TFT 429和430免受环境沾污。
当用上述第三优选实施方案制造时，n沟道TFT和p沟道TFT也表现出与第二优选实施方案的n沟道TFT和p沟道TFT同样良好的场效应迁移率。此外，在现有技术中频繁发生的TFT关断状态泄漏电流的反常增大完全从本发明的TFT消失。而且，即使当经受反复施加电压或热应力的寿命测试时，TFT也表现出几乎没有特性退化。而且，当诸如倒相器电路或环形振荡器之类的电路由各包括上述优选实施方案的n沟道TFT和p沟道TFT的互补对的CMOS电路构成时，此电路表现出比常规电路更可靠得多和更稳定得多的特性。
此外，根据上述第三优选实施方案，利用形成源/漏区的工艺步骤，能够同时形成n沟道和p沟道TFT的吸杂区。于是，能够得到各个吸杂区而无须执行特殊目的的额外光刻、掺杂、以及退火工艺。因此，能够简化半导体器件的制造工艺，能够降低其制造成本，以及能够提高其成品率。
实施方案4
以下参照图4A-4H来描述本发明的第四具体优选实施方案。
本发明的第四优选实施方案也是一种在玻璃衬底上制造CMOS电路的方法，其中，n沟道TFT和p沟道TFT被安排成互补对。
图4A-4H是剖面图，示出了根据本发明第四优选实施方案的制造TFT的各个工艺步骤。这些制造工艺按所示的顺序被执行。
首先，如图4A所示，在玻璃衬底501上淀积厚度约为100nm的二氧化硅的底层绝缘膜502，然后在其上淀积厚度约为20-约100nm的非晶硅膜503。
接着，催化元素被加入到非晶硅膜503，然后对非晶硅膜503进行退火。具体地说，首先用包括转换成相当重量约为10ppm的催化元素(例如本优选实施方案中的镍)的水溶液(例如乙酸镍的水溶液)甩涂非晶硅膜503，从而形成图4A所示的含催化元素的层504。
然后，在惰性气氛中(例如在氮气气氛中)对衬底进行退火。此退火工艺最好在大约520-约600℃的温度下进行大约1-约8小时(例如，在大约580℃下进行大约1小时)。在这一退火工艺中，已经被加入到a-Si膜503表面的镍原子14扩散进入a-Si膜503，并键合到Si，从而在其中产生硅化镍。于是a-Si膜503开始从产生成核的硅化物被晶化。结果，a-Si膜503被晶化成图4B所示的结晶硅膜505。
随后，如图4C所示，结晶硅膜505被暴露于激光束506，从而得到具有改善了的结晶性的结晶硅膜507。借助于被暴露于这些激光束506，结晶硅膜505的结晶性被充分地改善。在本优选实施方案中，波长约为308nm的脉冲XeCl准分子激光束被辐射作为激光束506。
然后，结晶硅膜507被腐蚀成预定的形状，从而分别形成n沟道TFT和p沟道TFT的有源区508n和508p。然后，在这些有源区508n和508p上淀积栅绝缘膜509。
随后，如图4D所示，用溅射或CVD工艺，在栅绝缘膜509上淀积导电膜510。此导电膜可以由诸如W、Ta、Ti或Mo、或其合金制成。
接着，如图4D所示，在导电膜510上确定抗蚀剂掩模511和512。这些抗蚀剂掩模511和512被提供来确定栅电极。在本优选实施方案中，p沟道TFT的栅电极被用作掩模来确定有源区中待要用n型掺杂剂掺杂(亦即最终成为吸杂区)的区域。于是，p沟道TFT的掩模5 1 2被设计成比n沟道TFT的掩模511具有更大的宽度。
然后，导电膜510被腐蚀，从而分别形成第一和第二形状的栅电极513和514。
然后，n型掺杂剂元素(例如本优选实施方案中的磷)的离子515被注入到有源区508n和508p中(此处将此工艺步骤称为“第一掺杂工艺”)，从而形成如图4E所示的包括浓度约为每立方厘米1×1019-约1×1021的n型掺杂剂元素的n型掺杂区517和519。
应该指出的是，被第一形状栅电极513重叠的有源区508n部分516，最终将成为n沟道TFT的沟道形成区。另一方面，没有掺杂剂元素被加入到被第二形状栅电极514重叠且最终将成为p沟道TFT的沟道形成区和源/漏区的有源区508p部分518。随后，清除掩模511和512，并代之以确定一个用来将第二形状的栅电极514腐蚀成p沟道TFT的预定形状的抗蚀剂掩模521以及另一个用来确定n沟道TFT有源区508n中的吸杂区的抗蚀剂掩模520。借助于通过掩模521选择性地腐蚀掉第二形状的栅电极514，如图4F所示得到了第三形状(亦即预定形状)的栅电极522。
然后，如图4F也示出的那样，p型掺杂剂元素(例如本优选实施方案中的硼)的离子523被注入到有源区中，从而分别形成n沟道TFT有源区中的吸杂区526n以及p沟道TFT有源区中的源/漏区525和吸杂区526p。在此工艺步骤中，没有硼离子523被注入到p沟道TFT有源区的被第三形状栅电极522覆盖的部分中。于是，p沟道TFT有源区的这一部分将成为沟道形成区524。由这些工艺形成的吸杂区526n和526p已经被非晶化。
接着，清除抗蚀剂掩模520和521，然后对衬底进行退火，以便使保留在有源区中的催化元素向吸杂区526n和526p扩散。在被优选实施方案中，也采用图12所示的RTA系统。亦即，借助于在氮气气氛中对衬底表面吹送高温氮气而瞬时加热和冷却衬底，来执行RTA工艺。作为这一退火工艺的结果，保留在有源区的沟道形成区中或沟道形成区与源/漏区之间的结中的催化元素，能够如图4G中箭头527所示向着吸杂区扩散。于是，能够将催化元素沉积可能引起的关断状态泄漏电流的反常增大减为最小。
在本优选实施方案中，包括在n沟道TFT有源区的吸杂区中的n型和p型掺杂剂元素的浓度，等于包括在p沟道TFT有源区的吸杂区中的n型和p型掺杂剂元素的浓度。于是，n沟道TFT的吸杂效率能够等于p沟道TFT的吸杂效率。而且，p沟道TFT有源区的待要成为源/漏区的部分没有经受反掺杂工艺。于是，能够从p沟道TFT的源/漏区消除不希望有的电阻增大。作为此吸杂工艺的结果，催化元素被引入到了吸杂区中。因此，吸杂区包括浓度至少约为每立方厘米1×1019的催化元素。
这一退火工艺也激活了n沟道TFT源/漏区517和p沟道TFT源/漏区525中的掺杂剂。同时，吸杂区526n和526p的结晶性没有被RTA工艺恢复，仍然包括非晶相。这些区域具有非常高的电阻率。但由于吸杂区526n和526p被分隔于源/漏区提供，故不会出现严重问题。
在完成退火工艺之后，用激光拉曼光谱术对各个区域测量Pa/Pc比率，亦即拉曼光谱中非晶硅TO声子峰值Pa对结晶硅TO声子峰值Pc的比率。结果，吸杂区的Pa/Pc比率大于沟道形成区或源/漏区的Pa/Pc比率。由于在这一RTA工艺过去之后不再执行高温工艺，故即使在TFT完成之后，也能够保持吸杂区的非晶状态。
在上述优选实施方案中，n型掺杂剂元素被首先引入到半导体层中，然后将p型掺杂剂元素引入其中。但这些掺杂剂元素不必按此顺序引入，而是可以由设计者恰当地确定掺杂顺序。
随后，如图4H所示，在n沟道TFT和p沟道TFT上形成层间介电膜。在本优选实施方案中，此层间介电膜具有由厚度约为200nm的氮化硅膜528和厚度约为700nm的二氧化硅膜529组成的双层结构。
然后，再次在约为300-约500℃的温度下对衬底进行大约1小时退火，从而对半导体层进行氢化。此氢化工艺借助于将氢原子从层间介电膜(确切地说，即氮化硅膜528)供应到有源区与栅绝缘膜之间的界面而被执行。
接着，通过层间介电膜提供接触孔，然后用金属材料填充成为TFT的电极和互连530，从而完成图4H所示的n沟道TFT 531和p沟道TFT 532。若有需要，可以在栅电极513和522上提供额外的接触孔，致使能够经由互连530将一些电极连接到一起。
当用上述第四优选实施方案制造时，n沟道TFT和p沟道TFT也表现出与上述第二优选实施方案的n沟道TFT和p沟道TFT同样良好的场效应迁移率。此外，在现有技术中频繁发生的TFT关断状态泄漏电流的反常增大完全从本发明的TFT消失。而且，即使当经受反复施加电压或热应力的寿命测试时，TFT仍然表现出几乎没有特性退化。而且，当诸如倒相器电路或环形振荡器之类的电路由各包括上述优选实施方案的n沟道TFT和p沟道TFT的互补对的CMOS电路构成时，此电路表现出比常规电路更可靠得多和更稳定得多的特性。
在上述第四优选实施方案中，n沟道和p沟道TFT的栅电极被用作掺杂掩模来确定TFT的源/漏区和吸杂区。于是，能够进一步减少所需光刻工艺的数目。结果，能够简化半导体器件的制造工艺，能够降低其制造成本，以及能够提高其成品率。
实施方案5
以下参照图5A-5H和图6来描述本发明的第五具体优选实施方案。本发明的第五优选实施方案是一种用来在同一个衬底上分别制造象素部分内部的象素TFT以及象素部分外部和周围的驱动电路的方法。
首先，如图5A所示，制备低碱性玻璃或石英的衬底100。在本优选实施方案中，采用低碱性玻璃衬底100。在此工艺步骤中，衬底100可以被预热到低于玻璃应变点大约10-约20℃的温度。
在其上应该制作TFT的衬底100的表面上，淀积二氧化硅、氮化硅、或氮氧化硅的底层膜101，以便防止杂质从衬底100扩散。在本优选实施方案中，用等离子体CVD工艺，用SiH4、NH3、N2O的材料气体，淀积了厚度约为100nm的氮氧化硅膜作为第一底层膜101a，然后，利用同一个等离子体CVD工艺，用SiH4和N2O的材料气体，在其上淀积厚度约为200nm的另一个氮氧化硅膜作为第二底层膜101b。
然后，用诸如等离子体CVD工艺或溅射工艺之类的熟知工艺，在其上淀积厚度约为20-约150nm(最好约为30-约80nm)的具有非晶结构的半导体膜。在本优选实施方案中，用等离子体CVD工艺淀积了厚度约为55nm的非晶硅膜。具有非晶结构的半导体膜的例子包括非晶半导体膜和微晶半导体膜。同样，可以用同一个淀积工艺来形成底层膜101和非晶硅膜，并可以连续地淀积。在此情况下，被淀积的底层膜101决不被暴露于空气，因而应该不被空气中的杂质沾污。结果，能够将待要制作的TFT的特性(例如阈值电压)的变化减为最小。
接着，利用第一到第四优选实施方案中任何一个所述的技术，形成具有结晶结构的半导体膜(例如本优选实施方案中的结晶硅膜)。
借助于组合执行上述晶化工艺和激光晶化工艺，能够进一步改善结晶半导体膜的结晶性。用于这一工艺步骤的激光二极管包括脉冲型或连续波型的KrF准分子激光器、XeCl准分子激光器、YAG激光器、以及YVO4激光器。当采用这些激光器的任何一种时，最好用光学系统将激光二极管发射的激光辐射会聚成聚焦到半导体膜上的激光束。
随后，结晶硅膜被分成具有预定形状的多个部分，从而得到小岛形半导体层102-105。为了控制待要制作在小岛形半导体层102-105上的n沟道TFT的阈值电压，可以在大约每立方厘米1×1016-约5×1017的掺杂水平下将p型掺杂剂元素硼(B)加入到小岛形半导体层102-105的整个表面。可以用离子注入工艺来引入硼(B)。或者，非晶硅膜也可以在其淀积工艺中用硼(B)掺杂。
然后，用等离子体CVD工艺或溅射工艺，在其上淀积厚度约为10-约150nm的包含硅的绝缘膜作为栅绝缘膜106。在本优选实施方案中，淀积了厚度约为100nm的二氧化硅膜作为栅绝缘膜106。或者，栅绝缘膜106也可以是具有单层结构或多层结构的其它任何含硅的绝缘膜。
接着，在其上淀积待要成形为栅电极的第一导电层107和第二导电层108。在本优选实施方案中，导电金属氮化物的第一导电层107和金属的第二导电层108按此顺序被层叠。第二导电层108可以由选自由钽(Ta)、钛(Ti)、钼(Mo)、钨(W)组成的组的金属、包含这些元素作为主要成分的合金、或包含这些元素中的至少二种的合金(例如Mo-W合金或Mo-Ta合金)制成。第一导电层107可以由氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)、或氮化钼(MoN)制成。或者，硅化钨、硅化钛、或硅化钼也可以被用作第一导电层107的材料。在此情况下，最好将第二导电层108的杂质浓度降低，以便降低电阻率。具体地说，第二导电层108的氧浓度最好至多约为30ppm。例如，当钨的第二导电层108的氧浓度约为30ppm或以下时，得到了约为20μΩcm或以下的电阻率。
第一导电层107的厚度优选约为10-约50nm(约为20-约30nm更好)，而第二导电层108的厚度优选约为200-约400nm(约为250-350nm更好)。
在本优选实施方案中，第一导电层107是厚度约为30nm的氮化钽膜，而第二导电层108是厚度约为350nm的Ta膜。最好用溅射工艺来形成这二个层107和108。若将适当剂量的Xe和Kr加入到溅射气体Ar，则能够弛豫待要形成的膜的内应力，从而能够防止膜的剥离。
接着，确定抗蚀剂掩模109-112，并执行第一腐蚀工艺，以便形成各个TFT的栅电极和电容器线。在本优选实施方案中，第一腐蚀工艺以感应耦合等离子体(ICP)腐蚀工艺的形式被执行，其中，CF4、Cl2、以及O2气体分别以大约25sccm、大约25sccm、以及大约10sccm的流速被供应作为腐蚀气体，且其中，大约500W的RF功率在大约13.56MHz的频率下和大约1Pa的压力下被施加到线圈电极。利用已经在这些条件下产生的等离子体，栅绝缘膜106以及第一和第二导电层107和108被选择性地腐蚀掉。
大约150W的RF功率还在大约13.56MHz的频率下被施加到样品台上的晶片，从而对其施加基本上负的自偏置电压。借助于执行此第一腐蚀工艺，Ta的第二导电层108被选择性地腐蚀成为向上的锥形形状。
然后，在抗蚀剂掩模109-112保持原封不动的情况下，腐蚀工艺条件被改变成第二腐蚀工艺的条件。具体地说，借助于分别以大约30sccm和大约30sccm的流速供应CF4和Cl2气体作为腐蚀气体，并将大约500W的RF功率在大约13.56MHz的频率下和大约1Pa的压力下施加到线圈电极，来执行第二腐蚀工艺。第二腐蚀工艺与已经产生的等离子体在这些条件下持续大约30秒钟。大约20W的RF功率还在大约13.56MHz的频率下被施加到晶片，从而对其施加基本上负的自偏置电压。作为采用CF4和Cl2气体混合物的这一第二腐蚀工艺的结果，Ta膜和TaN膜都被腐蚀基本上相同的程度。借助于执行这些工艺步骤，栅电极113、114、115以及具有向上锥形末端的电容器线116就由第一和第二导电层107和108制成。应该指出的是，p沟道TFT的栅电极114将被用作掩模，以便防止p沟道TFT的待要被n型掺杂剂元素掺杂的半导体层部分在引入n型掺杂剂元素时被过度地扩大。因此，p沟道TFT栅电极114的掩模110应该具有比n沟道TFT栅电极113的掩模109或象素TFT栅电极115的掩模111更大的宽度。
然后，如图5B所示，在掩模109-112仍然保持原封不动的情况下，n型掺杂剂元素被注入到小岛形半导体层102-105中，从而形成n型掺杂区118。磷(P)或砷(As)可以被用作n型掺杂剂元素。在本优选实施方案中，利用磷化氢(PH3)气体作为掺杂气体，注入了磷(P)离子。
而且，利用仍然留在其中的掩模109-112，执行第二腐蚀工艺。在本优选实施方案中，借助于分别以大约20sccm、大约20sccm、以及大约20sccm的流速供应CF4、Cl2、O2气体作为腐蚀气体，并将大约500W的RF功率在大约13.56MHz的频率下和大约1Pa的压力下施加到线圈电极，从而对其施加基本上负的自偏置电压，来执行第二腐蚀工艺。作为这一第二腐蚀工艺的结果，Ta的第二导电层108被选择性地腐蚀掉。
作为这一第二腐蚀工艺的结果，包括113a、114a、115a、116a的第一导电层107以及包括113b、114b、115b、116b的第二导电层108被选择性地腐蚀掉，从而形成栅电极119、120、121以及电容器线122。在此工艺步骤中，n沟道TFT的栅电极119和121的宽度小于p沟道TFT的栅电极120的宽度。这是因为p沟道TFT的栅电极120将被用作掩模，以便防止p沟道TFT的待要被n型掺杂剂元素重掺杂的半导体层部分被过度地扩大。于是，栅电极120的宽度比具有预定形状的栅电极119和121的宽度更大。此处将借助于执行这些工艺步骤得到的n沟道TFT的栅电极119和121以及电容器线122称为“具有第一形状的栅电极”和“具有第一形状的电容器线”。另一方面，此处将借助于执行这些工艺步骤得到的p沟道TFT的栅电极120称为“具有第二形状的栅电极”。
然后，n型掺杂剂元素被引入到半导体层中。具体地说，利用由第二腐蚀工艺得到的栅电极119、120、121作为掩模，n型掺杂剂元素的离子(例如本优选实施方案中的磷(P)离子)被注入到位于第一导电层107锥形边沿下方的半导体层部分中，从而形成第一组n型掺杂区123a、124a、125a、126a以及第二组n型掺杂区123b、124b、125b、126b。在此情况下，第一组n型掺杂区123a-126a可以具有约为每立方厘米1×1020-约1×1021的掺杂剂(亦即磷(P))浓度，而第二组n型掺杂区123b-126b可以具有约为每立方厘米5×1017-约5×1019的掺杂剂(亦即磷(P))浓度。应该指出的是，形成在第一导电层107的部分119a的锥形边沿下方的另一个n型掺杂区123c，具有稍微低于但大致等于n型掺杂区123b的掺杂剂浓度。
接着，清除抗蚀剂掩模109-112，代之以确定另一个抗蚀剂掩模127，以便部分地覆盖n沟道TFT的半导体层，并执行第三腐蚀工艺。具体地说，借助于分别以大约50sccm和大约10sccm的流速供应SF6和Cl2气体作为腐蚀气体，并将大约500W的RF功率在大约13.56MHz的频率下和大约1.3Pa的压力下施加到线圈电极，来执行第三腐蚀工艺。第三腐蚀工艺以已经产生的等离子体在这些条件下持续大约30秒钟。大约10W的RF功率还在大约13.56MHz的频率下被施加到样品台上的晶片，从而对其施加基本上负的自偏置电压。作为第三腐蚀工艺的结果，如图5D所示，第一导电层107的120a和121a部分被选择性地腐蚀掉，从而分别形成p沟道TFT和象素TFT的栅电极128和129。
然后，如图5E所示，确定用来将p沟道TFT的栅电极128腐蚀成预定形状的抗蚀剂掩模130、部分地暴露象素TFT的半导体层的抗蚀剂掩模131、以及完全覆盖电容器线的抗蚀剂掩模132。
然后，通过抗蚀剂掩模130，选择性地腐蚀掉p沟道TFT的栅电极128，从而得到图5F所示的p沟道TFT的栅电极133。此处将借助于执行这些工艺步骤得到的p沟道TFT的这一栅电极133称为“具有第三形状的栅电极”。此处还将象素TFT的栅电极129称为“具有第四形状的栅电极)。
随后，p型掺杂剂元素(例如本优选实施方案中的硼(B))的离子被注入到半导体层中，从而形成p型掺杂的区域134-139。p型掺杂剂被加入，致使p型掺杂区域134、135、137、138具有约为每立方厘米1×1020-约1×1021的p型掺杂剂浓度。驱动电路的p沟道TFT(亦即象素TFT)的半导体层包括n型重掺杂区124a。因此，p沟道TFT的半导体层将包括已经被n型和p型掺杂剂元素重掺杂的区域135a以及仅仅已经被p型掺杂剂元素重掺杂的区域135b。
在本优选实施方案中，在硼离子被引入到p沟道TFT的半导体层中之前，磷离子被注入到位于TaN膜被腐蚀的部分下方的半导体层部分中。于是，硼离子能够以低的加速电压被注入，半导体层从而在注入工艺中损伤较小。
借助于执行这些工艺步骤，如图5F所示，n型掺杂区和p型掺杂区被确定在各个半导体层中。
然后，清除掩模127和130-132，再淀积厚度约为50-约500nm(典型约为100-约300nm)的待要成为无机层间介电膜140的氮化硅膜、二氧化硅膜、或氮氧化硅膜。在本优选实施方案中，用等离子体CVD方法淀积了厚度约为150nm的氮氧化硅膜。当然，此无机层间介电膜不局限于氮氧化硅膜，而可以是具有单层结构或多层结构的任何其它的含硅绝缘膜。
接着，为了激活已经引入到半导体层中的掺杂剂元素和利用吸杂作用清除催化元素，对衬底执行退火工艺，如在上述第一到第四优选实施方案中那样，此退火工艺可以是快速热退火(RTA)工艺。作为吸杂工艺的结果，催化元素被引入到已经被磷和硼离子掺杂了的吸杂区中。于是，吸杂区将包括浓度至少约为每立方厘米1×1019的催化元素。同样，如在上述各个优选实施方案中那样，此吸杂区包括大百分比的非晶相。
可以在淀积无机层间介电膜140之前执行这一退火工艺。但若栅电极材料的抗热性很差，则最好如在本优选实施方案中这样在已经淀积了层间介电膜(亦即诸如氮化硅膜之类的包括硅作为其主要成分的绝缘膜)之后执行此退火工艺，以便保护互连等。
然后，可以在包括大约3％-约100％的氢的气氛中，于大约300-550℃的温度下，进一步对衬底退火大约1-约12小时，从而氢化半导体层。在本优选实施方案中，在包括大约3％的氢的氮气气氛中，于大约410℃下，对衬底退火了大约1小时。这一退火工艺被执行，以便用包括在层间介电膜中的氢原子来终止半导体层中的悬挂键。此氢化工艺也可以以等离子体氢化工艺的形式来执行，其中采用了已经由等离子体激活的氢原子。
然后，在无机层间介电膜140上淀积由有机绝缘体制成的有机层间介电膜141。在本优选实施方案中，淀积了厚度约为1.6微米的丙烯酸树脂膜。然后对有机和无机层间介电膜141和140进行图形化，以便形成达及各个掺杂区的接触孔。
随后，在其上淀积厚度约为80-约120nm的透明导电膜，然后图形化，从而形成象素电极142。此透明导电膜可以由氧化铟-氧化锌(In2O3-ZnO)合金、氧化锌(ZnO)、或掺镓的氧化锌(ZnO∶Ga)制成，以便提高可见光透射率或电导率。
接着，在驱动电路区205中形成电连接到掺杂区的互连143和144。可以借助于对由厚度约为50nm的Ti膜和厚度约为50nm的Al-Ti合金膜组成的多层结构进行图形化来形成这些互连143和144。
同时，还在象素部分206中形成电连接到掺杂区的互连146-149。
象素电极142被电连接到用作与互连148一起构成储存电容的二个电极之一的半导体层105。
在本优选实施方案中，象素电极142由透明导电膜制成。但若象素电极由具有反射率的导电材料制成，则能够得到反射显示器件。在此情况下，借助于执行形成电极的工艺步骤，也得到了象素电极。象素电极最好由包括Al或Ag作为其主要成分的膜或其多层结构制成。无论如何，象素电极最好由反射率高的材料制成。
以这种方式，能够在同一个衬底上形成驱动电路的TFT和象素部分的TFT(亦即象素TFT)。具体地说，如图5H所示，驱动电路包括n沟道TFT 201和p沟道TFT 202，而象素部分包括象素TFT 203和存储电容器204。应该指出的是，为了方便起见，此处将这种衬底称为“有源矩阵衬底”。
图6是平面图，示出了借助于执行这些工艺步骤得到的有源矩阵衬底。应该指出的是，图5H是沿图6所示VhA-VhA线和VhB-VhB线的剖面图。
驱动电路n沟道TFT 201的小岛形半导体层102包括沟道形成区、源/漏区123a、掺杂区123b、被第一形状栅电极119重叠的掺杂区123c(此处用Lov表示此掺杂区)、以及已经被n型和p型掺杂剂元素重掺杂且将成为吸杂区的掺杂区134。掺杂区Lov沿沟道长度方向优选具有约为0.5-约3.0微米的长度(约为1.0-约1.5微米更好)。n沟道TFT 201还包括第一形状的栅电极119，它由第一导电层107的部分119a和第二导电层108的部分119b按此顺序一个被另一个叠在上面而组成。
驱动电路p沟道TFT 202的小岛形半导体层103包括沟道形成区、源/漏区124a、掺杂区124b、以及已经被n型和p型掺杂剂元素重掺杂的将成为吸杂区的掺杂区135a。p沟道TFT 202还包括由按顺序已经逐个层叠的第一导电层107的133a部分和第二导电层108的133b部分组成的第三形状栅电极133。
象素部分中象素TFT 203的小岛形半导体层104包括沟道形成区、源/漏区125a、以及掺杂区125b和125c。象素TFT 203还包括由按顺序已经逐个层叠的第一导电层107的129a部分和第二导电层108的129b部分组成的第四形状栅电极129。
而且，提供了存储电容器204，它包括电容器线122、由与栅绝缘膜相同的材料制成的绝缘膜、以及被p型掺杂剂元素掺杂的半导体层105。在图6所示的例子中，象素TFT 203具有双栅结构。或者，象素TFT 203也可以具有单栅结构或包括3个或更多个栅电极的多栅结构。
在本优选实施方案中，根据象素TFT和驱动电路所要求的指标，优化了构成衬底上各个电路的TFT的结构，从而改善了半导体器件的性能和可靠性。此外，栅电极由抗热性良好的导电材料制成，于是使得更容易激发LDD区和源/漏区中的掺杂剂。而且，由于互连由电阻率低的材料制成，故能够明显地降低布线电阻。
实施方案6
以下描述本发明的第六具体优选实施方案。此第六优选实施方案是一种在上述第五优选实施方案的有源矩阵衬底上制造有源矩阵寻址的液晶显示器(此处也称为“有源矩阵寻址LCD平板”)的方法
首先，制备图5H所示的有源矩阵衬底。接着，如图7所示，在有源矩阵衬底上形成定向膜180，并进行摩擦处理。在本优选实施方案中，在形成定向膜180之前，在预定位置处提供柱形间隔物181，以便保持衬底之间预定的间隙。可以借助于图形化例如丙烯酸有机树脂膜来形成间隔物181。可以用分散在衬底整个表面上的球形间隔物来代替柱形间隔物181。
接着，制备反衬底182。反衬底182包括红和蓝成色层183和184以及整平膜185。借助于逐个部分地重叠成色层183和184而确定第二不透明区。虽然在图7中未示出，但借助于红色成色层183与绿色成色层部分地重叠而确定了第一不透明区。
随后，在象素部分上形成反电极186，且在反电极182上淀积另一个定向膜187，并执行摩擦处理。
然后，用密封元件188，将包括象素部分和其上的驱动电路的有源矩阵衬底被键合到反衬底182。此密封材料包括填充剂。于是，二个衬底能够以其间由填充剂和柱形间隔物提供的均匀间隙被键合在一起。然后，将液晶材料189注入到二个衬底之间的间隙中，然后用包封剂(未示出)将此装配件气密性密封起来。此液晶材料189可以是任何一种已知的液晶材料。以这种方式，就完成了图7所示的有源矩阵寻址液晶显示器。若有需要，此有源矩阵衬底或反衬底可以被分成预定形状的各个部分。虽然未示出，但用已知的技术为LCD还提供了偏振片、柔性印刷电路(FPC)等。
下面参照图8A来描述以这种方式得到的LCD平版的构造。在图8中，具有与图7所示对应物相同功能的各个元件，用相同的参考号来表示。
图8A是平面图，示出了已经用密封元件188键合到一起的有源矩阵衬底和反衬底182。如图8A所示，有源矩阵衬底包括象素部分206、驱动电路205a和205b、其上将键合FPC的外部输入端子210、以及用来将外部输入端子连接到各个电路的输入端子的互连211。如上所述，反衬底包括滤色器。
图8B是图8A所示平面VIIIB-VIIIB上的外部输入端子210的剖面图。如图8B所示，用各向异性导电树脂215，包括底层膜213和互连214的FPC被键合到外部输入端子210。为了提高机械强度，在外部输入端子210下方还提供了加固板。外部输入端子210包括由与象素电极140相同的导电膜制成的互连217。包括在各向异性导电树脂215中的导电颗粒216的直径小于互连217的间距。于是，若适量的导电颗粒216被分散在树脂粘合剂215中，则互连217能够被电连接到FPC上的互连214，而不会引起导电颗粒216与相邻互连217之间的任何短路。
以这种方式得到的LCD平版可以被用作各种类型电器的显示器。
实施方案7
以下参照图9来描述本发明的第七具体优选实施方案。图9是方框图，示出了半导体器件模拟驱动电路的构造。如图9所示，模拟驱动电路包括源驱动器90、象素部分91、以及栅驱动器92。如此处使用的那样，“驱动电路”是包括源驱动器和栅驱动器的任何电路的统称。
如图9所示，源驱动器90包括移位寄存器90a、缓冲器90b、以及取样电路(亦即传送栅)90c。栅驱动器92包括移位寄存器92a、电平移位器92b、以及缓冲器92c。若有需要，源驱动器90还可以包括移位寄存器90a与取样电路90c之间的电平移位器。
象素部分91由大量象素组成，这些象素被排列成列和行(亦即成矩阵)，且各包括一个根据上述本发明的任何一个优选实施方案的TFT。虽然在图9中未示出，但可以提供另一个栅驱动器，以便正对着栅驱动器92，以象素部分91插入其间。
当用数字信号处理而不是模拟信号处理技术来驱动半导体器件时，可以如图10所示用锁存器93b和93c来代替取样电路90c。在此情况下，源驱动器93可以包括移位寄存器93a、第一和第二锁存器93b和93c、D/A转换器93d、以及缓冲器93e。另一方面，栅驱动器95可以包括移位寄存器95a、电平移位器95b、以及缓冲器95c。若有需要，源驱动器93还可以包括第二锁存器93c与D/A转换器93d之间的电平移位器。
可以用上述本发明的任何一种方法来制造这些电路。图9和10仅仅示出了象素部分和各个驱动器的安排。可以随意在显示平板的衬底上制作存储器和/或微处理器。也可以借助于执行制作驱动器或象素部分的TFT的工艺步骤来制造存储器和/或微处理器的TFT。
实施方案8
以下参照图11A-11D来描述本发明的第八具体优选实施方案。
在本优选实施方案中，利用不同于上述第五优选实施方案的方法来晶化非晶硅膜。图11A-11D是剖面图，示出了第八优选实施方案的制造工艺的各个工艺步骤。图11A-11D所示的工艺步骤被假设按此顺序进行。
首先，如图11A所示，在玻璃衬底50上，按顺序淀积厚度分别约为300nm和约为50nm的氮氧化硅底层绝缘膜51和非晶硅膜52。这一淀积过程最好在同一个淀积系统中连续地执行而不使底层绝缘膜或非晶硅膜暴露于空气。
然后，在非晶硅膜52上，淀积厚度约为200nm的二氧化硅掩蔽绝缘膜53。如图11A所示，此掩蔽绝缘膜53具有窗口，在下一个工艺步骤中，催化元素将通过此窗口被引入到非晶硅膜52中。
随后，如图11B所示，用包括转换成等效重量时浓度约为10ppm的催化元素(例如本优选实施方案中的镍)的水溶液(例如乙酸镍水溶液)甩涂衬底的表面，从而在其上形成催化元素层54。在此工艺步骤中，催化元素54与掩蔽绝缘膜53窗口内部的非晶硅膜52选择性地接触，从而在非晶硅膜52中确定催化元素掺杂区55。可以用于此工艺步骤的催化元素是选自由铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)铱(Ir)、铂(Pt)、铜(Cu)和金(Au)组成的组中的至少一种元素。
在本优选实施方案中，用甩涂技术将镍加入到非晶硅膜52中。或者，可以用蒸发工艺或溅射工艺在非晶硅膜52上淀积催化元素的薄膜(例如本优选实施方案中的镍薄膜)。
然后，如图11C所示，优选在大约500-约650℃下(在大约550-约600℃下更好)对衬底进行大约6-约16小时(大约8-约14小时更好)退火。在本优选实施方案中，衬底在大约570℃下被退火大约14小时。结果，如图11C所示，在催化元素引入区55中产生了晶核，并从这些晶核基本上平行于衬底表面生长晶体(如图11C中箭头所示)。因此，能够得到其晶体生长方向宏观上彼此一致的结晶硅膜57。在此工艺步骤中，存在于掩蔽绝缘膜53上的镍原子54被掩蔽绝缘膜53阻挡而不能到达非晶硅膜52。于是，非晶硅膜52仅仅被已经被引入到非晶硅膜52的区域55中的镍原子晶化。如图11D所示，得到的结晶硅膜57的结晶性还可以可选地借助于被暴露于激光束而进一步改善。
本优选实施方案的晶化方法可应用于上述各个优选实施方案的任何一种制造工艺。借助于采用这一晶化方法，能够得到具有进一步提高了的电流驱动能力的高性能TFT。
实施方案9
以下描述本发明的第九具体优选实施方案。图13A-13F是平面图，示出了半导体层中吸杂区的示例性安排。本优选实施方案的安排可应用于根据上述本发明各种优选实施方案中任何一种的n沟道TFT和/或p沟道TFT。应该指出的是，当n沟道TFT和p沟道TFT都被制作在同一个衬底上时，n沟道TFT有源区中的吸杂区的面积最好基本上等于p沟道TFT有源区中的吸杂区的面积。同样，n沟道TFT中吸杂区与沟道形成区之间的距离最好基本上等于p沟道TFT中吸杂区与沟道形成区之间的距离。于是，n沟道TFT的催化元素吸杂效率能够几乎等于p沟道TFT的催化元素吸杂效率。
如此处使用的那样，当n沟道TFT有源区中吸杂区的面积基本上等于p沟道TFT有源区中吸杂区的面积时，n沟道TFT的S/W比率最好大致等于p沟道TFT的S/W比率。此S/W比率是n沟道和p沟道TFT中吸杂区面积S对有源区(即沟道形成区)宽度W的比率。
以下仅仅描述根据本优选实施方案在n沟道或p沟道TFT中可以确定什么形状的吸杂区。在本优选实施方案中，已经用p型掺杂剂和/或n型掺杂剂以及稀有气体元素掺杂过的吸杂区，尚未完全晶化，仍然包括一些非晶部分。
图13A示出了一种示例性布局，其中矩形吸杂区1203a和1204a被排列在有源区的外边沿处(亦即为了与栅电极1205a下方有源区的沟道形成区分隔开)，致使其长边平行于栅电极1205a的长边，且其4个角与有源区的角重叠。
图13B示出了另一种示例性布局，其中矩形吸杂区1203b和1204b被排列在有源区的外边沿处(亦即为了与栅电极1205b下方有源区的沟道形成区分隔开)，致使其长边垂直于栅电极1205b的长边，且其4个角与有源区的角重叠。
图13C示出了再一种示例性布局，其中复杂形状的吸杂区1203c和1204c被排列在有源区的外边沿处(亦即为了与栅电极1205c下方有源区的沟道形成区分隔开)，致使其4个角与有源区的角重叠。这些复杂形状的吸杂区1203c和1204c中的每一个由其长边平行于栅电极1205c的长边的一个矩形以及其长边垂直于栅电极1205c的长边的其它3个矩形组成。根据图13C所示的安排，吸杂区能够具有更大的面积，从而表现出比图13A或13B所示安排更高的催化元素吸杂效率。
在图13A、13B、13C所示这3种安排的每一种中，吸杂区都被安排在不阻挡应该在为源/漏区提供的接触元件之间流动的电流的位置处。如此处使用的那样，“接触元件”是一种将连接各个TFT到一起的部分线电连接到有源区部分的元件。具体地说，在图13A所示的安排中，吸杂区1203a和1204a分别被排列在不阻挡在为源区和漏区1201a和1202a提供的接触元件1206a与1207a之间流动的电流的位置处。
以同样的方式，在图13B所示的安排中，吸杂区1203b和1204b分别被排列在不阻挡在为源区和漏区1201b和1202b提供的接触元件1206b与1207b之间流动的电流的位置处。
以同样的方式，在图13C所示的安排中，吸杂区1203c和1204c分别被排列在不阻挡在为源区和漏区1201c和1202c提供的接触元件1206c与1207c之间流动的电流的位置处。
而且，在图13D所示的另一个示例性安排中，吸杂区1203d和1204d被进一步扩大，以便与图13C所示安排相比提高其吸杂效率，且吸杂区1203d和1204d分别部分地与接触元件1206d和1207d重叠。只要吸杂区1203d或1204d与接触元件1206d或1207d之间部分重叠的面积不那么显著，就不会出现严重问题。然而，一旦重叠面积超过一定的限度，接触电阻的增大就不可忽略。因此，重叠面积应该不超过接触元件1206d和1207d的一半。应该指出的是，接触元件1206d或1207d与吸杂区1203d或1204d之间的距离需要借助于考虑光刻工艺由用来形成各个区域的对准器的对准精度来确定。
然而，吸杂区不必安排在图13A、13B、13C、13D所示的位置处，而可以被确定在任何其它成对的位置处，只要在TFT的开通状态运行过程中吸杂区不阻挡电流在源/漏区之间流动即可。
接着，参照图13E和13F来描述额外二个示例性安排。
在图13E所示的安排中，二个栅电极1205e跨越有源区，以便在其下方确定二个沟道形成区。源区1201e(或漏区1202e)、吸杂区1208e、以及接触元件1209e，被提供在二个栅电极1205e之间。如在图13A-13D所示安排中那样，吸杂区1203e和1204e被提供在有源区的外边沿处，而源区1201e(或漏区1202e)以及接触元件1206e和1207e被提供在吸杂区1203e和1204e内部。在图13E所示的安排中，吸杂区1203e或1204e也可以与接触元件1206e或1207e部分地重叠。但应该注意使重叠面积不超过接触元件1206e或1207e面积的一半。
在图13F所示的安排中，3个栅电极1205f跨越有源区，以便在其下方确定3个沟道形成区。在图13F所示的例子中，3个TFT共用同一个有源区，且源/漏区被串联连接到一起。在此安排中，没有接触元件被提供在结处。于是，当没有电信号需要通过结输出时，可以采用这种安排。具有这种安排的TFT实际上被用于诸如时钟倒相器或锁存电路之类的电路中。源/漏区1201f和1202f以及吸杂区1208f，被确定在多个栅电极1205f之间。
如在图13A-13D所示的安排中那样，吸杂区1203f和1204f被提供在有源区的外边沿处，而源区1201f(或漏区1202f)以及接触元件1206f和1207f被提供在吸杂区1203f和1204f内部。在结区中，吸杂区1208f被安排在不阻挡从接触元件1206f流动到接触元件1207f的电流的位置处。
根据应该流过TFT的电流的大小，来恰当地确定TFT有源区的形状和尺寸。在图13A-13E所示的安排中，有源区具有楔形形状，其中沟道形成区的宽度小于源/漏区的宽度。另一方面，在图13F所示安排的有源区中，沟道形成区的宽度与源/漏区的宽度相同。在图13F所示的例子中，有源区可以具有任意的形状。
作为为吸杂目的执行的退火工艺的结果，催化元素被引入到吸杂区中。因此，吸杂区包括浓度约为每立方厘米1×1019或以上的催化元素。
实施方案10
以下描述本发明的第十具体优选实施方案。
如上所述，根据本发明任何一个优选实施方案的半导体器件能够被有效地应用于有源矩阵寻址显示器件中。亦即，本发明可应用于其显示平板中包括这种有源矩阵寻址显示器件的各种各样电器。其中能够有效地应用本发明的电器的例子，包括便携式摄象机、数码相机、(背投或正投)投影仪、头戴式显示器(风镜式显示器)、个人计算机、以及诸如移动计算机、蜂窝电话、电子图书之类的个人数字助理。
以下参照图14A-16C来描述各包括本发明的半导体器件的示例性电器。
图14A所示的电器是一种个人计算机，它包括本体2001、图象输入装置2002、显示器2003、以及键盘2004。
图14B所示的电器是一种便携式摄象机，它包括本体2101、显示器2102、声音输入装置2103、操作开关2104、电池2105、以及图象摄取装置2106。
图14C所示的电器是一种移动计算机，它包括本体2201、具有图象摄取装置2203的相机2202、操作开关2204、以及显示器2205。
图14D所示的电器是一种风镜式显示器，它包括本体2301、显示器2302、以及镜臂2303。
图14E所示的电器是一种用来读取其上储存数据或程序的储存媒质的游戏机。此游戏机包括本体2401、显示器2402、扬声器2403、储存媒质2404、以及操作开关2405。此游戏机能够读取作为储存媒质的DVD或CD，并可以被用来听音乐、看电影、玩游戏、以及浏览网页。
图14F所示的电器是一种数码相机，它包括本体2501、显示器2502、取景器2503、操作开关2504、以及图象摄取装置(未示出)。
借助于将本发明的半导体器件用于这些电器中任何一种的CMOS驱动器部分，此驱动器电路能够表现出高度可靠和稳定的电路特性。这是因为本发明借助于加入催化元素，然后通过吸杂工艺充分地清除催化元素来提高结晶硅膜的结晶性，从而改善了n沟道和p沟道TFT的特性。此外，根据本发明，即使在作为开关元件的象素TFT中，或在模拟开关取样电路的TFT中，也能够将被认为通常由催化元素沉积引起的关断状态泄漏电流的反常增大减为最小。结果，在这些各种各样的电器中的任何一种中，能够均匀地显示高质量的图象。
图15A所示的电器是一种正投投影仪，它包括投影仪2601和屏幕2602。
图15B所示的电器是一种背投投影仪，它包括本体2701、投影仪2702、平面镜2703、以及屏幕2704。
图15C示出了图15A和15B所示投影仪2601和2702的示例性内部安排。如图15C所示，投影仪2601和2702各包括光源光学系统2801、平面镜2802和2804-2806、分光镜2803、棱镜2807、LCD平板2808、相移片2809、以及投影光学系统2810。此投影光学系统2810是一种包括投影透镜的光学系统。图15C所示的优选实施方案是一种三平板型投影仪。或者，投影仪2601或2702也可以是单平板型。设计者可以可选地将诸如光学透镜、具有偏振功能的薄膜、具有相位差控制功能的薄膜、和/或红外膜之类的其它光学系统插入到图15C中箭头所示的光路中。
图15D示出了图15C所示光源光学系统2801的一种示例性内部安排。在本优选实施方案中，光源光学系统2801包括反射镜2811、光源2812、透镜阵列2813和2814、偏振转换器2815、以及会聚透镜1816。但本发明决不局限于图15D所示的具体光源光学系统。设计者可以可选地将诸如光学透镜、具有偏振功能的薄膜、具有相位差控制功能的薄膜、和/或红外膜之类的其它光学系统插入到这一光学系统2801中。
图15A、15B、15C所示的投影仪2601和2702包括透射式LCD平板。或者，投影仪2601和2702也可以包括反射式LCD平板或任何其它类型的显示平板。
如上所述，根据本发明，能够首先用催化元素形成具有优异结晶性的结晶硅膜，然后能够通过吸杂作用基本上完全从有源区清除催化元素。于是，在作为开关元件的象素TFT中，或在模拟开关取样电路的TFT中，能够将被认为通常由催化元素沉积引起的关断状态泄漏电流的反常增大减为最小。因此，借助于将本发明应用于这些投影仪，此投影仪就能够足够均匀地将高质量的图象投影到屏幕上。此外，由于能够足够均匀地显示图象，故更容易控制光源，并最终还能够降低功耗。
图16A所示的电器是一种蜂窝电话。如图16A所示，此蜂窝电话包括显示屏3001和操作屏3002，显示屏3001包括根据本发明的半导体器件，操作屏3002包括各种操作键3006。显示屏3001和操作屏3002被连接部分3003接合到一起。其上提供显示屏3001的显示器3004的平面与其上提供操作屏3003的操作键3006的平面之间确定的角度θ，可以在大约0-180度范围内由连接部分3003任意调节。
此蜂窝电话包括声音输出装置3005、操作键3006、电源开关3007、以及声音输入装置3008。
图16B所示的电器是一种便携式电子图书，它包括本体3101、显示器3102和3103、储存媒质3104、操作开关3105、以及天线3106。
图16C所示的电器是一种显示平板，它包括本体3201、支座3202、以及显示器3203。
借助于将本发明应用于这些电器中的任何一种，能够得到表现出高度可靠和稳定电路特性的CMOS驱动电路。这是因为本发明借助于加入催化元素，然后通过吸杂工艺充分地清除催化元素来提高结晶硅膜的结晶性，从而改善了n沟道和p沟道TFT的特性。此外，根据本发明，即使在作为开关元件的象素TFT中，或在模拟开关取样电路的TFT中，也能够将被认为通常由催化元素沉积引起的关断状态泄漏电流的反常增大减为最小。结果，在这些各种各样的电器中的任何一种中，能够均匀地显示高质量的图象。而且，当这种高质量图象能够被均匀地显示时，光源不必无谓地工作。因此能够明显地降低这些电器(亦即蜂窝电话、电子图书、以及显示平板)的功耗。
如从这些具体例子可见，本发明可以非常广泛地应用于几乎每一种电器中。
根据上述本发明的各个优选实施方案，能够明显地降低保留在已经由加入催化元素形成的具有优异结晶性的结晶硅膜的有源区中(例如，特别是在沟道形成区中，或在沟道形成区与源/漏区之间的结中)的催化元素的浓度。
此外，根据本发明，n沟道TFT的催化元素吸杂效率能够基本上等于p沟道TFT的催化元素吸杂效率。于是，能够完全按意愿对n沟道和p沟道TFT二者执行吸杂工艺，并能够得到这二种TFT的高质量结晶硅膜。同样，当采用包括这种高质量半导体膜的TFT时，能够将关断状态泄漏电流的反常增大减为最小。结果，能够得到具有高度可靠和稳定特性的高性能半导体器件。
而且，本发明能够减少为吸杂目的要执行的额外工艺步骤的数目。于是简化了制造工艺。结果，能够明显地提高半导体器件的成品率，并能够明显地降低其制造成本。
而且，本发明提供了一种半导体器件，其中用简化了的制造工艺将高性能TFT紧密地集成在一起。
特别是在本发明被应用于液晶显示器的场所，有源矩阵衬底中的象素TFT的开关特性能够得到改善，且外围驱动电路TFT的性能能够得到改善，其尺寸也同时得到减小。结果，在其中有源矩阵电路元件和外围驱动器被一起集成在同一个衬底上的驱动器单片有源矩阵衬底中，模块的尺寸能够得到减小，且其制造成本能够得到降低，其性能得到明显改善。
虽然对于其各个优选实施方案已经描述了本发明，但对于本技术领域的熟练人员来说，显然可以对所公开的本发明进行各种各样的修正并提出上述特定实施方案之外的许多实施方案。因此认为所附权利要求覆盖了本发明真实构思与范围内的所有修正。

Claims (60)

1.一种半导体器件，它包含至少一个薄膜晶体管，此薄膜晶体管包括：
半导体层，其中确定一个包括沟道形成区、源区、以及漏区的结晶区；
栅电极，用来控制沟道形成区的导电性；以及
栅绝缘膜，它被提供在栅电极与半导体层之间，
其中，此半导体层包括邻近于源区或漏区的吸杂区。
2.权利要求1的器件，其中吸杂区是局部非晶的。
3.权利要求1的器件，其中吸杂区是完全非晶的。
4.权利要求1的器件，其中吸杂区包括比沟道形成区、源区、或漏区百分比更大的非晶相和百分比更小的结晶相。
5.权利要求1的器件，其中半导体层由硅制成，且
其中吸杂区具有比沟道形成区更高的Pa/Pc比率，其中Pa/Pc比率是拉曼光谱中非晶硅的TO声子峰值Pa对结晶硅的TO声子峰值Pc的比率。
6.权利要求5的器件，其中吸杂区具有比源区或漏区更高的Pa/Pc比率。
7.权利要求1的器件，其中吸杂区不邻近沟道形成区。
8.权利要求1的器件，其中吸杂区位于将各个薄膜晶体管电连接到一起的互连与半导体层接触的那部分半导体层的外面。
9.权利要求1的器件，其中吸杂区位于半导体层的外边沿，其中将各个薄膜晶体管电连接在一起的互连与半导体层相接触，且
其中，互连与半导体层之间的接触部分与部分吸杂区和部分结晶区重叠。
10.权利要求1的器件，其中吸杂区位于半导体层的外边沿，其中将各个薄膜晶体管电连接在一起的互连与半导体层相接触，且
其中，互连与半导体层之间的接触部分仅仅与结晶区重叠。
11.权利要求1的器件，其中多个薄膜晶体管被分配到单个半导体层，且至少二个薄膜晶体管共用源区或漏区，且
其中，吸杂区位于邻近被至少二个薄膜晶体管共用的源区或漏区。
12.权利要求1的器件，其中吸杂区被提供在半导体层的外边沿处以及各个源区之间、各个漏区之间、或源区与漏区之间，其中将各个薄膜晶体管电连接在一起的互连与半导体层相接触，且
其中，互连与半导体层之间的接触部分与各个吸杂区之一的一部分和部分结晶区重叠。
13.权利要求1的器件，其中吸杂区被提供在半导体层的外边沿处以及各个源区之间、各个漏区之间、或源区与漏区之间，其中将各个薄膜晶体管电连接在一起的互连与半导体层相接触，且
其中，互连与半导体层之间的接触部分仅仅与结晶区重叠。
14.如权利要求1的半导体器件，它包含一n沟道薄膜晶体管和一p沟道薄膜晶体管，
其中，n沟道薄膜晶体管和p沟道薄膜晶体管各包括：
半导体层，其中确定一个包括沟道形成区、源区、以及漏区的结晶区；
栅电极，用来控制沟道形成区的导电性；以及
栅绝缘膜，它被提供在栅电极与半导体层之间，且
其中半导体层包括邻近于源区或漏区的吸杂区。
15.权利要求14的器件，其中吸杂区是局部非晶的。
16.权利要求14的器件，其中吸杂区是完全非晶的。
17.权利要求14的器件，其中吸杂区包括比沟道形成区、源区、或漏区百分比更大的非晶相和百分比更小的结晶相。
18.权利要求14的器件，其中半导体层由硅制成，且
其中，吸杂区具有比沟道形成区更高的Pa/Pc比率，其中Pa/Pc比率是拉曼光谱中非晶硅的TO声子峰值Pa对结晶硅的TO声子峰值Pc的比率。
19.权利要求18的器件，其中吸杂区具有比源区或漏区更高的Pa/Pc比率。
20.权利要求14的器件，其中，n沟道薄膜晶体管中吸杂区的面积S对其沟道形成区的宽度W的比率S/W，等于p沟道薄膜晶体管中吸杂区的面积S对其沟道形成区的宽度W的比率S/W。
21.权利要求14的器件，其中，n沟道薄膜晶体管中从沟道形成区与源区或漏区之间的结到吸杂区的距离L，等于p沟道薄膜晶体管中从沟道形成区与源区或漏区之间的结到吸杂区的距离L。
22.权利要求1或14的器件，其中，吸杂区包括属于周期表VB族的n型掺杂剂元素以及属于周期表IIIB族的p型掺杂剂元素。
23.权利要求22的器件，其中，吸杂区包括浓度为每立方厘米1×1019-1×1021的n型掺杂剂元素以及浓度为每立方厘米1.5×1019-3×1021的p型掺杂剂元素。
24.权利要求22的器件，其中，在吸杂区中，p型掺杂剂元素的浓度为n型掺杂剂元素浓度的1.5-3.0倍。
25.权利要求1或14的器件，其中，吸杂区被选自由Ar、Kr、Xe组成的组的至少一种稀有气体元素掺杂。
26.权利要求25的器件，其中，在为每立方厘米1×1019-3×1021的剂量下，用稀有气体元素对吸杂区进行掺杂。
27.权利要求1或14的器件，其中，选自由Ni、Co、Sn、Pb、Pd、Fe和Cu组成的组的至少一种催化元素被加入到吸杂区。
28.权利要求27的器件，其中，吸杂区包括剂量至少为每立方厘米1×1019的催化元素。
29.权利要求1或14的器件，其中，栅电极由选自由W、Ta、Ti和Mo组成的组的至少一种材料组成。
30.一种制造半导体器件的方法，此方法包含下列步骤：
制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；
对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；
将半导体膜图形化成各包括结晶区的多个小岛形半导体层；
将吸杂元素选择性地加入到待要成为源区和漏区部分之外的每个所述小岛形半导体层的一部分，从而确定非晶化的吸杂区；以及
对小岛形半导体层执行第二退火工艺，从而使至少部分催化元素向每个所述小岛形半导体层中的吸杂区扩散。
31.权利要求30的方法，还包含保持吸杂区的温度在结晶化温度之下的步骤。
32.权利要求30的方法，在对小岛形半导体层执行第二退火工艺的步骤之前，还包含将n型掺杂剂和/或p型掺杂剂引入到每个所述小岛形半导体层的至少部分中的步骤。
33.权利要求32的方法，其中，在执行加入吸杂元素的步骤之前，执行引入n型和/或p型掺杂剂的步骤。
34.权利要求32的方法，其中，在已经执行了加入吸杂元素的步骤之后，执行引入n型和/或p型掺杂剂的步骤。
35.权利要求32的方法，它包含下列步骤：
在每个所述小岛形半导体层上形成栅绝缘膜；
在栅绝缘膜上形成栅电极；以及
将n型掺杂剂和/或p型掺杂剂引入到未被栅电极覆盖的小岛形半导体层部分。
36.权利要求30的方法，其中，加入吸杂元素的步骤包括加入选自由Ar、Kr、Xe组成的组的至少一种元素的步骤。
37.权利要求30的方法，其中，加入吸杂元素的步骤包括加入属于周期表VB族的n型掺杂剂元素和属于周期表IIIB族的p型掺杂剂元素的步骤。
38.权利要求30的方法，其中，加入吸杂元素的步骤包括在为每立方厘米1×1019-3×1021的受到控制的剂量下，将吸杂元素加入到吸杂区的步骤。
39.权利要求30的方法，其中，制备非晶半导体膜的步骤包括制备非晶硅膜的步骤，且
其中，形成非晶化吸杂区的步骤包括将吸杂区的Pa/Pc比率设定得高于沟道形成区的Pa/Pc比率的步骤，其中Pa/Pc比率是拉曼光谱中非晶硅的TO声子峰值Pa对结晶硅的TO声子峰值Pc的比率。
40.权利要求30的方法，在已经进行了第二退火工艺步骤之后，还包含形成与吸杂区之外的区域接触的互连的步骤。
41.权利要求30的方法，其中，进行第二退火工艺的步骤包括在足够低以至于使吸杂区不被晶化的温度下进行第二退火工艺的步骤。
42.权利要求30的方法，其中，进行第二退火工艺的步骤包括在足够低以至于形成非晶化吸杂区的温度下进行第二退火工艺的步骤，该非晶化吸杂区包括比沟道形成区、源区、或漏区百分比更大的非晶相和百分比更小的结晶相。
43.权利要求30的方法，其中，进行第二退火工艺的步骤包括进行快速热退火(RTA)工艺的步骤。
44.权利要求30的方法，其中，制备非晶半导体膜的步骤包括下列步骤：
确定一个在非晶半导体膜上具有窗口的掩模；以及
通过此窗口将催化元素引入到非晶半导体膜的至少部分中。
45.权利要求30的方法，其中，形成吸杂区的步骤包括形成邻近薄膜晶体管源区或漏区而不邻近其沟道形成区的吸杂区的步骤。
46.权利要求30的方法，其中，形成吸杂区的步骤包括在电子或空穴行进的区域之外的区域内形成吸杂区的步骤。
47.权利要求30的方法，其中，形成吸杂区的步骤包括在比接触区中心更靠近小岛形半导体层外边沿的位置处形成吸杂区的步骤，此接触区将小岛形半导体层电连接到互连。
48.权利要求47的方法，其中，吸杂区部分地与接触区重叠。
49.权利要求30的方法，其中，制备非晶半导体膜的步骤包括将选自由Ni、Co、Sn、Pb、Pd、Fe和Cu组成的组中的至少一种催化元素加入到非晶半导体膜的步骤。
50.权利要求30的方法，在已经对非晶半导体膜执行了第一退火工艺步骤之后，还包含将半导体膜暴露于激光束的步骤。
51.权利要求32的方法，其中，进行第二退火工艺的步骤对已经被引入到小岛形半导体层中的掺杂剂进行激活。
52.一种制造半导体器件的方法，此方法包含下列步骤：
制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；
对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；
将半导体膜图形化成各包括结晶区的多个小岛形半导体层；
在每个所述小岛形半导体层上形成栅绝缘膜；
在栅绝缘膜上形成栅电极；
将掺杂剂引入到小岛形半导体层的一部分中，从而在小岛形半导体层的该部分中形成非晶化的吸杂区，所述部分邻近于待要成为源区和漏区的部分；以及
对小岛形半导体层执行第二退火工艺，从而使至少部分催化元素向各个所述小岛形半导体层中的吸杂区扩散。
53.权利要求52的方法，其中，引入掺杂剂的步骤包括下列步骤：
将n型掺杂剂元素引入到待要成为n沟道薄膜晶体管的源区、漏区、吸杂区的第一小岛形半导体层部分中，并引入到待要成为p沟道薄膜晶体管的吸杂区的第二小岛形半导体层部分中；以及
在已经执行了引入n型掺杂剂元素的步骤之后，将p型掺杂剂元素引入到待要成为p沟道薄膜晶体管的源区、漏区、吸杂区的第二小岛形半导体层部分中，并引入到待要成为n沟道薄膜晶体管的吸杂区的第一小岛形半导体层部分中。
54.权利要求52的方法，其中，引入掺杂剂的步骤包括下列步骤：
将p型掺杂剂元素引入到待要成为p沟道薄膜晶体管的源区、漏区、吸杂区的第一小岛形半导体层部分中，并引入到待要成为n沟道薄膜晶体管的吸杂区的第二小岛形半导体层部分中；以及
在已经执行了引入p型掺杂剂元素的步骤之后，将n型掺杂剂元素引入到待要成为n沟道薄膜晶体管的源区、漏区、吸杂区的第二小岛形半导体层部分中，并引入到待要成为p沟道薄膜晶体管的吸杂区的第一小岛形半导体层部分中。
55.一种制造半导体器件的方法，此方法包括下列步骤：
制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；
对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；
将半导体膜图形化成各包括结晶区的第一小岛形半导体层和第二小岛形半导体层；
在各个所述小岛形半导体层上形成栅绝缘膜；
分别在其上将制作n沟道薄膜晶体管的第一小岛形半导体层上的栅绝缘膜上形成第一栅电极，并在其上将制作p沟道薄膜晶体管的第二小岛形半导体层上的栅绝缘膜上形成第二栅电极；
用第一和第二栅电极作为掩模，将n型掺杂剂元素引入到第一和第二小岛形半导体层中，从而形成n沟道薄膜晶体管的源区、漏区、吸杂区以及p沟道薄膜晶体管的吸杂区；
分别在第一栅电极上形成暴露n沟道薄膜晶体管的部分第一小岛形半导体层的第一掩模，并在第二栅电极上形成确定p沟道薄膜晶体管的第三栅电极的第二掩模；
利用第二掩模，将第二栅电极图形化成第三栅电极；
将p型掺杂剂元素引入到未被第一掩模或第三栅电极覆盖的第一和第二小岛形半导体层部分中，从而分别形成n沟道薄膜晶体管的非晶化吸杂区以及p沟道薄膜晶体管的源区、漏区、和非晶化吸杂区；以及
进行第二退火工艺，致使第一和第二小岛形半导体层中的至少部分催化元素被引入到由于被p型掺杂剂元素和n型掺杂剂元素二者掺杂而已经被非晶化的吸杂区中。
56.一种制造半导体器件的方法，此方法包括下列步骤：
制备非晶半导体膜，其至少一部分已经加入了促进晶化的催化元素；
对此非晶半导体膜执行第一退火工艺，从而晶化至少部分非晶半导体膜，并得到包括结晶区的半导体膜；
将半导体膜图形化成各包括结晶区的第一小岛形半导体层和第二小岛形半导体层；
在各个所小岛形半导体层上形成栅绝缘膜；
分别在其上将制作p沟道薄膜晶体管的第一小岛形半导体层上的栅绝缘膜上形成第一栅电极，并在其上将制作n沟道薄膜晶体管的第二小岛形半导体层上的栅绝缘膜上形成第二栅电极；
用第一和第二栅电极作为掩模，将p型掺杂剂元素引入到第一和第二小岛形半导体层中，从而形成p沟道薄膜晶体管的源区、漏区、吸杂区以及n沟道薄膜晶体管的吸杂区；
分别在第一栅电极上形成暴露p沟道薄膜晶体管的部分第一小岛形半导体层的第一掩模，并在第二栅电极上形成确定n沟道薄膜晶体管的第三栅电极的第二掩模；
利用第二掩模，将第二栅电极图形化成第三栅电极；
将n型掺杂剂元素引入到未被第一掩模或第三栅电极覆盖的第一和第二小岛形半导体层部分中，从而分别形成p沟道薄膜晶体管的非晶化吸杂区以及n沟道薄膜晶体管的源区、漏区、和非晶化吸杂区；以及
进行第二退火工艺，致使第一和第二小岛形半导体层中的至少部分催化元素被引入到由于被n型掺杂剂元素和p型掺杂剂元素二者掺杂而已经被非晶化的吸杂区中。
57.权利要求55或56的方法，其中，引入n型掺杂剂元素的步骤包括以为每立方厘米1×1019-1×1021的剂量将n型掺杂剂元素引入到吸杂区中的步骤，且
其中，引入p型掺杂剂元素的步骤包括以为每立方厘米1.5×1019-3×1021的剂量将p型掺杂剂元素引入到吸杂区中的步骤。
58.权利要求55的方法，其中，形成第二栅电极的步骤包括形成第二栅电极，使第二栅电极的宽度大于第三栅电极的宽度的步骤。
59.一种包含半导体器件的电器，该半导体器件包含至少一个薄膜晶体管，此薄膜晶体管包括：
半导体层，其中确定一个包括沟道形成区、源区、以及漏区的结晶区；
栅电极，用来控制沟道形成区的导电性；以及
栅绝缘膜，它被提供在栅电极与半导体层之间，
其中，此半导体层包括邻近于源区或漏区的吸杂区。
60.权利要求59的电器，还包含利用此半导体器件进行显示工作的显示部分。
CNB031243878A 2002-04-24 2003-04-24 半导体器件及其制造方法 Expired - Fee Related CN1242489C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002121757A JP4115158B2 (ja) 2002-04-24 2002-04-24 半導体装置およびその製造方法
JP121757/02 2002-04-24
JP121757/2002 2002-04-24

Publications (2)

Publication Number Publication Date
CN1453882A CN1453882A (zh) 2003-11-05
CN1242489C true CN1242489C (zh) 2006-02-15

Family

ID=29243598

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031243878A Expired - Fee Related CN1242489C (zh) 2002-04-24 2003-04-24 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US7612375B2 (zh)
JP (1) JP4115158B2 (zh)
KR (1) KR100515279B1 (zh)
CN (1) CN1242489C (zh)
TW (1) TWI266421B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535535B1 (en) * 1999-02-12 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and semiconductor device
JP4717385B2 (ja) * 2003-08-27 2011-07-06 三菱電機株式会社 半導体装置
WO2005081303A1 (en) 2004-02-25 2005-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7368045B2 (en) * 2005-01-27 2008-05-06 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
US10651063B2 (en) * 2005-06-18 2020-05-12 Frederick A. Flitsch Methods of prototyping and manufacturing with cleanspace fabricators
JP5230899B2 (ja) * 2005-07-12 2013-07-10 日本電気株式会社 半導体装置の製造方法
US7446001B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductors, Inc. Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed
JP2007324453A (ja) * 2006-06-02 2007-12-13 Kyushu Univ 有機電界効果トランジスタ並びにそれを用いた集積回路及び電子デバイス
KR100796616B1 (ko) * 2006-12-27 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
JP4814371B2 (ja) * 2007-03-16 2011-11-16 シャープ株式会社 アクティブマトリクス基板
CN101636828B (zh) * 2007-03-16 2011-09-21 夏普株式会社 有源矩阵基板
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) * 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
WO2010032386A1 (ja) * 2008-09-17 2010-03-25 シャープ株式会社 半導体装置
US20100120245A1 (en) * 2008-11-07 2010-05-13 Agus Sofian Tjandra Plasma and thermal anneal treatment to improve oxidation resistance of metal-containing films
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
KR101911509B1 (ko) * 2011-06-27 2018-10-25 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5505815B2 (ja) * 2012-09-03 2014-05-28 Ｎｌｔテクノロジー株式会社 半導体装置
KR101673016B1 (ko) * 2013-08-27 2016-11-07 삼성디스플레이 주식회사 박막봉지 제조장치 및 이를 이용한 표시 장치의 제조방법
GB2519081B (en) * 2013-10-08 2019-07-03 Flexenable Ltd Electronic devices including organic materials
WO2015052991A1 (ja) * 2013-10-09 2015-04-16 シャープ株式会社 半導体装置およびその製造方法
DE102016120771B3 (de) 2016-10-31 2018-03-08 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
WO2018111247A1 (en) 2016-12-13 2018-06-21 Intel Corporation Passivation dielectrics for oxide semiconductor thin film transistors
JP6797042B2 (ja) * 2017-02-02 2020-12-09 株式会社ジャパンディスプレイ 表示装置
US11616057B2 (en) 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material
CN111081681B (zh) * 2019-12-31 2021-07-20 长江存储科技有限责任公司 电迁移测试结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US5854494A (en) * 1991-02-16 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
JPH06169085A (ja) 1992-09-29 1994-06-14 Ricoh Co Ltd 半導体装置
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
US5817550A (en) * 1996-03-05 1998-10-06 Regents Of The University Of California Method for formation of thin film transistors on plastic substrates
US5753560A (en) * 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3974229B2 (ja) * 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4180689B2 (ja) 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7235810B1 (en) 1998-12-03 2007-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001135573A (ja) 1999-11-02 2001-05-18 Sharp Corp 半導体装置の製造方法およびその半導体装置
JP4573953B2 (ja) 2000-06-27 2010-11-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20020192884A1 (en) * 2001-03-06 2002-12-19 United Microelectronics Corp. Method for forming thin film transistor with reduced metal impurities
JP2002313804A (ja) * 2001-04-16 2002-10-25 Sharp Corp 半導体装置およびその製造方法
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3961310B2 (ja) * 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6713819B1 (en) * 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication
JP4115252B2 (ja) * 2002-11-08 2008-07-09 シャープ株式会社 半導体膜およびその製造方法ならびに半導体装置およびその製造方法
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1453882A (zh) 2003-11-05
TW200400640A (en) 2004-01-01
KR100515279B1 (ko) 2005-09-15
US7612375B2 (en) 2009-11-03
JP2003318194A (ja) 2003-11-07
KR20030084738A (ko) 2003-11-01
US20030201442A1 (en) 2003-10-30
TWI266421B (en) 2006-11-11
JP4115158B2 (ja) 2008-07-09

Similar Documents

Publication Publication Date Title
CN1242489C (zh) 半导体器件及其制造方法
CN1173412C (zh) 半导体器件
CN1153256C (zh) 薄膜半导体、半导体器件以及薄膜晶体管的制造方法
CN1197141C (zh) 半导体显示器件及其制作方法
CN1129955C (zh) 半导体器件的制造方法
CN1286156C (zh) 制造半导体器件的方法
CN1294619C (zh) 半导体器件及其制造方法
CN1055784C (zh) 半导体器件及其制造方法
CN1263153C (zh) 半导体器件及其制作方法
CN1180457C (zh) 半导体器件的制造方法和电子设备的制造方法
CN1218375C (zh) 制造半导体器件的方法
CN1246910C (zh) 半导体薄膜及其制造方法以及半导体器件及其制造方法
CN1296643A (zh) 薄膜晶体管、液晶面板和它们的制造方法
CN1917219A (zh) 源极/漏极电极、薄膜晶体管衬底及其制备方法和显示器件
CN1389900A (zh) 制造半导体器件的方法
CN1545707A (zh) 非易失性半导体存储器及其操作方法
CN101079397A (zh) 制造半导体器件的方法
CN1261727A (zh) 半导体器件及其制造方法
CN1409373A (zh) 剥离方法及半导体器件的制造方法
CN100345309C (zh) 半导体膜、半导体膜的制造方法、半导体器件以及半导体器件的制造方法
CN1841766A (zh) 半导体器件及其制造方法
CN1877861A (zh) 一种便携式信息终端和一种摄象机
CN1862789A (zh) 多层薄膜、包括该多层薄膜的薄膜晶体管阵列面板，以及制造该面板的方法
CN1909199A (zh) 薄膜半导体、半导体器件以及薄膜晶体管的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060215

Termination date: 20200424

CF01 Termination of patent right due to non-payment of annual fee