JP2003318194A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 良質な結晶性を示す半導体領域を用いて薄膜
トランジスタを作製し、良好な特性を有する半導体装置
を提供する。 【解決手段】 本発明の半導体装置は、チャネル形成領
域、ソース領域、およびドレイン領域を含む結晶質領域
を備えた半導体層と、チャネル形成領域の導電性を制御
するゲート電極１２０５ａと、ゲート電極１２０５ａ〜
１２０５ｄと半導体層との間に設けられたゲート絶縁膜
とを有する薄膜トランジスタを備えている。上記の半導
体層は、非晶質のゲッタリング領域１２０３ａ〜１２０
３ｄ、１２０４ａ〜１２０４ｄを含んでいる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ)
を備えた半導体装置およびその製造方法に関する。更に
詳しく言えば、非晶質半導体膜を結晶化することによっ
て作製した結晶性領域をチャネル形成領域等として有す
る薄膜トランジスタを備えた半導体装置およびその製造
方法に関する。本発明は、特に、アクティブマトリクス
型の液晶表示装置や有機ＥＬ表示装置、密着型イメージ
センサー、三次元ＩＣなどに好適に利用される。
【０００２】
【従来の技術】近年、大型で高解像度の液晶表示装置や
有機ＥＬ表示装置、高速で高解像度の密着型イメージセ
ンサー、三次元ＩＣなどへの実現に向けて、ガラス等の
絶縁基板上や、絶縁膜上に高性能な半導体素子を形成す
る試みがなされている。特に、同一基板上に画素部と駆
動回路が設けられた液晶表示装置はパーソナルコンピュ
ータ（ＰＣ)向けのモニターとしてだけでなく、一般家
庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈ
ｏｄｅ Ｒａｙ Ｔｕｂｅ)の代わりにテレビジョンとし
て液晶ディスプレイが、また、娯楽として映画を観たり
ゲームをしたりするためのフロントプロジェクタが、一
般家庭に導入されるようになり、液晶表示装置の市場規
模はかなりの勢いで大きくなってきている。更に、ガラ
ス基板上にメモリ回路やクロック発生回路等のロジック
回路を内蔵したシステムオンパネルの開発もさかんに進
められている。
【０００３】高解像度な画像表示を行うために画素に書
き込む情報量が増え、更にその情報は短時間で書き込ま
れなければ、高精細な表示のための膨大な情報量を有す
る画像を動画表示したりすることは不可能である。そこ
で、駆動回路に用いられるＴＦＴには、高速動作が求め
られている。高速動作を可能にするためには、高い電界
効果移動度を得られる良質な結晶性を有する結晶質半導
体膜を用いてＴＦＴを実現することが求められている。
【０００４】ガラス基板上に良好な結晶質半導体膜を得
る方法として、本発明者らは、非晶質半導体膜に結晶化
を促進する作用を有する金属元素を添加した後、加熱処
理を施すことにより、従来より低温・短時間の加熱処理
で、結晶の配向性が揃った良好な半導体膜が得られる技
術を開発している。
【０００５】しかし、触媒元素を用いて得られた結晶質
ケイ素膜をそのまま半導体層として用いて作製されたＴ
ＦＴには、オフ電流が突発的に増加してしまうという問
題がある。触媒元素が半導体膜中で不規則に偏析するこ
と、特に結晶粒界においてこの偏析が顕著に確認され、
この触媒元素の偏析が、電流の逃げ道（リークパス)と
なり、これが原因でオフ電流の突発的な増加を引き起こ
しているのではないかと考えられる。そこで、結晶質ケ
イ素膜の作製工程の後、触媒元素を半導体膜中から移動
させて、半導体膜中の触媒元素濃度を低減させる必要が
ある。以後、この触媒元素を取り除く工程をゲッタリン
グ工程と称する。
【０００６】このゲッタリング工程に関しては、様々な
方法が提案されている。特開平１０−２７０３６３号公
報では、触媒元素によって結晶化されたケイ素に対し
て、その一部にリンなど５族Ｂ（リン等)の元素を選択
的に導入し、加熱処理を行うことで、５族Ｂの元素が導
入された領域に触媒元素を移動（ゲッタリング)させる
技術が開示されている。この技術によれば、５族Ｂ元素
が導入された領域以外の領域（すなわち触媒元素がゲッ
タリングによって低濃度化した領域)を使用して半導体
装置の活性領域が形成されている。
【０００７】また、特開平１１−４０４９９号公報は、
５族Ｂ元素が選択的に導入された領域に対してレーザ光
などの強光照射を行い、その後に加熱処理を行うこと
で、より触媒元素をゲッタリングする効果を高める技術
が開示している。
【０００８】更に、特開平１１−５４７６０号公報は、
５族Ｂ元素に加えて３族Ｂ元素（ボロン等)も導入する
ことにより、触媒元素に対するゲッタリング効果を高め
る技術を開示している。
【０００９】
【発明が解決しようとする課題】従来のゲッタリング工
程における第１の問題点は、ゲッタリングのための工程
付加によってプロセスが複雑化し、製造コストが上昇す
ることにある。この問題の解決策として、ＴＦＴ活性領
域中から触媒元素を全て取り除くのではなく、ＴＦＴ活
性領域のソース領域またはドレイン領域となる領域に触
媒元素を移動させ、チャネル領域から触媒元素を取り除
く方法が考えられた。
【００１０】この方法では、触媒元素を集める領域（本
明細書において「ゲッタリング領域」と称する。)とし
て、ソース領域またはドレイン領域となる領域を用い
る。このため、触媒元素を移動させる作用を有する周期
表第５族Ｂに属する元素（代表的には、リン、ヒ素等：
ｎ型を付与する不純物元素でもある)をソース・ドレイ
ン領域に高濃度に添加し、加熱処理を施している。この
加熱処理によって、触媒元素はソース・ドレイン領域に
移動し、チャネル形成領域に含まれる触媒元素濃度が低
減する。このとき、特開平１１−５４７６０号公報に教
示されているように、周期表３族Ｂに属する不純物元素
（代表的には、ボロン、アルミニウム等：ｐ型を付与す
る不純物元素でもある)をソース・ドレイン領域に高濃
度に添加することで、より高いゲッタリング効果が期待
できる。
【００１１】しかし、ソース領域またはドレイン領域を
ゲッタリング領域として使用する場合、ｎチャネル型Ｔ
ＦＴにおいては、ｎ型を付与する５族Ｂに属する元素
（リン等)が単独でゲッタリング元素として作用する
が、ｐチャネル型ＴＦＴにおいては、ｐ型を付与する３
族Ｂに属する元素（ボロン等)のみではゲッタリング元
素として作用しない。このため、ｐチャネル型ＴＦＴの
ソース領域またはドレイン領域にもゲッタリング元素と
してｎ型を付与する５族Ｂに属する元素（リン等)を添
加する必要がある。すなわち、ｐチャネル型ＴＦＴにお
いては、触媒元素に対するゲッタリング処理のために高
濃度にｎ型を付与する不純物元素が添加された領域をｐ
型に反転させる（カウンタードープという)必要があっ
た。そして、ｐチャネル型ＴＦＴの半導体層において、
ｎ型をｐ型に反転させるためには、ｎ型不純物元素の
１．５〜３倍のｐ型不純物元素を添加しなければならな
い。したがって、ゲッタリング効果を上げるためにｎ型
を付与する５族Ｂに属する元素（リン等)の添加量を上
げると、ｐ型を付与する３族Ｂに属する元素（ボロン
等)の添加量も非常識なレベルに上げる必要があり、ド
ーピング装置の処理能力を大きく圧迫し、到底量産可能
なプロセスではなかった。
【００１２】更には、ゲッタリング効果としては、ｎ型
を付与する５族Ｂに属する元素（リン等)に加えてｐ型
を付与する３族Ｂに属する元素（ボロン等)も添加した
方が高まるため、ｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴとではゲッタリング能力が均一でないという問題も
あった。ゲッタリング能力に差があると、半導体膜中に
含まれている触媒元素がゲッタリング領域に移動する効
率がｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで異な
るため、素子特性にバラツキが生じてしまう原因の１つ
となってしまっていた。
【００１３】また、ｎ型を付与する５族Ｂに属する元素
（リン等)のみによってゲッタリングを行うｎチャネル
型ＴＦＴではゲッタリング効果が十分ではなく、ＴＦＴ
チャネル領域における触媒元素の残留量はまだ十分には
低減できていない。本発明者らが、実際に特開平１０−
２７０３６３号公報や特開平１１−４０４９９号公報に
記載されている方法を用いて実験を行い、ＴＦＴ素子を
試作したところ、それぞれ若干の効果の違いは見られる
が、数％程度の確率でＴＦＴオフ時のリーク電流が非常
に大きい不良ＴＦＴが出現した。そして、その不良ＴＦ
Ｔにおける原因を解析すると、チャネル領域とドレイン
領域との接合部に、触媒元素によるシリサイドが存在し
ていることが確認された。よって、前記公報の技術で
は、十分に触媒元素をゲッタリングできておらず、高性
能なＴＦＴ素子は一部確率的に作製できても、不良率が
高く、また信頼性も悪く、量産できるような技術ではな
かった。
【００１４】これに対して、特開平１１−５４７６０号
公報に記載されている技術のように、ｎチャネル型ＴＦ
Ｔにも、５族Ｂに属する不純物元素および族Ｂに属する
不純物元素の両方を添加することで、よりゲッタリング
効果を高めることはできる。しかし、この場合、ｎチャ
ネル型ＴＦＴにおいては、ｎ型不純物元素をｐ型不純物
元素より高い濃度で添加しなければならない。一方、ｐ
チャネル型ＴＦＴにおいては、逆にｐ型不純物元素をｎ
型不純物元素より高い濃度で添加しなければならない。
したがって、製造工程が非常に複雑化する。加えて、導
電型の異なる半導体層におけるゲッタリング領域で添加
される不純物の濃度が異なるため、ゲッタリング効率が
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで異なると
いう問題は解決することができない。
【００１５】更に、ＴＦＴオフ動作時にリーク電流が増
大するという現象は、チャネル領域とドレイン領域との
接合部に存在する触媒元素の偏析によって主に生じるこ
とが判明している。したがって、ソース領域およびドレ
イン領域をゲッタリング領域として利用すると、チャネ
ル領域とソース・ドレイン領域の接合部は、ゲッタリン
グ領域と非ゲッタリング領域との境界でもあるため、触
媒元素によるＴＦＴオフ動作時のリーク電流増大を抑え
ることは難しい。
【００１６】本発明は上記の問題を鑑みてなされたもの
であり、本発明の主たる目的は、良質な結晶性半導体領
域を用いて薄膜トランジスタを作製し、良好な特性を有
する半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】チャネル形成領域、ソー
ス領域、およびドレイン領域を含む結晶質領域を備えた
半導体層と、前記チャネル形成領域の導電性を制御する
ゲート電極と、前記ゲート電極と前記半導体層との間に
設けられたゲート絶縁膜とを有する薄膜トランジスタを
備えた半導体装置であって、前記半導体層は、前記結晶
質領域の外側に形成されたゲッタリング領域を含んでい
る。
【００１８】ある好ましい実施形態において、前記ゲッ
タリング領域は、非晶質部分を有している。
【００１９】ある好ましい実施形態において、前記ゲッ
タリング領域は、非晶質状態にある。
【００２０】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記チャネル形成領域、前記ソース領
域、前記ドレイン領域に比べて、非晶質成分が多く結晶
質成分が少ない。
【００２１】ある好ましい実施形態において、前記半導
体層は、Ｓｉから形成されており、前記ゲッタリング領
域は、前記チャネル形成領域に比べて、ラマン分光スペ
クトルにおける非晶質ＳｉのＴＯフォノンピークＰａと
結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが
相対的に大きい。
【００２２】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記ソース領域または前記ドレイン領
域に比べて、ラマン分光スペクトルにおける非晶質Ｓｉ
のＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピ
ークＰｃとの比Ｐａ／Ｐｃが相対的に大きい。
【００２３】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記チャネル形成領域と隣接していな
い。
【００２４】ある好ましい実施形態において、前記ゲッ
タリング領域は、各薄膜トランジスタを電気的に接続す
る配線が前記半導体層と接触する部分より外側に位置し
ている。
【００２５】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記半導体層の外縁部に形成されてお
り、各薄膜トランジスタを電気的に接続する配線が前記
半導体層と接触する部分は、前記ゲッタリング領域の一
部を含んだ領域および前記結晶性領域を含む領域であ
る。
【００２６】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記半導体層の外縁部に形成されてお
り、各薄膜トランジスタを電気的に接続する配線が前記
半導体層と接触する部分は、前記結晶性領域内である。
【００２７】ある好ましい実施形態において、前記半導
体層の１つに対して複数の薄膜トランジスタが割り当て
られており、前記複数の薄膜トランジスタによって前記
ソース領域またはドレイン領域が共有され、前記ゲッタ
リング領域は、前記複数の薄膜トランジスタによって共
有された前記ソース領域またはドレイン領域に隣接する
位置に形成されている。
【００２８】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記半導体層の外縁部および前記ソー
ス領域または前記ドレイン領域に挟まれた領域に形成さ
れており、各薄膜トランジスタを電気的に接続する配線
が前記半導体層と接触する部分は、前記ゲッタリング領
域の一部を含んだ領域および前記結晶性領域を含む領域
である。
【００２９】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記半導体層の外縁部および前記ソー
ス領域または前記ドレイン領域に挟まれた領域に形成さ
れており、各薄膜トランジスタを電気的に接続する配線
が前記半導体層と接触する部分は、前記結晶性領域内で
ある。
【００３０】本発明の他の半導体装置は、チャネル形成
領域、ソース領域、およびドレイン領域を含む結晶質領
域を備えた半導体層と、前記チャネル形成領域の導電性
を制御するゲート電極と、前記ゲート電極と前記半導体
層との間に設けられたゲート絶縁膜とを有するｎチャネ
ル型薄膜トランジスタ、およびチャネル形成領域、ソー
ス領域、およびドレイン領域を含む結晶質領域を備えた
半導体層と、前記チャネル形成領域の導電性を制御する
ゲート電極と、前記ゲート電極と前記半導体層との間に
設けられたゲート絶縁膜とを有するｐチャネル型薄膜ト
ランジスタを備えた半導体装置であって、前記半導体層
は、前記結晶質領域の外側に形成されたゲッタリング領
域を含んでいる。
【００３１】ある好ましい実施形態において、前記ゲッ
タリング領域は、非晶質部分を有している。
【００３２】ある好ましい実施形態において、前記ゲッ
タリング領域は、非晶質状態にある。
【００３３】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記チャネル形成領域、前記ソース領
域、前記ドレイン領域に比べて、非晶質成分が多く結晶
質成分が少ない。
【００３４】ある好ましい実施形態において、前記半導
体層は、Ｓｉから形成されており、前記ゲッタリング領
域は、前記チャネル形成領域に比べて、ラマン分光スペ
クトルにおける非晶質ＳｉのＴＯフォノンピークＰａと
結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが
相対的に大きい。
【００３５】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記ソース領域または前記ドレイン領
域に比べて、ラマン分光スペクトルにおける非晶質Ｓｉ
のＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピ
ークＰｃとの比Ｐａ／Ｐｃが相対的に大きい。
【００３６】ある好ましい実施形態において、前記ｎチ
ャネル型ＴＦＴにおける前記活性領域の幅Ｗに対する前
記ゲッタリング領域の面積Ｓの比Ｓ／Ｗが、前記ｐチャ
ネル型ＴＦＴにおける前記活性領域の幅Ｗに対する前記
ゲッタリング領域の面積Ｓの比Ｓ／Ｗと概略等しい。
【００３７】ある好ましい実施形態において、前記ｎチ
ャネル型ＴＦＴにおける前記ソース領域またはドレイン
領域とチャネル部との接合部から前記ゲッタリング領域
までの距離Ｌが、前記ｐチャネル型ＴＦＴにおける前記
ソース領域またはドレイン領域とチャネル部との接合部
から前記ゲッタリング領域までの距離Ｌと概略等しい。
【００３８】ある好ましい実施形態において、前記ゲッ
タリング領域は、ｎ型を付与する周期表第５族Ｂに属す
る不純物元素、および、ｐ型を付与する周期表第３族Ｂ
に属する不純物元素を含有する。
【００３９】ある好ましい実施形態において、前記ゲッ
タリング領域におけるｎ型を付与する不純物元素の濃度
は１×１０19〜１×１０21ａｔｏｍｓ／ｃｍ3の範囲内
にあり、ｐ型を付与する不純物元素の濃度は１．５×１
０19〜３×１０21ａｔｏｍｓ／ｃｍ3の範囲内にある。
【００４０】ある好ましい実施形態において、前記ゲッ
タリング領域において、ｐ型を付与する不純物元素の濃
度は、ｎ型を付与する不純物元素の濃度の１．５〜３倍
である。
【００４１】ある好ましい実施形態において、前記ゲッ
タリング領域には、Ａｒ、Ｋｒ、およびＸｅからなる群
から選択された少なくとも１種類の希ガス元素がドープ
されている。
【００４２】ある好ましい実施形態において、前記ゲッ
タリング領域には、１×１０19〜３×１０21ａｔｏｍｓ
／ｃｍ3の濃度の希ガス元素がドープされている。
【００４３】ある好ましい実施形態において、前記ゲッ
タリング領域には、前記触媒元素として、Ｎｉ、Ｃｏ、
Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選
択された少なくとも１種の元素が存在している。
【００４４】ある好ましい実施形態において、前記ゲッ
タリング領域には、前記触媒元素が１×１０19ａｔｏｍ
ｓ／ｃｍ3以上の濃度で存在している。
【００４５】ある好ましい実施形態において、前記ゲー
ト電極は、Ｗ、Ｔａ、Ｔｉ、およびＭｏからなる群から
選択された少なくとも１種の材料から形成されている。
【００４６】本発明による半導体装置の製造方法は、結
晶化を促進する触媒元素が少なくとも一部に添加された
非晶質半導体膜を用意する工程と、前記非晶質半導体膜
に対して第１の加熱処理を行うことにより、前記非晶質
半導体膜の少なくとも一部を結晶化し、結晶質領域を含
む半導体膜を得る工程と、前記半導体膜をパターニング
することにより、それぞれが結晶質領域を備えた複数の
島状半導体層を形成する工程と、前記島状半導体層にお
いてソース領域およびドレイン領域が形成される部分以
外の部分に対して選択的にゲッタリング元素を添加し、
非晶質化したゲッタリング領域を形成する工程と、第２
の加熱処理を行うことにより、前記島状半導体層中の前
記触媒元素の少なくとも一部を前記ゲッタリング領域に
移動させる工程とを包含する。
【００４７】ある好ましい実施形態において、前記ゲッ
タリング領域を非晶質状態に保持する。
【００４８】ある好ましい実施形態において、前記第２
の加熱処理を行う前に、前記島状半導体層の選択された
部分にｎ型不純物および／またはｐ型不純物をドープす
る工程を更に包含する。
【００４９】ある好ましい実施形態において、前記ｎ型
不純物および／またはｐ型不純物をドープする工程は、
前記ゲッタリング元素を添加する工程の前に行う。
【００５０】ある好ましい実施形態において、前記ｎ型
不純物および／またはｐ型不純物をドープする工程は、
前記ゲッタリング元素を添加する工程の後に行う。
【００５１】ある好ましい実施形態において、前記島状
半導体層上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、前記島状半
導体層のうち前記ゲート電極に覆われていない領域に対
してｎ型不純物および／またはｐ型不純物をドープする
工程とを包含する。
【００５２】ある好ましい実施形態において、前記ゲッ
タリング元素は、Ａｒ、Ｋｒ、およびＸｅからなる群か
ら選択された少なくとも１種の元素を含む。
【００５３】ある好ましい実施形態において、前記ゲッ
タリング元素は、ｎ型を付与する周期表第５族Ｂに属す
る不純物元素、およびｐ型を付与する周期表第３族Ｂに
属する不純物元素を含む。
【００５４】ある好ましい実施形態において、前記ゲッ
タリング領域における前記ゲッタリング元素の濃度を１
×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3の範囲内に調
節する。
【００５５】本発明による他の半導体装置の製造方法
は、結晶化を促進する触媒元素が少なくとも一部に添加
された非晶質半導体膜を用意する工程と、前記非晶質半
導体膜に対して第１の加熱処理を行うことにより、前記
非晶質半導体膜の少なくとも一部を結晶化し、結晶質領
域を含む半導体膜を得る工程と、前記半導体膜をパター
ニングすることにより、それぞれが結晶質領域を備えた
複数の島状半導体層を形成する工程と、前記島状半導体
層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上にゲート電極を形成する工程と、前記島状半導体層
の選択された部分に対して、不純物を添加することによ
り、前記島状半導体層においてソース領域およびドレイ
ン領域が形成される部分以外の部分に非晶質化したゲッ
タリング領域を形成するドーピング工程と、第２の加熱
処理を行うことにより、前記島状半導体層中の前記触媒
元素の少なくとも一部を前記ゲッタリング領域に移動さ
せる工程とを包含する。
【００５６】ある好ましい実施形態において、前記ドー
ピング工程は、前記島状半導体層のうち、ｎチャネル型
薄膜トランジスタのソース領域、ドレイン領域、および
ゲッタリング領域が形成される部分と、前記島状半導体
層のうち、ｐチャネル型薄膜トランジスタのゲッタリン
グ領域が形成される部分とに対して、ｎ型を付与する不
純物元素を添加するｎ型ドーピング工程と、前記ｎ型ド
ーピング工程の後、前記島状半導体層のうち、ｐチャネ
ル型薄膜トランジスタのソース領域、ドレイン領域、お
よびゲッタリング領域が形成される部分と、前記島状半
導体層のうち、ｎチャネル型薄膜トランジスタのゲッタ
リング領域が形成される部分とに対して、ｐ型を付与す
る不純物元素を添加するｐ型ドーピング工程とを包含す
る。
【００５７】ある好ましい実施形態において、前記ドー
ピング工程は、前記島状半導体層のうち、ｐチャネル型
薄膜トランジスタのソース領域、ドレイン領域、および
ゲッタリング領域が形成される部分と、前記島状半導体
層のうち、ｎチャネル型薄膜トランジスタのゲッタリン
グ領域が形成される部分とに対して、ｐ型を付与する不
純物元素を添加するｐ型ドーピング工程と、前記ｐ型ド
ーピング工程の後、前記島状半導体層のうち、ｎチャネ
ル型薄膜トランジスタのソース領域、ドレイン領域、お
よびゲッタリング領域が形成される部分と、前記島状半
導体層のうち、ｐチャネル型薄膜トランジスタのゲッタ
リング領域が形成される部分とに対して、ｎ型を付与す
る不純物元素を添加するｎ型ドーピング工程とを包含す
る。
【００５８】本発明による更に他の半導体装置の製造方
法は、結晶化を促進する触媒元素が少なくとも一部に添
加された非晶質半導体膜を用意する工程と、前記非晶質
半導体膜に対して第１の加熱処理を行うことにより、前
記非晶質半導体膜の少なくとも一部を結晶化し、結晶質
領域を含む半導体膜を得る工程と、前記半導体膜をパタ
ーニングすることにより、それぞれが結晶質領域を備え
た複数の島状半導体層を形成する工程と、前記島状半導
体層上にゲート絶縁膜を形成する工程と、前記島状半導
体層のうち、ｎチャネル型薄膜トランジスタが形成され
る部分のゲート絶縁膜上に第１のゲート電極を形成し、
ｐチャネル型薄膜トランジスタが形成される部分のゲー
ト絶縁膜上に第２のゲート電極を形成する工程と、前記
第１のゲート電極および前記第２のゲート電極をマスク
にして、前記島状半導体層にｎ型を付与する不純物元素
を添加し、ｎチャネル型薄膜トランジスタのためのソー
ス領域、ドレイン領域およびゲッタリング領域を形成す
るとともに、ｐチャネル型薄膜トランジスタのためのゲ
ッタリング領域を形成する工程と、ｎチャネル型薄膜ト
ランジスタの島状半導体層の一部を露出するマスクを前
記第１のゲート電極を覆うように形成するとともに、ｐ
チャネル型薄膜トランジスタのための第３のゲート電極
を規定するマスクを前記第２のゲート電極上に形成する
工程と、前記マスクを用いて、前記第２のゲート電極を
加工し、前記第３のゲート電極を形成する工程と、前記
島状半導体層のうち、前記マスクおよび前記第３のゲー
ト電極に覆われていない部分に対して、ｐ型を付与する
不純物元素を添加することにより、ｎチャネル型薄膜ト
ランジスタのための非晶質化したゲッタリング領域を形
成するとともに、ｐチャネル型薄膜トランジスタのソー
ス領域、ドレイン領域および非晶質化したゲッタリング
領域を形成する工程と、ｐ型を付与する不純物元素およ
びｎ型を付与する不純物元素の両方がドープされること
によって非晶質化した前記ゲッタリング領域に、前記島
状半導体層中の前記触媒元素の少なくとも一部を移動さ
せるため、第２の加熱処理を行う工程とを包含する。
【００５９】本発明による更に他の半導体装置の製造方
法は、結晶化を促進する触媒元素が少なくとも一部に添
加された非晶質半導体膜を用意する工程と、前記非晶質
半導体膜に対して第１の加熱処理を行うことにより、前
記非晶質半導体膜の少なくとも一部を結晶化し、結晶質
領域を含む半導体膜を得る工程と、前記半導体膜をパタ
ーニングすることにより、それぞれが結晶質領域を備え
た複数の島状半導体層を形成する工程と、前記島状半導
体層上にゲート絶縁膜を形成する工程と、前記島状半導
体層のうち、ｐチャネル型薄膜トランジスタが形成され
る部分のゲート絶縁膜上に第１のゲート電極を形成し、
ｎチャネル型薄膜トランジスタが形成される部分のゲー
ト絶縁膜上に第２のゲート電極を形成する工程と、前記
第１のゲート電極および前記第２のゲート電極をマスク
にして、前記島状半導体層にｎ型を付与する不純物元素
を添加し、ｐチャネル型薄膜トランジスタのためのソー
ス領域、ドレイン領域およびゲッタリング領域を形成す
るとともに、ｎチャネル型薄膜トランジスタのためのゲ
ッタリング領域を形成する工程と、ｐチャネル型薄膜ト
ランジスタの島状半導体層の一部を露出するマスクを前
記第１のゲート電極を覆うように形成するとともに、ｎ
チャネル型薄膜トランジスタのための第３のゲート電極
を規定するマスクを前記第２のゲート電極上に形成する
工程と、前記マスクを用いて、前記第２のゲート電極を
加工し、前記第３のゲート電極を形成する工程と、前記
島状半導体層のうち、前記マスクおよび前記第３のゲー
ト電極に覆われていない部分に対して、ｎ型を付与する
不純物元素を添加することにより、ｐチャネル型薄膜ト
ランジスタのための非晶質化したゲッタリング領域を形
成するとともに、ｎチャネル型薄膜トランジスタのソー
ス領域、ドレイン領域および非晶質化したゲッタリング
領域を形成する工程と、ｎ型を付与する不純物元素およ
びｐ型を付与する不純物元素の両方がドープされること
によって非晶質化した前記ゲッタリング領域に、前記島
状半導体層中の前記触媒元素の少なくとも一部を移動さ
せるため、第２の加熱処理を行う工程とを包含する。
【００６０】ある好ましい実施形態において、前記ゲッ
タリング領域にドープするｎ型不純物元素の濃度を１×
１０19〜１×１０21ａｔｏｍｓ／ｃｍ3に設定し、前記
ゲッタリング領域にドープするｐ型不純物元素の濃度を
１．５×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3に設定
する。
【００６１】前記半導体層は、Ｓｉから形成されてお
り、前記島状半導体層の一部を非晶質化させる工程は、
ラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノ
ンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの
比Ｐａ／Ｐｃが、前記チャネル形成領域に比べて前記ゲ
ッタリング領域で相対的に大きくなるように行う。
【００６２】ある好ましい実施形態において、前記第２
の加熱処理の後、前記ゲッタリング領域以外の領域とコ
ンタクトする配線を形成する工程を更に包含する。
【００６３】ある好ましい実施形態において、前記第２
の形状のゲート電極は、前記第３の形状のゲート電極よ
り幅を広く形成する。
【００６４】ある好ましい実施形態において、前記第２
の加熱処理は、前記ゲッタリング領域が、結晶化（結晶
回復)しないように行われる。
【００６５】ある好ましい実施形態において、前記第２
の加熱処理は、非晶質化された前記ゲッタリング領域
が、前記チャネル形成領域、前記ソース領域、および前
記ドレイン領域に比べて、非晶質成分が多く結晶質成分
が少なくなるように行われる。
【００６６】ある好ましい実施形態において、前記第２
の加熱処理は、高速熱アニール（ＲＴＡ）処理によって
行われる。
【００６７】ある好ましい実施形態において、前記非晶
質半導体膜を用意する工程は、開口部を有するマスクを
前記非晶質半導体膜上に形成する工程と、前記開口部を
通して前記触媒元素を前記非晶質半導体膜の選択された
領域に添加する工程とを含んでいる。
【００６８】ある好ましい実施形態において、前記ゲッ
タリング領域は、薄膜トランジスタのソース領域または
ドレイン領域と隣接し、チャネル領域とは隣接しないよ
うに位置に形成する。
【００６９】ある好ましい実施形態において、前記ゲッ
タリング領域は、電子または正孔が移動する領域以外の
領域に形成する。
【００７０】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記島状半導体層と配線とを電気的に
接続するためのコンタクト領域の中心よりも前記島状半
導体層の外縁に近い位置に形成される。
【００７１】ある好ましい実施形態において、前記ゲッ
タリング領域は、前記コンタクト領域と部分的にオーバ
ラップしている。
【００７２】ある好ましい実施形態において、前記触媒
元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、および
Ｃｕからなる群から選択された少なくとも１種の元素で
ある。
【００７３】ある好ましい実施形態において、前記第１
の加熱処理の後、前記半導体膜にレーザ光を照射する工
程を更に包含する。
【００７４】ある好ましい実施形態において、前記第２
の加熱処理により、前記島状半導体層にドープされた前
記不純物の活性化を行う。
【００７５】本発明の電子機器は、上記いずれかの半導
体装置を備えていることを特徴とする。
【００７６】ある好ましい実施形態では、前記半導体装
置を用いて表示動作が実行される表示部を備えている。
【００７７】
【発明の実施の形態】触媒元素のゲッタリングは、異な
る２種類のメカニズムを利用して行われる。第１のゲッ
タリングメカニズムは、ある領域における触媒元素の固
溶度を他の領域における触媒元素の固溶度よりも高めた
場合、高い固溶度を示す領域へ触媒元素が移動する現象
に基づいている。第２のゲッタリングメカニズムは、触
媒元素をトラップするような欠陥あるいは局所的な偏析
サイトを特定領域に形成した場合、その特定領域に触媒
元素が移動し、トラップされる現象に基づいている。
【００７８】特開平１０−２７０３６３号公報に記載さ
れている技術は、第１のゲッタリングメカニズムを利用
するものであり、触媒元素の移動を引き起こす作用を持
つ元素（周期表第５族Ｂに属する元素)をケイ素膜に導
入し、その領域での触媒元素に対する固溶度を上昇させ
ている。これに対して、特開平８−２１３３１７号公報
に記載されている技術は、第２のゲッタリングメカニズ
ムを利用するものであり、非晶質領域の格子欠陥を触媒
元素をトラップする局所的な偏析サイトとし機能させて
いる。
【００７９】本発明者らの実験によると、触媒元素がゲ
ッタリング領域に移動する効率（ゲッタリング効率)
は、第１のゲッタリングメカニズムによる場合に比べ
て、第２のゲッタリングメカニズムによる場合の方が高
く、チャネル領域中に残留する触媒元素量をより低減で
きることがわかってきた。
【００８０】しかしながら、第２のゲッタリングメカニ
ズムの方がゲッタリング効率が高いことがわかっても、
非晶質領域の電気抵抗は結晶質領域に比べて高いため、
ＴＦＴ活性領域のソース・ドレイン領域を非晶質のゲッ
タリング領域として用いる場合は、非晶質領域を最終的
には結晶化する必要がある。このため、特開平８−２１
３３１７号公報に記載されている技術では、ゲッタリン
グ領域に対してレーザ光を照射する方法などによって結
晶化する工程が必要となる。しかし、レーザ光照射装置
は、高価であると共に、構造が複雑であり、メンテナン
ス性も良くないため、製造コストが大きくなると共に、
良品率を低下させる原因にもなる。
【００８１】また、ソース・ドレイン領域をゲッタリン
グ領域として利用する場合、チャネル領域とソース・ド
レイン領域との間のＰＮ接合部は、ゲッタリング領域と
非ゲッタリング領域との境界でもあり、ＰＮ接合部に存
在する触媒元素の偏析を取り除くことができない。
【００８２】また、非晶質状態のゲッタリング領域を最
終的に結晶化してしまうと、その後のゲッタリング作用
は小さくなる。このため、非晶質状態のゲッタリング領
域に移動していた触媒元素が、ゲッタリング領域が結晶
化された後の製造工程で、チャネル領域へ移動（逆流)
することがある。このような触媒元素の逆流は、製造工
程途中に生じない場合でも、ＴＦＴの駆動時に発生する
熱によって生じる可能性があり、長期信頼性を低下させ
るおそれがある。
【００８３】ＴＦＴの活性領域にゲッタリング領域を設
ける場合には、ＴＦＴ完成後においてもゲッタリング領
域を非晶質状態に維持し、ＴＦＴの動作時においてもゲ
ッタリング能力を失わないようにしておくことが望まし
い。
【００８４】そこで、本発明では、非晶質成分を有する
ように構成されていたゲッタリング領域を最終的な結晶
化することなく、非晶質化された状態に保持する。ま
た、このようなゲッタリング領域の持つ高い電気抵抗が
ＴＦＴ特性や配線とのコンタクト特性を劣化させないよ
うに、ゲッタリンク領域の配置に工夫している。すなわ
ち、ＴＦＴのキャリア（電子または正孔)の移動を妨げ
ない位置にゲッタリング領域を配置している。
【００８５】本発明では、製造工程が終了した後も、非
晶質成分を有するゲッタリング領域が活性領域中に存在
し、ＴＦＴの動作時においても高いゲッタリング効率を
実現できるため、半導体装置の信頼性が向上している。
活性領域内において、ソース・ドレイン領域とゲッタ
リング領域とを別の位置に設けたことにより、ソース・
ドレイン領域にドープすべきｎ型不純物やｐ型不純物の
添加量を最適に設定することができる。その結果、プロ
セスマージンが拡がると共に、ドーピング装置のスルー
プットを大きく向上することができる。また、ソース・
ドレイン領域の抵抗を低くし、ＴＦＴのオン特性を向上
することができる。
【００８６】島状半導体層のうち、ソース・ドレイン領
域が形成される結晶質領域の外側にゲッタリング領域を
設けることにより、ソース・ドレイン領域における触媒
元素濃度も充分に低下する。このため、チャネル領域と
ソース・ドレイン領域とのｐｎ接合部に残存する触媒元
素がリークパスを作る可能性もほとんどなくなる。その
結果、本発明によれば、ＴＦＴのオフ動作時におけるリ
ーク電流の増大を略完全に抑えることができ、高い信頼
性を実現することができる。
【００８７】なお、ソース・ドレイン領域も不純物注入
によって非晶質化するが、その程度はゲッタリング領域
に比べて小さい。前述した第２のゲッタリングメカニズ
ムによってゲッタリングを行う場合、程度の高い非晶質
を形成する必要があるため、ソース・ドレイン領域をゲ
ッタリング領域として利用する従来技術においては、レ
ーザ光をソース・ドレイン領域に照射するなどの特別の
熱処理によってソース・ドレイン領域の結晶性を回復す
る必要がある。しかしながら、本発明では、各島状半導
体層内においてゲッタリング領域とソース・ドレイン領
域とを異なる位置に配置しているため、ソース・ドレイ
ン領域の結晶性は通常の不純物活性化熱処理によって充
分に回復される。また、そのような熱処理では、ゲッタ
リング領域の結晶性が回復しないが、前述したように、
このことがＴＦＴ動作時にいてもゲッタリング機能を維
持する上で重要な意味を持つ。
【００８８】なお、結晶状態の測定評価手段としては、
ラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノ
ンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの
比Ｐａ／Ｐｃを用いるのが有効である。すなわち、ゲッ
タリング領域が、チャネル領域、ソース・ドレイン領域
に比べて、ラマン分光スペクトルにおける非晶質Ｓｉの
ＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピー
クＰｃとの比Ｐａ／Ｐｃが大きくなるように構成するこ
とで、本発明に必要なゲッタリング効率を確保すること
ができる。
【００８９】このように本発明によれば、触媒元素の偏
析によるリーク電流の発生を抑制することができ、特に
画素部のスイッチング素子や駆動回路のサンプリング素
子やメモリー素子のように、オフ動作時の低リーク電流
が要求されるＴＦＴで良好な特性が得られる。また、触
媒元素を用いて結晶化を行った半導体膜は良好な結晶性
を示すため、本発明のＴＦＴは、高い電界効果移動度を
必要とする駆動回路の素子として用いる場合にも良好な
特性を得ることができる。
【００９０】触媒元素を用いて結晶化を行った半導体膜
は良好な結晶性を示すため、本発明による半導体装置の
ＴＦＴは、高い電界効果移動度を必要とする駆動回路の
素子として用いる場合にも良好な特性を発揮することが
できる。従来技術によって作製したＴＦＴでは、３％程
度の確率で見られたＴＦＴオフ時のリーク電流の異常な
増大現象が、本発明による半導体装置によれば全く見ら
れなかった。
【００９１】本発明の半導体装置を用いて作製した液晶
表示装置では、従来法で頻発していた線状の表示むら
（ドライバー部のサンプリングＴＦＴ起因)や、オフ時
のリーク電流による画素欠陥も全く無く、表示品位を大
きく向上する。しかも、良品率を高め、簡便な製造工程
で実現できる。
【００９２】本発明の好ましい実施形態では、各ＴＦＴ
を電気的に接続する配線が接続される領域（コンタクト
領域)よりも半導体層の外縁部に近い位置にゲッタリン
グ領域を形成する。こうすることにより、ＴＦＴのキャ
リア（電子または正孔)のパスを妨げない効率的な配置
が実現でき、極力大きな面積のゲッタリング領域が実現
可能である。
【００９３】ただし、半導体層の外縁部にゲッタリング
領域を形成し、上記コンタクト領域とゲッタリング領域
とを部分的にオーバラップさせたとしても、ゲッタリン
グ領域に邪魔されないキャリアパスを確保することがで
きるため、ゲッタリング領域の比較的高い抵抗がＴＦＴ
のオン電流を大きく低下させることない。
【００９４】もちろん、島状半導体層のうち、ゲッタリ
ング領域を避けて結晶質部分にコンタクト領域を配置す
れば、最も安定してＴＦＴのキャリアパスを確保するこ
とができ、高いオン電流を得ることができる。
【００９５】複数のＴＦＴを同一基板上に配置し、クロ
ックドインバーターやラッチ回路などの各種回路を形成
する場合、レイアウト面積の効率的利用のためには、１
つの半導体層（活性領域)を用いて複数のＴＦＴを形成
することが好ましい。その場合、隣接するＴＦＴによっ
て共有される部分にゲッタリング領域を設けることがで
きる。この場合においても、ゲッタリング領域は、ＴＦ
Ｔのキャリアが移動する領域以外に形成されることが好
ましい。例えば、半導体層の外縁部、およびソース・レ
イン領域に挟まれた領域にゲッタリング領域を配置する
ことができる。
【００９６】このような場合、コンタクト領域は、ゲッ
タリング領域以外の領域に配置されることが好ましい
が、ＴＦＴのキャリアパスを確保できれば、コンタクト
領域とゲッタリング領域とが部分的にオーバラップして
もよい。
【００９７】同一基板上ｎチャネル型ＴＦＴおよびｐチ
ャネル型ＴＦＴを形成する場合にも本発明を適用でき
る。ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが同濃
度の希ガス元素をゲッタリング元素として含有すれば、
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴは略同等
のゲッタリング能力をもつことになり、ｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴにおいてゲッタリング効率を
揃えることができる。その結果、ｎチャネル型ＴＦＴお
よびｐチャネル型ＴＦＴの各々において残留する触媒元
素の濃度が略同等となり、触媒元素の残留濃度に起因す
る素子特性のバラツキを低減することができる。更に、
チャネル形成領域や、チャネル形成領域とソース・ドレ
イン領域との接合部において触媒元素の濃度を充分に低
減することができる。
【００９８】対をなすｎチャネル型ＴＦＴおよびｐチャ
ネル型ＴＦＴにおいては、活性領域の幅Ｗに対するゲッ
タリング領域の面積Ｓの比Ｓ／Ｗを、ｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴとで概等しく設定することが好
ましい。また、ソース・ドレイン領域とチャネル部との
間に形成される接合部からゲッタリング領域までの距離
Ｌを、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで概
同一することが好ましい。
【００９９】ＴＦＴのチャネル領域に存在する触媒元素
に対するゲッタリング効果は、ゲッタリング領域のゲッ
タリング効率が最も支配的である。しかし、その他の要
因として、ＴＦＴチャネル領域の幅に対するゲッタリン
グ領域の面積の比率や、ＴＦＴチャネル領域からゲッタ
リング領域までの距離Ｌもゲッタリング効果に重要な影
響を与えるパラメータである。
【０１００】ゲッタリング領域の面積Ｓが大きくなるほ
ど、ゲッタリング能力は増し、Ｓ／Ｗによってチャネル
領域のゲッタリング効率が決定される。触媒元素をゲッ
タリング移動させるのに必要なゲッタリング距離（＝
「距離Ｌ」)は、チャネル領域に対するゲッタリング効
率に大きく影響する。
【０１０１】ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
とでＳ／ＷおよびＬを概略同一となるように設計し、ｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタ
リング効率をより完全に揃えることにより、ｎチャネル
型ＴＦＴｐチャネル型ＴＦＴ共に残留する触媒元素濃度
が略同等となるため、触媒元素の残留濃度に起因する素
子特性のバラツキを低減することができる。
【０１０２】ＴＦＴの活性領域は、ゲッタリング領域を
除く領域において結晶性を有する結晶質ケイ素膜から形
成されることが好ましい。結晶質ケイ素膜から形成した
島状半導体層にチャネル領域などを形成することによ
り、安定したＴＦＴ特性が得られ、ＴＦＴにおけるオン
特性とオフ特性とのバランスに優れる。製造工程も容易
で、非常に扱いやすい材料でもある。結晶質ケイ素膜以
外に本発明に適用可能な材質は、微結晶ケイ素膜や結晶
質ゲルマニウム膜などがある。
【０１０３】ゲッタリング能力を高めるため、ｎ型を付
与する周期表第５族Ｂに属する不純物元素、および／ま
たは、ｐ型を付与する周期表第３族Ｂに属する不純物元
素をゲッタリング領域に添加してもよい。５族Ｂ元素の
みの添加によってもゲッタリング能力は向上するが、こ
れに加えて３族Ｂ元素も添加した場合、より大きなゲッ
タリング効果が得られる。５族Ｂの元素としてＰ（燐)
を選択し、３族Ｂ元素としてＢ（ホウ素)を用いた場合
に最も高いゲッタリング効果が得られる。
【０１０４】ゲッタリング領域にリンだけでなく、ホウ
素をドープすると、ゲッタリングメカニズムが変わるこ
とがわかっている。
【０１０５】リンのみをドープした場合、リンをドープ
していない領域（非ゲッタリング領域)に比べて、リン
をドープした領域における触媒元素の固溶度が上昇す
る。この場合、固溶度の差に起因した拡散移動型のゲッ
タリングが行われる。これに対し、リンおよびホウ素を
ゲッタリング領域にドープした場合、ゲッタリング領域
に欠陥あるいは偏析サイトが形成されるため、ゲッタリ
ング領域に触媒元素が析出し易くなる。後者の場合の方
がゲッタリング能力は高いが、欠陥・偏析サイトによる
ゲッタリングであるため、結晶状態に対する依存性が大
きい。欠陥・偏析サイトによるゲッタリングの効率は、
ゲッタリング領域が非晶質成分を有するほど高くなる。
【０１０６】ゲッタリング領域に含まれるｎ型不純物元
素の濃度は、１×１０19〜１×１０ 21ａｔｏｍｓ／ｃｍ
3であることが好ましく、ｐ型不純物の濃度は１．５×
１０1 9〜３×１０21ａｔｏｍｓ／ｃｍ3であることが好
ましい。これらの濃度範囲に含まれる不純物が添加され
ていれば、十分に高いゲッタリング効率が得られる。上
記範囲を超える高い濃度の不純物を添加しても、ゲッタ
リング効率は飽和しており、余分な処理時間が必要とな
るだけでメリットは無い。
【０１０７】ゲッタリング領域のｐ型不純物濃度は、ｎ
型不純物の１．５〜３倍であることが好ましい。ｐ型不
純物の効果が顕著になねため、拡散移動型ゲッタリング
作用よりも、欠陥あるいは偏析によるゲッタリング作用
が優勢になるためである。
【０１０８】ゲッタリング領域に、Ａｒ、Ｋｒ、Ｘｅか
ら選ばれた１種または複数種類の希ガス元素が含まれて
いると、そこで大きな格子間歪みが生じ、そこをゲッタ
リングサイトとして触媒元素のゲッタリング作用が強力
に働く。５族Ｂ元素（リン等)は、半導体膜中での触媒
元素の固溶度を上げることで、その部分をゲッタリング
領域として機能させるが、希ガス元素は、これとは全く
異なる作用で、より強力なゲッタリング作用をもつ。Ａ
ｒ、Ｋｒ、Ｘｅから選ばれた１種または複数種類の希ガ
ス元素であれば、十分なゲッタリング効果が得られる。
希ガス元素の中でも、Ａｒを用いた時に最も大きな効果
を得ることができる。
【０１０９】活性領域のゲッタリング領域に添加される
希ガス元素の濃度は、１×１０19〜３×１０21ａｔｏｍ
ｓ／ｃｍ3とすることが好ましい。希ガス元素のゲッタ
リング領域中での濃度をこのような範囲内とすることに
より、本発明のゲッタリング効果が好適に得られる。一
方、希ガス元素のゲッタリング領域中での濃度が１×１
０19ａｔｏｍｓ／ｃｍ3より少なければ、触媒元素に対
するゲッタリング作用が見られなくなる。また、この濃
度が３×１０21ａｔｏｍｓ／ｃｍ3より大きい場合は、
ゲッタリング効果は飽和状態となると共に、ゲッタリン
グ領域の膜質がポーラスになり、その領域での半導体層
の剥がれなどの問題が生じる。
【０１１０】次に、本発明の製造方法に関して述べる。
【０１１１】本発明では、結晶化を促進する触媒元素が
少なくとも一部に添加された非晶質半導体膜を用意する
工程と、非晶質半導体膜に対して第１の加熱処理を行う
ことにより、非晶質半導体膜の少なくとも一部を結晶化
し、結晶質領域を含む半導体膜を得る工程と、半導体膜
をパターニングすることにより、それぞれが結晶質領域
を備えた複数の島状半導体層を形成する工程と、島状半
導体層の一部に選択的にゲッタリング元素を添加し、非
晶質化したゲッタリング領域を形成する工程と、第２の
加熱処理を行うことにより、島状半導体層中の前記触媒
元素の少なくとも一部を前記ゲッタリング領域に移動さ
せる工程とを行う。
【０１１２】第２の加熱処理を行う前に、島状半導体層
の選択された部分に対して、ソース・ドレイン領域形成
などのために、ｎ型を付与する不純物元素（ｎ型不純物
元素)および／またはｐ型を付与する不純物元素（ｐ型
不純物元素)をドープする工程を行ってもよい。
【０１１３】触媒元素を非晶質半導体膜に導入する際、
まず開口部を有するマスクを非晶質半導体膜上に形成
し、このマスク開口部を通して、非晶質半導体膜の選択
された領域に触媒元素を添加してもよい。その後の第１
の加熱処理により、触媒元素が選択的に添加された領域
から、その周辺部へと横方向に結晶成長させ、結晶質半
導体膜を形成することができる。これにより、結晶成長
方向が略一方向にそろった良好な結晶質半導体膜を得る
ことができ、ＴＦＴの電流駆動能力をより高めることが
可能である。
【０１１４】なお、ゲッタリング元素の導入によって非
晶質化した領域では、ダングリングボンドなどの欠陥が
触媒元素に対する偏析サイトとなり、触媒元素をチャネ
ル形成領域より移動させ、ゲッタリング領域でトラップ
する。この結果、半導体装置のチャネル形成領域および
ソース・ドレイン領域、そしてその接合部（ｐｎ接合
部)での触媒元素濃度は大きく低減し、半導体装置にお
けるオフ動作時のリーク電流の異常が無くなり、高い信
頼性を得ることができる。
【０１１５】ゲッタリング元素として、Ａｒ、Ｋｒ、Ｘ
ｅから選ばれた一種または複数種類の希ガス元素を選択
し、これらの希ガス元素はイオンドーピングによって添
加することが好ましい。ゲッタリング領域にこれらの希
ガス元素が存在すると、そこで大きな格子間歪みが生
じ、欠陥・偏析サイトによるゲッタリング作用が強力に
働く。この効果は、イオンドーピングによって希ガス元
素の添加が行われるとき、活性領域での結晶性がより崩
れ、強く非晶質化されるため、顕著になる。また、これ
らの元素が非晶質ケイ素膜中に存在すると、非晶質ケイ
素領域の結晶成長を阻害し、結晶成長（結晶核発生)ま
での潜伏期間が長くなり、結晶成長速度を遅らせる効果
をもつ。そのため、非晶質化されたゲッタリング領域
を、再結晶化させずにより非晶質状態のままで保つこと
ができ、より大きなゲッタリング作用を得ることができ
る。
【０１１６】前記ゲッタリング元素として、ｎ型を付与
する周期表第５族Ｂに属する不純物元素およびｐ型を付
与する周期表第３族Ｂに属する不純物元素を用い、イオ
ンドーピングにより添加してもよい。このようにするこ
とで、欠陥あるいは偏析サイトへのゲッタリングが優勢
になる。
【０１１７】本発明の製造方法の好ましい実施形態によ
れば、ソース・ドレイン領域を形成するための不純物ド
ーピングを利用して、ゲッタリング領域を形成すること
ができる。このため、ゲッタリングのための付加工程
（フォトリソ工程、ドーピング工程、アニール工程)が
不要となる。その結果、製造工程を簡略化できること
で、半導体装置の製造コストを低減することができると
ともに、良品率の向上が図れる。
【０１１８】本発明では、ｎチャネル型ＴＦＴ活性領域
のソース領域、ドレイン領域、ゲッタリング領域および
ｐチャネル型ＴＦＴ活性領域のゲッタリング領域に添加
されるｎ型を付与する不純物元素の濃度は、１×１０19
〜１×１０21ａｔｏｍｓ／ｃｍ3であることが好まし
い。また、ｎチャネル型ＴＦＴ活性領域のゲッタリング
領域、ｐチャネル型ＴＦＴ活性領域のソース領域、ドレ
イン領域およびゲッタリング領域に添加されるｐ型を付
与する不純物元素の濃度は、１．５×１０19〜３×１０
21ａｔｏｍｓ／ｃｍ3とすることが好ましい。このよう
な濃度となるように前記添加工程を行うことで、十分な
ゲッタリング効率が得られ、ｎ型不純物とｐ型不純物と
を併せた場合の欠陥あるいは偏析ゲッタリング作用が優
勢になる。
【０１１９】本発明では、ゲッタリング領域を非晶質化
すると共に、ゲッタリング領域と、非ゲッタリング領域
であるチャネル形成領域、ソース・ドレイン領域との相
対関係が重要である。ゲッタリング領域が、チャネル領
域、ソース・ドレイン領域に比べて、より非晶質成分が
多くなるよう形成することで、本発明によるゲッタリン
グ効率を確保することができる。具体的には、ラマン分
光スペクトルにおける非晶質ＳｉのＴＯフォノンピーク
Ｐａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／
Ｐｃを用いて結晶性（非晶質性)を評価することが有効
である。
【０１２０】触媒元素としては、Ｎｉ、Ｃｏ、Ｓｎ、Ｐ
ｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた１種または複数種の
元素を用いることができる。これらの元素であれば、微
量で結晶化助長の効果がある。特にＮｉを用いた場合に
最も顕著な効果を得ることができる。この理由について
は、次のようなモデルが考えられる。触媒元素は単独で
は作用せず、ケイ素膜と結合しシリサイド化することで
結晶成長に作用する。そのときの結晶構造が、非晶質ケ
イ素膜結晶化時に１種の鋳型のように作用し、非晶質ケ
イ素膜の結晶化を促すといったモデルである。Ｎｉは２
つのＳｉとＮｉＳｉ2のシリサイドを形成する。ＮｉＳ
ｉ2は螢石型の結晶構造を示し、その結晶構造は、単結
晶ケイ素のダイヤモンド構造と非常に類似したものであ
る。しかも、ＮｉＳｉ2はその格子定数が５．４０６Å
であり、結晶シリコンのダイヤモンド構造での格子定数
５．４３０Åに非常に近い値をもつ。よって、ＮｉＳｉ
2は、非晶質ケイ素膜を結晶化させるための鋳型として
は最高のものであり、本発明における触媒元素として
は、特にＮｉを用いるのが最も望ましい。
【０１２１】このような触媒元素を用いて本発明の半導
体装置を作製した場合、最終的な半導体装置内のゲッタ
リング領域には、非晶質ケイ素膜の結晶化を促進する触
媒元素として添加した上記の触媒元素が存在することに
なる。触媒元素の濃度は、ゲッタリング領域において、
１×１０19ａｔｏｍｓ／ｃｍ3以上であるが、チャネル
領域中の触媒元素濃度は、１×１０15〜１×１０17ａｔ
ｏｍｓ／ｃｍ3程度の範囲内にまで低減される。このよ
うに、ゲッタリング領域の触媒元素濃度は、チャネル領
域における触媒元素濃度に比べて２〜４桁も上昇してい
る。
【０１２２】触媒元素を用いた結晶化を行った後、その
ようにして得られた結晶質半導体膜に対して、更にレー
ザ光を照射することが好ましい。レーザ光の照射によ
り、結晶質部分と非晶質と部分の融点の相違から結晶粒
界部や微小な残留非晶質領域（未結晶化領域)が集中的
に処理される。
【０１２３】触媒元素を導入し、結晶化した結晶質ケイ
素膜は、柱状結晶で形成されており、その内部は単結晶
状態であるため、レーザ光の照射により結晶粒界部が処
理されると、基板全面にわたって単結晶状態に近い良質
の結晶質ケイ素膜が得られ、結晶性が大きく改善され
る。この結果、ＴＦＴのオン特性は大きく向上し、電流
駆動能力が向上した半導体装置を実現できる。
【０１２４】ゲッタリングのために行う加熱熱処理を利
用して、活性領域に添加されたｎ型不純物元素またはｐ
型不純物元素の活性化も同時に行うことが好ましい。こ
の加熱処理により、ゲッタリングと活性化とを同時に行
えば、工程数が短縮される結果、製造プロセスが簡略化
でき、製造コストが削減できる。
【０１２５】ゲッタリングのための加熱処理をゲート電
極形成後に行う場合、ＴＦＴのゲート電極は、Ｗ、Ｔ
ａ、Ｔｉ、Ｍｏから選ばれた材料、またはこれらの材料
の組み合わせから形成することが好ましい。ゲッタリン
グのため加熱処理には、５００℃以上の温度が必要であ
るため、耐熱性の観点から高融点金属であることが望ま
しい。
【０１２６】さらに、本発明の製造方法においては、第
２の加熱処理は、ゲッタリング元素あるいはｎ型を付与
する不純物元素とｐ型を付与する不純物元素とが添加さ
れ非晶質化されたゲッタリング領域ができるだけ結晶化
（結晶回復)しないように行われることが好ましい。
【０１２７】触媒元素をゲッタリング領域に移動させる
第２の加熱処理で、ゲッタリング領域が結晶化してしま
っては本発明の効果は充分に得られない。よって、その
非晶質化したゲッタリング領域が結晶化（結晶回復)し
ない状態で熱処理を行うことが好ましい。こうすること
により、ゲッタリング作用を最大限に引き出すことがで
き、第２の加熱処理の全期間において、高いゲッタリン
グ効率で触媒元素をゲッタリング領域へと移動させるこ
とができる。
【０１２８】第２の加熱処理後も、ゲッタリング領域は
非晶質状態、あるいはチャネル形成領域、ソース・ドレ
イン領域に比べて少なくとも非晶質成分が多く結晶質成
分が少ない状態を維持することが好ましい。こうするこ
とにより、後の製造工程やＴＦＴ使用時における触媒元
素のゲッタリング領域からの逆流がなくなる。その結
果、半導体装置におけるオフ動作時のリーク電流の異常
が無くなると共に、高い信頼性を得ることができる。
【０１２９】第２の加熱処理は、高速熱アニール（ＲＴ
Ａ：Ｒａｐｉｄ Ｔｈｅｍａｌ Ａｎｎｅａｌｉｎｇ)処
理により行われることが望ましい。瞬時に昇温・降温が
可能なＲＴＡ処理では、高温にもかかわらず、余分な加
熱時間を無くすことができ、所望の加熱温度および加熱
時間で処理が行える。この結果、本発明における第２の
加熱処理を正確に制御することができ、ゲッタリング領
域の所望の状態に維持することができる。ＲＴＡ処理の
具体的な方法としてはランプ照射による方法が一般的に
用いられている。基板表面に高温のガスを吹き付けるこ
とで瞬時に基板温度を昇降温する方法が好ましい。
【０１３０】なお、触媒元素がゲッタリング領域に移動
する効率は、例えば、次のような方法で観察することが
できる。
【０１３１】ゲッタリング領域に添加された元素の影響
により、触媒元素（ニッケル)がゲッタリング領域に移
動するとき、触媒元素は、チャネル形成領域からゲッタ
リング領域に移動する過程でＳｉと結合してＮｉＳｉx
（ニッケルシリサイド)になると考えられている。この
ニッケルシリサイドは、酸化シリコン膜をフッ化水素ア
ンモニウム（ＮＨ4ＨＦ2)を７．１３％とフッ化アンモ
ニウム（ＮＨ4Ｆ)を１５．４％含む混合溶液（ステラケ
ミファ社製、商品名ＬＡＬ５００)によって除去し、体
積比がＨＦ（濃度５０％)：Ｈ2Ｏ2（濃度３３％)：Ｈ2
Ｏ＝４５：７２：４５００で混合された薬液（ＦＰＭ
液)に４０分間基板を浸しておくことにより、ＮｉＳｉx
を選択的に除去することができる。
【０１３２】ＮｉＳｉxが除去された後が孔となり、Ｎ
ｉＳｉxが除去された後の孔を光学顕微鏡の透過モード
で黒点として観察する。そして、観察された黒点の数が
多ければ、触媒元素（ニッケル)をゲッタリング領域に
たくさん移動させることができた、すなわち、ゲッタリ
ング効率がよいという評価をすることができる。
【０１３３】（実施形態１)図１を参照しながら、本発
明の実施形態を説明する。
【０１３４】本実施形態では、ｎチャネル型ＴＦＴをガ
ラス基板上に作製する。図１（Ａ)から（Ｇ)は、ｎチャ
ネル型ＴＦＴの作製工程を示す断面図であり、（Ａ)か
ら（Ｇ)の順序にしたがって工程が進行する。図１で
は、単一のＴＦＴを示しているが、実際には同一基板上
に多数のＴＦＴが同時に形成される。
【０１３５】まず、図１（Ａ)を参照する。
【０１３６】ガラス基板１１上に、膜厚５０〜３００ｎ
ｍの酸化ケイ素または窒化ケイ素膜からなる下地絶縁膜
１２を形成する。この下地絶縁膜は、ガラス基板からの
不純物の拡散を防ぐために設けられる。この後、下地絶
縁膜１２上に膜厚２０〜８０ｎｍの真性（Ｉ型)の非晶
質ケイ素膜（ａ−Ｓｉ膜)１３を堆積する。
【０１３７】次に、結晶化のため、ａ−Ｓｉ膜１３に触
媒元素を添加した後、加熱処理を行う。具体的には、ま
ず、ａ−Ｓｉ膜１３に対して重量換算で例えば１０ｐｐ
ｍの触媒元素（本実施形態ではニッケル)を含む水溶液
（酢酸ニッケル水溶液)をスピンコート法で塗布して、
触媒元素含有層１４を形成する。ここで使用可能な触媒
元素は、鉄（Ｆｅ)、ニッケル（Ｎｉ)、コバルト（Ｃ
ｏ)、スズ（Ｓｎ)、鉛（Ｐｂ)、ルテニウム（Ｒｕ)、ロ
ジウム（Ｒｈ)、パラジウム（Ｐｄ)、オスミウム（Ｏ
ｓ)、イリジウム（Ｉｒ)、白金（Ｐｔ)、銅（Ｃｕ)、お
よび金（Ａｕ)からなる群から選択された一種または複
数種の元素である。添加する触媒元素の量は極微量であ
り、ａ−Ｓｉ膜１３の表面における触媒元素濃度は、全
反射蛍光Ｘ線分析（ＴＲＸＲＦ)法によって管理され
る。本実施形態では、ａ−Ｓｉ膜１３の表面における触
媒元素濃度が７×１０12ａｔｏｍｓ／ｃｍ3程度に調節
される。
【０１３８】なお、本実施形態ではスピンコート法でニ
ッケルを添加する方法を用いたが、触媒元素から形成さ
れた薄膜（本実施形態の場合はニッケル膜)を蒸着法や
スパッタ法などによってａ−Ｓｉ膜１３上に堆積しても
よい。
【０１３９】次に、上記の処理を施した基板に対して不
活性雰囲気（例えば窒素雰囲気)中で加熱する。この加
熱処理は、５５０〜６００℃で３０分〜４時間程度（例
えば５８０℃にて１時間)行うことが好ましい。この加
熱処理において、ａ−Ｓｉ膜１３の表面に添加されたニ
ッケル１４がａ−Ｓｉ膜１３中に拡散すると共に、シリ
サイド化が起こり、生成されたシリサイドを核としてａ
−Ｓｉ膜１３の結晶化が進行する。その結果、ａ−Ｓｉ
膜１３は結晶化され、結晶質ケイ素膜１３ａとなる。な
お、ここでは炉を用いた加熱処理により結晶化を行った
が、ランプ等を熱源として用いるＲＴＡ装置で結晶化を
行ってもよい。
【０１４０】次に、図１（Ｂ)に示すように、結晶質ケ
イ素膜１３ａにレーザ光１５を照射することにより、結
晶質ケイ素膜１３ａの結晶性を向上させた結晶質ケイ素
膜１４ｂを形成する。レーザ光としては、ＸｅＣｌエキ
シマレーザ（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ)
やＫｒＦエキシマレーザ（波長２４８ｎｍ)を用いるこ
とができる。レーザ光のビームサイズは、基板１１の表
面において長尺形状となるように成型されており、長尺
方向に対して垂直方向に順次走査を行うことで、基板全
面の再結晶化を行うことが好ましい。このとき、ビーム
の一部が重なるようにして走査することにより、結晶質
ケイ素膜１３ａの任意の一点において、複数回のレーザ
照射が行われ、均一性の向上が図れる。このようにし
て、固相結晶化により得られた結晶性ケイ素膜１３ａ
は、レーザ照射による溶融固化過程により結晶欠陥が低
減され、より高品質な結晶性ケイ素膜１３ｂとなる。
【０１４１】その後、結晶質ケイ素膜１３ｂの不要な部
分を除去して素子間分離を行う。この工程により、図１
（Ｃ)に示すように、後にＴＦＴの活性領域（ソース・
ドレイン領域、チャネル領域)となる島状の結晶質ケイ
素膜１６が形成される。本明細書における個々の「活性
領域」とは、ソース・ドレイン領域、チャネル形成領
域、およびゲッタリング領域を含む個々の島状半導体層
を指すものとする。本発明では、１つの活性領域を用い
て１つ以上の薄膜トランジスタが形成される。
【０１４２】次に、これらの島状の結晶質ケイ素膜１６
を覆うゲート絶縁膜１７を形成する。ゲート絶縁膜１７
としては、厚さ２０〜１５０ｎｍの酸化ケイ素膜が好ま
しく、本実施形態では１００ｎｍの酸化ケイ素膜を用い
る。
【０１４３】ゲート絶縁膜１７上に導電膜をスパッタ法
またはＣＶＤ法などを用いて堆積した後、この導電膜を
パターニングすることにより、ゲート電極１８を形成す
る。導電膜としては、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍ
ｏ、または、これらの合金材料のいずれかを用いればよ
い。導電膜の厚さは、３００〜６００ｎｍが望ましい。
本実施形態では、膜厚４５０ｎｍの窒素が微量に添加さ
れたＴａからゲート電極１８を形成する。
【０１４４】次いで、図１（Ｄ)に示すように、ゲート
電極１８を覆うように、ゲート絶縁膜１７上にレジスト
からなるマスク１９を形成する。このマスク１９は島状
半導体の全てを覆わず、ＴＦＴの活性領域１６の一部
（外縁部)が露出する。この状態で、基板１１の上方か
ら希ガス元素（本実施形態ではＡｒ)２０を基板１１の
全面に対してイオンドーピングする。この工程により、
ＴＦＴ活性領域１６の露出領域２１に希ガス元素２０が
注入され、非晶質化したゲッタリング領域２１が形成さ
れる。マスク１９によって覆われている領域には、希ガ
ス元素はドーピングされない。希ガス元素としては、Ａ
ｒ、Ｋｒ、およびＸｅからなる群から選択された少なく
とも１種の元素を用いることができる。ドーピング条件
は、ゲッタリング領域２１中の希ガス元素濃度が１×１
０19〜３×１０21ａｔｏｍｓ／ｃｍ 3となるように調節
されることが好ましい。
【０１４５】マスク１９を除去した後、図１（Ｅ)に示
すようにゲート電極１８をマスクとして、イオンドーピ
ング法でｎ型不純物（リン)２２を活性領域１６に高濃
度に注入する。この工程により、ＴＦＴ活性領域１６に
おいて、ゲート電極１８に覆われていない領域２４には
高濃度のリン２２が注入される。このリン２２が注入さ
れた領域のうち、ゲッタリング領域２１以外の部分が、
最終的にＴＦＴのソース・ドレイン領域となる。また、
ゲート電極１８でマスクされ、リン２２が注入されなか
った領域２３は、最終的にはＴＦＴのチャネル領域とな
る。
【０１４６】次に、不活性雰囲気（例えば窒素雰囲気)
にて熱処理を行うことにより、図１（Ｆ)に示すよう
に、ゲッタリングを行う。具体的には、ソース・ドレイ
ン領域２４の外側に形成されたゲッタリング領域２１に
おいて、希ガスドーピングによる非晶質化によって生じ
た結晶欠陥や高濃度にドーピングされているアルゴン２
０が、チャネル領域２３およびソース・ドレイン領域２
４に存在しているニッケルを、チャネル領域からソース
・ドレイン領域、そしてゲッタリング領域２１へと、矢
印２５のような方向へ移動させる。よって、ＴＦＴ活性
領域のチャネル形成領域やチャネル形成領域とソース領
域またはドレイン領域との接合部において残留している
触媒元素をゲッタリングでき、触媒元素の偏析によるリ
ーク電流の発生を抑制することができる。
【０１４７】このように、本発明の実施形態では、活性
領域１６内にゲッタリング領域２１が存在し、しかも、
そのゲッタリング領域２１がソース領域およびドレイン
領域以外の部分に設けられる。ゲッタリング領域２１
は、チャネル領域とソース・ドレイン領域との間に位置
するｐｎ接合部からは離れているため、結晶化を促進す
る不純物がｐｎ接合部に残存してリーク原因となる問題
を解決することができる。
【０１４８】また、ゲッタリング領域が、ソース・ドレ
イン間の電流パス上に存在しないため、非晶質化によっ
てゲッタリング領域の電気抵抗が増加しても、ＴＦＴの
オン抵抗が上昇するという問題は生じない。
【０１４９】なお、上記の加熱処理工程により、ゲッタ
リング領域には触媒元素が移動してくるため、ゲッタリ
ング領域における触媒元素は１×１０19／ｃｍ3以上の
濃度となる。
【０１５０】この加熱処理を行う装置としては、一般的
な加熱炉を用いてもよいが、ＲＴＡ装置を用いることが
好ましい。特に、基板表面に高温の不活性ガスを吹き付
け、瞬時に昇降温を行う方式のＲＴＡを用いることが好
ましい。具体的には、保持温度５５０〜７５０℃の範囲
で３０秒〜１０分程度の熱処理を行うことができる。昇
温速度および降温速度は、いずれも、１００℃／分以上
で行うことが好ましい。
【０１５１】なお、ソース・ドレイン領域２４にドーピ
ングされたｎ型不純物（リン）２２の活性化もこの加熱
処理工程で同時に行われ、ソース・ドレイン領域２４の
シート抵抗値は２ｋΩ／□以下まで低下する。しかし、
強く非晶質化されたゲッタリング領域２１は、この加熱
処理後も非晶質成分を有する状態にある。
【０１５２】このように本発明では、リンドーピングに
よって一部非晶質化する可能性のあるソース・ドレイン
領域２４においては、充分に結晶性を回復させながら、
ゲッタリング領域２１においては非晶質性を残すように
加熱処理を行う。
【０１５３】このような加熱処理後に、レーザラマン分
光法により、チャネル領域２３とゲッタリング領域２１
のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォ
ノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃと
の比Ｐａ／Ｐｃを測定すると、ゲッタリング領域２１の
Ｐａ／Ｐｃは、チャネル領域２３のＰａ／Ｐｃよりも大
きくなっている。この測定は、本実施形態のように透光
性のあるガラス基板などを用いる場合には、基板裏面側
より行うこともできる。上記の加熱処理後は、これ以上
の高温処理工程を行わないため、ゲッタリング領域の状
態はＴＦＴ完成後も維持される。
【０１５４】次に、図１（Ｇ)に示すように、酸化ケイ
素膜または窒化ケイ素膜を層間絶縁膜２６として形成し
た後、コンタクトホールを形成する。次に、金属材料の
堆積およびパターニングにより、ＴＦＴの電極・配線２
７を層間絶縁膜２６上に形成する。
【０１５５】最後に１気圧の水素雰囲気で３５０℃、１
時間のアニールを行い、図１（Ｇ)に示すＴＦＴ２８を
完成させる。更に必要に応じて、ＴＦＴ２８を保護する
目的で、ＴＦＴ２８上に窒化ケイ素膜などからなる保護
膜を設けてもよい。このようにして、薄膜トランジスタ
を備えた半導体装置を得ることがてきる。
【０１５６】本実施形態の半導体装置は、ゲート電極が
半導体層の上に形成されるトップゲート型であるが、本
発明はこれに限定されず、ゲート電極が半導体層の下方
に位置するボトムゲート型、あるいは、その他の型のト
ランジスタに適用することも可能である。
【０１５７】また、本実施形態では、半導体としてケイ
素を用いているが、本発明はこれに限定されない。他の
タイプの半導体材料を用いても良い。また、半導体層の
下地はガラス基板に限定されず、プラスチック基板、あ
るいは平板ではない絶縁物、または、層間絶縁膜が堆積
された半導体基板などであってもよい。
【０１５８】なお、本明細書における「半導体装置」と
は、個々のＴＦＴだけを指すものではなく、半導体の性
質を利用する構造を備えた装置、例えばアクティブマト
リクス基板や３次元ＬＳＩなどを広く含むものとする。
【０１５９】（実施形態２)本発明の第２の実施形態を
説明する。
【０１６０】本実施形態では、アクティブマトリクス型
の液晶表示装置の周辺駆動回路や、一般の薄膜集積回路
を形成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦ
Ｔを相補型に構成したＣＭＯＳ構造の回路をガラス基板
上に作製する工程について、説明を行う。
【０１６１】図２および図３は、本実施形態で説明する
ＴＦＴの作製工程を示す断面図であり、図２（Ａ)から
（Ｅ)、図３（Ａ)から（Ｄ)の順にしたがって工程が順
次進行する。
【０１６２】まず、図２（Ａ)を参照する。基板３０１
としては、低アルカリガラス基板や石英基板を用いるこ
とができるが、本実施形態では低アルカリガラス基板を
用いた。この場合、ガラス歪み点よりも１０〜２０℃程
度低い温度であらかじめ熱処理しておいても良い。基板
３０１のＴＦＴを形成する表面には、基板３０１からの
不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜
または酸化窒化ケイ素膜などの下地膜を形成する。本実
施形態では、例えば、プラズマＣＶＤ法でＳｉＨ4、Ｎ
Ｈ3、Ｎ2Ｏの材料ガスから作製される酸化窒化ケイ素膜
を、下層の第１下地膜３０２として成膜し、その上に同
様にプラズマＣＶＤ法によりＳｉＨ4、Ｎ2Ｏを材料ガス
として第２の下地膜３０３を積層形成した。このときの
第１下地膜３０２の酸化窒化ケイ素膜の膜厚は２５〜２
００ｎｍ（例えば１００ｎｍ)とし、第２下地膜３０３
の酸化窒化ケイ素膜の膜厚としては２５〜３００ｎｍ
（例えば１００ｎｍ)とした。本実施形態では２層の下
地膜を使用したが、例えば酸化ケイ素膜の単層を用いて
もよい。
【０１６３】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ)の厚さで非晶質構造を有するケイ素膜（ａ
−Ｓｉ膜)３０４を、プラズマＣＶＤ法やスパッタ法な
どの公知の方法で形成する。本実施形態では、プラズマ
ＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成し
た。また、下地膜３０２、３０３と非晶質ケイ素膜３０
４とは同じ成膜法で形成することが可能であるので、両
者を連続形成しても良い。下地膜を形成した後、一旦大
気雰囲気に晒さないことでその表面の汚染を防ぐことが
可能となり、作製するＴＦＴの特性バラツキやしきい値
電圧の変動を低減させることができる。
【０１６４】次に、ａ−Ｓｉ膜３０４の表面上に触媒元
素（本実施形態ではニッケル)３０５の微量添加を行
う。ニッケル３０５の微量添加は、ニッケルの溶液をａ
−Ｓｉ膜３０４上に保持し、スピナーにより溶液を基板
３０１上に均一に延ばし乾燥させることによって行う。
本実施形態では、溶質としては酢酸ニッケルを用い、溶
媒としては水を用い、溶液中のニッケル濃度は１０ｐｐ
ｍとなるようにした。
【０１６５】図２（Ａ)の状態におけるａ−Ｓｉ膜３０
４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸ
ＲＦ)法により測定すると、７×１０12ａｔｏｍｓ／ｃ
ｍ2程度であった。触媒元素をａ−Ｓｉ膜３０４に添加
する方法としては、触媒元素を含有する溶液を塗布する
方法以外に、プラズマドーピング法、蒸着法、またはス
パッタ法等の気相法などを利用することもできる。溶液
を用いる方法は、触媒元素の添加量の制御が容易であ
り、ごく微量な添加を行うのも容易である。
【０１６６】次に、不活性雰囲気（例えば窒素雰囲気)
中に加熱処理を行う。このときの加熱処理としては、５
２０〜６００℃で１〜８時間のアニール処理を行う。本
実施形態では、５８０℃にて１時間の加熱処理を行っ
た。この加熱処理において、ａ−Ｓｉ膜３０４の表面に
添加されたニッケル３０５がａ−Ｓｉ膜３０４中に拡散
すると共に、シリサイド化が起こり、シリサイドを核と
してａ−Ｓｉ膜３０４の結晶化が進行する。その結果、
図２（Ｂ)に示すように、ａ−Ｓｉ膜３０４は結晶化さ
れ、結晶質ケイ素膜３０６となる。
【０１６７】次に、図２（Ｃ)に示すように、レーザ光
３０７を照射することにより、結晶質ケイ素膜３０６を
溶融再結晶化し、その結晶性を向上させる。このときの
レーザ光としては、ＸｅＣｌエキシマレーザ（波長３０
８ｎｍ、パルス幅４０ｎｓｅｃ)を用いた。レーザ光の
照射条件は、エネルギー密度２５０〜５００ｍＪ／ｃｍ
2（例えば４００ｍＪ／ｃｍ2)で照射した。ビームサイ
ズは、基板３０１表面で１５０ｍｍ×１ｍｍの長尺形状
となるように成型されており、長尺方向に対して垂直方
向に０．０５ｍｍのステップ幅で順次走査を行った。す
なわち、結晶質ケイ素膜３０６の任意の一点において、
計２０回のレーザ照射が行われることになる。このよう
にして、固相結晶化により得られた結晶質ケイ素膜３０
６は、レーザ照射による溶融固化過程により結晶欠陥が
低減され、より高品質な結晶性ケイ素膜３０８となる。
この時使用できるレーザとしては、パルス発振型または
連続発光型のＫｒＦエキシマレーザ、ＸｅＣｌエキシマ
レーザ、ＹＡＧレーザまたはＹＶＯ4レーザを用いるこ
とができる。結晶化の条件は、実施者が適宜選択すれば
よい。
【０１６８】その後、結晶質ケイ素膜３０８の不要な部
分を除去して素子間分離を行う。この工程により、図２
（Ｄ)に示すように、ｎチャネル型ＴＦＴが形成される
活性領域となる島状結晶質ケイ素膜３０９ｎ、および、
ｐチャネル型ＴＦＴが形成される活性領域となる島状結
晶質ケイ素膜３０９ｐが形成される。
【０１６９】ここで、トランジスタのしきい値電圧を制
御する目的で、ｎチャネル型ＴＦＴおよびｐチャネル型
ＴＦＴの活性領域の全面に対して、１×１０16〜５×１
０17／ｃｍ3程度の濃度となるようにｐ型不純物元素と
してボロンを添加してもよい。ボロンの添加はイオンド
ープ法によって行ってもよいし、非晶質シリコン膜を堆
積するときに同時に添加しておくこともできる。
【０１７０】次に、上記の活性領域となる結晶質ケイ素
膜３０９ｎおよび３０９ｐを覆うように厚さ２０〜１５
０ｎｍ（本実施形態では厚さ１００ｎｍ)の酸化ケイ素
膜をゲート絶縁膜３１０として形成する。酸化ケイ素膜
の形成には、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｏｒ
ｔｈｏ Ｓｉｌｉｃａｔｅ)を原料として用い、酸素とと
もにＲＦプラズマＣＶＤ法で分解・堆積した。堆積時の
基板温度は１５０〜６００℃（好ましくは３００〜４５
０℃)であった、成膜後、ゲート絶縁膜３１０のバルク
特性、および結晶性ケイ素膜とゲート絶縁膜との間の界
面特性を向上するために、不活性ガス雰囲気下で５００
〜６００℃で１〜４時間のアニールを行ってもよい。ゲ
ート絶縁膜３１０には、他のシリコンを含む絶縁膜を単
層または積層構造として用いても良い。
【０１７１】次に、図２（Ｄ)に示すように、スパッタ
リング法によって高融点メタルを堆積した後、これをパ
ターニング形成して、ゲート電極３１１ｎと３１１ｐを
形成する。高融点メタルとしては、タンタル（Ｔａ)ま
たはタングステン（Ｗ)、モリブデン（Ｍｏ)チタン（Ｔ
ｉ)から選ばれた元素、または前記元素を主成分とする
合金か、前記元素を組み合わせた合金膜（代表的にはＭ
ｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜)で形成すれば良く、
導電層（Ａ)３０７は窒化タンタル（ＴａＮ)、窒化タン
グステン（ＷＮ)、窒化チタン（ＴｉＮ)膜、窒化モリブ
デン（ＭｏＮ)を用いる。また、その他の代替材料とし
て、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイドを適用しても良い。本実施形態では、
タングステン（Ｗ)を用い、厚さが３００〜６００ｎ
ｍ、例えば４５０ｎｍとした。このとき、低抵抗化を図
るために含有する不純物濃度を低減させると良く、酸素
濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の
比抵抗値を実現することができた。
【０１７２】次に、イオンドーピング法によって、ゲー
ト電極３１１ｎと３１１ｐをマスクとして活性領域に低
濃度の不純物（リン)３１２を注入する。ドーピングガ
スとして、フォスフィン（ＰＨ3)を用い、加速電圧を６
０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０12
〜１×１０14ｃｍ-2、例えば２×１０13ｃｍ-2とする。
この工程により島状のケイ素膜３０９ｎと３０９ｐにお
いて、ゲート電極３１１ｎと３１１ｐに覆われていない
領域は低濃度のリン３１２が注入された領域３１４ｎと
３１４ｐとなり、ゲート電極３１１ｎ、３１１ｐにマス
クされ不純物３１２が注入されない領域は、後にｎチャ
ネル型ＴＦＴとｐチャネル型ＴＦＴのチャネル領域３１
３ｎと３１３ｐとなる。この状態が図２（Ｄ)に相当す
る。
【０１７３】次いで、図２（Ｅ)に示すように、ｎチャ
ネル型ＴＦＴのゲート電極３１１ｎを一回り大きく覆う
ようにフォトレジストによるドーピングマスク３１５を
設け、後のｐチャネル型ＴＦＴの活性領域３０９ｐを覆
うようにフォトレジストによるドーピングマスク３１６
を設ける。その後、イオンドーピング法によって、レジ
ストマスク３１５と３１６をマスクとして活性領域に不
純物（リン)３１７を注入する。ドーピングガスとし
て、フォスフィン（ＰＨ3)を用い、加速電圧を６０〜９
０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜１×
１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。この工
程により、高濃度に不純物（リン)３１７が注入された
領域３１９は、後にｎチャネル型ＴＦＴのソース・ドレ
イン領域となる。そして、活性領域３０９ｎにおいて、
レジストマスク３１５に覆われ、高濃度のリン３１７が
ドーピングされなかった領域は、低濃度にリンが注入さ
れた領域３１４ｎとして残り、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ)領域３１８を形成する。この
ように、ＬＤＤ領域３１８を形成することで、チャネル
領域とソース・ドレイン領域との接合部における電界集
中を緩和でき、ＴＦＴオフ動作時のリーク電流を低減で
きると共に、ホットキャリアによる劣化を抑えることが
できＴＦＴの信頼性を向上できる。後のｐチャネル型Ｔ
ＦＴの活性領域３０９ｐにおいては、マスク３１６で全
面が覆われているため、高濃度のリン３１７はドーピン
グされない。
【０１７４】次に、レジストマスク３１５、３１６を除
去した後、図３（Ａ)に示すように、ｎチャネル型ＴＦ
Ｔの活性領域３０９ｎを覆うようにレジストマスク３２
０を設ける。この状態で、レジストマスク３２０、およ
び、ｐチャネル型ＴＦＴのゲート電極３１１ｐをドーピ
ングマスクとして、イオンドーピング法により、ｐチャ
ネル型ＴＦＴの活性領域３０９ｐにｐ型不純物（ホウ
素)３２１を注入する。このとき、ドーピングガスとし
てジボラン（Ｂ2Ｈ6)を用い、加速電圧を４０ｋＶ〜８
０ｋＶ、例えば６５ｋＶとし、ドーズ量は１×１０15〜
１×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。こ
の工程により、ホウ素３２１が高濃度に注入された領域
３２２は、ｐチャネル型ＴＦＴのソース・ドレイン領域
となり、ゲート電極３１１ｐにマスクされ不純物が注入
されない領域は、ｐチャネル型ＴＦＴのチャネル領域３
１３ｐとなる。この工程において、ｎチャネル型ＴＦＴ
の活性領域３０９ｎは、マスク３２０で全面が覆われて
いるため、ホウ素３２１はドーピングされない。
【０１７５】ｎ型不純物およびｐ型不純物のドーピング
に際しては、このようにドーピングが不要な領域をフォ
トレジストで覆うことにより、それぞれの元素を選択的
にドーピングを行う。その結果、ｎ型の高濃度不純物領
域３１９とｐ型の不純物領域３２２とが形成され、図３
に示すようにｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
とを形成することができる。なお、本実施形態におい
て、ｎ型不純物元素のドーピングの後にｐ型不純物元素
のドーピングを行ったが、ドーピングの順序は、これに
限定されない。
【０１７６】次いで、レジストマスク３２０を除去した
後、図３（Ｂ)に示すように、ｎチャネル型ＴＦＴのゲ
ート電極３１１ｎおよびｐチャネル型ＴＦＴのゲート電
極３１１ｐを覆うように、レジストマスク３２３を形成
する。このレジストマスク３２３は、ｎチャネル型ＴＦ
Ｔの活性領域３０９ｎおよびｐチャネル型ＴＦＴの活性
領域３０９ｐの一部（外縁部)を覆わず、露出させる。
【０１７７】この状態で、図３（Ｂ)に示すように、基
板の上方から、希ガス元素（本実施形態ではＡｒ)３２
４を基板全面に対してイオンドーピングする。この工程
により、ＴＦＴ活性領域の露出領域に対して希ガス元素
３２４が注入され、ｎチャネル型ＴＦＴの活性領域３０
９ｎおよびｐチャネル型ＴＦＴの活性領域３０９ｐの外
縁部に、ゲッタリング領域３２５が形成される。
【０１７８】ドープする希ガス元素としては、Ａｒ、Ｋ
ｒ、およびＸｅからなる群から選択された任意の１種ま
たは複数種類の希ガス元素を用いることができる。活性
領域のうちレジストマスク３２３によって覆われている
領域には、希ガス元素はドーピングされない。
【０１７９】本実施形態では、ドーピングガスとして１
００％のＡｒを用い、加速電圧を６０〜９０ｋＶ、例え
ば８０ｋＶとし、ドーズ量としては１×１０15〜１×１
０16ｃｍ-2、例えば３×１０15ｃｍ-2の条件を採用し
た。この条件によると、ゲッタリング領域３２５中の希
ガス元素の濃度は、１×１０19〜３×１０21ａｔｏｍｓ
／ｃｍ3となる。この希ガスドーピングにより、ゲッタ
リング領域は非晶質化される。
【０１８０】本実施形態では、ＴＦＴのチャネル幅Ｗに
対するゲッタリング領域３２５の面積Ｓの比率（Ｗ／
Ｓ)が約１となるようレイアウトを設計している。通
常、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとでは、
電流駆動能力が異なる。本実施形態の場合、ｎチャネル
型ＴＦＴの電流駆動力はｐチャネル型ＴＦＴのそれに比
べて２倍以上大きい。したがって、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴとで同程度の電流を流すには、ｐ
チャネル型ＴＦＴのチャネル幅を大きく設定する必要が
ある。例えば、ｎチャネル型ＴＦＴの活性領域３０９ｎ
におけるチャネル領域幅Ｗが２０μｍであるとすると、
ｐチャネル型ＴＦＴの活性領域３０９ｐにおけるチャネ
ル幅Ｗは４０μｍに設定される。この場合、それぞれの
活性領域におけるゲッタリング領域３２５の面積は、ｎ
チャネル型ＴＦＴに対してｐチャネル型ＴＦＴが概略２
倍となるように設定される。このようにすることで、ｎ
チャネル型ＴＦＴおよびｐチャネル型ＴＦＴの活性領域
において、ゲッタリングの効率を等しくすることができ
る。
【０１８１】次に、レジストマスク３２３を除去した
後、不活性雰囲気（例えば窒素雰囲気)中において熱処
理を行う。本実施形態では、ＲＴＡで行った。窒素雰囲
気中において、基板表面に対して窒素ガスを吹き付け、
短時間で昇降温を行う方式のＲＴＡ装置を用いていた。
具体的の処理条件は、具体的な処理条件としては、保持
温度５５０〜７５０℃の範囲で、保持時間３０秒〜１０
分程度、より好ましくは保持温度６００〜７００℃の範
囲で、保持時間１分〜７分程度である。本実施形態で
は、６５０℃で５分のＲＴＡ処理を行った。昇温速度お
よび降温速度としては、共に１００℃／分以上で行うこ
とが好ましく、実施形態では、２００℃／分程度とし
た。
【０１８２】この熱処理工程により、図３（Ｃ)に示す
ように、ゲッタリングが進行する。すなわち、ｎチャネ
ル型ＴＦＴの活性領域３０９ｎにおいては、ソース・ド
レイン領域の外側に形成されたゲッタリング領域３２５
に高濃度にドーピングされているアルゴン３２３と非晶
質中の結晶欠陥が、チャネル領域３１３ｎ、ＬＤＤ領域
３１８およびソース・ドレイン領域３１９に存在してい
るニッケルを、チャネル領域からＬＤＤ領域、さらにソ
ース・ドレイン領域、最終的にはゲッタリング領域３２
５へと、矢印３２６で示される方向に移動させる。ま
た、ｐチャネル型ＴＦＴの活性領域３０９ｐにおいて
は、ソース・ドレイン領域の外側に形成されたゲッタリ
ング領域３２５に高濃度にドーピングされているアルゴ
ン３２４と非晶質化によって生じた結晶欠陥が、チャネ
ル領域３１３ｐ、ソース・ドレイン領域３２２に存在し
ているニッケルを、チャネル領域からソース・ドレイン
領域、そしてゲッタリング領域３２５へと、同様に矢印
３２６で示される方向に移動させる。
【０１８３】上記の熱処理工程により、ゲッタリング領
域３２５にはニッケルが移動してくるため、ゲッタリン
グ領域３２５におけるニッケル濃度は、１×１０19／ｃ
ｍ3以上と上昇する。
【０１８４】このようにして本実施形態では、ＴＦＴ活
性領域のチャネル形成領域や、チャネル形成領域とソー
ス・ドレイン領域との接合部、またＬＤＤ領域との接合
部において残留している触媒元素をゲッタリングできる
ため、触媒元素の偏析によるリーク電流の発生を抑制す
ることができる。
【０１８５】上記の熱処理工程によれば、ｎチャネル型
ＴＦＴのソース・ドレイン領域３１９およびＬＤＤ領域
３１８にドーピングされたｎ型不純物（リン)３１７
と、ｐチャネル型ＴＦＴのソース・ドレイン領域３２２
にドーピングされたｐ型不純物（リン)３２１の活性化
も同時に行われる。その結果、ｎチャネル型ＴＦＴのソ
ース・ドレイン領域３１９のシート抵抗値は４００〜７
００Ω／□程度となり、ＬＤＤ領域３１８のシート抵抗
値は３０〜６０ｋΩ／□となる。また、ｐチャネル型Ｔ
ＦＴのソース・ドレイン領域３２２のシート抵抗値は１
〜１．５ｋΩ／□程度になる。
【０１８６】本実施形態では、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの活性領域において、ソース領域
またはドレイン領域とは別の領域にゲッタリング領域を
形成するため、希ガス元素の導入による非晶質化のため
にＴＦＴ活性領域の一部で電気抵抗が上昇しても、トラ
ンジスタ特性に影響することはない。
【０１８７】上記の熱処理工程を行うＲＴＡ装置として
は、一般的にはタングステン−ハロゲンランプやアーク
ランプ等によるランプ照射方式が一般的である。しかし
ながら、このようなランプ方式の装置では、ランプ照度
のむらやコンベア方式による基板搬送によって生じる昇
降温時の基板内の熱むらが生じ、メートルサイズの大型
ガラス基板に対する均一な熱処理は難しく、基板の反り
・割れ等の熱的変形も発生しやすい。本発明において
は、基板の変形は勿論問題外であるが、加えて高い温度
均一性が要求される。均一性が低いと、十分にゲッタリ
ングできない領域やゲッタリング質領域が再結晶化して
しまう可能性がある。この目的から、本発明におけるＲ
ＴＡ装置としては、前述のような高温に加熱された窒素
などの不活性ガスを基板表面へ均一に吹き付けることに
より行う方式を用いている。
【０１８８】本実施形態で好適に用いられる高速熱アニ
ール装置の概略図を図１７に示す。
【０１８９】このアニール装置は、石英チューブ７０３
と、基板７０１を支持する石英テーブル７０２と、石英
のシャワープレート７０５とを備えており、枚葉方式で
基板を一枚ずつ順に処理する。チューブ７０３の横およ
び上にヒーター７０６が設置される。チューブ７０３の
上方に配置されたヒーター７０６が熱処理のために機能
し、チューブ７０３の側方に配置されたヒーター７０６
は、熱がチューブ側面から散逸することを防止し、基板
７０１の温度分布を均一化させるように機能する。
【０１９０】石英チューブ７０３の内部には窒素ガス７
０７が導入され、石英チューブ７０３とシャワープレー
ト７０５との間で加熱される。加熱された窒素ガス７０
８は、シャワープレート７０５の微小穴を通って下方に
吹き出す。
【０１９１】加熱された窒素ガス７０８がシャワープレ
ート７０５から吹き出されている状態で、基板７０１を
乗せたテーブル７０２が矢印７０４で示される方向に上
昇する。テーブル７０２の昇降速度を調節することによ
り、昇降温のレートを制御することができる。
【０１９２】テーブル７０２は、基板７０１とシャワー
プレートと４０５との距離が１ｃｍ程度になった時点で
所定の時間だけ保持される。その後、基板７０１を乗せ
たテーブル７０２は下降する。
【０１９３】このような方式の高速熱アニール装置を用
いることにより、昇降温時における基板面内の温度分布
をほぼ一定に保つことができ、メートルサイズの大型ガ
ラス基板に対しても、割れや反りの無い安定した処理が
実現可能となる。さらには、従来のランプ方式ではラン
プ照射の全期間にわたって基板温度が上昇し、温度コン
トロールができなかったが、この方式では、設定した温
度プロファイルに従った熱処理が可能である。よって、
本発明の第２の加熱処理を高速熱アニールで行う場合、
このような構成の高速熱アニール装置を用いることが好
ましい。
【０１９４】図１７に示す構成を有する複数の装置をク
ラスター状につなぎ、マルチチャンバー化して同時処理
を行うようにすれば、高い処理能力をもった製造装置が
小さなフットプリントで実現できる。
【０１９５】上記装置を用いた加熱処理工程後に、レー
ザラマン分光法により、それぞれのＴＦＴのチャネル領
域とゲッタリング領域のラマン分光スペクトルにおける
非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯ
フォノンピークＰｃとの比Ｐａ／Ｐｃを測定したとこ
ろ、ゲッタリング領域の方がチャネル領域より大きくな
っていた。この測定は、本実施形態のように透光性のあ
るガラス基板などを用いる場合には、基板裏面側より行
うことができる。また、この加熱処理工程後、これ以上
の高温工程は行わないため、この状態はＴＦＴ完成後も
維持される。
【０１９６】次いで、図３（Ｄ)に示すように、ｎチャ
ネル型ＴＦＴおよびｐチャネル型ＴＦＴを覆う無機層間
絶縁膜を形成する。層間絶縁膜としては、窒化ケイ素
膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜
１５００ｎｍ（代表的には６００〜１０００ｎｍ)の厚
さで形成することが好ましい。本実施形態では、膜厚２
００ｎｍの窒化ケイ素膜３２７と膜厚７００ｎｍの酸化
ケイ素膜３２８とを積層形成し、２層構造とした。これ
らの膜の形成は、プラズマＣＶＤ法を用いて堆積した。
窒化ケイ素膜の堆積は、ＳｉＨ4とＮＨ3を原料ガスとし
て行い、酸化ケイ素膜の堆積は、ＴＥＯＳとＯ2を原料
として行った。これらの２層は連続的に形成した。
【０１９７】無機層間絶縁膜としては、上記の例に限定
されるものではなく、他のシリコンを含む絶縁膜、その
他の膜を単層または積層して堆積してもよい。
【０１９８】次に、３００〜５００℃で１〜１２時間の
熱処理を行い、半導体層を水素化する。この工程は、活
性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦ
Ｔ特性を劣化させる不対結合手（ダングリングボンド)
を終端化し、不活性化するために行う。本実施形態で
は、水素を約３％含む窒素雰囲気下で４１０℃、１時間
の熱処理を行った。層間絶縁膜（特に窒化ケイ素膜３２
７)に含まれる水素の量が十分である場合には、窒素雰
囲気で熱処理を行っても効果が得られる。水素化の他の
手段としては、プラズマ水素化（プラズマにより励起さ
れた水素を用いる)を行ってもよい。
【０１９９】上記の層間絶縁膜にコンタクトホールを形
成した後、金属材料（例えば窒化チタンとアルミニウム
の二層膜)によってＴＦＴの電極・配線３２９を形成す
る。窒化チタン膜は、アルミニウムが半導体層に拡散す
るのを防止する目的のバリア膜として設けられる。そし
て最後に、３５０℃、１時間のアニールを行い、図３
（Ｄ)に示すｎチャネル型ＴＦＴ３３０とｐチャネル型
ＴＦＴ３３１とを完成させる。更に必要に応じて、ゲー
ト電極３１１ｎおよび３１１ｐの上にもコンタクトホー
ルを設けて、配線３２９によって必要な電極間を接続す
る。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ
上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２００】以上の実施形態にしたがって作製したそれ
ぞれのＴＦＴの電界効果移動度は、ｎチャネル型ＴＦＴ
で２５０〜３００ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴで
１２０〜１５０ｃｍ2／Ｖｓと高く、閾値電圧はＮ型Ｔ
ＦＴで１Ｖ程度、Ｐ型ＴＦＴで−１．５Ｖ程度と非常に
良好な特性を示す。しかも、従来例で頻繁に見られたＴ
ＦＴオフ動作時のリーク電流の異常な増大が全く無く、
繰り返し測定やバイアスや温度ストレスによる耐久性試
験を行っても、ほとんど特性劣化は見られなかった。ま
た、本実施形態で作製したｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路
で、インバーターチェーンやリングオシレーター等の回
路を形成した場合、従来のものと比べて非常に信頼性が
高く、安定した回路特性を示した。
【０２０１】（実施形態３)本発明の第３の実施形態を
説明する。
【０２０２】本実施形態でも、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造
の回路をガラス基板上に作製する工程について、説明を
行う。
【０２０３】図４および図５は、本実施形態におけるＴ
ＦＴの作製工程を示す断面図であり、図４（Ａ)から
（Ｅ)、図５（Ｆ)から（Ｈ)の順にしたがって工程が順
次進行する。
【０２０４】図４（Ａ)において、基板４０１には低ア
ルカリガラス基板や石英基板を用いることができる。本
実施形態では低アルカリガラス基板を用いた。この基板
４０１のＴＦＴを形成する表面には、基板４０１からの
不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜
または酸化窒化ケイ素膜などの下地膜を形成する。本実
施形態では、例えば、プラズマＣＶＤ法でＳｉＨ4、Ｎ
Ｈ3、Ｎ2Ｏの材料ガスから作製される酸化窒化ケイ素膜
を下層の第１下地膜４０２として成膜し、その上に同様
にプラズマＣＶＤ法によりＴＥＯＳおよびＯ2を材料ガ
スとして第２の下地膜４０３を積層形成した。このと
き、第１下地膜４０２の酸化窒化ケイ素膜の膜厚は、２
５〜２００ｎｍ、例えば１００ｎｍとし、第２下地膜４
０３の酸化窒化ケイ素膜の膜厚としては、２５〜３００
ｎｍ、例えば１００ｎｍとすることができる。
【０２０５】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ)の厚さで非晶質構造を有するケイ素膜（ａ
−Ｓｉ膜)４０４を、プラズマＣＶＤ法やスパッタ法な
どの公知の方法で形成する。本実施形態では、プラズマ
ＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成す
る。また、下地膜４０２、４０３と非晶質ケイ素膜４０
４とは同じ成膜法で形成することが可能であるので、両
者を連続形成しても良い。
【０２０６】次に、ａ−Ｓｉ膜４０４の表面上に触媒元
素（本実施形態ではニッケル)４０５の微量添加を行
う。このニッケル４０５の微量添加は、ニッケルを溶か
せた溶液をａ−Ｓｉ４０４上に保持し、スピナーにより
溶液を基板４０１上に均一に延ばし乾燥させることによ
り行う。本実施形態では、溶質としては酢酸ニッケルを
用い、溶媒としては水を用い、溶液中のニッケル濃度は
１０ｐｐｍとなるようにした。この状態が図４（Ａ)の
状態に相当する。このようにして添加された図４（Ａ)
の状態におけるａ−Ｓｉ４０４表面上のニッケル濃度を
全反射蛍光Ｘ線分析（ＴＲＸＲＦ)法により測定する
と、７×１０12ａｔｏｍｓ／ｃｍ2程度であった。
【０２０７】そして、これを不活性雰囲気下、例えば窒
素雰囲気にて加熱処理を行う。このときの加熱処理とし
ては５２０〜６００℃で１〜８時間のアニール処理を行
う。本実施形態では、一例として５５０℃にて４時間の
加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜
表面に添加されたニッケル４０５がａ−Ｓｉ膜４０４中
に拡散すると共に、シリサイド化が起こり、それを核と
してａ−Ｓｉ膜４０４の結晶化が進行する。その結果、
図４（Ｂ)に示すように、ａ−Ｓｉ膜４０４は結晶化さ
れ、結晶質ケイ素膜４０６となる。
【０２０８】次に、図４（Ｃ)に示すように、レーザ光
４０７を照射することで、この結晶質ケイ素膜４０６を
さらに再結晶化し、その結晶性を向上させる。このとき
のレーザ光としては、ＸｅＣｌエキシマレーザ（波長３
０８ｎｍ、パルス幅４０ｎｓｅｃ)を用いることができ
る。レーザ光の照射条件は、エネルギー密度を例えば４
００ｍＪ／ｃｍ2とし、１５０ｍｍ×１ｍｍの長尺形状
となるように成型されたビームにて、長尺方向に対して
垂直方向に０．０５ｍｍのステップ幅で順次走査を行っ
た。すなわち、結晶質ケイ素膜４０６の任意の一点にお
いて、計２０回のレーザ照射が行われることになる。こ
のようにして、固相結晶化により得られた結晶質ケイ素
膜４０６は、レーザ照射による溶融固化過程により結晶
欠陥が低減され、より高品質な結晶性ケイ素膜４０８と
なる。
【０２０９】その後、結晶質ケイ素膜４０８の不要な部
分を除去して素子間分離を行う。この工程により、図４
（Ｄ)に示すように、ｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴの活性領域となる島状の結晶質ケイ素膜４０９
ｎおよび４０９ｐとが形成される。
【０２１０】ここで、ｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴの活性領域の全面に、しきい値電圧を制御する
目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ
型を付与する不純物元素としてボロンを添加してもよ
い。ボロンの添加はイオンドープ法によって行っても良
いし、非晶質シリコン膜を堆積するときに同時に添加し
ておくこともできる。
【０２１１】次に、上記の活性領域となる結晶質ケイ素
膜４０９ｎおよび４０９ｐを覆うように厚さ２０〜１５
０ｎｍ（本実施形態では厚さ１００ｎｍ)の酸化ケイ素
膜をゲート絶縁膜４１０として形成する。酸化ケイ素膜
の形成には、ここではＴＥＯＳを原料とし、酸素ととも
に基板温度１５０〜６００℃、好ましくは３００〜４５
０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。
【０２１２】引き続いて、図４（Ｄ)に示すように、ス
パッタリング法によって高融点メタルを堆積し、これを
パターニング形成して、ゲート電極４１１ｎと４１１ｐ
を形成する。本実施形態では、このときの高融点メタル
として、窒素が微量にドープされたタンタル（Ｔａ)を
用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍと
した。
【０２１３】次に、イオンドーピング法によって、ゲー
ト電極４１１ｎおよび４１１ｐをマスクとして活性領域
に低濃度の不純物（リン)４１２を注入する。ドーピン
グガスとして、フォスフィン（ＰＨ3)を用い、加速電圧
を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１
０12〜１×１０14ｃｍ-2、例えば２×１０13ｃｍ-2とす
る。この工程により島状のケイ素膜４０９ｎおよび４０
９ｐにおいて、ゲート電極４１１ｎおよび４１１ｐに覆
われていない領域は低濃度のリン４１２が注入された領
域４１４ｎおよび４１４ｐとなり、ゲート電極４１１
ｎ、４１１ｐにマスクされ不純物４１２が注入されない
領域は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのチ
ャネル領域４１３ｎおよび４１３ｐとなる。この状態が
図４（Ｄ)に相当する。
【０２１４】次いで、図４（Ｅ)に示すように、ｎチャ
ネル型ＴＦＴにおいては、ゲート電極４１１ｎを一回り
大きく覆うようにフォトレジストによるドーピングマス
ク４１５を設け、ｐチャネル型ＴＦＴにおいては、ゲー
ト電極４１１ｐをさらに一回り大きく覆い、活性領域４
０９ｐの外縁部を露出させるようにフォトレジストによ
るドーピングマスク４１６を設ける。その後、イオンド
ーピング法によって、レジストマスク４１５と４１６を
マスクとして活性領域に不純物（リン)４１７を注入す
る。ドーピングガスとして、フォスフィン（ＰＨ3)を用
い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドー
ズ量を１×１０15〜１×１０16ｃｍ-2、例えば５×１０
15ｃｍ-2とする。この工程により、ｎチャネル型ＴＦＴ
においては、高濃度に不純物（リン)４１７が注入され
た領域４１９は、ｎチャネル型ＴＦＴのソース／ドレイ
ン領域となる。そして、活性領域４０９ｎにおいて、レ
ジストマスク４１５に覆われ、高濃度のリン４１７がド
ーピングされなかった領域は、低濃度にリンが注入され
た領域４１４ｎとして残り、ＬＤＤ領域４１８を形成す
る。また、この工程により、後にｐチャネル型ＴＦＴに
おいては、高濃度に不純物（リン)４１７が注入された
領域４２０は、後にｐチャネル型ＴＦＴのゲッタリング
領域を形成することになる。このときの領域４１９と領
域４２０とにおけるｎ型不純物元素（リン)４１７の膜
中濃度は１×１０19〜１×１０21ａｔｏｍｓ／ｃｍ3と
なっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域４
１８におけるｎ型不純物元素（リン)４１７の膜中濃度
は、１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ3となっ
ており、このような範囲であるときにＬＤＤ領域として
機能する。
【０２１５】次に、前記レジストマスク４１５および４
１６を除去した後、図５（Ｆ)に示すように、ｎチャネ
ル型ＴＦＴの活性領域４０９ｎにおいて、先ほど形成さ
れたＬＤＤ領域４１８を一回り大きく覆い、活性領域４
０９ｎの外縁部を露出させるようにフォトレジストによ
るドーピングマスク４２１を設ける。このとき、ｐチャ
ネル型ＴＦＴの上方にはマスクを設けず、ＴＦＴ全体が
露出している。この状態で、レジストマスク４２１とｐ
チャネル型ＴＦＴのゲート電極４１１ｐとをドーピング
マスクとして、イオンドーピング法により、活性領域に
ｐ型を付与する不純物（ホウ素)４２２を注入する。ド
ーピングガスとして、ジボラン（Ｂ2Ｈ6)を用い、加速
電圧を４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドー
ズ量は１×１０15〜２×１０16ｃｍ-2、例えば１×１０
16ｃｍ-2とする。ｎチャネル型ＴＦＴにおいて、高濃度
にホウ素４２２が注入された領域４２４ｎは、後に、ｎ
チャネル型ＴＦＴのゲッタリング領域として機能する。
【０２１６】ｐチャネル型ＴＦＴの活性領域４０９ｐに
おいては、ゲート電極４１１ｐ下部のチャネル領域４１
３ｐ以外に高濃度にホウ素４２２が注入され、先の工程
で低濃度に注入されているｎ型不純物のリン４１２を反
転させｐ型となり、後にｐチャネル型ＴＦＴのソース／
ドレイン領域４２３となる。
【０２１７】高濃度のリン４１７が注入されている領域
４２０には、ホウ素４２２が注入され、ｐチャネル型Ｔ
ＦＴのゲッタリング領域４２４ｐが形成される。このと
きの領域４２３、ならびに領域４２４ｎおよび４２４ｐ
におけるｐ型不純物元素（ホウ素)４２２の膜中濃度は
１．５×１０19〜３×１０21／ｃｍ3となっている。こ
のｐ型不純物濃度は、ｎ型不純物元素（リン)に対して
１．５〜３倍の大きさに相当する。
【０２１８】この工程により、ｎチャネル型ＴＦＴのゲ
ッタリング領域４２４ｎとｐチャネル型ＴＦＴのゲッタ
リング領域４２４ｐは、リン４１７とホウ素４２２が合
わせてドーピングされた領域となり、強く非晶質化され
る。リンだけが注入されたｎチャネル型ＴＦＴのソース
／ドレイン領域４１９とホウ素だけが注入されたｐチャ
ネル型ＴＦＴのソース／ドレイン領域４２３も、それぞ
れの元素のドーピング時にダメージを受け、結晶欠陥等
を生じるが、両方のドーピングが行われるゲッタリング
領域４２４ｎおよび４２４ｐは、より大きなダメージを
受け、非晶質化されている。
【０２１９】ｎ型不純物およびｐ型不純物のドーピング
に際しては、このようにドーピングが不要な領域をフォ
トレジストで覆うことによって、それぞれの元素を選択
的に注入し、ｎ型の高濃度不純物領域４１９とｐ型の不
純物領域４２３、そしてゲッタリング領域４２４ｎ、４
２４ｐとが形成され、図５に示すようにｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとを形成することができる。
【０２２０】なお、ｎ型不純物元素のドーピングとｐ型
不純物元素のドーピングの順序は上述したものに限定さ
れない。
【０２２１】ゲッタリング領域４２４ｎおよび４２４ｐ
は、それぞれのＴＦＴのチャネル幅Ｗに対して、その面
積Ｓの比が概略同一となるように形成される。通常、ｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴとでは、電流駆
動能力が異なり、ｎチャネル型ＴＦＴの方が２倍以上高
い。したがって、ｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴとで同程度の電流量を流すには、ｐチャネル型ＴＦ
Ｔのチャネル幅を大きく設定する必要がある。例えば、
ｎチャネル型ＴＦＴの活性領域３０９ｎにおけるチャネ
ル領域幅Ｗが２０μｍであるとすると、ｐチャネル型Ｔ
ＦＴの活性領域３０９ｐにおけるチャネル幅Ｗは４０μ
ｍに設定される。この場合、それぞれの活性領域におけ
るゲッタリング領域３２４の面積は、ｎチャネル型ＴＦ
Ｔに対してｐチャネル型ＴＦＴが概略２倍となるように
設定される。
【０２２２】加えて、本実施形態では、ｎチャネル型Ｔ
ＦＴにおけるチャネル領域４１３ｎからゲッタリング領
域４２４ｎまでの距離と、ｐチャネル型ＴＦＴにおける
チャネル領域４１３ｎからゲッタリング領域４２４ｐま
での距離とが概略等しくなるように形成される。このよ
うにすることで、ｎチャネル型ＴＦＴおよびｐチャネル
型ＴＦＴの活性領域において、ゲッタリングの効率を等
しくすることができる。
【０２２３】次いで、レジストマスク４２１を除去した
後、不活性雰囲気下、例えば窒素雰囲気にて熱処理を行
う。本実施形態でも、図１７に示す構成のＲＴＡ装置を
用いる。すなわち、窒素雰囲気中にて、基板表面に高温
の窒素ガスを吹き付け、瞬時に昇降温を行うことでＲＴ
Ａ処理を行う。
【０２２４】具体的な熱処理条件として、６７０℃で５
分のＲＴＡ処理を行うことができる。昇温速度および降
温速度は共に２００℃／分程度とし、アイドリング温度
４００℃からＲＴＡを行う。この熱処理工程で、図５
（Ｃ)に示すように、ｎチャネル型ＴＦＴの活性領域４
０９ｎにおいては、ソース・ドレイン領域の外側に形成
されたゲッタリング領域４２４ｎに高濃度にドーピング
されているリンとホウ素、そしてそのドーピング時に非
晶質化されたことにより生じた結晶欠陥が、チャネル領
域４１３ｎ、ＬＤＤ領域４１８およびソース・ドレイン
領域４１９に存在しているニッケルを、チャネル領域か
らＬＤＤ領域、さらにソース・ドレイン領域、そしてゲ
ッタリング領域４２４ｎへと、矢印４２５で示される方
向に移動させる。リンのみがドーピングされたソース・
ドレイン領域４１９もゲッタリング効果を有するが、ゲ
ッタリング領域４２４ｎの能力が圧倒的に高いので、ゲ
ッタリング領域４２４ｎにニッケルは集められる。
【０２２５】また、ｐチャネル型ＴＦＴの活性領域４０
９ｐにおいても、ソース・ドレイン領域の外側に形成さ
れたゲッタリング領域４２４ｐに高濃度にドーピングさ
れているリンおよびホウ素とそのドーピング時に非晶質
化されたことにより生じた結晶欠陥が、チャネル領域４
１３ｐ、ソース・ドレイン領域４２３に存在しているニ
ッケルを、チャネル領域からソース・ドレイン領域、そ
してゲッタリング領域４２４ｐへと、矢印４２５で示さ
れる方向に移動させる。
【０２２６】この加熱処理工程により、ゲッタリング領
域４２４ｎおよび４２４ｐにはニッケルが移動してくる
ため、ゲッタリング領域４２４ｎ、４２４ｐにおけるニ
ッケル濃度は、１×１０19／ｃｍ3以上となっている。
よって、ＴＦＴ活性領域のチャネル形成領域や、チャネ
ル形成領域とソース・ドレイン領域との接合部、またＬ
ＤＤ領域との接合部において残留している触媒元素をゲ
ッタリングでき、触媒元素の偏析によるリーク電流の発
生を抑制することができる。
【０２２７】また、この加熱処理工程で、ｎチャネル型
ＴＦＴのソース・ドレイン領域４１９とＬＤＤ領域４１
８にドーピングされたｎ型不純物（リン)と、ｐチャネ
ル型ＴＦＴのソース・ドレイン領域４２３にドーピング
されたｐ型不純物（リン)の活性化も同時に行われる。
その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域
４１９のシート抵抗値は、４００〜７００Ω／□程度と
なり、ＬＤＤ領域４１８のシート抵抗値は、３０〜６０
ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース
・ドレイン領域４２２のシート抵抗値は、１〜１．５ｋ
Ω／□程度であった。
【０２２８】一方、ゲッタリング領域４２４ｎと４２４
ｐの結晶性は、ＲＴＡ処理では回復しておらず、非晶質
成分を有した状態となっている。このような非晶質成分
を有する領域の電気抵抗は極めて高いが、ソース領域ま
たはドレイン領域とは別の領域に形成されるため、問題
とはならない。
【０２２９】上記加熱処理工程後に、レーザラマン分光
法により、それぞれの領域のラマン分光スペクトルにお
ける非晶質ＳｉのＴＯフォノンピークＰａと結晶Ｓｉの
ＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定する
と、比Ｐａ／Ｐｃの値は、ゲッタリング領域４２４の方
がチャネル領域４１３やＬＤＤ領域４１８、そしてソー
ス／ドレイン領域４１９、４２３より大きくなってい
る。この加熱処理工程後、これ以上の高温工程は行わな
いため、この状態はＴＦＴ完成後も維持される。
【０２３０】次いで、図５（Ｈ)に示すように、層間絶
縁膜を形成する。窒化ケイ素膜、酸化ケイ素膜、または
窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には
６００〜１０００ｎｍ)の厚さで形成する。本実施形態
では、膜厚２００ｎｍの窒化ケイ素膜４２６と膜厚７０
０ｎｍの酸化ケイ素膜４２７とを積層形成し、２層構造
とした。このときの成膜方法としては、プラズマＣＶＤ
法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスと
して、酸化ケイ素膜はＴＥＯＳとＯ2を原料として、連
続形成した。無機層間絶縁膜は、上記のものに限定され
ず、他のシリコンを含む絶縁膜を単層または積層構造と
してよい。
【０２３１】さらに、３００〜５００℃で１時間程度の
熱処理を行う。これにより、前記層間絶縁膜（特に窒化
ケイ素膜４２６)から、活性領域およびゲート絶縁膜の
界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不
対結合手（ダングリングボンド)を終端化し不活性化す
る。本実施形態では、窒素雰囲気下で４１０℃、１時間
の熱処理を行った。
【０２３２】次に、層間絶縁膜にコンタクトホールを形
成して、金属材料、例えば、窒化チタンとアルミニウム
の二層膜によってＴＦＴの電極・配線４２８を形成す
る。窒化チタン膜は、アルミニウムが半導体層に拡散す
るのを防止する目的のバリア膜として設けられる。そし
て最後に、３５０℃、１時間のアニールを行い、図５
（Ｈ)に示すｎチャネル型ＴＦＴ４２９とｐチャネル型
ＴＦＴ４３０とを完成させる。さらに必要に応じて、ゲ
ート電極４１１ｎおよび４１１ｐの上にもコンタクトホ
ールを設けて、配線４２８により必要な電極間を接続す
る。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ
上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２３３】上記の方法で作成したＴＦＴの電界効果移
動度は、第２の実施形態と同様の良好な特性を示す。ま
た、従来のＴＦＴで頻繁に見られたＴＦＴオフ動作時の
リーク電流の異常な増大が全く無く、繰り返し測定やバ
イアスや温度ストレスによる耐久性試験を行っても、ほ
とんど特性劣化は見られず、ＣＭＯＳ構造回路でインバ
ーターチェーンやリングオシレーター等の回路を形成し
た場合、従来のものと比べて非常に信頼性が高く、安定
した回路特性を示した。
【０２３４】さらに、本実施形態では、第２実施形態に
比べ、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにお
いて、それぞれのソース・ドレイン領域形成工程を利用
して、同時にゲッタリング領域を形成することができ
る。したがって、ゲッタリングのための付加工程（フォ
トリソ工程、ドーピング工程、アニール工程)が必要な
くなる。その結果、製造工程を簡略化でき、半導体装置
の製造コストを低減と良品率の向上が図れる。
【０２３５】（実施形態４)本発明の第４の実施形態を
説明する。
【０２３６】本実施形態でも、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造
の回路をガラス基板上に作製する工程について、説明を
行う。
【０２３７】図６および図７は、本実施形態で説明する
ＴＦＴの作製工程を示す断面図であり、図６（Ａ)から
（Ｅ)、図７（Ｆ)から（Ｈ)の順にしたがって工程が順
次進行する。
【０２３８】まず、ガラス基板５０１上に膜厚１００ｎ
ｍの酸化ケイ素膜からなる下地絶縁膜５０３を形成し、
続けて膜厚２０〜１００ｎｍの非晶質ケイ素膜５０３を
形成する。
【０２３９】続いて、非晶質ケイ素膜５０３に触媒元素
を添加し、加熱処理を行う。非晶質ケイ素膜に対して、
重量換算で１０ｐｐｍの触媒元素（本実施形態ではニッ
ケル)を含む水溶液（酢酸ニッケル水溶液)をスピンコー
ト法で塗布して、触媒元素含有層５０４を形成する。こ
の状態が図６（Ａ)に相当する。
【０２４０】次に、不活性雰囲気下、例えば窒素雰囲気
にて加熱処理を行う。このときの加熱処理としては、５
２０〜６００℃で１〜８時間のアニール処理を行う。本
実施形態では、一例として５８０℃にて１時間の加熱処
理を行った。この加熱処理において、ａ−Ｓｉ膜表面に
添加されたニッケル５０４のシリサイド化が起こり、そ
れを核としてａ−Ｓｉ膜５０３の結晶化が進行する。そ
の結果、図６（Ｂ)に示すように、ａ−Ｓｉ膜５０３は
結晶化され、結晶質ケイ素膜５０５となる。
【０２４１】続いて、図６（Ｃ)に示すように、加熱処
理により得られた結晶質ケイ素膜５０５にレーザ光を照
射して、結晶性を向上させた結晶質ケイ素膜５０５を形
成する。このレーザ光照射により結晶質シリコン膜５０
５の結晶性は大幅に改善される。本実施形態でも、レー
ザ光は、パルス発振型のＸｅＣｌエキシマレーザ（波長
３０８ｎｍ)を適用した。
【０２４２】続いて、結晶質ケイ素膜を所定の形状にエ
ッチングして、ｎチャネル型ＴＦＴの活性領域５０８ｎ
とｐチャネル型ＴＦＴの活性領域５０８ｐとを形成した
後、これらの活性領域５０８ｎ、５０８ｐを覆うゲート
絶縁膜５０９を形成する。
【０２４３】続いて、ゲート絶縁膜５０９上に導電膜５
１０をスパッタ法またはＣＶＤ法などを用いて形成す
る。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏ
またはその合金材料のいずれかを用いればよい。
【０２４４】次いで、図６（Ｄ)に示すように、導電膜
５１０上にレジストからなるマスク５１１、５１２を形
成する。なお、このマスク５１１、５１２は、ゲート電
極を規定するマスクである。本実施形態では、ｐチャネ
ル型ＴＦＴのゲート電極を、活性領域にｎ型を付与する
不純物元素が添加される領域（後のゲッタリング領域)
を形成するためのマスクとして用いるため、ｐチャネル
型ＴＦＴのマスク５１２の幅はｎチャネル型ＴＦＴのマ
スク５１１の幅より大きめに設計されている。
【０２４５】次に、導電膜５１０をエッチングして第１
の形状のゲート電極５１３、第２の形状のゲート電極５
１４を形成する。
【０２４６】図６（Ｅ)に示すように、ｎ型不純物元素
（本実施形態ではリン)５１５を添加（第１のドーピン
グ工程)して、ｎ型不純物元素を１×１０19〜１×１０
21／ｃｍ3の濃度で含むｎ型不純物領域５１７、５１９
を形成する。
【０２４７】なお、第１の形状のゲート電極５１３と重
なる領域の活性領域５１６は、後のｎチャネル型ＴＦＴ
のチャネル領域となる。また、第２の形状のゲート電極
５１４と重なる領域の活性領域５１８にも、不純物元素
は添加されず、後のｐチャネル型ＴＦＴのチャネル領域
およびソース／ドレイン領域となる。
【０２４８】続いて、マスク５１１、５１２を除去した
後、ｐチャネル型ＴＦＴの第２の形状のゲート電極を所
定の形状にエッチングするためのレジストからなるマス
ク５２１、およびｎチャネル型ＴＦＴの活性領域にゲッ
タリング領域を形成するためのレジストからなるマスク
５２０を形成する。その後、エッチングによりｐチャネ
ル型ＴＦＴにおいて所定の形状となる第３の形状のゲー
ト電極５２２を形成する。
【０２４９】次いで、図７（Ｆ)に示すように、ｐ型不
純物元素（本実施形態ではホウ素)５２３を添加して、
ｎチャネル型ＴＦＴの活性領域においてはゲッタリング
領域５２６ｎ、ｐチャネル型ＴＦＴの活性領域において
はソース領域またはドレイン領域５２５およびゲッタリ
ング領域５２６ｐを形成する。このとき、ｐチャネル型
ＴＦＴの活性領域において、第３の形状のゲート電極５
２２に覆われている領域には、ホウ素５２３は注入され
ず、チャネル領域５２４となる。これらの工程により形
成されるゲッタリング領域５２６ｎ、５２６ｐは、非晶
質化される。
【０２５０】レジストマスク５２０、５２１を除去した
後、活性領域に残留する触媒元素をゲッタリング領域５
２６ｎ、５２６ｐに移動するための加熱処理を行う。本
実施形態でも、図１７に示すような構成のＲＴＡ装置を
用いた。すなわち、窒素雰囲気中にて、基板表面に高温
の窒素ガスを吹き付け、瞬時に昇降温を行うことでＲＴ
Ａ処理を実現した。この加熱処理により、活性領域のチ
ャネル形成領域やチャネル形成領域とソース領域または
ドレイン領域との接合部において残留している触媒元素
を、図７（Ｇ)に示すように矢印５２７のような方向
に、ゲッタリング領域へと移動することができ、触媒元
素の偏析によるリーク電流の発生を抑制することができ
る。
【０２５１】本実施形態では、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの活性領域において、ゲッタリン
グ領域に含まれるｎ型不純物元素およびｐ型不純物元素
の濃度が等しいため、ゲッタリングの効率を等しくする
ことができ、また、ｐチャネル型ＴＦＴの活性領域にお
いて、ソース領域またはドレイン領域となる領域はカウ
ンタードープされていないため、ｐチャネル型ＴＦＴの
ソース領域またはドレイン領域において抵抗が上がって
しまうという問題を解決することができる。なお、この
ゲッタリング処理工程により、ゲッタリング領域には、
触媒元素が移動してくるため、触媒元素が、１×１０19
／ｃｍ3以上の濃度となる。
【０２５２】また、この加熱処理工程で、ｎチャネル型
ＴＦＴのソース・ドレイン領域５１７と、ｐチャネル型
ＴＦＴのソース・ドレイン領域５２５の活性化も同時に
行われる。しかしながら、ゲッタリング領域５２６ｎと
５２６ｐにおいては、ＲＴＡ処理では結晶回復せず、非
晶質成分を有した状態となっている。この領域の抵抗は
極めて高いが、ソース領域またはドレイン領域とは別の
領域に形成されるため、問題とはならない。
【０２５３】この工程後に、レーザラマン分光法によ
り、それぞれの領域のラマン分光スペクトルにおける非
晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフ
ォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッ
タリング領域の方がチャネル領域やソース／ドレイン領
域より大きくなっている。この加熱処理工程後、これ以
上の高温工程は行わないため、この状態はＴＦＴ完成後
も維持される。
【０２５４】なお、本実施形態において、半導体層にｎ
型不純物元素から添加したが、工程順は本実施形態に限
定されることはなく、実施者が適宜決定すればよい。
【０２５５】次いで、図７（Ｈ)に示すように、層間絶
縁膜を形成する。本実施形態では、膜厚２００ｎｍの窒
化ケイ素膜５２８と膜厚７００ｎｍの酸化ケイ素膜５２
９とを積層形成し、２層構造とした。
【０２５６】さらに、３００〜５００℃で１時間程度の
熱処理を行う。これにより、前記層間絶縁膜（特に窒化
ケイ素膜５２８)から、活性領域およびゲート絶縁膜の
界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不
対結合手（ダングリングボンド)を終端化し不活性化す
る。
【０２５７】次に、層間絶縁膜にコンタクトホールを形
成して、金属材料によってＴＦＴの電極・配線５３０を
形成し、図７（Ｈ)に示すｎチャネル型ＴＦＴ５３１と
ｐチャネル型ＴＦＴ５３２とを完成させる。さらに必要
に応じて、ゲート電極５１３、５２２の上にもコンタク
トホールを設けて、配線５３０により必要な電極間を接
続する。
【０２５８】このようにして作製したＴＦＴの電界効果
移動度は、第２実施形態と同様の良好な特性を示した。
また、従来例で頻繁に見られたＴＦＴオフ動作時のリー
ク電流の異常な増大が全く無く、繰り返し測定やバイア
スや温度ストレスによる耐久性試験を行っても、ほとん
ど特性劣化は見られず、ＣＭＯＳ構造回路でインバータ
ーチェーンやリングオシレーター等の回路を形成した場
合、従来のものと比べて非常に信頼性が高く、安定した
回路特性を示した。
【０２５９】さらに、本実施形態では、第３実施形態に
比べ、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにお
いて、それぞれのソース・ドレイン領域およびゲッタリ
ング領域の形成工程で、ゲート電極をドーピングマスク
として利用する。したがって、さらにフォトリソグラフ
ィ工程が削減できるため、製造工程を簡略化でき、半導
体装置の製造コストを低減と良品率の向上が図れた。
【０２６０】（実施形態５)図８〜１０および図１１を
参照しながら、本発明の第５の実施形態を説明する。本
実施形態では、画素部内の画素ＴＦＴと、画素部の外側
周辺に設けられる駆動回路のＴＦＴを同一基板上に作製
する。
【０２６１】まず、図８（Ａ)を参照する。基板１００
には、低アルカリガラス基板や石英基板を用いることが
できる。本実施形態では、低アルカリガラス基板を用い
た。ガラス歪み点よりも１０〜２０℃程度低い温度であ
らかじめ熱処理しておいても良い。
【０２６２】基板１００のＴＦＴを形成する表面には、
基板１００からの不純物拡散を防ぐために、酸化シリコ
ン膜、窒化シリコン膜または酸化窒化シリコン膜などの
下地膜１０１を形成する。例えば、プラズマＣＶＤ法で
ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコ
ン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製され
る酸化窒化シリコン膜を２００ｎｍの厚さに積層形成す
る。
【０２６３】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ)の厚さで非晶質構造を有する半導体膜を、
プラズマＣＶＤ法やスパッタ法などの公知の方法で形成
する。本実施形態では、プラズマＣＶＤ法で非晶質シリ
コン膜を５５ｎｍの厚さに形成した。非晶質構造を有す
る半導体膜としては、非晶質半導体膜や微結晶半導体膜
がある。また、下地膜１０１と非晶質シリコン膜とは同
じ成膜法で形成することが可能であるので、両者を連続
形成しても良い。下地膜を形成した後、一旦大気雰囲気
に晒さないことでその表面の汚染を防ぐことが可能とな
り、作製するＴＦＴの特性バラツキやしきい値電圧の変
動を低減させることができる（図８（Ａ))。
【０２６４】次に、第１から第４の実施形態について説
明した技術を用いて、結晶構造を含む半導体膜（本実施
形態では、結晶質ケイ素膜)を形成する。
【０２６５】上述した結晶化法とレーザ結晶化法とを組
み合わせることにより、結晶質半導体膜の結晶性をさら
に高めることができる。この時、使用するレーザとして
は、パルス発振型または連続発光型のＫｒＦエキシマレ
ーザ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザまたはＹ
ＶＯ４レーザを用いることができる。これらのレーザを
用いる場合には、レーザ発振器から放射されたレーザ光
を光学系で線状に集光し、半導体膜に照射する方法を用
いるとよい。
【０２６６】次に、結晶質ケイ素膜を所定の形状に分割
して、島状半導体層１０２〜１０５を形成する。ここ
で、ｎチャネル型ＴＦＴを形成する島状半導体層１０２
〜１０５の全面には、しきい値電圧を制御する目的で１
×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与
する不純物元素としてボロン（Ｂ)を添加してもよい。
ボロン（Ｂ)の添加はイオンドープ法で実施しても良い
し、非晶質シリコン膜を成膜するときに同時に添加して
おくこともできる。
【０２６７】次いで、ゲート絶縁膜１０６をプラズマＣ
ＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば、１００
ｎｍの厚さで酸化シリコン膜を形成する。ゲート絶縁膜
１０６には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。
【０２６８】次に、ゲート電極を形成するために導電膜
（Ａ)１０７および導電膜（Ｂ)１０８を成膜する。本実
施形態では、導電性の窒化物金属膜から成る導電層
（Ａ)１０７と金属膜から成る導電層（Ｂ)１０８とを積
層させた。導電層（Ｂ)１０８はタンタル（Ｔａ)、チタ
ン（Ｔｉ)、モリブデン（Ｍｏ)、タングステン（Ｗ)か
ら選ばれた元素、または前記元素を主成分とする合金
か、前記元素を組み合わせた合金膜（代表的にはＭｏ−
Ｗ合金膜、Ｍｏ−Ｔａ合金膜)で形成すれば良く、導電
層（Ａ)１０７は窒化タンタル（ＴａＮ)、窒化タングス
テン（ＷＮ)、窒化チタン（ＴｉＮ)膜、窒化モリブデン
（ＭｏＮ)で形成する。また、導電層（Ａ)１０７は代替
材料として、タングステンシリサイド、チタンシリサイ
ド、モリブデンシリサイドを適用しても良い。導電層
（Ｂ)は低抵抗化を図るために含有する不純物濃度を低
減させると良く、特に酸素濃度に関しては３０ｐｐｍ以
下とすることが好ましい。例えば、タングステン（Ｗ)
は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ
以下の比抵抗値を実現することができる。
【０２６９】導電層（Ａ)１０７の厚さは１０〜５０ｎ
ｍ（好ましくは２０〜３０ｎｍ)とし、導電層（Ｂ)１０
８の厚さは２００〜４００ｎｍ（好ましくは２５０〜３
５０ｎｍ)とすれば良い。
【０２７０】本実施形態では、導電層（Ａ)１０７に３
０ｎｍの厚さの窒化タンタル膜を用い、導電層（Ｂ)１
０８には３５０ｎｍのＴａ膜を用いる。いずれもスパッ
タ法で形成することが好ましい。スパッタ用のガスのＡ
ｒに適量のＸｅやＫｒを加えておくと、形成する膜の内
部応力を緩和して膜の剥離を防止することができる。
【０２７１】次いで、レジストマスク１０９〜１１２を
形成し、それぞれのＴＦＴのゲート電極および容量配線
を形成するための第１のエッチング処理を行う。本実施
形態では、第１のエッチング条件として、ＩＣＰ（Indu
ctively Coupled Plasma:誘導結合型プラズマ)エッチン
グ法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2と
を用い、それぞれのガス流量比を２５／２５／１０（ｓ
ｃｃｍ)とし、１Ｐａの圧力でコイル型の電極に５００
ＷのＲＦ（１３．５６ＭＨｚ)電力を投入してプラズマ
を生成してエッチングを行った。
【０２７２】基板側（試料ステージ)にも１５０ＷのＲ
Ｆ（１３．５６ＭＨｚ)電力を投入し、実質的に負の自
己バイアス電圧を印加する。この第１のエッチング条件
によりＷ膜をエッチングして第１の導電層の端部をテー
パ状とする。
【０２７３】この後、マスク１０９〜１１２を除去せず
に第２のエッチング条件に変え、エッチング用ガスにＣ
Ｆ4とＣｌ2とを用い、それぞれのガス流量比を３０／３
０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に
５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプ
ラズマを生成して約３０秒程度のエッチングを行った。
基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ)電力を投
入して、実質的に負の自己バイアス電圧を印加する。Ｃ
Ｆ4とＣｌ2とを混合した第２のエッチング条件ではＷ膜
およびＴａＮ膜とも同程度にエッチングされる。ここま
での工程で、端部がテーパ状の導電膜（Ａ)および導電
膜（Ｂ)からなるゲート電極１１３、１１４、１１５お
よび容量配線１１６が形成される。なお、ｐチャネル型
ＴＦＴの１１４は、ｎ型不純物元素の添加工程におい
て、ｐチャネル型ＴＦＴの半導体層のｎ型不純物元素が
添加される領域が広くならないようにマスクとして用い
られるため、ｎチャネル型ＴＦＴのゲート電極１１３、
画素ＴＦＴのゲート電極１１５よりも大きい幅に形成さ
れるようにマスク１１０も他のマスクより大きい幅で形
成することが重要である。
【０２７４】次に、図８（Ｂ)に示すように、マスク１
０９〜１１２を除去することになく、ｎ型不純物元素を
添加し、不純物領域１１８を形成する。ｎ型不純物元素
としては、リン（Ｐ)や砒素（Ａｓ)を用いれば良く、こ
こではリン（Ｐ)を添加すべく、フォスフィン（ＰＨ3)
を用いたイオンドープ法を適用した。
【０２７５】さらに、マスク１０９〜１１２を除去せず
に第２のエッチング処理を行う。ここでは、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス
流量比を２０／２０／２０（ｓｃｃｍ)とし、１Ｐａの
圧力でコイル型の電極に５００ＷのＲＦ（１３．５６Ｍ
Ｈｚ)電力を投入して、実質的に負の自己バイアス電圧
を印加する。第２のエッチング条件によると、Ｗ膜が選
択的にエッチングされる。
【０２７６】この第２のエッチング処理により、導電膜
（Ａ)１１３ａ〜１１６ａおよび導電膜（Ｂ)１１３ｂ〜
１１６ｂがエッチングされ、ゲート電極１１９、１２
０、１２１、容量配線１２２が形成される。この工程に
おいて、後にｎチャネル型ＴＦＴとなる領域のゲート電
極１１９、１２１および容量配線１２２は、ｐチャネル
型ＴＦＴのゲート電極１２０より幅が狭く形成されてい
る。これは、ｐチャネル型ＴＦＴのゲート電極１２０
は、ｐチャネル型ＴＦＴの半導体層において、ｎ型不純
物元素が高濃度に含まれる領域を狭くするためのマスク
として用いるため、所定の形状（他のゲート電極１１
９、１２１)より大きい幅で形成している。なお、ここ
までの工程でｎチャネル型ＴＦＴのゲート電極１１９、
１２１、容量配線１２２を第１の形状のゲート電極、第
１の形状の容量配線ともいう。また、ｐチャネル型ＴＦ
Ｔのゲート電極１２０を第２の形状のゲート電極ともい
う。
【０２７７】次いで、半導体層にｎ型不純物元素を添加
する処理を行う。第２のエッチング処理により形成され
たゲート電極１１９、１２０、１２１をマスクとして用
い、導電膜（Ａ)のテーパ状部分の下方の半導体層にも
ｎ型不純物元素が添加されるようにドーピングして、ｎ
型不純物領域（Ａ)１２３ａ〜１２６ａおよびｎ型不純
物領域（Ｂ)１２３ｂ〜１２６ｂが形成される。このと
き形成される不純物領域１２３ａ〜１２６ａの不純物
（リン（Ｐ))濃度は、１×１０20〜１×１０21／ｃｍ3
となるようにすればよい。さらに、ｎ型不純物領域
（Ｂ)１２３ｂ〜１２６ｂの不純物濃度は、５×１０17
〜５×１０19／ｃｍ３となるようにすればよい。なお、
導電層（Ａ)１１９ａのテーパ状部分と重なるｎ型不純
物領域１２３ｃは、若干、不純物濃度が低くなるもの
の、ｎ型不純物領域１２３ｂとほぼ同程度の濃度の不純
物領域が形成される（図９（Ａ))。
【０２７８】次いで、レジストからなるマスク１０９〜
１１２を除去した後、新たにｎチャネル型ＴＦＴの半導
体層を部分的に覆うレジストからなるマスク１２７を形
成して、第３のエッチング処理を行う。エッチング用ガ
スには、ＳＦ６とＣｌ２とを用い、それぞれのガス流量
比は５０／１０（ＳＣＣＭ)とし、１．３Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．５６MHz)電力
を投入してプラズマを生成し約３０秒のエッチングを行
う。基板側（試料ステージ)には、１０ＷのＲＦ（１
３．５６MHz)電力を投入して、実質的に負の自己バイア
ス電圧を印加する。以上の工程により、導電膜（Ａ)１
２０ａ、１２１ａがエッチングされてｐチャネル型ＴＦ
Ｔのゲート電極１２８および画素ＴＦＴのゲート電極１
２９が形成される。
【０２７９】次いで、ｐチャネル型ＴＦＴのゲート電極
１２８を所定の形状にするためエッチングするためのレ
ジストマスク１３０、画素ＴＦＴの半導体層を部分的に
露出したレジストマスク１３１および容量配線を覆うレ
ジストマスク１３２を形成する。
【０２８０】ｐチャネル型ＴＦＴのゲート電極１２８に
エッチング処理を行い、ｐチャネル型ＴＦＴのゲート電
極１３３を得る（図９（Ｃ))。ここまでの工程で形成さ
れたｐチャネル型ＴＦＴのゲート電極１３３を第３の形
状のゲート電極ともいう。また、画素部におけるＴＦＴ
（画素ＴＦＴ)のゲート電極１２９を第４の形状のゲー
ト電極ともいう。
【０２８１】次いで、半導体層にｐ型不純物元素（本実
施形態ではボロン（Ｂ))を添加して、ｐ型不純物領域１
３４〜１３９を形成する。ｐ型不純物領域１３４、１３
５、１３７、１３８のｐ型不純物元素の不純物濃度が、
１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3となるよう
に添加する。駆動回路のｐチャネル型ＴＦＴの半導体層
には、ｎ型不純物元素が高濃度に添加された領域１２４
ａがあるため、ｐチャネル型ＴＦＴの半導体層には、ｎ
型不純物元素およびｐ型不純物元素が高濃度に添加され
た領域１３５ａとｐ型不純物元素のみが高濃度に添加さ
れた１３５ｂとが形成される。
【０２８２】なお、本実施形態ではｐチャネル型ＴＦＴ
の半導体層にボロンを添加する前にエッチングによりＴ
ａＮ膜が除去された領域にボロンを添加するため、低加
速で添加することができ、添加の際の半導体層へのダメ
ージを少なくすることができる。
【０２８３】ここまでの工程により、それぞれの半導体
領域にｎ型不純物領域およびｐ型不純物領域が形成され
る（図９（Ｄ))。
【０２８４】次いで、マスク１３０〜１３２を除去し
て、無機層間絶縁膜１４０を形成する。窒化シリコン
膜、酸化シリコン膜、または窒化酸化シリコン膜を５０
〜５００ｎｍ（代表的には１００〜３００ｎｍ)の厚さ
で形成する。本実施形態では、プラズマＣＶＤ法により
膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。もち
ろん、無機層間絶縁膜としては、酸化窒化シリコン膜に
限定されるものではなく、他のシリコンを含む絶縁膜を
単層または積層構造としてよい。
【０２８５】次いで、半導体層に添加された不純物元素
を活性化とゲッタリングのための熱処理工程を行う。こ
の工程は、前記実施形態と同様にラピッドサーマルアニ
ール（ＲＴＡ)法を適用した。なお、このゲッタリング
処理工程により、リンとホウ素がドーピングされたゲッ
タリング領域には、触媒元素が移動してくるため、ゲッ
タリング領域に含まれる触媒元素が、１×１０19／ｃｍ
3以上の濃度となる。また、前記実施形態と同様、ゲッ
タリング領域は非晶質成分を含んだ状態となっている。
【０２８６】この熱処理は、無機絶縁膜１４０を形成す
る前に活性化処理を行ってもよい。ただし、ゲート電極
に用いた材料が熱に弱い場合には、本実施形態のように
配線等を保護する目的で層間絶縁膜（シリコンを主成分
とする絶縁膜、例えば窒化珪素膜)を形成した後で活性
化処理を行うことが望ましい。
【０２８７】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施形態で
は、水素を約３％含む窒素雰囲気下で４１０℃、１時間
の熱処理を行う。この工程は、層間絶縁膜に含まれる水
素により半導体層のダングリングボンドを終端する工程
である。水素化の他の手段として、プラズマ水素化（プ
ラズマにより励起された水素を用いる)を行ってもよ
い。
【０２８８】次いで、無機層間絶縁膜１４０上に、有機
絶縁物材料からなる有機層間絶縁膜１４１を形成する。
本実施形態では、膜厚１．６μｍのアクリル樹脂膜を形
成した。次いで、各不純物領域に達するコンタクトホー
ルを形成するためのパターニングを行う。
【０２８９】この後、透明導電膜を８０〜１２０ｎｍの
厚さで形成し、パターニングすることによって画素電極
１４２を形成する。透明導電膜には、酸化インジウム酸
化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ)、酸化亜鉛（ＺｎＯ)も
適した材料であり、さらに可視光の透過率や導電率を高
めるためにガリウム（Ｇａ)を添加した酸化亜鉛（Ｚｎ
Ｏ：Ｇａ)等を適用することもできる。
【０２９０】次に、駆動回路部２０５において、不純物
領域と電気的に接続する配線１４３、１４４を形成す
る。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜
厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜)との積
層膜をパターニングして形成する。
【０２９１】また、画素部２０６においては、不純物領
域と接する配線１４６〜１４９を形成する。
【０２９２】画素電極１４２は、配線１４８により保持
容量を形成する一方の電極として機能する半導体層１０
５と電気的に接続される。
【０２９３】なお、本実施形態では画素電極１４２とし
て、透明導電膜を用いた例を示したが、反射性を有する
導電性材料を用いて画素電極を形成すれば、反射型の表
示装置を作製することができる。その場合、電極を作製
する工程で画素電極を同時に形成でき、その画素電極の
材料としては、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等の反射性がすぐれた材料を用いるこ
とが望ましい。
【０２９４】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐ
チャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０
３、保持容量２０４を形成した。なお、本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。
【０２９５】ここまでの工程により作製されたアクティ
ブマトリクス基板の上面図を図１１に示す。なお、図１
１のＡ−Ａ’線は、図１０（Ｂ)のＡ−Ａ’線に対応
し、同様に図１１のＢ−Ｂ’線は、図１０（Ｂ)のＢ−
Ｂ’線に対応する。
【０２９６】駆動回路のｎチャネル型ＴＦＴ２０１は、
島状半導体層１０２にチャネル形成領域、ソース領域ま
たはドレイン領域１２３ａ、不純物領域１２３ｂおよび
第２の形状のゲート電極１１９と重なる不純物領域１２
３ｃ（以降、このような不純物領域をＬOVと記す)、高
濃度のｎ型不純物元素および高濃度のｐ型不純物元素が
添加されたゲッタリング領域となる不純物領域１３４を
有している。この領域ＬOVのチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍで
ある。また、導電膜（Ａ)１１９ａおよび導電膜（Ｂ)１
１９ｂの積層からなる第１の形状のゲート電極１１９を
有している。
【０２９７】駆動回路のｐチャネル型ＴＦＴ２０２は、
島状半導体層１０３にチャネル形成領域、ソース領域ま
たはドレイン領域１２４ａ、不純物領域１２４ｂ、高濃
度のｎ型不純物元素および高濃度のｐ型不純物元素が添
加されたゲッタリング領域となる不純物領域１３５ａを
有している。また、導電膜（Ａ)１３３ａおよび導電膜
（Ｂ)１３３ｂの積層からなる第３の形状のゲート電極
１３３を有している。
【０２９８】画素部の画素ＴＦＴ２０３には、島状半導
体層１０４にチャネル形成領域、ソース領域またはドレ
イン領域１２５ａ、不純物領域１２５ｂ、１２５ｃを有
している。また、導電膜（Ａ)１２９ａおよび導電膜
（Ｂ)１２９ｂの積層からなる第４の形状のゲート電極
１２９を有している。
【０２９９】さらに、容量配線１２２と、ゲート絶縁膜
と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加さ
れた半導体層１０５とから保持容量２０５が形成されて
いる。図１１の例では、画素ＴＦＴ２０４がダブルゲー
ト構造を有しているが、シングルゲート構造を有してい
てもよいし、３つ以上のゲート電極を備えたマルチゲー
ト構造を有していても良い。
【０３００】本実施形態では、画素ＴＦＴおよび駆動回
路が要求する仕様に応じて各回路を構成するＴＦＴの構
造を最適化し、半導体装置の動作性能と信頼性を向上さ
せることができる。さらにゲート電極を耐熱性を有する
導電性材料で形成することにより、ＬＤＤ領域やソース
領域およびドレイン領域の活性化を容易とし、配線を低
抵抗材料で形成することにより、配線抵抗を十分低減で
きる。
【０３０１】（実施形態６)本実施形態では、実施形態
５のアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置（液晶表示パネルともいう)を作製
する。
【０３０２】まず、図１０（Ｂ)に示すアクティブマト
リクス基板を用意した後、図１２示すように、アクティ
ブマトリクス基板上に配向膜１８０を形成し、ラビング
処理を行う。本実施形態では、配向膜１８０を形成する
前に、アクリル樹脂膜等の有機樹脂膜をパターニングす
ることによって基板間隔を保持するための柱状のスペー
サ１８１を所定の位置に形成した。また、柱状のスペー
サに代えて、球状のスペーサを基板全面に散布してもよ
い。
【０３０３】次いで、対向基板１８２を用意する。この
対向基板には、着色層１８３、１８４、平坦化膜１８５
を形成する。赤色の着色層１８３と青色の着色層１８４
とを一部重ねて、第２遮光部を形成する。なお、図１２
では図示しないが、赤色の着色層と緑色の着色層とを一
部重ねて第１遮光部を形成する。
【０３０４】ついで、対向電極１８６を画素部に形成
し、対向基板の全面に配向膜１８７を形成し、ラビング
処理を施した。
【０３０５】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材１８８
で貼り合わせる。シール材１８８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料１８９を注入し、封止剤（図示せ
ず)によって完全に封止する。液晶材料１８９には公知
の液晶材料を用いれば良い。このようにして図１２に示
すアクティブマトリクス型液晶表示装置が完成する。そ
して、必要があれば、アクティブマトリクス基板または
対向基板を所定の形状に分断する。さらに、公知の技術
を用いて偏光板等を適宜設けた。そして、公知の技術を
用いてＦＰＣを貼りつけた。
【０３０６】こうして得られた液晶表示パネルの構成を
図１３の上面図を用いて説明する。なお、図１２と対応
する部分には同じ符号を用いた。
【０３０７】図１３（Ａ)で示す上面図は、画素部２０
６、駆動回路２０５ａ、２０５ｂ、ＦＰＣ（フレキシブ
ルプリント配線板：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ
Ｃｉｒｃｕｉｔ）を貼り付ける外部入力端子２１０、
外部入力端子と各回路の入力部までを接続する接続配線
２１１などが形成されたアクティブマトリクス基板と、
カラーフィルタなどが設けられた対向基板１８２とがシ
ール材１８８を介して貼り合わされている。
【０３０８】図１３（Ｂ)は図１３（Ａ)で示す外部入力
端子２１０のｅ−ｅ'線に対する断面図を示している。
外部入力端子にはベースフィルム２１３と配線２１４か
ら成るＦＰＣが異方性導電性樹脂２１５で貼りｓ合わさ
れており、さらに補強板で機械的強度を高めている。２
１７は、画素電極１４０を形成するために成膜した導電
膜からなる配線である。導電性粒子２１６の外径は配線
２１７のピッチよりも小さいので、接着剤２１５中に分
散する量を適当なものとすると隣接する配線と短絡する
ことなく対応するＦＰＣ側の配線と電気的な接続を形成
することができる。
【０３０９】以上のようにして作製される液晶表示パネ
ルは各種電子機器の表示部として用いることができる。
【０３１０】（実施形態７)図１４を参照しながら本発
明の第７の実施形態を説明する。図８は、ソース側駆動
回路９０、画素部９１、およびゲート側駆動回路９２を
備えた半導体装置のアナログ駆動用回路構成を示してい
る。本明細書中において、「駆動回路」とは、ソース側
処理回路およびゲート側駆動回路を含めた回路を広く総
称するものとする。
【０３１１】本実施形態のソース側駆動回路９０は、シ
フトレジスタ９０ａ、バッファ９０ｂ、およびサンプリ
ング回路（トランスファゲート)９０ｃを有している。
また、ゲート側駆動回路９２は、シフトレジスタ９２
ａ、レベルシフタ９２ｂ、およびバッファ９２ｃを備え
ている。必要に応じて、サンプリング回路とシフトレジ
スタとの間にレベルシフタ回路を設けてもよい。
【０３１２】画素部９１は、行および列からなるマトリ
クス状に配列された複数の画素から構成されており、各
画素が前述した構成のＴＦＴ素子を含んでいる。なお、
図示してはいないが、画素部９１を挟んでゲート側駆動
回路９２の反対側に更にゲート側駆動回路を設けても良
い。
【０３１３】アナログ駆動に代えてデジタル駆動を行う
場合は、図９に示すように、サンプリング回路の代わり
にラッチ（Ａ)９３ｂ、ラッチ（Ｂ)９３ｃを設ければよ
い。ソース側駆動回路９３は、シフトレジスタ９３ａ、
ラッチ（Ａ)９３ｂ、ラッチ（Ｂ)９３ｃ、Ｄ／Ａコンバ
ータ９３ｄ、バッファ９３ｅを設けている。また、ゲー
ト側駆動回路９５は、シフトレジスタ９５ａ、レベルシ
フタ９５ｂ、バッファ９５ｃを設けている。また、必要
であればラッチ（Ｂ)９３ｃとＤ／Ａコンバータ９３ｄ
との間にレベルシフタ回路を設けてもよい。
【０３１４】上記の各構成は、前述の製造方法に従って
作製され得る。図８および図９では、画素部および駆動
回路の配置構成のみを示しているが、表示パネルの基板
上にメモリやマイクロプロセッサを形成してもよい。メ
モリやマイクロプロセッサを構成するＴＦＴも、駆動回
路や画素部のＴＦＴを作製する工程を利用して作製する
ことができる。
【０３１５】（実施形態８)図１６を参照しながら、本
発明の第８の実施形態を説明する。
【０３１６】本実施形態では、実施形態５について説明
した結晶化方法とは異なる方法で結晶化を行う。図１６
は、本実施形態での作製工程を示す断面図であり、
（Ａ)から（Ｄ)にしたがって作製工程が順次進行する。
【０３１７】まず、ガラス基板５０上に厚さ３００ｎｍ
の窒化酸化ケイ素膜から形成された下地絶縁膜５１と、
厚さ５０ｎｍの非晶質ケイ素膜５２とをこの順番に堆積
する。この堆積工程は、下地絶縁膜と非晶質半導体膜を
大気に暴露しないで、同一の薄膜堆積装置内で連続的に
形成することが好ましい。
【０３１８】次に、酸化ケイ素膜から形成されたマスク
絶縁膜５３を２００ｎｍの厚さに形成する。マスク絶縁
膜は、図１６（Ａ)に示すように、半導体膜に触媒元素
を添加するための開口部を有している。
【０３１９】図１６（Ｂ)に示すように、重量換算で１
０ｐｐｍの触媒元素（本実施形態ではニッケル)を含む
水溶液（酢酸ニッケル水溶液)をスピンコート法で塗布
して、触媒元素層５４を形成する。この時、触媒元素層
５４は、マスク絶縁膜５３の開口部において、選択的に
非晶質ケイ素膜５２に接触して、触媒元素添加領域５５
が形成される。ここで使用可能な触媒元素は、鉄（Ｆ
ｅ)、ニッケル（Ｎｉ)、コバルト（Ｃｏ)、ルテニウム
（Ｒｕ)、ロジウム（Ｒｈ)、パラジウム（Ｐｄ)、オス
ミウム（Ｏｓ)、イリジウム（Ｉｒ)、白金（Ｐｔ)、銅
（Ｃｕ)、金（Ａｕ)から選ばれた一種または複数の元素
である。
【０３２０】本実施形態では、スピンコート法でニッケ
ルを添加しているが、蒸着法やスパッタ法などによって
触媒元素から形成された薄膜（例えばニッケル膜)を非
晶質ケイ素膜５２上に形成してもよい。
【０３２１】次に、５００〜６５０℃（好ましくは５５
０〜６００℃)で６〜１６時間（好ましくは８〜１４時
間)の加熱処理を行う。本実施形態では、５７０℃で１
４時間の加熱処理を行う。その結果、図１６（Ｃ)に示
すように、触媒元素添加領域５５に結晶核が発生し、こ
の結晶核を起点として概略基板と平行な方向（矢印で示
した方向)に結晶化が進行し、結晶成長方向が巨視的に
揃った結晶質ケイ素膜５７が形成される。このとき、マ
スク５３上に存在するニッケル５４は、マスク膜５３に
阻まれ、下層のａ−Ｓｉ膜へは到達せず、領域５５にお
いて導入されたニッケルのみによりａ−Ｓｉ膜５２の結
晶化が行われる。得られた結晶質シリコン膜に対して
は、図１６（Ｄ)で示すようにレーザ光を照射して結晶
性の改善を行ってもよい。
【０３２２】本実施形態の結晶化方法は、前述した全て
の結晶化工程に適応することができる。この結晶化方法
によれば、電流駆動能力を更に工事要させた高性能ＴＦ
Ｔを形成することができる。
【０３２３】（実施形態９)図１８および図１９を参照
しながら、半導体層内におけるゲッタリング領域の配置
例を説明する。本実施形態の配置例は、前述した各実施
形態におけるｎチャネル型ＴＦＴおよび／またはｐチャ
ネル型ＴＦＴに適用することができる。なお、ｎチャネ
ル型ＴＦＴおよびｐチャネル型ＴＦＴの両方を同一基板
上に作製する場合は、ｎチャネル型ＴＦＴの活性領域に
おけるゲッタリング領域の面積を、ｐチャネル型ＴＦＴ
の活性領域におけるゲッタリング領域の面積と概略等し
くし、ゲッタリング領域からチャネル領域までの距離を
概略等しくすることが好ましい。そのようにすること
で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの間
で、触媒元素のゲッタリング効率を揃えることができる
からである。
【０３２４】ここで、ｎチャネル型ＴＦＴの活性領域に
おけるゲッタリング領域とｐチャネル型ＴＦＴの活性領
域におけるゲッタリング領域との面積を概略等しくする
ということの意味は、それぞれのＴＦＴにおいて、活性
領域（チャネル領域)の幅をＷ、ゲッタリング領域の面
積Ｓとしたとき、活性領域（チャネル領域)の幅Ｗおよ
びゲッタリング領域の面積Ｓの比Ｓ／Ｗがｎチャネル型
ＴＦＴおよびｐチャネル型ＴＦＴにおいて概略等しくす
ることである。
【０３２５】以下、本実施形態の活性領域に形成される
ゲッタリング領域の形状の例を説明する。本実施形態の
ゲッタリング領域は、ｐ型および／またはｎ型不純物と
希ガス元素とがドープされており、完全には結晶化され
ず、非晶質部分が残存する。
【０３２６】図１８（Ａ)は、ゲッタリング領域１２０
３ａ、１２０４ａが、ゲート電極１２０５ａ下部の活性
領域に形成されるチャネル形成領域から離れた位置（活
性領域の外縁部)に、ゲート電極１２０５ａと平行方向
を長辺とする長方形状で、当該長方形のコーナー部が活
性領域のコーナー部に掛かる様に配置された例を示して
いる。
【０３２７】図１８（Ｂ)は、ゲッタリング領域１２０
３ｂ、１２０４ｂがゲート電極１２０５ｂ下部の活性領
域に形成されるチャネル形成領域から離れた位置（半活
性領域の外縁部)に、ゲート電極１２０５ｂと垂直方向
を長辺とする長方形状で、当該長方形のコーナー部が活
性領域のコーナー部に掛かる様に配置された例を示して
いる。
【０３２８】図１８（Ｃ)は、ゲッタリング領域１２０
３ｃ、１２０４ｃがゲート電極１２０５ｃ下部の活性領
域に形成されるチャネル形成領域から離れた位置に（活
性領域の外縁部)、ゲート電極１２０５ｃと平行方向を
長辺とする長方形と垂直方向を長辺とする長方形を組み
合わせてできた複雑な形状で、当該形状のコーナー部が
活性領域のコーナー部に掛かる様に配置された例を示し
ている。このような配置の場合は、図１８（Ａ)または
図１８（Ｂ)に示す配置例と比較して、ゲッタリング領
域の面積を大きくすることができ、触媒元素に対するゲ
ッタリング効率をより高められる。
【０３２９】上記の何れの配置例に於いても、ゲッタリ
ング領域は、ソース領域またはドレイン領域に形成され
るコンタクト部（各ＴＦＴを電気的に接続する配線が活
性領域と接続される部分を本明細書において、コンタク
ト部という)の間を流れる電流を妨げない位置に配置さ
れている。即ち、図１８（Ａ)のゲッタリング領域１２
０３ａ、１２０４ａは、ソース領域１２０１ａに形成さ
れているコンタクト部１２０６ａとドレイン領域１２０
２ａに形成されているコンタクト部１２０７ａの間を流
れる電流を妨げない位置に配置されている。
【０３３０】図１８（Ｂ)のゲッタリング領域１２０３
ｂ、１２０４ｂは、ソース領域１２０１ｂに接続してい
るコンタクト部１２０６ｂとドレイン領域１２０２ｂに
形成されているコンタクト部１２０７ｂの間を流れる電
流を妨げない位置に配置されている。
【０３３１】図１８（Ｃ)のゲッタリング領域１２０３
ｃ、１２０４ｃは、ソース領域１２０１ｃに形成されて
いるコンタクト部１２０６ｃとドレイン領域１２０２ｃ
に形成されているコンタクト部１２０７ｃの間を流れる
電流を妨げない位置に配置されている。
【０３３２】図１８（Ｄ)は、図１８（Ｃ)の配置例に比
べ、ゲッタリング領域１２０３ｄ、１２０４ｄのゲッタ
リング効率を拡大するため、ゲッタリング領域１２０３
ｄ、１２０４ｄの面積を更に拡大し、ゲッタリング領域
１２０３ｄがコンタクト部１２０６ｄの一部とオーバラ
ップした配置例を示している。ゲッタリング領域１２０
３ｄ、１２０４ｄがコンタクト部１２０６ｄ、１２０７
ｄの一部とオーバラップしても大きな問題は無いが、オ
ーバラップ部分の面積が大きくなると、コンタクト抵抗
の増加が無視できなくなるため好ましくない。このた
め、オーバラップ部分の面積は、最大でもコンタクト部
１２０６ｄ、１２０７ｄの面積の半分以下になるように
することが好ましい。なお、コンタクト部１２０６ｄ、
１２０７ｄとゲッタリング領域１２０３ｄ、１２０４ｄ
との間の設計距離は、各々の領域形成に対応するフォト
リソグラフィ工程で使用する露光装置のアライメント精
度を考慮して設定する必要がある。
【０３３３】ゲッタリング領域１２０４Ｃの位置は、Ｔ
ＦＴのオン動作時にソース領域とドレイン領域との間の
電流を阻害しないかぎり、図１８（Ａ)から（Ｄ)に示す
位置に限定されず、任意に設定され得る。
【０３３４】次に図１９（Ａ)および（Ｂ)を参照する。
【０３３５】図１９（Ａ)は、活性領域を複数のゲート
電極１２０５ｅが横切り、その下部に複数のチャネル形
成領域が形成される。また、複数のゲート電極の間に
は、ソース領域１２０１ｅ（またはドレイン領域１２０
２ｅ)、ゲッタリング領域１２０８ｅ、コンタクト部１
２０９ｅが形成されている。なお、活性領域の外縁部に
は図１８（Ａ)〜（Ｄ)と同様にゲッタリング領域１２０
３ｅ、１２０４ｅが形成され、その内側にソース領域１
２０１ｅまたはドレイン領域１２０２ｅおよびコンタク
ト部１２０６ｅ、１２０７ｅが形成されている。図１９
（Ａ)に示す配置例でも、ゲッタリング領域１２０３ｅ
がコンタクト部１２０６ｅの一部とオーバラップしても
良い。ただし、オーバラップ部分の面積が最大でもコン
タクト部１２０６ｅ、１２０７ｅの半分以下になる様に
留意する必要がある。
【０３３６】図１９（Ｂ)も、活性領域を複数のゲート
電極１２０５ｆが横切り、その下部に複数のチャネル形
成領域が形成された配置例を示している。図１９（Ｂ)
のは一例では、３つのＴＦＴが活性領域を共有して、ソ
ース・ドレイン領域が直列に連結されている。この配置
例は、各連結部にはコンタクト部が形成されておらず、
連結部から電気信号を取り出す必要が無い場合に用いら
れる。このような構成のＴＦＴは、クロックトインバー
タやラッチ回路等の回路で実際に使用される。複数のゲ
ート電極の間には、ソース領域１２０１ｆ（またはドレ
イン領域１２０２ｆ)、ゲッタリング領域１２０８ｆ、
が形成されている。
【０３３７】なお、活性領域の外縁部には、図１８
（Ａ)〜（Ｄ)と同様にゲッタリング領域１２０３ｆ、１
２０４ｆが形成され、その内側にソース領域１２０１ｆ
またはドレイン領域１２０２ｆおよびコンタクト部１２
０６ｆ、１２０７ｆが形成されている。連結部の領域に
おいては、ゲッタリング領域１２０８ｆが、コンタクト
部１２０６ｆからコンタクト部１２０７ｆへと流れる電
流を少なくとも妨げない位置に配置されている。
【０３３８】ＴＦＴの活性領域の形状およびサイズは、
そのＴＦＴに要求される電流量によって適宜設計され
る。図１８（Ａ)から（Ｄ)、および図１９（Ａ)は、ソ
ース・ドレイン領域よりもチャネル領域の幅が狭めら
れ、くさび形状を有する活性領域を示しており、図１９
（Ｂ)は、ソース・ドレイン領域とチャネル領域の幅が
同一となる形状を有する活性領域を示している。活性領
域の形状は任意である。
【０３３９】ゲッタリングのための加熱処理により、ゲ
ッタリング領域には触媒元素が移動してくるため、触媒
元素が、１×１０19／ｃｍ3以上の濃度となる。
【０３４０】（実施形態１０)前述したように、本発明
による半導体装置は、アクティブマトリクス型の表示装
置に好適に用いられる。即ち、本発明は、アクティブマ
トリクス駆動で動作する表示装置を表示部に備えた電子
機器の全てに対して適用することが可能である。本発明
を適用できる電子機器としては、ビデオカメラ、デジタ
ルカメラ、プロジェクタ（リア型またはフロント型)、
ヘッドマウントディスプレイ（ゴーグル型ディスプレ
イ)、パーソナルコンピュータ、携帯情報端末（モバイ
ルコンピュータ、携帯電話または電子書籍等)などが挙
げられる。
【０３４１】以下、図２０、図２１及び図２２を参照し
ながら、本発明の半導体装置を備えた電子機器の一例を
説明する。
【０３４２】まず、図２０を参照する。図２０（Ａ)に
示すパーソナルコンピュータは、本体２００１、画像入
力部２００２、表示部２００３、キーボード２００４を
備えている。
【０３４３】図２０（Ｂ)に示す電子機器は、ビデオカ
メラであり、本体２１０１、表示部２１０２、音声入力
部２１０３、操作スイッチ２１０４、バッテリー２１０
５、受像部２１０６を備えている。
【０３４４】図２０（Ｃ)に示す電子機器は、モバイル
コンピュータ（モービルコンピュータ)であり、本体２
２０１、カメラ部２２０２、受像部２２０３、操作スイ
ッチ２２０４、および表示部２２０５を備えている。
【０３４５】図２０（Ｄ)に示す電子機器は、ゴーグル
型ディスプレイであり、本体２３０１、表示部２３０
２、アーム部２３０３を備えている。
【０３４６】図２０（Ｅ)に示す電子機器は、プレーヤ
であり、データまたはプログラムを記録した記録媒体
（以下、記録媒体と呼ぶ)を用いるプレーヤであり、本
体２４０１、表示部２４０２、スピーカ部２４０３、記
録媒体２４０４、操作スイッチ２４０５を備えている。
なお、このプレーヤは、記録媒体としてＤＶＤやＣＤな
どを再生し、屋内外での音楽鑑賞、映画鑑賞、ゲーム、
およびインターネットを可能にする。
【０３４７】図２０（Ｆ)に示す電子機器は、デジタル
カメラであり、本体２５０１、表示部２５０２、接眼部
２５０３、操作スイッチ２５０４、受像部（図示しな
い)を備えている。
【０３４８】本発明による半導体装置を上記電子機器の
駆動部に適用することにより、触媒元素を用いた良好な
結晶性を有する結晶質ケイ素膜を形成することができ、
更に十分に触媒元素をゲッタリングできるため、ｎチャ
ネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上さ
せ、信頼性の高い、安定した回路特性の、良好なＣＭＯ
Ｓ駆動回路を実現することができる。また、オフ動作時
のリーク電流が問題となる画素におけるスイッチングＴ
ＦＴや、アナログスイッチ部のサンプリング回路のＴＦ
Ｔ等でも、触媒元素の偏析によると考えられるリーク電
流の発生を十分に抑制することができる。その結果、表
示ムラのない良好な表示が可能な上記したような電子機
器を実現することができる。
【０３４９】図２１（Ａ)に示す電子機器は、フロント
型プロジェクタであり、投射装置２６０１、スクリーン
２６０２を備えている。
【０３５０】図２１（Ｂ)に示す電子機器は、リア型プ
ロジェクタであり、本体２７０１、投射装置２７０２、
ミラー２７０３、スクリーン２７０４を備えている。
【０３５１】図２１（Ｃ)は、図２１（Ａ)および図２１
（Ｂ)に示す投射装置２６０１、２７０２の内部構造の
一例を示している。投射装置２６０１、２７０２は、光
源光学系２８０１、ミラー２８０２、２８０４〜２８０
６、ダイクロイックミラー２８０３、プリズム２８０
７、液晶表示装置２８０８、位相差板２８０９、投射光
学系２８１０で構成される。投射光学系２８１０は、投
射レンズを含む光学系で構成される。本実施形態は三板
式の例を示したが、特に限定されず、例えば単板式であ
ってもよい。また、図２１（Ｃ)中において矢印で示し
た光路に実施者が適宜、光学レンズや、偏光機能を有す
るフィルムや、位相差を調節するためのフィルム、ＩＲ
フィルム等の光学系を設けてもよい。
【０３５２】図２１（Ｄ)は、図２１（Ｃ)に示す光源光
学系２８０１の内部構造の一例を示している。本実施形
態では、光源光学系２８０１は、リフレクター２８１
１、光源２８１２、レンズアレイ２８１３、２８１４、
偏光変換素子２８１５、集光レンズ２８１６で構成され
る。なお、図２１（Ｄ)に示した光源光学系は一例であ
って特に限定されない。例えば、光源光学系に実施者が
適宜、光学レンズや、偏光機能を有するフィルムや、位
相差を調節するフィルム、ＩＲフィルム等の光学系を設
けてもよい。
【０３５３】図２１に示したプロジェクタは、透過型の
液晶表示装置を用いて構成されているが、反射型の液晶
表示装置やその他の表示装置を用いても良い。
【０３５４】本発明を上記の電子機器に適応することに
より、触媒元素を用いた良好な結晶性を有する結晶質ケ
イ素膜を形成することができ、触媒元素を充分にゲッタ
リングできるため、画素におけるスイッチングＴＦＴ
や、アナログスイッチ部のサンプリング回路のＴＦＴ等
では、触媒元素の偏析によると考えられるリーク電流の
発生を抑制することができ、表示ムラのない良好な表示
が可能なプロジェクタを実現することができる。また、
表示ムラがないため、光源の制御もしやすくなり、低消
費電力化も実現できるようになる。
【０３５５】図２２（Ａ)に示す電子機器は、携帯電話
であり、本発明による半導体装置を用いて作製された表
示用パネル３００１と、種々の操作キーを有する操作用
パネル３００２とを供えている。表示用パネル３００１
と操作用パネル３００２とは、接続部３００３によって
接続されている。接続部３００３における、表示用パネ
ル３００１の表示部３００４が設けられている面と操作
用パネル３００２の操作キー３００６が設けられている
面との角度θは、接続部３００３によって０°から１８
０°程度の範囲内で任意に変えることができる。
【０３５６】この携帯電話は、音声出力部３００５、操
作キー３００６、電源スイッチ３００７、および音声入
力部３００８を有している。
【０３５７】図２２（Ｂ)に示す電子機器は、携帯書籍
（電子書籍)であり、本体３１０１、表示部３１０２お
よび３１０３、記憶媒体３１０４、操作スイッチ３１０
５、ならびにアンテナ３１０６を備えている。
【０３５８】図２２（Ｃ)に示す電子機器は、ディスプ
レイ（表示装置)であり、本体３２０１、支持台３２０
２、表示部３２０３を備えている。
【０３５９】本発明を上記の電子機器に適用することに
より、触媒元素を用いた良好な結晶性を有する結晶質ケ
イ素膜を形成することができ、更に十分に触媒元素をゲ
ッタリングできるため、ｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴとの特性を向上させ、信頼性の高い、安定し
た回路特性の良好なＣＭＯＳ駆動回路を実現することが
できる。また、オフ動作時のリーク電流が問題となる画
素におけるスイッチングＴＦＴや、アナログスイッチ部
のサンプリング回路のＴＦＴ等でも、触媒元素の偏析に
よると考えられるリーク電流の発生を十分に抑制するこ
とができる。その結果、表示ムラのない良好な表示が可
能になる。また表示ムラがない良好な表示であるため、
光源を必要以上に使用する必要がなく無駄な消費電力を
低減することができ、低消費電力化も可能な電子機器
（携帯電話、携帯書籍、ディスプレイ)を実現すること
ができる。
【０３６０】以上のように、本発明の適用範囲は極めて
広く、あらゆる電子機器に適用することが可能である。
【０３６１】
【発明の効果】本発明によれば、触媒元素を用いて作製
された良好な結晶性を有する結晶質半導体膜の素子領域
における触媒元素、特にチャネル形成領域やチャネル形
成領域とソース・ドレイン領域との接合部に残留する触
媒元素の濃度を十分に低減することが可能になる。
【０３６２】また、ｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴとで触媒元素のゲッタリング効率を揃えることが
できるため、ｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの各々について充分なゲッタリングを実行すること
ができ、良好な結晶質半導体膜を得ることができる。こ
のような半導体膜を用いたＴＦＴを用いれば、リーク電
流の発生を抑制することができ、且つ、信頼性も向上す
ることができ、更に、特性ばらつきも少ない安定した特
性の高性能半導体素子が実現できる。
【０３６３】本発明によれば、ゲッタリングのための付
加工程の数を低減することができ、製造工程の簡略化が
図れる。その結果、良品率を大きく向上できると共に、
半導体装置の製造コストを低減することができる。
【０３６４】本発明によれば、性能に優れたＴＦＴを高
い密度で集積した半導体装置を簡便な製造プロセスで提
供することができる。
【０３６５】特に、本発明を液晶表示装置に適用した場
合、アクティブマトリクス基板に要求される画素スイッ
チングＴＦＴのスイッチング特性の向上、周辺駆動回路
部を構成するＴＦＴに要求される高性能化・高集積化を
同時に満足し、同一基板上にアクティブマトリクス部と
周辺駆動回路部を構成するドライバモノリシック型アク
ティブマトリクス基板において、モジュールのコンパク
ト化、高性能化、低コスト化が図れる。
【図面の簡単な説明】
【図１】（Ａ)から（Ｇ)は、本発明の実施形態を示す工
程断面図である。
【図２】（Ａ)から（Ｅ)は、本発明の実施形態を示す工
程断面図である。
【図３】（Ａ)から（Ｄ)は、本発明の実施形態を示す工
程断面図である。
【図４】（Ａ)から（Ｅ)は、本発明の実施形態を示す工
程断面図である。
【図５】（Ｆ)から（Ｈ)は、本発明の実施形態を示す工
程断面図である。
【図６】（Ａ)から（Ｅ)は、本発明の実施形態を示す工
程断面図である。
【図７】（Ｆ)から（Ｈ)は、本発明の実施形態を示す工
程断面図である。
【図８】（Ａ)および（Ｂ)は、本発明の実施形態を示す
工程断面図である。
【図９】（Ａ)から（Ｄ)は、本発明の実施形態を示す工
程断面図である。
【図１０】（Ａ)および（Ｂ)は、本発明の実施形態を示
す工程断面図である。
【図１１】本発明の実施形態を示す平面図である。
【図１２】本発明の実施形態を示す断面図である。
【図１３】（Ａ)は、本発明の実施形態を示す上面図で
あり、（Ｂ)は、その断面図である。
【図１４】本発明の実施形態を示す平面図である。
【図１５】本発明の実施形態を示す平面図である。
【図１６】（Ａ)から（Ｄ)は、本発明の実施形態を示す
工程断面図である。
【図１７】本発明の実施形態で好適に用いられる熱処理
装置の構成を示す図である。
【図１８】（Ａ)から（Ｄ)は、本発明の実施形態を示す
平面図である。
【図１９】（Ａ)および（Ｂ)は、本発明の実施形態を示
す平面図である。
【図２０】（Ａ)から（Ｆ)は、本発明が適用される電子
機器の一例を示す図である。
【図２１】（Ａ)から（Ｄ)は、本発明が適用される電子
機器の一例を示す図である。
【図２２】（Ａ)から（Ｃ)は、本発明が適用される電子
機器の一例を示す図である。
【符号の説明】
１１ ガラス基板 １２ 窒化ケイ素膜からなる下地絶縁膜 １３ 真性（Ｉ型)の非晶質ケイ素膜（ａ−Ｓｉ膜) １３ａ 結晶質ケイ素膜 １３ｂ 結晶質ケイ素膜 １４ ニッケル １５ レーザ光 １６ 島状の結晶質ケイ素膜 １７ ゲート絶縁膜 １８ ゲート電極 １９ マスク ２０ 希ガス元素 ２１ ゲッタリング領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JA28 JA37 JA41 KA05 MA12 MA27 MA35 MA37 5F052 AA02 AA17 AA24 BA07 BB02 BB07 DA02 DB03 DB07 EA16 FA06 FA19 JA01 5F110 AA06 AA17 BB02 BB04 BB05 CC02 CC08 DD01 DD02 DD03 DD07 DD13 DD14 DD15 DD17 EE01 EE04 EE05 EE06 EE14 EE23 EE28 EE44 EE45 FF02 FF09 FF30 FF36 GG02 GG13 GG25 GG32 GG34 GG43 GG45 GG51 HJ01 HJ02 HJ04 HJ12 HJ23 HL01 HL03 HL04 HL06 HL11 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN72 NN73 PP01 PP02 PP03 PP04 PP05 PP06 PP10 PP13 PP29 PP34 QQ04 QQ09 QQ23 QQ24 QQ25 QQ28

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 チャネル形成領域、ソース領域、および
    ドレイン領域を含む結晶質領域を備えた半導体層と、 前記チャネル形成領域の導電性を制御するゲート電極
    と、 前記ゲート電極と前記半導体層との間に設けられたゲー
    ト絶縁膜と、を有する薄膜トランジスタを備えた半導体
    装置であって、 前記半導体層は、前記結晶質領域の外側に形成されたゲ
    ッタリング領域を含んでいる半導体装置。
  2. 【請求項２】 前記ゲッタリング領域は、非晶質部分を
    有している請求項１に記載の半導体装置。
  3. 【請求項３】 前記ゲッタリング領域は、非晶質状態に
    ある請求項１に記載の半導体装置。
  4. 【請求項４】 前記ゲッタリング領域は、前記チャネル
    形成領域、前記ソース領域、前記ドレイン領域に比べ
    て、非晶質成分が多く結晶質成分が少ない請求項１に記
    載の半導体装置。
  5. 【請求項５】 前記半導体層は、Ｓｉから形成されてお
    り、 前記ゲッタリング領域は、前記チャネル形成領域に比べ
    て、ラマン分光スペクトルにおける非晶質ＳｉのＴＯフ
    ォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃ
    との比Ｐａ／Ｐｃが相対的に大きい、請求項１に記載の
    半導体装置。
  6. 【請求項６】 前記ゲッタリング領域は、前記ソース領
    域または前記ドレイン領域に比べて、ラマン分光スペク
    トルにおける非晶質ＳｉのＴＯフォノンピークＰａと結
    晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが相
    対的に大きい、請求項５に記載の半導体装置。
  7. 【請求項７】 前記ゲッタリング領域は、前記チャネル
    形成領域と隣接していない請求項１から６のいずれかに
    記載の半導体装置。
  8. 【請求項８】 前記ゲッタリング領域は、各薄膜トラン
    ジスタを電気的に接続する配線が前記半導体層と接触す
    る部分より外側に位置している請求項１から７のいずれ
    かに記載の半導体装置。
  9. 【請求項９】 前記ゲッタリング領域は、前記半導体層
    の外縁部に形成されており、 各薄膜トランジスタを電気的に接続する配線が前記半導
    体層と接触する部分は、前記ゲッタリング領域の一部を
    含んだ領域および前記結晶性領域を含む領域である請求
    項１から８のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記ゲッタリング領域は、前記半導体
    層の外縁部に形成されており、 各薄膜トランジスタを電気的に接続する配線が前記半導
    体層と接触する部分は、前記結晶性領域内である請求項
    １から８のいずれかに記載の半導体装置。
  11. 【請求項１１】 前記半導体層の１つに対して複数の薄
    膜トランジスタが割り当てられており、前記複数の薄膜
    トランジスタによって前記ソース領域またはドレイン領
    域が共有され、 前記ゲッタリング領域は、前記複数の薄膜トランジスタ
    によって共有された前記ソース領域またはドレイン領域
    に隣接する位置に形成されている請求項１から１０のい
    ずれかに記載の半導体装置。
  12. 【請求項１２】 前記ゲッタリング領域は、前記半導体
    層の外縁部および前記ソース領域または前記ドレイン領
    域に挟まれた領域に形成されており、 各薄膜トランジスタを電気的に接続する配線が前記半導
    体層と接触する部分は、は、前記ゲッタリング領域の一
    部を含んだ領域および前記結晶性領域を含む領域である
    請求項１から１１のいずれかに記載の半導体装置。
  13. 【請求項１３】 前記ゲッタリング領域は、前記半導体
    層の外縁部および前記ソース領域または前記ドレイン領
    域に挟まれた領域に形成されており、 各薄膜トランジスタを電気的に接続する配線が前記半導
    体層と接触する部分は、前記結晶性領域内である請求項
    １から１１のいずれかに記載の半導体装置。
  14. 【請求項１４】 チャネル形成領域、ソース領域、およ
    びドレイン領域を含む結晶質領域を備えた半導体層と、 前記チャネル形成領域の導電性を制御するゲート電極
    と、 前記ゲート電極と前記半導体層との間に設けられたゲー
    ト絶縁膜と、を有するｎチャネル型薄膜トランジスタ、
    およびチャネル形成領域、ソース領域、およびドレイン
    領域を含む結晶質領域を備えた半導体層と、 前記チャネル形成領域の導電性を制御するゲート電極
    と、 前記ゲート電極と前記半導体層との間に設けられたゲー
    ト絶縁膜と、を有するｐチャネル型薄膜トランジスタを
    備えた半導体装置であって、前記半導体層は、前記結晶
    質領域の外側に形成されたゲッタリング領域を含んでい
    る半導体装置。
  15. 【請求項１５】 前記ゲッタリング領域は、非晶質部分
    を有している請求項１４に記載の半導体装置。
  16. 【請求項１６】 前記ゲッタリング領域は、非晶質状態
    にある請求項１４に記載の半導体装置。
  17. 【請求項１７】 前記ゲッタリング領域は、前記チャネ
    ル形成領域、前記ソース領域、前記ドレイン領域に比べ
    て、非晶質成分が多く結晶質成分が少ない請求項１４に
    記載の半導体装置。
  18. 【請求項１８】 前記半導体層は、Ｓｉから形成されて
    おり、 前記ゲッタリング領域は、前記チャネル形成領域に比べ
    て、ラマン分光スペクトルにおける非晶質ＳｉのＴＯフ
    ォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃ
    との比Ｐａ／Ｐｃが相対的に大きい、請求項１４に記載
    の半導体装置。
  19. 【請求項１９】 前記ゲッタリング領域は、前記ソース
    領域または前記ドレイン領域に比べて、ラマン分光スペ
    クトルにおける非晶質ＳｉのＴＯフォノンピークＰａと
    結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが
    相対的に大きい、請求項１８に記載の半導体装置。
  20. 【請求項２０】 前記ｎチャネル型ＴＦＴにおける前記
    活性領域の幅Ｗに対する前記ゲッタリング領域の面積Ｓ
    の比Ｓ／Ｗが、前記ｐチャネル型ＴＦＴにおける前記活
    性領域の幅Ｗに対する前記ゲッタリング領域の面積Ｓの
    比Ｓ／Ｗと概略等しい請求項１４から１９のいずれかに
    記載の半導体装置。
  21. 【請求項２１】 前記ｎチャネル型ＴＦＴにおける前記
    ソース領域またはドレイン領域とチャネル部との接合部
    から前記ゲッタリング領域までの距離Ｌが、前記ｐチャ
    ネル型ＴＦＴにおける前記ソース領域またはドレイン領
    域とチャネル部との接合部から前記ゲッタリング領域ま
    での距離Ｌと概略等しい請求項１４から２０のいずれか
    に記載の半導体装置。
  22. 【請求項２２】 前記ゲッタリング領域は、ｎ型を付与
    する周期表第５族Ｂに属する不純物元素、および、ｐ型
    を付与する周期表第３族Ｂに属する不純物元素を含有す
    る請求項１から２１のいずれかに記載の半導体装置。
  23. 【請求項２３】 前記ゲッタリング領域におけるｎ型を
    付与する不純物元素の濃度は１×１０19〜１×１０21ａ
    ｔｏｍｓ／ｃｍ3の範囲内にあり、ｐ型を付与する不純
    物元素の濃度は１．５×１０19〜３×１０21ａｔｏｍｓ
    ／ｃｍ3の範囲内にある請求項２２に記載の半導体装
    置。
  24. 【請求項２４】 前記ゲッタリング領域において、ｐ型
    を付与する不純物元素の濃度は、ｎ型を付与する不純物
    元素の濃度の１．５〜３倍である請求項２２または２３
    に記載の半導体装置。
  25. 【請求項２５】 前記ゲッタリング領域には、Ａｒ、Ｋ
    ｒ、およびＸｅからなる群から選択された少なくとも１
    種類の希ガス元素がドープされている請求項１から２１
    のいずれかに記載の半導体装置。
  26. 【請求項２６】 前記ゲッタリング領域には、１×１０
    19〜３×１０21ａｔｏｍｓ／ｃｍ3の濃度の希ガス元素
    がドープされている請求項２５に記載の半導体装置。
  27. 【請求項２７】 前記ゲッタリング領域には、前記触媒
    元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、お
    よびＣｕからなる群から選択された少なくとも１種の元
    素が存在している請求項１から２６のいずれかに記載の
    半導体装置。
  28. 【請求項２８】 前記ゲッタリング領域には、前記触媒
    元素が１×１０19ａｔｏｍｓ／ｃｍ3以上の濃度で存在
    している請求項２７に記載の半導体装置。
  29. 【請求項２９】 前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、
    およびＭｏからなる群から選択された少なくとも１種の
    材料から形成されている請求項１から２８のいずれかに
    記載の半導体装置。
  30. 【請求項３０】 結晶化を促進する触媒元素が少なくと
    も一部に添加された非晶質半導体膜を用意する工程と、 前記非晶質半導体膜に対して第１の加熱処理を行うこと
    により、前記非晶質半導体膜の少なくとも一部を結晶化
    し、結晶質領域を含む半導体膜を得る工程と、 前記半導体膜をパターニングすることにより、それぞれ
    が結晶質領域を備えた複数の島状半導体層を形成する工
    程と、 前記島状半導体層においてソース領域およびドレイン領
    域が形成される部分以外の部分に対して選択的にゲッタ
    リング元素を添加し、非晶質化したゲッタリング領域を
    形成する工程と、 第２の加熱処理を行うことにより、前記島状半導体層中
    の前記触媒元素の少なくとも一部を前記ゲッタリング領
    域に移動させる工程と、 を包含する半導体装置の製造方法。
  31. 【請求項３１】 前記ゲッタリング領域を非晶質状態に
    保持する請求項３０に記載の半導体装置の製造方法。
  32. 【請求項３２】 前記第２の加熱処理を行う前に、前記
    島状半導体層の選択された部分にｎ型不純物および／ま
    たはｐ型不純物をドープする工程を更に包含する請求項
    ３０または３１に記載の半導体装置の製造方法。
  33. 【請求項３３】 前記ｎ型不純物および／またはｐ型不
    純物をドープする工程は、前記ゲッタリング元素を添加
    する工程の前に行う請求項３２に記載の半導体装置の製
    造方法。
  34. 【請求項３４】 前記ｎ型不純物および／またはｐ型不
    純物をドープする工程は、前記ゲッタリング元素を添加
    する工程の後に行う請求項３２に記載の半導体装置の製
    造方法。
  35. 【請求項３５】 前記島状半導体層上にゲート絶縁膜を
    形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記島状半導体層のうち前記ゲート電極に覆われていな
    い領域に対してｎ型不純物および／またはｐ型不純物を
    ドープする工程と、を包含する請求項３２から３４のい
    ずれかに記載の半導体装置の製造方法。
  36. 【請求項３６】 前記ゲッタリング元素は、Ａｒ、Ｋ
    ｒ、およびＸｅからなる群から選択された少なくとも１
    種の元素を含む請求項３０から３５のいずれかに記載の
    半導体装置の製造方法。
  37. 【請求項３７】 前記ゲッタリング元素は、ｎ型を付与
    する周期表第５族Ｂに属する不純物元素、およびｐ型を
    付与する周期表第３族Ｂに属する不純物元素を含む請求
    項３０から３６のいずれかに記載の半導体装置の製造方
    法。
  38. 【請求項３８】 前記ゲッタリング領域における前記ゲ
    ッタリング元素の濃度を１×１０19〜３×１０21ａｔｏ
    ｍｓ／ｃｍ3の範囲内に調節する請求項３０から３７の
    いずれかに記載の半導体装置の製造方法。
  39. 【請求項３９】 結晶化を促進する触媒元素が少なくと
    も一部に添加された非晶質半導体膜を用意する工程と、 前記非晶質半導体膜に対して第１の加熱処理を行うこと
    により、前記非晶質半導体膜の少なくとも一部を結晶化
    し、結晶質領域を含む半導体膜を得る工程と、 前記半導体膜をパターニングすることにより、それぞれ
    が結晶質領域を備えた複数の島状半導体層を形成する工
    程と、 前記島状半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記島状半導体層の選択された部分に対して、不純物を
    添加することにより、前記島状半導体層においてソース
    領域およびドレイン領域が形成される部分以外の部分に
    非晶質化したゲッタリング領域を形成するドーピング工
    程と、 第２の加熱処理を行うことにより、前記島状半導体層中
    の前記触媒元素の少なくとも一部を前記ゲッタリング領
    域に移動させる工程と、 を包含する半導体装置の製造方法。
  40. 【請求項４０】 前記ドーピング工程は、 前記島状半導体層のうち、ｎチャネル型薄膜トランジス
    タのソース領域、ドレイン領域、およびゲッタリング領
    域が形成される部分と、前記島状半導体層のうち、ｐチ
    ャネル型薄膜トランジスタのゲッタリング領域が形成さ
    れる部分とに対して、ｎ型を付与する不純物元素を添加
    するｎ型ドーピング工程と、 前記ｎ型ドーピング工程の後、前記島状半導体層のう
    ち、ｐチャネル型薄膜トランジスタのソース領域、ドレ
    イン領域、およびゲッタリング領域が形成される部分
    と、前記島状半導体層のうち、ｎチャネル型薄膜トラン
    ジスタのゲッタリング領域が形成される部分とに対し
    て、ｐ型を付与する不純物元素を添加するｐ型ドーピン
    グ工程と、を包含する請求項３９に記載の半導体装置の
    製造方法。
  41. 【請求項４１】 前記ドーピング工程は、 前記島状半導体層のうち、ｐチャネル型薄膜トランジス
    タのソース領域、ドレイン領域、およびゲッタリング領
    域が形成される部分と、前記島状半導体層のうち、ｎチ
    ャネル型薄膜トランジスタのゲッタリング領域が形成さ
    れる部分とに対して、ｐ型を付与する不純物元素を添加
    するｐ型ドーピング工程と、 前記ｐ型ドーピング工程の後、前記島状半導体層のう
    ち、ｎチャネル型薄膜トランジスタのソース領域、ドレ
    イン領域、およびゲッタリング領域が形成される部分
    と、前記島状半導体層のうち、ｐチャネル型薄膜トラン
    ジスタのゲッタリング領域が形成される部分とに対し
    て、ｎ型を付与する不純物元素を添加するｎ型ドーピン
    グ工程と、を包含する請求項３９に記載の半導体装置の
    製造方法。
  42. 【請求項４２】 結晶化を促進する触媒元素が少なくと
    も一部に添加された非晶質半導体膜を用意する工程と、 前記非晶質半導体膜に対して第１の加熱処理を行うこと
    により、前記非晶質半導体膜の少なくとも一部を結晶化
    し、結晶質領域を含む半導体膜を得る工程と、 前記半導体膜をパターニングすることにより、それぞれ
    が結晶質領域を備えた複数の島状半導体層を形成する工
    程と、 前記島状半導体層上にゲート絶縁膜を形成する工程と、 前記島状半導体層のうち、ｎチャネル型薄膜トランジス
    タが形成される部分のゲート絶縁膜上に第１のゲート電
    極を形成し、ｐチャネル型薄膜トランジスタが形成され
    る部分のゲート絶縁膜上に第２のゲート電極を形成する
    工程と、 前記第１のゲート電極および前記第２のゲート電極をマ
    スクにして、前記島状半導体層にｎ型を付与する不純物
    元素を添加し、ｎチャネル型薄膜トランジスタのための
    ソース領域、ドレイン領域およびゲッタリング領域を形
    成するとともに、ｐチャネル型薄膜トランジスタのため
    のゲッタリング領域を形成する工程と、 ｎチャネル型薄膜トランジスタの島状半導体層の一部を
    露出するマスクを前記第１のゲート電極を覆うように形
    成するとともに、ｐチャネル型薄膜トランジスタのため
    の第３のゲート電極を規定するマスクを前記第２のゲー
    ト電極上に形成する工程と、 前記マスクを用いて、前記第２のゲート電極を加工し、
    前記第３のゲート電極を形成する工程と、 前記島状半導体層のうち、前記マスクおよび前記第３の
    ゲート電極に覆われていない部分に対して、ｐ型を付与
    する不純物元素を添加することにより、ｎチャネル型薄
    膜トランジスタのための非晶質化したゲッタリング領域
    を形成するとともに、ｐチャネル型薄膜トランジスタの
    ソース領域、ドレイン領域および非晶質化したゲッタリ
    ング領域を形成する工程と、 ｐ型を付与する不純物元素およびｎ型を付与する不純物
    元素の両方がドープされることによって非晶質化した前
    記ゲッタリング領域に、前記島状半導体層中の前記触媒
    元素の少なくとも一部を移動させるため、第２の加熱処
    理を行う工程と、を包含する半導体装置の製造方法。
  43. 【請求項４３】 結晶化を促進する触媒元素が少なくと
    も一部に添加された非晶質半導体膜を用意する工程と、 前記非晶質半導体膜に対して第１の加熱処理を行うこと
    により、前記非晶質半導体膜の少なくとも一部を結晶化
    し、結晶質領域を含む半導体膜を得る工程と、 前記半導体膜をパターニングすることにより、それぞれ
    が結晶質領域を備えた複数の島状半導体層を形成する工
    程と、 前記島状半導体層上にゲート絶縁膜を形成する工程と、 前記島状半導体層のうち、ｐチャネル型薄膜トランジス
    タが形成される部分のゲート絶縁膜上に第１のゲート電
    極を形成し、ｎチャネル型薄膜トランジスタが形成され
    る部分のゲート絶縁膜上に第２のゲート電極を形成する
    工程と、 前記第１のゲート電極および前記第２のゲート電極をマ
    スクにして、前記島状半導体層にｎ型を付与する不純物
    元素を添加し、ｐチャネル型薄膜トランジスタのための
    ソース領域、ドレイン領域およびゲッタリング領域を形
    成するとともに、ｎチャネル型薄膜トランジスタのため
    のゲッタリング領域を形成する工程と、 ｐチャネル型薄膜トランジスタの島状半導体層の一部を
    露出するマスクを前記第１のゲート電極を覆うように形
    成するとともに、ｎチャネル型薄膜トランジスタのため
    の第３のゲート電極を規定するマスクを前記第２のゲー
    ト電極上に形成する工程と、 前記マスクを用いて、前記第２のゲート電極を加工し、
    前記第３のゲート電極を形成する工程と、 前記島状半導体層のうち、前記マスクおよび前記第３の
    ゲート電極に覆われていない部分に対して、ｎ型を付与
    する不純物元素を添加することにより、ｐチャネル型薄
    膜トランジスタのための非晶質化したゲッタリング領域
    を形成するとともに、ｎチャネル型薄膜トランジスタの
    ソース領域、ドレイン領域および非晶質化したゲッタリ
    ング領域を形成する工程と、 ｎ型を付与する不純物元素およびｐ型を付与する不純物
    元素の両方がドープされることによって非晶質化した前
    記ゲッタリング領域に、前記島状半導体層中の前記触媒
    元素の少なくとも一部を移動させるため、第２の加熱処
    理を行う工程と、 を包含する半導体装置の製造方法。
  44. 【請求項４４】 前記ゲッタリング領域にドープするｎ
    型不純物元素の濃度を１×１０19〜１×１０21ａｔｏｍ
    ｓ／ｃｍ3に設定し、 前記ゲッタリング領域にドープするｐ型不純物元素の濃
    度を１．５×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3に
    設定する請求項４２または４３に記載の半導体装置の製
    造方法。
  45. 【請求項４５】 前記半導体層は、Ｓｉから形成されて
    おり、 前記島状半導体層の一部を非晶質化させる工程は、 ラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノ
    ンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの
    比Ｐａ／Ｐｃが、前記チャネル形成領域に比べて前記ゲ
    ッタリング領域で相対的に大きくなるように行う請求項
    ３０から４４のいずれかに記載の半導体装置の製造方
    法。
  46. 【請求項４６】 前記第２の加熱処理の後、前記ゲッタ
    リング領域以外の領域とコンタクトする配線を形成する
    工程を更に包含する請求項３０から４５のいずれかに記
    載の半導体装置の製造方法。
  47. 【請求項４７】 前記第２のゲート電極は、前記第３の
    ゲート電極より幅を広く形成する請求項４２から４４の
    いずれかに半導体装置の製造方法。
  48. 【請求項４８】 前記第２の加熱処理は、前記ゲッタリ
    ング領域が、結晶化しないように行われる請求項３０か
    ら４７のいずれかに記載の半導体装置の製造方法。
  49. 【請求項４９】 前記第２の加熱処理は、非晶質化され
    た前記ゲッタリング領域が、前記チャネル形成領域、前
    記ソース領域、および前記ドレイン領域に比べて、非晶
    質成分が多く結晶質成分が少なくなるように行われる請
    求項３０から４７のいずれかに記載の半導体装置の製造
    方法。
  50. 【請求項５０】 前記第２の加熱処理は、高速熱アニー
    ル（ＲＴＡ）処理によって行われる請求項３０から４７
    のいずれかに記載の半導体装置の製造方法。
  51. 【請求項５１】 前記非晶質半導体膜を用意する工程
    は、 開口部を有するマスクを前記非晶質半導体膜上に形成す
    る工程と、 前記開口部を通して前記触媒元素を前記非晶質半導体膜
    の選択された領域に添加する工程と、を含んでいる請求
    項３０から５０のいずれかに記載の半導体装置の製造方
    法。
  52. 【請求項５２】 前記ゲッタリング領域は、薄膜トラン
    ジスタのソース領域またはドレイン領域と隣接し、チャ
    ネル領域とは隣接しないように位置に形成する請求項３
    ０から５１のいずれかに記載の半導体装置の製造方法。
  53. 【請求項５３】 前記ゲッタリング領域は、電子または
    正孔が移動する領域以外の領域に形成する請求項３０か
    ら５２のいずれかに記載の半導体装置の製造方法。
  54. 【請求項５４】 前記ゲッタリング領域は、前記島状半
    導体層と配線とを電気的に接続するためのコンタクト領
    域の中心よりも前記島状半導体層の外縁に近い位置に形
    成される請求項３０から５３のいずれかに記載の半導体
    装置の製造方法。
  55. 【請求項５５】 前記ゲッタリング領域は、前記コンタ
    クト領域と部分的にオーバラップしている請求項５４に
    記載の半導体装置の製造方法。
  56. 【請求項５６】 前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、
    Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択され
    た少なくとも１種の元素である請求項３０から５５のい
    ずれかに記載の半導体装置の製造方法。
  57. 【請求項５７】 前記第１の加熱処理の後、前記半導体
    膜にレーザ光を照射する工程を更に包含する請求項３０
    から５６のいずれかに記載の半導体装置の製造方法。
  58. 【請求項５８】 前記第２の加熱処理により、前記島状
    半導体層にドープされた前記不純物の活性化を行う請求
    項３２、３６から５０のいずれに記載の半導体装置の製
    造方法。
  59. 【請求項５９】 請求項１から２９のいずれかに記載の
    半導体装置を備えた電子機器。
  60. 【請求項６０】 前記半導体装置を用いて表示動作が実
    行される表示部を備えた請求項５９に記載の電子機器。
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