WO2010032386A1 - 半導体装置 - Google Patents

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WO2010032386A1
WO2010032386A1 PCT/JP2009/004288 JP2009004288W WO2010032386A1 WO 2010032386 A1 WO2010032386 A1 WO 2010032386A1 JP 2009004288 W JP2009004288 W JP 2009004288W WO 2010032386 A1 WO2010032386 A1 WO 2010032386A1
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diode
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semiconductor
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PCT/JP2009/004288
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齊藤裕一
守口正生
吉田徳生
岩瀬泰章
神崎庸輔
坂本真由子
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device including a thin film transistor and a diode on the same substrate.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • the polycrystalline silicon TFT Since the mobility of electrons and holes in the polycrystalline silicon film is higher than that of the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Therefore, when an active matrix substrate is formed using a polycrystalline silicon TFT, the polycrystalline silicon TFT can be used not only as a switching element but also in a peripheral circuit such as a driver. Accordingly, there is an advantage that a part or the whole of a peripheral circuit such as a driver and the display unit can be integrally formed on the same substrate. Furthermore, there is an advantage that the pixel capacity of a liquid crystal display device or the like can be charged in a shorter switching time.
  • the polycrystalline silicon TFT is mainly used for medium-sized and small-sized liquid crystal display devices.
  • the amorphous silicon TFT is preferably used for an active matrix substrate of a device that requires a large area. Despite having a lower on-current than polycrystalline silicon TFTs, amorphous silicon TFTs are used in many active matrix substrates of liquid crystal televisions.
  • Patent Document 1 proposes forming an active layer of a TFT using a microcrystalline silicon ( ⁇ c-Si) film. Such a TFT is referred to as a “microcrystalline silicon TFT”.
  • the microcrystalline silicon film is a silicon film having microcrystalline grains therein, and the grain boundaries of the microcrystalline grains are mainly in an amorphous phase. That is, it has a mixed state of a crystal phase composed of fine crystal grains and an amorphous phase.
  • the size of each microcrystal grain is smaller than the size of the crystal grain contained in the polycrystalline silicon film.
  • each microcrystalline grain has a columnar shape that grows in a columnar shape from the substrate surface, for example.
  • the microcrystalline silicon film can be formed only by a film forming process using a plasma CVD method or the like.
  • the source gas silane gas diluted with hydrogen gas can be used.
  • a process (annealing process) of crystallizing the amorphous silicon film with a laser or heat after forming the amorphous silicon film using a CVD apparatus or the like is necessary.
  • a microcrystalline silicon film including a basic crystal phase can be formed by a CVD apparatus or the like, so that an annealing process using a laser or heat can be omitted.
  • the microcrystalline silicon TFT since the microcrystalline silicon film is formed with a smaller number of processes than the number of processes necessary for forming the polycrystalline silicon film, the microcrystalline silicon TFT has the same productivity as the amorphous silicon TFT, that is, the same. It can be manufactured with a moderate number of steps and cost. In addition, a microcrystalline silicon TFT can be manufactured using an apparatus for manufacturing an amorphous silicon TFT.
  • the microcrystalline silicon film has higher mobility than the amorphous silicon film, by using the microcrystalline silicon film, a higher on-current than the amorphous silicon TFT can be obtained.
  • the microcrystalline silicon film can be formed without performing a complicated process like the polycrystalline silicon film, the area can be easily increased.
  • Patent Document 1 describes that by using a microcrystalline silicon film as an active layer of a TFT, an ON current 1.5 times that of an amorphous silicon TFT can be obtained.
  • Non-Patent Document 1 provides a TFT having an ON / OFF current ratio of 10 6 , a mobility of about 1 cm 2 / Vs, and a threshold of about 5 V by using a semiconductor film made of microcrystalline silicon and amorphous silicon. It is described that This mobility is higher than the mobility of the amorphous silicon TFT.
  • Patent Document 2 discloses a reverse stagger type (bottom gate structure) TFT using microcrystalline silicon.
  • Patent Document 3 discloses that a TFT having an ON / OFF current ratio of 4.5 ⁇ 10 5 , a mobility of about 150 cm 2 / Vs, and a threshold value of about 1.3 V can be obtained by using a semiconductor layer made of ZnO. Is described. This mobility is much higher than the mobility of the amorphous silicon TFT.
  • Non-Patent Document 2 provides a TFT having a mobility of about 5.6 to 8.0 cm 2 / Vs and a threshold value of about ⁇ 6.6 to ⁇ 9.9 V by using a semiconductor layer made of IGZO. It is described that Similarly, this mobility is much higher than the mobility of amorphous silicon TFTs.
  • the active matrix substrate is usually provided with a short ring between wirings such as source and gate bus lines in order to prevent damage to elements and wirings due to static electricity.
  • wirings such as source and gate bus lines
  • conductive lines that electrically connect all of these wirings have been formed around the gate bus line and the source bus line as a short ring, but such a short ring is a substrate for driving drivers and the like. Therefore, the device cannot be sufficiently protected from static electricity in the mounting process.
  • Patent Documents 4 to 6 by forming a two-terminal element (hereinafter also referred to as “short ring diode”) formed using a semiconductor film between source bus lines and / or between gate bus lines. , Forming a short ring.
  • Patent Document 4 uses an amorphous silicon film as the semiconductor film
  • Patent Documents 5 and 6 use a polysilicon film (polycrystalline silicon film) as the semiconductor film.
  • FIG. 25A is a plan view of the active matrix substrate disclosed in Patent Document 4.
  • the active matrix substrate 1000 includes a plurality of gate bus lines 1014 arranged in parallel to each other, a plurality of source bus lines 1010 orthogonal to the gate bus lines 1014, and a rectangular shape surrounded by the gate bus lines 1014 and the source bus lines 1010.
  • Each pixel region includes a pixel electrode (not shown) and a thin film transistor 1018 disposed in the vicinity of the intersection of the gate bus line 1014 and the source bus line 1010.
  • the thin film transistor 1018 functions as a switching element for each pixel.
  • Each gate bus line 1014 is connected to a gate terminal 1016, and each source bus line 1010 is connected to a source terminal 1012.
  • a short ring diode 1020 formed using the same semiconductor film as the semiconductor layer of the thin film transistor 1018 is formed.
  • the diode 1020 has a structure in which the TFT source and gate are short-circuited, and is also referred to as a “TFT-type diode”.
  • the gate of the diode 1020 connected to the terminals 1012, 1016 opens, and the charge diffuses in order toward the adjacent wirings 1010, 1014. I will do it.
  • all the source bus lines 1010 and the gate bus lines 1014 are equipotential, so that damage to the thin film transistor 1018 due to static electricity can be suppressed.
  • FIG. 25B is a schematic cross-sectional view of the TFT type diode 1020 disclosed in Patent Document 4.
  • the diode 1020 includes a gate electrode 1111, a semiconductor layer 1006 formed over the gate electrode 1111 via a gate insulating film 1005, and a first electrode (source electrode) electrically connected to both ends of the semiconductor layer 1006. 1131 and a second electrode (drain electrode) 1132.
  • Contact layers 1007 are formed between the semiconductor layer 1006 and the first and second electrodes 1131 and 1132, respectively.
  • the first electrode 1131 is connected to the gate electrode 1111 in the contact hole 1133.
  • a portion 1006 c sandwiched between two electrodes 1131 and 1132 in the semiconductor layer 1006 overlaps with the gate electrode 1111.
  • the gate electrode 1111 when a positive potential is applied to the first electrode 1131 using the potential of the second electrode 1132 as a reference (0 V), the gate electrode 1111 also becomes a positive potential. Accordingly, the electrical resistance of a portion 1006c of the semiconductor layer 1006 that overlaps with the gate electrode 1111 is reduced, and a channel is formed. As a result, a current flows between the first electrode 1131 and the second electrode 1132.
  • the diode 1020 is designed in the same manner as in the case of using an amorphous silicon film. Since the mobility of the semiconductor layer of the diode 1020 is higher than the conventional one, a current easily flows through the diode 1020 (that is, the short ring resistance is reduced). If too much current flows through the diode 1020, a leak may occur between the source bus line 1010 or the gate bus line 1014 even during normal operation, and a normal signal may not be sent.
  • the on-resistance of the diode 1020 is proportional to the length of the channel region 1006c of the diode 1020 (hereinafter referred to as “channel length” L) and inversely proportional to the width of the channel region 1006c (hereinafter referred to as “channel width”) W.
  • the channel length L may be increased or the channel width W may be decreased.
  • the process resistive heating
  • the channel width W may not be sufficiently small.
  • the size of the diode 1020 is increased, so that the size is larger than the design size of the active matrix substrate using amorphous silicon, and the frame region (the region located outside the display region in the active matrix substrate). ) Will increase in size.
  • the channel length L is about 20 to 30 ⁇ m and the channel width W is about 10 to 20 ⁇ m.
  • the lower limit of the channel width W is about 3 to 3.5 ⁇ m in the stepper exposure apparatus using the g and h lines that are usually used, and if it is less than that, the accuracy decreases.
  • a semiconductor film having a mobility of three or more times that of amorphous silicon is used, a sufficient short ring resistance cannot be ensured only by reducing the channel width W, and the channel length L needs to be increased. Arise. Therefore, as described above, the size of the diode increases, and as a result, the frame area of the display device expands.
  • a thin film transistor using a metal oxide semiconductor has extremely high mobility.
  • the mobility of the thin film transistor is about 150 cm 2 / Vs, so that the frame region of the display device is significantly enlarged when a conventional diode is manufactured. To do.
  • the mobility of a thin film transistor is 5.6 to 8.0 cm 2 / Vs. When manufactured, the frame area of the display device is similarly greatly enlarged.
  • an In—Zn—O-based semiconductor (IZO) film or a Zn—Ti—O-based semiconductor (ZTO) film which is a metal oxide semiconductor capable of obtaining high mobility, is used.
  • TFT diodes used in other applications for example, a circuit such as a drive circuit, have the same problem as described above.
  • the present invention has been made in view of the above problems, and its purpose is to control the current magnitude of a diode without increasing the size of the diode in a substrate having a thin film transistor and a diode on the same substrate. There is to do.
  • the semiconductor device of the present invention is a semiconductor device including a substrate, a thin film transistor and a diode formed on the substrate, and the diode is formed on the gate electrode and the gate electrode.
  • a current path including said channel region and the resistor region.
  • the diode further includes a conductive layer formed between the substrate and the gate insulating layer and separated from the gate electrode, and the resistance region is interposed between the gate insulating layer and the conductive layer.
  • the conductive layer is disposed so as to overlap.
  • the at least one semiconductor layer is a plurality of semiconductor layers including a first semiconductor layer having the first region and a second semiconductor layer having the second region, wherein the diode is
  • the semiconductor device further includes at least one intermediate electrode that connects the plurality of semiconductor layers in series, and the plurality of semiconductor layers include a semiconductor layer that does not overlap the gate electrode.
  • the at least one semiconductor layer includes one semiconductor layer having the first and second regions, the channel region, and the resistance region.
  • the diode further includes another gate electrode disposed on the second electrode side with respect to the gate electrode, and the one semiconductor layer is on the second electrode side with respect to the channel region.
  • the channel region further includes another channel region disposed, the other channel region overlaps the other gate electrode through the gate insulating layer, and the resistance region includes the channel region and the other channel region. Located between.
  • the one semiconductor layer further includes an intermediate region between the channel region and the resistance region, and the diode is provided on the intermediate region and is electrically connected to the intermediate region.
  • the intermediate electrode is further provided.
  • the at least one semiconductor layer and the semiconductor layer of the thin film transistor may be formed of the same semiconductor film.
  • the at least one semiconductor layer and the semiconductor layer of the thin film transistor may be formed of a microcrystalline silicon film having a crystalline phase and an amorphous phase.
  • the volume ratio of the amorphous phase in the microcrystalline silicon film may be 5% or more and 95% or less.
  • the volume fraction of the amorphous phase in the microcrystalline silicon film may be 5% or more and 40% or less.
  • the at least one semiconductor layer may include a metal oxide semiconductor.
  • the semiconductor device further includes a plurality of bus lines including gate bus lines and source bus lines arranged in a grid pattern on the substrate, wherein the first electrode of the diode is any of the plurality of bus lines.
  • the second electrode is electrically connected to the other one of the plurality of bus lines.
  • the display device includes a display region provided on the substrate and having a plurality of pixels, and a drive circuit provided in a region other than the display region of the substrate, wherein the drive circuit includes the thin film transistor and the thin film transistor. Including diodes.
  • the resistance of the diode can be increased without increasing the size of the diode, and the current flowing between the terminals of the diode can be suppressed.
  • the diode in the present invention is particularly preferably used for a short ring.
  • the short ring is formed using the diode in the present invention, the thin film transistor can be protected from static electricity and current leakage between the terminals of the diode can be suppressed.
  • the present invention is particularly effective when applied to an active matrix substrate using a semiconductor film having high mobility such as microcrystalline silicon or zinc oxide.
  • FIG. 6 is a cross-sectional view taken along the line BB ′. It is a figure which shows an example of the manufacturing method of the semiconductor device of Embodiment 1 by this invention.
  • A) And (b) is a figure for demonstrating the manufacturing process of the semiconductor device of Embodiment 1 by this invention, (a) is a top view, (b) is the AA 'line
  • FIG. 6 is a cross-sectional view taken along the line BB ′.
  • FIG. 6 is a cross-sectional view taken along the line BB ′.
  • A) And (b) is a figure for demonstrating the manufacturing process of the semiconductor device of Embodiment 1 by this invention, (a) is a top view, (b) is the AA 'line
  • FIG. 6 is a cross-sectional view taken along the line BB ′.
  • FIG. 6 is a cross-sectional view taken along the line BB ′.
  • A) is a top view of the other semiconductor device of Embodiment 1 by this invention, (b) is sectional drawing along the A-A 'line
  • A) is a top view which shows the other example of the diode in Embodiment 1, (b) is sectional drawing along the A-A 'line of (a).
  • (A) and (b) are a schematic plan view and a sectional view of sample elements C1 to C6 of a comparative example.
  • (A) is a plan view for explaining the channel length L, the resistance region length L R , and the channel width W of the sample elements E1 to E3 of the example
  • (b) is a sample element C1 to C6 of the comparative example. It is a top view for demonstrating channel width W and channel length L of this.
  • (A) is a graph which shows the diode characteristic of the sample element of an Example and a comparative example
  • (b) and (c) are figures which show the structure of the sample element of a comparative example and an Example, respectively.
  • (A) is a top view which shows typically the diode in Embodiment 2 by this invention, (b) is sectional drawing along the E-E 'line of (a).
  • (A) is a top view which shows typically the diode in Embodiment 3 by this invention, (b) is sectional drawing along the F-F 'line
  • (A) is sectional drawing which shows typically the liquid crystal display device using the active matrix substrate of Embodiment 5 by this invention, (b) is a top view which shows typically the active matrix substrate of (a). It is.
  • (A) is a top view which shows typically the other active matrix substrate of Embodiment 5 by this invention.
  • (b) is a circuit diagram of the shift register in the monolithic gate driver shown to (a). It is a figure for demonstrating the structure of the gate driver circuit of Embodiment 6 by this invention. It is a figure for demonstrating the structure of the other gate driver circuit of Embodiment 6 by this invention. It is a figure for demonstrating the structure of the further another gate driver circuit of Embodiment 6 by this invention. It is a figure for demonstrating the structure of the further another gate driver circuit of Embodiment 6 by this invention.
  • FIG. 1 It is a figure for demonstrating the structure of the source division
  • FIG. 1 is a figure which shows the other structure of the thin-film transistor in this invention.
  • FIG. 1 is a top view of the conventional active matrix substrate,
  • FIG. 1 is sectional drawing of the diode shown to (a).
  • FIG. 1 is a graph for comparing the characteristics of an a-Si diode and the characteristics of a diode using a high mobility semiconductor film having a higher mobility than a-Si.
  • FIG. 1 is a figure for demonstrating the structure of the source division
  • FIG. 1 is a figure which shows the other structure of the thin-film transistor in this invention.
  • FIG. 1 is a top view of the conventional active matrix substrate
  • FIG. 1 is a top view of the conventional active matrix substrate
  • FIG. 1 is a graph for comparing the characteristics of an a-Si
  • the present invention is characterized in that a TFT diode has a channel region overlapping with the gate electrode and a portion not overlapping with the gate electrode in the current path of at least one semiconductor layer.
  • the portion of the semiconductor layer that does not overlap the gate electrode in the current path functions as a resistor, so that it is difficult for current to flow between the terminals of the diode. Therefore, by adjusting the size of such a resistor (hereinafter referred to as “resistance region”), the magnitude of the current flowing between the terminals of the diode can be controlled to a desired value without increasing the size of the diode. Is possible.
  • the “current path” of a diode refers to a region through which an on-current flows when the diode is in an on state, and is a first electrically connected to a first electrode (source electrode) in a semiconductor layer. 1 region, a channel region, and a second region electrically connected to the second electrode (drain electrode), but does not include a region electrically connected to an electrode such as an intermediate electrode in the semiconductor layer. .
  • the present invention can be suitably applied to, for example, an active matrix substrate.
  • a short ring may be formed using the diode.
  • static electricity enters the wiring on the active matrix substrate, it is possible to pass an appropriate current between the terminals of the diode to protect the elements on the substrate.
  • a driving circuit may be formed using the diode, and even in that case, the resistance of the diode can be optimized without significantly increasing the size of the diode.
  • semiconductor layers of TFTs and diodes are formed using a semiconductor film having higher mobility than amorphous silicon.
  • a semiconductor film having higher mobility than amorphous silicon examples include a microcrystalline silicon film and a metal oxide semiconductor film.
  • the on-characteristics of the TFT can be improved, but the resistance of the diode is lowered, so that current easily flows through the diode.
  • FIG. 26A is a graph for comparing characteristics of a diode using an amorphous silicon film (a-Si diode) and a diode using a semiconductor film having a higher mobility than amorphous silicon (high mobility diode).
  • the horizontal axis represents the voltage applied between the terminals of the diode
  • the vertical axis represents the current flowing between the terminals
  • both axes use a linear scale.
  • the saturation region mobility and linear region mobility of the high mobility diode are both four times that of amorphous silicon, and characteristics other than mobility (threshold values of TFTs constituting the diode, etc.) are equivalent to those of amorphous silicon. Is shown.
  • a part of the portion that becomes the current path of the semiconductor layer does not overlap the gate electrode. For this reason, even when a positive potential is applied to the first electrode, a positive potential cannot be applied to the portion of the semiconductor layer that does not overlap with the gate electrode through the gate electrode. This is not done, and the electrical resistance of this part does not decrease. For this reason, the portion not overlapping with the gate electrode becomes an electric resistance connected in series with the channel region.
  • the portion of the semiconductor layer of the diode that does not overlap the gate electrode may be disposed on a conductive layer that is not connected to the first electrode of the diode.
  • the “conductive layer” may be a layer formed of the same conductive film as the gate electrode, for example, and in an open state (floating state).
  • the conductive layer changes the characteristics of the semiconductor layer due to light from the backlight ( Photodegradation) can be suppressed, which is preferable.
  • the thin film transistor and the semiconductor layer of the diode of the semiconductor device are preferably formed of a microcrystalline silicon film.
  • adjustment such as increasing the resistance of the diode is easy by adjusting the impurity concentration doped in a part of the semiconductor layer of the diode.
  • doping a microcrystalline silicon film that requires high-temperature heat treatment has the advantage that it can be manufactured with the same productivity as an amorphous silicon TFT, that is, with the same number of steps and cost. This is because it is difficult to adopt such means.
  • the resistance of the diode is sufficiently high, and it is often unnecessary to significantly reduce the current of the diode.
  • the microcrystalline silicon film has a mixed state of a crystalline phase composed of microcrystalline grains and an amorphous phase.
  • the volume ratio of the amorphous phase in the microcrystalline silicon film can be controlled in the range of 5% to 95%, for example.
  • the volume fraction of the amorphous phase is preferably 5% or more and 40% or less. In this range, a good microcrystalline silicon film with few defects in the film can be obtained, so that the on / off ratio of the TFT can be improved more effectively.
  • the spectrum has the highest peak at a wavelength of 520 cm ⁇ 1 , which is the peak of crystalline silicon, and the peak of amorphous silicon. It has a broad peak at a wavelength of 480 cm ⁇ 1 .
  • 480cm peak height of the amorphous silicon around -1 becomes less than 1 or more for example 1/30 of the peak height of the crystalline silicon found in the vicinity of 520 cm -1.
  • an amorphous phase may remain locally depending on crystallization conditions. Even in such a case, the volume ratio of the amorphous phase in the polycrystalline silicon film is approximately It is less than 5%, and the peak height of amorphous silicon by Raman scattering spectrum analysis is approximately less than 1/30 of the peak height of polycrystalline silicon.
  • Such a microcrystalline silicon film can be formed by a high-density plasma CVD method such as a CCP (capacitive coupling plasma) method or an ICP (inductively coupled plasma) method.
  • a high-density plasma CVD method such as a CCP (capacitive coupling plasma) method or an ICP (inductively coupled plasma) method.
  • the above-described peak intensity ratio can be adjusted by the plasma CVD apparatus method and film forming conditions.
  • microcrystalline silicon film suitably used in the embodiment of the present invention will be described in comparison with the structures of the polycrystalline silicon film and the amorphous silicon film with reference to the drawings.
  • FIGS. 27A to 27C are schematic enlarged cross-sectional views illustrating an amorphous silicon film, a polycrystalline silicon film, and a microcrystalline silicon film, respectively.
  • the amorphous silicon film is composed of an amorphous phase.
  • Such an amorphous silicon film is usually formed on the substrate 1091 by a plasma CVD method or the like.
  • the polycrystalline silicon film is composed of a plurality of crystal grains 1093 separated by crystal grain boundaries 1092 as shown in FIG. Further, the polycrystalline silicon film is substantially composed of crystalline silicon, and the volume ratio of the crystal grain boundary 1092 in the polycrystalline silicon film is extremely small.
  • the polycrystalline silicon film is obtained, for example, by subjecting an amorphous silicon film formed on the substrate 1091 to a crystallization process using laser or heat.
  • the microcrystalline silicon film includes microcrystalline grains 1094 and crystal grain boundaries 1095 made of an amorphous phase, as shown in FIG.
  • a thin amorphous layer (hereinafter referred to as “incubation layer”) 1096 is formed on the substrate side of the microcrystalline silicon film.
  • the crystal grain boundary 1095 and the incubation layer 1096 become the “amorphous phase” 1097 of the microcrystalline silicon film, and the plurality of microcrystalline grains 1094 become the “crystal phase”.
  • each microcrystalline grain 1094 extends in a column shape from the top of the incubation layer 1096 to the top surface of the microcrystalline silicon film along the thickness direction of the microcrystalline silicon film.
  • a microcrystalline silicon film can be formed using, for example, a plasma CVD method similar to the method for forming an amorphous silicon film, using a silane gas diluted with hydrogen gas as a source gas.
  • the fine crystal grains 1094 are smaller than the crystal grains 1093 (FIG. 27B) of the polycrystalline silicon film.
  • the average grain size of the microcrystalline grains 1094 is 2 nm to 300 nm. Accordingly, the crystal cross section of the microcrystalline grain 1094 is sufficiently smaller than the size of the semiconductor element, so that the characteristics of the semiconductor element can be made uniform.
  • the incubation layer 1096 is easy to grow in the initial stage of forming the microcrystalline silicon film.
  • the thickness of the incubation layer 1096 is, for example, several nm although it depends on the film formation conditions of the microcrystalline silicon film.
  • the incubation layer 1096 may be hardly observed depending on the deposition conditions and deposition method of the microcrystalline silicon film, particularly in the case of using high-density plasma CVD.
  • each microcrystalline grain 1094 has a columnar shape extending in a substantially normal direction of the substrate 1091.
  • the structure of the microcrystalline silicon film is determined by the method and conditions for forming the microcrystalline silicon film. Depending on the structure, it is not limited to the structure shown. However, regardless of the structure of the microcrystalline silicon film, the volume fraction of the amorphous phase and the peak intensity ratio (ratio of the peak height of the amorphous silicon to the peak height of the crystalline silicon) in the microcrystalline silicon film are within the above-mentioned range. It is preferable that a TFT having high on characteristics can be realized.
  • the semiconductor device of this embodiment preferably includes a microcrystalline silicon TFT having a bottom gate structure.
  • the short ring diode can be easily formed using the TFT structure.
  • many conventional amorphous silicon TFTs have a bottom gate structure, it is possible to use manufacturing equipment used for manufacturing conventional amorphous silicon TFTs and realize a process with high mass productivity.
  • FIG. 1A and 1B are diagrams schematically showing the semiconductor device according to the present embodiment, in which FIG. 1A is a plan view of the semiconductor device, and FIG. 1B is an AA ′ line and B in FIG. FIG. 6 is a cross-sectional view taken along the line ⁇ B ′.
  • the semiconductor device of this embodiment includes a substrate 1, a diode 201 and a thin film transistor 301 formed on the substrate 1.
  • the diode 201 and the thin film transistor 301 are formed using the same semiconductor film.
  • a microcrystalline silicon film is used as the semiconductor film.
  • the thin film transistor 301 is a reverse stagger channel etching type TFT having a bottom gate structure
  • the diode 201 is basically a reverse stagger channel etching type TFT having a bottom gate structure, and has a structure in which the gate electrode and the source electrode are connected. ing.
  • the thin film transistor 301 includes a gate electrode 103 formed over the substrate 1, a gate insulating layer 5 formed so as to cover the gate electrode 103, a microcrystalline silicon layer 107 formed over the gate insulating layer 5, A source electrode 110 formed on the crystalline silicon layer 107 via the contact layer 109a and a drain electrode 112 formed on the microcrystalline silicon layer 107 via the contact layer 109b are provided.
  • the microcrystalline silicon layer 107 includes a channel region 107c and a first region 107a and a second region 107b that are located on both sides of the channel region 107c, respectively.
  • the first region 107a is electrically connected to the source electrode 110 by the contact layer 109a.
  • the second region 107b is electrically connected to the drain electrode 112 through the contact layer 109b.
  • a gap 116 is formed on the channel region 107c.
  • the diode 201 includes a gate electrode 2, a conductive layer 3 and a connection wiring 4 formed on the substrate 1, a gate insulating layer 5 formed so as to cover the gate electrode 2, the conductive layer 3 and the connection wiring 4, a gate A microcrystalline silicon layer 6 disposed on the insulating layer 5 so as to overlap with the gate electrode 2, a microcrystalline silicon layer 7 disposed on the gate insulating layer 5 so as to overlap with the conductive layer 3, and a microcrystalline silicon layer 6 A first electrode (source electrode) 10 formed thereon via a contact layer 8a, an intermediate electrode 11 formed on the microcrystalline silicon layers 6 and 7 via contact layers 8b and 9a, and a microcrystalline silicon layer 7 and a second electrode (drain electrode) 12 formed via a contact layer 9b.
  • the microcrystalline silicon layer 6 has a channel region 6c, and a first region 6a and an intermediate region 6b located on both sides of the channel region 6c.
  • the first region 6a is electrically connected to the source electrode 10 by the contact layer 8a.
  • the intermediate region 6b is electrically connected to the intermediate electrode 11 by the contact layer 8b.
  • the microcrystalline silicon layer 7 has a region 7d functioning as a resistor (hereinafter referred to as a “resistance region”), and an intermediate region 7a and a second region 7b located on both sides of the resistance region 7d, respectively. is doing.
  • the intermediate region 7a is electrically connected to the intermediate electrode 11 through the contact layer 9a.
  • the second region 7b is electrically connected to the drain electrode 12 through the contact layer 9b.
  • Gap portions 15 and 16 are formed on the channel region 6c and the resistance region 7d.
  • the gate electrode 2, the conductive layer 3, and the connection wiring 4 are formed of the same conductive film.
  • the gate electrode 2 is disposed so as to overlap with the channel region 6c of the microcrystalline silicon layer 6, and controls the conductivity of the channel region 6c.
  • the gate electrode 2 is connected to a connection wiring 4, and the connection wiring 4 is electrically connected to the source electrode 10 in a contact hole 14 that is an opening provided in the gate insulating layer 5.
  • the conductive layer 3 is disposed so as to overlap with the microcrystalline silicon layer 7, that is, at a position where the conductivity of the resistance region 7d can be controlled.
  • the conductive layer 3 is not connected to other electrodes and wiring such as the source electrode 10 and is floating.
  • the microcrystalline silicon layers 107, 6, and 7 in the thin film transistor 301 and the diode 201 have a plurality of columnar microcrystalline grains and a crystal grain boundary composed of an amorphous phase. ing.
  • the volume ratio of the amorphous phase occupying the microcrystalline silicon layers 107, 6, and 7 is, for example, 5 to 40%.
  • the peak height of the amorphous phase by Raman scattering spectrum analysis is 1/3 to 1/10 times the peak height of the microcrystalline portion. Note that an amorphous silicon layer or a polycrystalline silicon layer may be used as an active layer instead of the microcrystalline silicon layers 107, 6, and 7.
  • ZnO Zn—O based semiconductor
  • IGZO In—Ga—Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • ZTO Zn—Ti—O based semiconductor
  • Contact layers 109a, 109b, 8a, 8b, 9a, 9b in the thin film transistor 301 and the diode 201 are electrically connected to the microcrystalline silicon layers 107, 6, 7, and the corresponding electrodes 112, 110, 10, 11, 12. It is provided to improve the quality.
  • these contact layers are formed from the same n + type silicon film.
  • These contact layers may be a single layer such as a polycrystalline silicon layer, a microcrystalline silicon layer, or an amorphous silicon layer, or have a stacked structure including at least one of these layers. May be. Note that in the case where a film made of a metal oxide semiconductor is used as the active layer instead of the microcrystalline silicon layer, the contact layer is not necessarily used.
  • a passivation 13 is provided above the electrodes 110, 112, 10, 11, and 12 of the thin film transistor 301 and the diode 201 so as to cover the gaps 116, 15, and 16 and the periphery thereof.
  • the passivation 13 may be a film made of an inorganic material such as silicon nitride, an organic film such as an acrylic resin, or a laminate thereof.
  • the passivation 13 may be appropriately provided with an opening for inputting an electric signal such as a predetermined voltage to the source electrodes 110 and 10 and the drain electrodes 112 and 12 by a technique such as photolithography.
  • the source electrodes 110 and 10 and the rain electrodes 112 and 12 may be appropriately connected by an opening or connection wiring, and may have a configuration in which an electric signal can be input from the outside.
  • the thin film transistor 301 when the resistance of the channel region 107c is sufficiently reduced by the voltage applied to the gate electrode 103, a current flows mainly between the source electrode 110 and the drain electrode 112. At this time, current flows from the source electrode 110 through the contact layer 109a to the first region 107a, the channel region 107c, and the second region 107b of the microcrystalline silicon layer 107. Thereafter, the drain electrode 112 is reached via the contact layer 109b.
  • the diode 201 when the resistance of the channel region 6c is sufficiently reduced by the voltage applied to the gate electrode 2, a current flows mainly between the source electrode 10 and the drain electrode 12. At this time, a current flows from the source electrode 10 through the contact layer 8a through the first region 6a, the channel region 6c, and the intermediate region 6b of the microcrystalline silicon layer 6. Thereafter, the intermediate electrode 11 is reached via the contact layer 8b. Similarly, the intermediate electrode 11 flows through the contact layer 9a through the intermediate region 7a, the resistance region 7d, and the second region 7b of the microcrystalline silicon layer 7 in this order, and then drains through the contact layer 9b. The electrode 12 is reached.
  • the conductive layer 3 under the microcrystalline silicon layer 7 is not connected to other electrodes and wiring, no voltage is directly applied to the conductive layer 3. Accordingly, the first region 7a, the resistance region 7d, and the second region 7b of the microcrystalline silicon layer 7 always have high resistance values, and function as resistors rather than switching elements.
  • the diode 201 since such a resistor is located between the source electrode 10 and the drain electrode 12, the resistance (on-resistance) between them can be increased. Therefore, even when the diode 201 is formed using microcrystalline silicon having high mobility, an excessive current can be prevented from flowing through the diode 201. For this reason, the diode 201 can be suitably used for applications such as a short ring diode.
  • the microcrystalline silicon layer 7 on the drain electrode 12 side does not overlap with the gate electrode 2, but this microcrystalline silicon layer 7 overlaps with the gate electrode 2, and instead the microcrystalline silicon layer 7 on the source electrode 10 side. Even if the silicon layer 6 does not overlap the gate electrode 2, the same effect as described above can be obtained. That is, the same effect as described above can be obtained even when the arrangement of the gate electrode 2 and the conductive layer 3 is changed.
  • the semiconductor layer (active layer) of the thin film transistor and the diode is a single layer such as a microcrystalline silicon layer, but has, for example, a stacked structure of a microcrystalline silicon layer and an amorphous silicon layer. You may do it.
  • the gate electrode, the conductive layer, the source electrode, the intermediate electrode, and the drain electrode do not need to be composed of a conductive layer such as a single metal layer, and have a laminated structure composed of the same or a plurality of conductive layers. It may be.
  • an insulating substrate such as a plastic substrate can also be used as a substrate for supporting the thin film transistor and the diode.
  • a stainless steel substrate having an insulating film on the surface may be used.
  • the substrate may not be a transparent substrate.
  • the thin film transistors and diodes of this embodiment and the embodiments described below do not have to have a passivation film.
  • FIG. 2 is a diagram for explaining the outline of the manufacturing method of the present embodiment.
  • the semiconductor device manufacturing method includes a gate electrode forming step 71 for forming a gate electrode, and a gate insulating layer / semiconductor layer forming step 72 for forming an island-shaped semiconductor layer to be a gate insulating layer and an active layer.
  • FIGS. 3 to 6 are schematic views for explaining each step of the semiconductor device manufacturing method.
  • 3A is a plan view
  • FIG. 3B is a cross-sectional view taken along lines A-A ′ and B-B ′ shown in FIG.
  • FIGS. 4 to 6 where (a) in each figure is a plan view, and (b) in each figure is a cross-sectional view along the AA ′ line and the BB ′ line in the corresponding plan view. is there.
  • Gate electrode formation step 71 As shown in FIGS. 3A and 3B, a gate metal film is formed on the substrate 1 and patterned to form a gate electrode 103 of the thin film transistor 301, a gate electrode 2 of the diode 201, and a conductive layer 3. And the connection wiring 4 is formed. The connection wiring 4 and the gate electrode 2 are formed adjacent to each other in one pattern. The conductive layer 3 is formed in a pattern separated from the gate electrode 2 and the connection wiring 4.
  • molybdenum (Mo) is deposited to a thickness of 0.2 ⁇ m on a substrate 1 such as a glass substrate by a sputtering method using argon (Ar) gas to form a gate metal film (not shown).
  • the temperature of the substrate 1 when forming the gate metal film is set to 200 to 300.degree.
  • a resist pattern film (not shown) made of a photoresist material is formed on the gate metal film, and the gate metal film is patterned using the resist pattern film as a mask (photolithography process).
  • the gate electrode 103 of the thin film transistor 301, the gate electrode 2 of the diode 201, the conductive layer 3, and the connection wiring 4 are obtained.
  • a wet etching method is used for etching the gate metal film.
  • the etchant a solution comprising 10 to 80% by weight phosphoric acid, 1 to 10% by weight nitric acid, 1 to 10% by weight acetic acid, and the balance water can be used.
  • the resist pattern film is removed using a stripping solution containing organic alkali.
  • the material of the gate metal film is indium tin oxide (ITO), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), titanium It may be a simple metal such as (Ti) or a material containing nitrogen, oxygen, or another metal.
  • the gate metal film may be a single layer using the above materials or may have a stacked structure.
  • the gate electrode 2 may be a Ti / Al / Ti laminated film made of titanium and aluminum, a Ti / Cu / Ti laminated film made of titanium and copper, or a Mo / Cu / Mo laminated film made of copper and molybdenum. May be.
  • an evaporation method or the like can be used in addition to the sputtering method.
  • the thickness of the gate metal film is not particularly limited.
  • the etching method of the gate metal film is not limited to the above-described wet etching method, and chlorine (Cl 2 ) gas, boron trichloride (BCl 3 ) gas, CF 4 (carbon tetrafluoride) gas, O 2 (oxygen) Etc.) can also be used.
  • Gate insulating layer / semiconductor layer forming step 72 Next, a gate insulating layer 5, a microcrystalline silicon film and an n + type silicon film are formed in this order on the gate electrode 2, the conductive layer 3 and the connection wiring 4, and the microcrystalline silicon film and the n + type silicon film are patterned. To do. As a result, as shown in FIGS. 4A and 4B, island-shaped microcrystalline silicon processed films 118, 17, 18, and n + -type silicon processed films 120, 19, 20 are obtained. Thereafter, a contact hole 14 exposing a part of the connection wiring 4 is provided in the gate insulating layer 5.
  • a gate insulating layer (thickness: 0.4 ⁇ m, for example) made of silicon nitride (SiN x ) is formed on the substrate 1 on which the gate electrode 2 and the like are formed by plasma chemical vapor deposition (PECVD). ) 5 is formed.
  • the gate insulating layer 5 is formed by using a film formation chamber having a parallel plate type (capacitive coupling type) electrode structure, a substrate temperature: 250 to 300 ° C., a pressure: 50 to 300 Pa, and a power density: It is carried out under conditions of 10 to 20 mW / cm 2 .
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a film forming gas.
  • a microcrystalline silicon film (thickness: 0.12 ⁇ m, for example) is formed using the same chamber as that used for forming the gate insulating layer 5.
  • the microcrystalline silicon film is formed under the conditions of substrate temperature: 250 to 300 ° C., pressure: 50 to 300 Pa, power density: 1 to 30 mW / cm 2 , and hydrogen gas is used as a film forming gas.
  • hydrogen gas is used as a film forming gas.
  • Use diluted silane gas Use diluted silane gas.
  • the flow ratio of silane (SiH 4 ) and hydrogen (H 2 ) is 1: 200 to 1: 1000.
  • n + type silicon film (thickness: 0.05 ⁇ m, for example) is formed using the same film formation chamber as described above.
  • the formation of the n + -type silicon film is substantially the same as the formation of the microcrystalline silicon film, but silane (SiH 4 ), hydrogen (H 2 ), and phosphine (PH) are used as the deposition gases. 3 ) Use a mixed gas.
  • a resist pattern film (not shown) made of a photoresist material is formed on the gate insulating layer 5, and the microcrystalline silicon film and the n + -type silicon film are patterned using the resist pattern film as a mask (photolithography). Process).
  • island-shaped microcrystalline silicon processed films 118, 17, 18 and n + -type silicon processed films 120, 19, 20 are obtained.
  • a dry etching method mainly using chlorine (Cl 2 ) gas is used.
  • the resist pattern film is removed using a stripping solution containing organic alkali.
  • a resist pattern film (not shown) made of a photoresist material is formed, and a contact hole 14 is formed in the gate insulating layer 5 using this resist pattern film as a mask (photolithography process).
  • a dry etching method combining CF 4 (carbon tetrafluoride) gas, O 2 (oxygen), or the like can be used to form the contact hole 14.
  • the resist pattern film is removed using a stripping solution containing organic alkali.
  • Source / drain electrode forming step 73 A conductive film for forming source / drain electrodes is formed on the n + -type silicon processed films 120, 19, 20 and the gate insulating layer 5.
  • a conductive film (thickness: 0.2 ⁇ m, for example) is formed by depositing molybdenum with a thickness of 0.2 ⁇ m on the surface of the substrate 1 by sputtering using argon (Ar) gas. .
  • the substrate temperature when forming the conductive film is 200 to 300 ° C.
  • a resist pattern film 21 is formed on the conductive film, and the conductive film is patterned using the resist pattern film 21 as a mask.
  • the electrode 112 and the source electrode 10, the intermediate electrode 11, and the drain electrode 12 of the diode 201 are obtained.
  • the patterning of the conductive film can be performed using, for example, a wet etching method.
  • a solution comprising 10 to 80% by weight phosphoric acid, 1 to 10% by weight nitric acid, 1 to 10% by weight acetic acid, and the balance water is used as the etchant.
  • the resist pattern film 21 on the source electrode 10, the intermediate electrode 11, and the drain electrode 12 is left until the next step without being removed even after the etching is completed.
  • the conductive film is made of indium tin oxide (ITO), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), It may be a simple metal such as titanium (Ti) or a material containing nitrogen, oxygen, or another metal.
  • the source electrode 10 or the like may be a single layer using the above materials or may have a laminated structure.
  • the conductive film may be a Ti / Al / Ti laminated film made of titanium and aluminum, or a Ti / Cu / Ti laminated film made of titanium and copper, or a Mo / Cu / Mo laminated film made of copper and molybdenum. Good.
  • an evaporation method or the like can be used in addition to the sputtering method. Further, the method for forming the conductive film is not limited to the wet etching using the above-described etchant. Furthermore, the thickness of the conductive film is not limited to the above thickness.
  • Source / drain separation step 74 Subsequently, as shown in FIGS. 6A and 6B, a portion of the n + -type silicon processed film 120 that is not covered with either the source electrode 110 or the drain electrode 112 is removed, and the gap portion 116 is formed. Form. Similarly, portions of the n + -type silicon processed films 19 and 20 that are not covered with any of the source electrode 10, the intermediate electrode 11, and the drain electrode 12 are removed to form gap portions 15 and 16, respectively. At this time, portions of the microcrystalline silicon processed films 118, 17, 18 located in the gap portions 116, 15, 16 are thinner than other portions by over-etching.
  • microcrystalline silicon layer 107 and the contact layers 109a and 109b are obtained from the microcrystalline silicon processed film 118 and the n + type silicon processed film 120.
  • microcrystalline silicon layers 6 and 7 and contact layers 8a, 8b, 9a, and 9b are obtained from microcrystalline silicon processed films 17 and 18 and n + -type silicon processed films 19 and 20, respectively.
  • the resist pattern film 21 (FIGS. 5A and 5B) is removed.
  • a dry etching method using chlorine (Cl 2 ) gas is used for etching the n + -type silicon processed films 120, 19, and 20 .
  • the resist pattern film 21 is removed using a stripping solution containing organic alkali after the etching is completed. Note that the etching method is not limited to the above method.
  • a passivation 13 (thickness: 0.3 ⁇ m, for example) made of silicon nitride (SiN x ) is formed by plasma chemical vapor deposition (PECVD).
  • PECVD plasma chemical vapor deposition
  • the passivation 13 is formed by using a film forming chamber having a parallel plate type (capacitive coupling type) electrode structure, a substrate temperature: 200 ° C., a pressure: 50 to 300 Pa, and a power density: 10 to 20 mW / Performed under conditions of cm 2 .
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a film forming gas.
  • the passivation 13 may be appropriately provided with an opening for inputting an electric signal such as a predetermined voltage to the source electrodes 110 and 10 and the drain electrodes 112 and 12.
  • the semiconductor layers (microcrystalline silicon layers 6 and 7) and the contact layers 8a, 8b, 9a, and 9b are island-shaped, but are not necessarily island-shaped.
  • 7A and 7B are a plan view and a cross-sectional view illustrating another semiconductor device according to this embodiment, respectively. For simplicity, the same components as those in FIG.
  • the patterns of the contact layers 25a, 25b, 25d, and 25e, and the microcrystal are substantially the same.
  • the source / drain electrodes 110 and 112 the contact layers 109 a and 109 b, and the microcrystalline silicon layer 107 are substantially in the same planar shape except for the gap portion 116, as in the diode 202.
  • a thin film transistor 302 is formed.
  • the diode 202 and the thin film transistor 302 can be manufactured by a method similar to the method for manufacturing the diode 201 and the thin film transistor 301 described above.
  • the use of halftone exposure is advantageous because the number of resist pattern film formations can be reduced, and the production material for forming the resist pattern film such as a photoresist material can be reduced.
  • the process using halftone exposure is, for example, C.I. W. SID 2000 DIGEST, pp 1006-11009 by Kim et al.
  • a microcrystalline silicon film and a contact layer for forming a microcrystalline silicon layer on the substrate 1 on which the gate electrode 2, the conductive layer 3, the connection wiring 4, the gate electrode 103, and the gate insulating layer 5 are formed.
  • An n + silicon film for forming a conductive film and a conductive film for forming source / drain electrodes are formed in this order.
  • a half resist pattern is used to form a resist pattern that is thick at the portion that becomes the source / drain electrode and thin at the portion that becomes the gap portion of the conductive film.
  • the conductive film, the n + silicon film, and the microcrystalline silicon film are patterned using the resist pattern as a mask (first processing). Subsequently, by thinning the entire resist pattern by dry etching or the like, the thin portion of the resist pattern is removed to form an opening. Thereafter, the conductive film and the n + silicon film are patterned using the resist pattern in which the opening is formed as a mask (second processing).
  • the conductive film, the n + silicon film, and the microcrystalline silicon film are patterned using the same resist pattern, and from these films, the source electrode 10, the intermediate electrode 11, the intermediate electrode 11, The drain electrode 12, the contact layers 25a, 25b, 25d, and 25e and the microcrystalline silicon layers 24a to 24f are formed, and the source electrode 110, the drain electrode 112, the contact layers 109a and 109b, and the microcrystalline silicon layer 107 of the thin film transistor 302 are formed. Can be formed.
  • the upper electrode 23 can be formed of ITO (indium tin oxide) or the like, but may be formed of an IZO film. When this embodiment is applied to an active matrix substrate, the upper electrode 23 may be formed simultaneously with a pixel electrode (not shown).
  • the diode 201 is also contacted so that the opening of the passivation 13 and the opening of the gate insulating layer 5 are performed in the same process so that the connection wiring 4 and the source electrode 10 are electrically connected via the upper electrode 23.
  • a hole 22 may be provided.
  • FIGS. 8A and 8B are a plan view and a cross-sectional view showing another configuration of the diode in the present embodiment, respectively.
  • the diode 204 has the same configuration as the diode 201 shown in FIG. 1 except that the conductive layer 3 is not provided under the microcrystalline silicon layer 7. Also in the diode 204, the portion that becomes the current path of the microcrystalline silicon layer 7 functions as a resistor, and thus the same effect as the diode 201 can be obtained.
  • a current path including the channel region and the resistance region of the semiconductor layer may be formed in the on state, and the configuration is not limited to the configurations shown in FIGS.
  • the diode may include three or more island-shaped microcrystalline silicon layers. Even in this case, the effect similar to the above can be obtained as long as at least one microcrystalline silicon layer does not overlap with the gate electrode and another microcrystalline silicon layer has a channel region overlapping with the gate electrode.
  • each of the thin film transistors 301 and 302 illustrated in FIGS. 1 and 7 includes one gate electrode 103, the thin film transistors 301 and 302 may include a plurality of gate electrodes. In that case, an island-shaped microcrystalline silicon layer may be provided over each gate electrode, or one microcrystalline silicon layer may be provided so as to overlap with a plurality of gate electrodes. Alternatively, as will be described in detail later, a plurality of channel regions may be formed in a microcrystalline silicon layer disposed over one gate electrode.
  • Sample elements E1 to E3 were produced as examples of the diode in the present embodiment, and sample elements C1 to C6 were produced as comparative examples. The diode characteristics of these sample elements were evaluated, and the method and results will be described.
  • Sample elements E1 to E3 in the examples have the same configuration as the diode 201 shown in FIG.
  • the sample elements C1 to C6 of the comparative example differ from the configuration of the diode 201 shown in FIG. 1 in that there is no semiconductor layer functioning as a resistor between the source / drain electrodes 10 and 12.
  • FIGS. 9A and 9B are a schematic plan view and a cross-sectional view of sample elements C1 to C6 of the comparative example, respectively.
  • the same reference numerals are assigned to the same components as those of the diode 201 shown in FIG.
  • the conductive layer 3, the microcrystalline silicon layer 7, and the intermediate electrode 11 are not provided.
  • the microcrystalline silicon layer 6 includes a channel region 6c disposed so as to overlap the gate electrode 2, and first and second regions 6a and 6b located on both sides thereof.
  • the first region 6 a is connected to the source electrode 10, and the second region 6 b is connected to the drain electrode 12.
  • the entire portion of the microcrystalline silicon layer 6 that becomes a current path overlaps the gate electrode 2.
  • Sample elements E1 to E3 of Examples are produced by a method similar to the method described above with reference to FIGS. However, the pattern size of the gate electrode 2, the conductive layer 3, the microcrystalline silicon layers 6 and 7, and the electrodes 10, 11, and 12 is adjusted as follows.
  • the configuration of the sample elements E1 to E3 is shown in FIG.
  • the distance L between the source electrode 10 and the intermediate electrode 11 in a plane parallel to the surface of the substrate 1 (in the substrate plane) is the length of the channel region (“channel length”).
  • the distance L R between the intermediate electrode 11 and the drain electrode 12 is the length of the portion (also referred to as “resistance region”) of the microcrystalline silicon layer 7 that serves as a resistor, For distinction, it is called “resistance region length”.
  • the width W of the microcrystalline silicon layers 6 and 7 along the direction orthogonal to the channel length L and the resistance region length L R is defined as a channel width.
  • the widths of the electrodes 10, 11, and 12 are all the same and smaller than the channel width W.
  • the channel length L is 3 ⁇ m
  • the resistance region length L R is 3 ⁇ m
  • the channel width W is 10 ⁇ m.
  • the length L ′ of the overlapping portion between each electrode 10, 11, 12 and the gate electrode 2 or the conductive layer 3 is 2 ⁇ m, respectively.
  • the lengths of the overlapping portions with the silicon layers 6 and 7 are 2 ⁇ L ′, respectively.
  • each electrode 10, 11, 12 is arranged at the center of the microcrystalline silicon layer 6, 7, and each electrode 10, 11, 12 is arranged from the end of the microcrystalline silicon layer 6, 7.
  • the length W ′ to the end of is set to 2 ⁇ m. Accordingly, the width of each electrode 10, 11, 12 is W-2 ⁇ W ′.
  • the channel length L is 10 ⁇ m and the resistance region length L R is 10 ⁇ m.
  • the channel width W, length L ′, and length W ′ are the same as those of the sample element E1.
  • the channel length L is 20 ⁇ m
  • the resistance region length L R is 20 ⁇ m
  • the channel width W, length L ′, and length W ′ are the same as those of the sample element E1.
  • sample elements C1 to C5 of the comparative example are also manufactured by the method described with reference to FIGS. However, the conductive layer 3, the microcrystalline silicon layer 7, and the intermediate electrode 11 are not formed.
  • the configuration of the sample elements C1 to C5 is shown in FIG.
  • the pattern sizes of the gate electrode 2, the microcrystalline silicon layer 6, the source electrode 10, and the drain electrode 12 are adjusted so that the channel length L is 3 ⁇ m.
  • the channel length L of the sample element C2 is 10 ⁇ m
  • the channel length L of the channel element C3 is 20 ⁇ m
  • the channel length L of the sample element C4 is 50 ⁇ m
  • the channel length L of the channel element C5 is 100 ⁇ m.
  • the sample elements C1 to C5 have the same channel width W, length L ′ and length W ′ as the sample elements E1 to E3 of the example.
  • the sample element C6 of the comparative example has the same configuration as the other sample elements C1 to C5, and is formed by the same method.
  • the semiconductor layer serving as the active layer of the sample element C6 is formed using an amorphous silicon film instead of the microcrystalline silicon film.
  • the pattern sizes of the gate electrode, the amorphous silicon layer, the source electrode, and the drain electrode are adjusted so that the channel length L is 3 ⁇ m.
  • the mobility is about 0.6 to 0.8 cm 2 / Vs.
  • the mobility of the amorphous silicon film used in the sample element C6 is about 0.3 to 0.4 cm 2 / Vs.
  • FIG. 11A The horizontal axis of the graph shown in FIG. 11A is the inter-terminal voltage Vgd (V), and the drain current Isd is positive when the current flows from the source electrode 10 to the drain electrode 12.
  • the vertical axis represents the drain current Isd (A).
  • FIG. 11B shows the configuration of the sample elements C1 to C6 of the comparative example
  • FIG. 11C shows the configuration of the sample elements E1 to E3 of the example.
  • each diode When used as a short ring diode of an active matrix substrate, each diode preferably has characteristics equivalent to the diode characteristics of the sample element C6 (channel length L: 20 ⁇ m) using amorphous silicon.
  • the channel length L to 3 ⁇ m and the resistance region length L R to 3 ⁇ m (sample element E1), diode characteristics equivalent to the sample element C6 can be realized. Recognize. Therefore, using microcrystalline silicon, characteristics suitable for the short ring diode can be realized while maintaining a size equivalent to the size of the sample element C6. It can also be seen that by appropriately adjusting the channel length L and the resistance region length L R , desired characteristics can be realized while keeping the size of the diode small.
  • a particularly high effect can be obtained when a TFT and a diode are formed using a semiconductor film such as microcrystalline silicon having a higher mobility than amorphous silicon. This is because the characteristics of the TFT can be improved and the characteristics can be optimized without increasing the size of the diode.
  • the mobility of the TFT is 0.6 to 0.8 cm 2 / Vs has been described as an example, but this is particularly effective when the mobility of the TFT is higher than 1 cm 2 / Vs.
  • the thin film transistors 301 and 302 and the diodes 201, 202, and 204 in this embodiment may use an amorphous silicon layer or a polycrystalline silicon layer as an active layer instead of the microcrystalline silicon layer.
  • ZnO Zn—O based semiconductor
  • IGZO In—Ga—Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • ZTO Zn—Ti—O based semiconductor
  • the contact layers 25a, 25b, 25d, 25e, 109a and 109b are unnecessary, and the active layer and the source / drain electrodes can be directly electrically connected.
  • a metal oxide semiconductor such as IGZO is used, since the mobility exceeds 4 cm 2 / Vs, a higher effect can be obtained by applying the present invention.
  • the thin film transistors 301 and 302 and the diodes 201, 202, and 204 of the present embodiment are reverse stagger channel etching type TFTs having a bottom gate structure or diodes based on the reverse stagger channel etching type TFTs. It may be a diode based on it. That is, as shown in FIG. 15, an etch stop layer may be provided on the semiconductor layer, but it is desirable to have a contact layer made of n + -type silicon or the like between the semiconductor layer and the source / drain electrodes.
  • Embodiment 2 a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings.
  • the semiconductor device of this embodiment is different from Embodiment 1 shown in FIG. 1 in that a diode is formed using one island-like semiconductor layer.
  • FIG. 12 is a diagram schematically showing the diode in the present embodiment.
  • FIG. 12A is a plan view of the diode in the present embodiment
  • FIG. 12B is a line EE ′ in FIG. FIG.
  • the diode 205 is basically a reverse stagger channel etching type TFT having a bottom gate structure, and has a structure in which the gate electrode and the source electrode are connected.
  • the semiconductor device of this embodiment further includes a diode TFT.
  • the TFT only needs to have an active layer formed using the same microcrystalline silicon film as the microcrystalline silicon layer 27 of the diode 205.
  • the TFT 301 shown in FIGS. You may have the structure similar to.
  • the diode 205 includes a substrate 1 such as a glass substrate, a gate electrode 26 formed on the substrate 1, a gate insulating layer 5 formed on the substrate 1 so as to cover the gate electrode 26, and a gate insulating layer 5 Formed on the microcrystalline silicon layer 27 via a contact layer 8a, and formed on the microcrystalline silicon layer 27 via a contact layer 8b. And a drain electrode 12.
  • the microcrystalline silicon layer 27 has a channel region 27c and first and second regions 27a and 27b located on both sides of the channel region 27c.
  • the first region 27a is electrically connected to the source electrode 10 by the contact layer 8a.
  • the second region 27b is electrically connected to the drain electrode 12 by the contact layer 8b.
  • the channel region 27 c is disposed so as to overlap the gate electrode 26, and the conductivity of the channel region 27 c can be controlled by a voltage applied to the gate electrode 26.
  • the microcrystalline silicon layer 27 has a portion (resistance region) 27d that is located between the first and second regions 27a and 27b and does not overlap with the gate electrode 26. Since the resistance region 27d is not reduced in resistance even when a voltage is applied to the gate electrode 26, it functions as a resistor.
  • the lengths L and L R in the channel direction of the channel region 27c and the resistance region 27d are appropriately adjusted. For example, when the channel width W is 10 ⁇ m, the length (channel length) L of the channel region 27c is 3 ⁇ m and the resistance region 27d. The length L R is 3 ⁇ m. In the present embodiment, since the second region 27b does not overlap the gate electrode 26, the second region 27b also functions as a resistor.
  • the contact layers 8a and 8b, the source electrode 10 and the drain electrode 12 are patterned so as not to be positioned on the channel region 27c and the resistance region 27d.
  • a gap portion 15 is formed on 27d.
  • the gate electrode 26, the connection wiring 4, and the gate electrode (not shown) of the TFT are formed of the same conductive film.
  • the gate electrode 26 is connected to the connection wiring 4, and the connection wiring 4 is electrically connected to the source electrode 10 in the contact hole 14 that is an opening provided in the gate insulating layer 5.
  • the material of the microcrystalline silicon layer 27, the contact layers 8a and 8b, and the passivation 13 in the diode 205 may be the same as the material of the corresponding component in the diode 201 illustrated in FIG.
  • a current mainly flows between the source electrode 10 and the drain electrode 12.
  • a stagger channel etching type TFT having a bottom gate structure is basically formed on the same substrate as the diode 205, and the gate electrode and the source electrode are connected to each other. At this time, current flows from the source electrode 10 through the contact layer 8a through the first region 27a, the channel region 27c, the resistance region 27d, and the second region 27b of the microcrystalline silicon layer 27. Thereafter, the drain electrode 12 is reached via the contact layer 8b.
  • the gate electrode 26 is not disposed below the resistance region 27d and the second region 27b in the microcrystalline silicon layer 27. Therefore, even when a voltage is applied to the gate electrode 26, The accumulation of electrons, which are mobile charges, is not performed. Accordingly, the resistance region 27 d and the second region 27 b are always highly resistant without being affected by the potential of the gate electrode 26. By providing such a high-resistance region 27d in the microcrystalline silicon layer 15 and making it difficult for current to flow between the source electrode 10 and the drain electrode 12, it is possible to realize characteristics according to the application of the diode 205.
  • the diode of this embodiment only needs to include at least one semiconductor layer having both the channel region 27c and the resistance region 27d, and may include two or more semiconductor layers including such a semiconductor layer. . In this case, two or more semiconductor layers may be connected to each other by an intermediate electrode provided on the semiconductor layer.
  • the semiconductor device of this embodiment can be manufactured by a method similar to the method described above with reference to FIGS.
  • the diode 205 of the present embodiment is a diode based on an inverted staggered channel etching type TFT having a bottom gate structure, but may be a diode based on an inverted staggered etch stop type TFT. That is, as shown in FIG. 15, an etch stop layer may be provided on the semiconductor layer, but it is desirable to have a contact layer made of n + -type silicon or the like between the semiconductor layer and the source / drain electrodes.
  • the semiconductor device of this embodiment is the first embodiment shown in FIG. 1 in that two gate electrodes are provided below the semiconductor layer of the diode and no intermediate electrode is provided between the source and drain electrodes of the diode. Is different.
  • FIG. 13 is a diagram schematically showing the diode in the present embodiment.
  • FIG. 13A is a plan view of the diode in the present embodiment
  • FIG. 13B is a FF ′ line in FIG. FIG.
  • the diode 206 is basically an inverted staggered channel etching type TFT having a bottom gate structure, and has a structure in which the gate electrode and the source electrode are connected.
  • the semiconductor device of this embodiment further includes a staggered channel etching TFT having a bottom gate structure on the same substrate as the diode 206.
  • the TFT only needs to have an active layer formed using the same microcrystalline silicon film as the microcrystalline silicon layer of the diode 206.
  • the TFT includes the thin film transistor 301 shown in FIGS. You may have the same structure.
  • the diode 206 includes a substrate 1 such as a glass substrate, gate electrodes 2 and 29 disposed on the substrate 1 with a space therebetween, and gate insulation formed on the substrate 1 so as to cover the gate electrodes 2 and 29.
  • Layer 5 microcrystalline silicon layer 30 formed on gate insulating layer 5, source electrode 10 formed on microcrystalline silicon layer 30 through contact layer 8 a, and contact on microcrystalline silicon layer 30 And a drain electrode 12 formed through the layer 9b.
  • Gate electrode 2 and gate electrode 29 are electrically connected to source electrode 10 in connection electrode 4 and contact hole 14.
  • the microcrystalline silicon layer 30 includes channel regions 30c and 30e, a resistance region 30d located between the channel regions 30c and 30e, and first and second regions 30a and 30b located on both sides of the channel regions 30c and 30e, respectively. have.
  • the first region 30a is electrically connected to the source electrode 10 by the contact layer 8a.
  • the second region 30b is electrically connected to the drain electrode 12 by the contact layer 9b.
  • the channel region 30 c is disposed so as to overlap the gate electrode 2, and the conductivity of the channel region 30 c can be controlled by the voltage applied to the gate electrode 2.
  • the channel region 30 e is disposed so as to overlap the gate electrode 29, and the conductivity of the channel region 30 e can be controlled by the voltage applied to the gate electrode 29.
  • the resistance region 30d does not overlap with the gate electrodes 2 and 29, and even if a voltage is applied to these gate electrodes 2 and 29, the resistance region 30d does not decrease in resistance.
  • the lengths L 1 , L 2 and L R in the channel direction of the channel regions 30c and 30e and the resistance region 30d are appropriately adjusted.
  • the channel width W is 10 ⁇ m
  • the length (resistance region length) L R of the resistance region 30d is 3 ⁇ m.
  • the material of the microcrystalline silicon layer 30, the contact layers 8a and 9b, and the passivation 13 in the diode 206 may be the same as the material of the corresponding component in the diode 201 illustrated in FIG.
  • a current flows mainly between the source electrode 10 and the drain electrode 12. At this time, current flows from the source electrode 10 through the contact layer 8a through the first region 30a, the channel region 30c, the resistance region 30d, the channel region 30e, and the second region 30b of the microcrystalline silicon layer 30 in this order. . Thereafter, the drain electrode 12 is reached via the contact layer 9b.
  • the gate electrodes 2 and 29 are not disposed below the resistance region 30d in the microcrystalline silicon layer 30, and thus are hardly affected by the potentials of the gate electrodes 2 and 29. Always high resistance. By providing such a high-resistance region 30 d in the microcrystalline silicon layer 30 and making it difficult for current to flow between the source electrode 10 and the drain electrode 12, characteristics corresponding to the application of the diode 205 can be realized.
  • the semiconductor device of this embodiment can also be manufactured by the same method as described above with reference to FIGS.
  • the diode 206 of the present embodiment is a diode based on an inverted staggered channel etching type TFT having a bottom gate structure, but may be a diode based on an inverted staggered etch stop type TFT. That is, as shown in FIG. 15, an etch stop layer may be provided on the semiconductor layer, but it is desirable to have a contact layer made of n + -type silicon or the like between the semiconductor layer and the source / drain electrodes.
  • the semiconductor device of this embodiment is different from the above-described embodiment in that the active layer of the diode and the thin film transistor is formed using an In—Ga—Zn—O-based semiconductor (IGZO) film, and that the contact layer is not provided. Is different.
  • IGZO In—Ga—Zn—O-based semiconductor
  • FIG. 14 is a schematic cross-sectional view of the semiconductor device of this embodiment.
  • the semiconductor device includes a substrate 31, a diode 207 and a thin film transistor 307 formed on the substrate 31.
  • the diode 207 and the thin film transistor 307 are formed using the same IGZO film.
  • the thin film transistor 207 is a reverse stagger channel etching type TFT having a bottom gate structure
  • the diode 307 is basically a reverse stagger channel etching type TFT having a bottom gate structure, and has a structure in which the gate electrode and the source electrode are connected. ing.
  • the thin film transistor 207 includes a gate electrode 32 formed on the substrate 31, a gate insulating layer 35 formed so as to cover the gate electrode 32, an IGZO layer 50 formed on the gate insulating layer 35, and an IGZO layer 50.
  • a source electrode 54 and a drain electrode 52 formed thereon are provided.
  • the IGZO layer 50 includes a channel region 50c and a source region 50a and a drain region 50b that are located on both sides of the channel region 50c.
  • the source region 50 a is in contact with the source electrode 54.
  • the drain region 50 b is in contact with the drain electrode 52.
  • the diode 207 includes a gate electrode 33 and a connection wiring 34 formed on the substrate 31, a gate insulating layer 35 formed so as to cover the gate electrode 33 and the connection wiring 34, and the gate electrode 33 on the gate insulating layer 35.
  • IGZO layer 40 disposed so as to overlap, IGZO layer 40, first electrode (source electrode) 44 formed on IGZO layer 40, and second electrode (drain electrode) 42 formed on IGZO layer 40.
  • the IGZO layer 40 includes a channel region 40c and first and second regions 40a and 40b located on both sides of the channel region 40c.
  • the channel region 40 c is disposed so as to overlap the gate electrode 33, and the conductivity of the channel region 40 c can be controlled by a voltage applied to the gate electrode 33.
  • the first region 40 a is electrically connected to the source electrode 44.
  • the second region 40 b is in contact with the drain electrode 42.
  • the IGZO layer 40 further includes a portion (resistance region) 40d that is located between the first and second regions 40a and 40b and does not overlap the gate electrode 33. Since the resistance region 40d has a high resistance regardless of the voltage applied to the gate electrode 33, it functions as a resistor. In the present embodiment, since the first region 40a does not overlap the gate electrode 33, the first region 40a also functions as a resistor.
  • the gate electrodes 32 and 33 and the connection wiring 34 are formed of the same conductive film.
  • the gate electrode 33 is connected to a connection wiring 34, and the connection wiring 34 is electrically connected to the source electrode 44 in a contact hole that is an opening provided in the gate insulating layer 35.
  • the IGZO layers 50 and 40 in the thin film transistor 307 and the diode 207 are formed of the same IGZO film.
  • the IGZO film is a film containing, for example, In: Ga: Zn at a ratio of 2: 2: 1. Note that another metal oxide semiconductor film can be used instead of the IGZO film.
  • the passivation 46 is provided on the upper portions of the electrodes 52, 54, 42, 44 in the thin film transistor 307 and the diode 207.
  • a pixel electrode 58 is provided on the passivation 46. The pixel electrode 58 is electrically connected to the drain electrode 52 in a contact hole formed in the passivation 46.
  • the semiconductor device of this embodiment is manufactured as follows, for example.
  • a conductive film such as a molybdenum (Mo) film is formed on the substrate 31 by sputtering.
  • the conductive film is patterned by wet etching or dry etching to form gate electrodes 32 and 33 and connection wirings 34.
  • a silicon nitride (SiNx) film is formed as the gate insulating layer 35 by PECVD.
  • the thickness of the gate insulating layer 35 is 450 nm, for example.
  • An opening that exposes a part of the surface of the connection wiring 34 is formed in the gate insulating layer 35.
  • a silicon oxide (SiOx) film may be used instead of the SiNx film, or a laminated film made of a SiOx film and a SiNx film may be used.
  • An IGZO film (thickness: 70 nm, for example) is formed by sputtering on the gate insulating layer 35 and in the opening of the gate insulating layer 35, and is patterned to form IGZO layers 40 and 50.
  • a conductive film such as a Mo film is formed by sputtering so as to cover the IGZO layers 40 and 50, and patterning is performed. Thereby, the drain electrodes 42 and 52 and the source electrodes 44 and 54 are obtained.
  • the patterning in this step may use wet etching or dry etching. When wet etching is used, the surface portions of the channel regions 40c and 50c in the IGZO layers 40 and 50 are also etched. For this reason, the thickness of the channel regions 40c and 50c is about 55 nm.
  • a silicon oxide (SiOx) film is formed by PECVD.
  • the thickness of the passivation 46 is, for example, 200 nm. Openings that expose portions of the surface of the source electrode 52 are formed in the passivation 46.
  • an IZO film is formed on the passivation 46 and in the opening of the passivation 46, and the pixel electrode 58 is formed by patterning the IZO film. In this way, the diode 207 and the thin film transistor 307 are obtained.
  • the channel width of the thin film transistor 307 is 30 ⁇ m and the channel length L is 4 ⁇ m
  • the mobility of the thin film transistor 307 is, for example, 4.2 cm 2 / Vs
  • the threshold is about ⁇ 1.3 V
  • the S value is about 0.9 (V / dec )
  • the channel width of the diode 207 is 30 ⁇ m
  • the channel length L is 3 ⁇ m
  • the resistance region length L R is 3 ⁇ m. Note that the lengths L and L R of the diode 207 are appropriately adjusted according to the application of the diode 207.
  • an etch stop layer may be provided on the IGZO layer of the thin film transistor and the diode.
  • FIG. 15 is a schematic cross-sectional view illustrating the configuration of a semiconductor device when an etch stop layer is provided on the semiconductor layer.
  • the same components as those in FIG. 14 are denoted by the same reference numerals, and description thereof is omitted.
  • an etch stop film is formed to cover the IGZO layers 40, 50.
  • this is patterned to obtain an etch stop layer 63 in contact with the channel region and resistance region of the IGZO layer 40 and an etch stop layer 65 in contact with the region of the IGZO layer 50 that becomes the channel region.
  • source and drain electrodes 44, 42, 54, 52 are formed.
  • the material of the etch stop layers 63 and 65 for example, SiOx, photosensitive acrylic resin, or the like can be used.
  • passivation may be provided so as to cover the source / drain electrodes 44, 42, 54, 52 and the etch stop layers 63, 65.
  • an insulating layer for example, a SiOx layer
  • the gate electrodes 32 and 33 may be formed thereon.
  • the channel width of the thin film transistor 308 is 25 ⁇ m and the channel length L is 10 ⁇ m
  • the mobility of the thin film transistor 308 is, for example, about 8 cm 2 / Vs
  • the threshold is about 1 V
  • the on / off current ratio is 2.0 ⁇ 10 7 or more.
  • the channel length L and the resistance region length L R of the diode 208 are appropriately adjusted according to the application of the diode 208. If the channel width of the diode 208 is 25 ⁇ m, the channel length L and the resistance region length L L Any R may be 3 ⁇ m.
  • IGZO layer 14 and 15 includes one semiconductor layer (IGZO layer) having a channel region and a resistance region, but a plurality of IGZO layers like the diode 201 illustrated in FIG. And at least one of the IGZO layers may be arranged so as not to overlap the gate electrode.
  • IGZO layer semiconductor layer having a channel region and a resistance region, but a plurality of IGZO layers like the diode 201 illustrated in FIG. And at least one of the IGZO layers may be arranged so as not to overlap the gate electrode.
  • the present embodiment is an active matrix substrate that includes a plurality of thin film transistors that function as switching elements and a plurality of diodes that form a short ring.
  • the active matrix substrate of this embodiment is suitably used for display devices such as liquid crystal display devices and organic electroluminescence (EL) display devices.
  • FIG. 16A is a cross-sectional view schematically showing a liquid crystal display device using the active matrix substrate of this embodiment
  • FIG. 16B is a schematic view of the active matrix substrate of FIG. FIG.
  • the liquid crystal display device includes an active matrix substrate 82, a counter substrate 83 disposed to face the active matrix substrate 82, and a liquid crystal disposed between these substrates 82, 83.
  • the liquid crystal layer 84 is sealed by a seal member 89 interposed between the active matrix substrate 82 and the counter substrate 83.
  • a color filter and a counter electrode are formed on the surface of the counter substrate 83 on the liquid crystal layer side.
  • Alignment films 87a and 87b are formed on the surfaces of the active matrix substrate 82 and the counter substrate 83 on the liquid crystal layer side, respectively. Further, polarizing plates 88a and 88b are provided on the back side of the active matrix substrate 82 and the viewer side of the counter substrate 83, respectively.
  • the active matrix substrate 82 is arranged apart from each other, a plurality of pixel electrodes 85 that define pixels serving as a unit of image display, and arranged for each pixel, as a switching element.
  • a functioning thin film transistor 86, a source bus line 86s connected to the pixel electrode 85 through the thin film transistor 86, and a gate bus line 86g for selectively driving the thin film transistor 86 are provided.
  • each source bus line 86s and each gate bus line 86g are connected to a source terminal and a gate terminal for inputting a predetermined signal from the outside, respectively.
  • the thin film transistor 86 As the thin film transistor 86, the thin film transistors 301, 302, 307, and 308 in Embodiments 1 to 4 described above can be used.
  • the pixel electrode 85 is formed using a conductive material that transmits light, such as ITO (Indium Tin Oxide), IZO, or a conductive material that reflects light, such as aluminum or a silver alloy.
  • a plurality of diodes 90A and 90B are arranged in a region (frame region) outside the region (display region) where the pixel electrodes 85 are arranged in the active matrix substrate 82.
  • Each of the diodes 90A and 90B is formed using the same semiconductor film as the thin film transistor 86, and is formed on the semiconductor layer (not shown), the gate electrode 92 located below the semiconductor layer, and the semiconductor layer.
  • the gate electrode 92 and the source electrode 94 are electrically connected through a contact hole 98.
  • the diodes 90A and 90B the diodes 201, 202, and 204 to 208 in Embodiments 1 to 4 described above can be used.
  • the source electrode 94 of the diodes 90A and 90B is electrically connected to any one of the source bus lines 86s, and the drain electrode 96 is electrically connected to the other source bus lines 86s.
  • the diodes 90A and 90B are arranged so that currents can easily flow in opposite directions. As a result, electric charges charged on the source bus line 86s can be released in both directions, so that damage due to static electricity can be more effectively prevented. Only one of the diodes 90A and 90B may be arranged.
  • the diodes 90A and 90B are disposed between the adjacent source bus lines 86s, but may be disposed between the adjacent gate bus lines 86g.
  • FIG. 17 is a schematic top view of another example of the active matrix substrate according to the present invention.
  • the active matrix substrate 82 shown in FIG. 16B is that the diodes 90C and 90D are arranged not only between the adjacent source bus lines 86s but also between the adjacent gate bus lines 86g.
  • the configuration is different.
  • the same components as those of the active matrix substrate 82 are denoted by the same reference numerals, and description thereof is omitted.
  • the active matrix substrate 82 ′ includes a gate terminal GT and a source terminal ST for inputting a predetermined electric signal from the outside, a plurality of gate bus lines 86g connected to the gate terminal GT, and a source bus connected to the source terminal ST.
  • the storage capacitor line 81 is made of the same material as the line 86s and the gate bus line 86g.
  • Diodes 90A and 90B are arranged between adjacent source bus lines 86s. Further, diodes 90C and 90D are disposed between the adjacent gate bus lines 86g.
  • the diodes 90A and 90B are arranged so that currents can easily flow in opposite directions.
  • the diodes 90C and 90D are arranged so that currents can easily flow in opposite directions.
  • the structure of each of the diodes 90A to 90D is the same as that of the diodes 90A and 90B described above with reference to FIG.
  • all the bus lines 86s and 86g are connected to any one of the diodes 90A to 90D.
  • a plurality of bus lines including the source bus line 86s and the gate bus line 86g are used. It is sufficient that at least one diode is arranged between any one of the bus lines and the other bus line.
  • a diode may be disposed between the source bus line 86s and the gate bus line 86g. In this way, if a diode is provided between at least two bus lines, the charge input to one of the two bus lines can be released to the other, so that damage due to static electricity can be reduced.
  • the active matrix substrates 82 and 82 'of the present embodiment are manufactured by a method similar to the method described above with reference to FIGS.
  • the pixel electrode 85 is formed by depositing a transparent conductive film of a metal oxide such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), and then patterning by photolithography. It can be formed by doing.
  • a drive circuit for driving and controlling each thin film transistor 86 may be mounted on the active matrix substrates 82 and 82 ′.
  • the thin film transistor and the diode used for the drive circuit are connected to the thin film transistor 86.
  • the same semiconductor film as the diodes 90A to 90D may be used.
  • This embodiment can also be applied to a driver monolithic active matrix substrate in which a drive circuit is formed on the same substrate as the display area.
  • FIG. 18A is a plan view schematically showing the gate driver monolithic active matrix substrate of the present embodiment
  • FIG. 18B is a diagram of the gate driver (monolithic gate driver) shown in FIG. It is a circuit diagram of a shift register.
  • the active matrix substrate includes a display area 92 in which a plurality of pixel electrodes (not shown) are arranged, a monolithic gate driver, and a source driver.
  • the source driver is not a monolithic driver, but is mounted after being made externally by a silicon wafer.
  • the configuration of the display area 92 is the same as the configuration described above with reference to FIGS. 16 and 17.
  • the source driver is connected to a source bus line (not shown) in the display area 92.
  • the monolithic gate driver includes a plurality of shift registers that sequentially output the gate signal Gout .
  • Each shift register 91 has a gate signal output line 93 that outputs a gate signal Gout to a corresponding gate bus line (not shown).
  • the gate signal output line 93 of the nth stage shift register is connected to a connection line for inputting the set signal S to the (n + 1) th stage shift register.
  • a diode 90E is arranged between the gate signal output lines 93 of two adjacent stages.
  • the diode 90E the diodes 201 to 208 in the first to fourth embodiments can be used. Thereby, element destruction due to static electricity can be prevented.
  • the thin film transistor used in the shift register 91, the thin film transistor used as a switching element in the display region 92, and the diode 90E may be formed using the same semiconductor film.
  • a part of the thin film transistor used in the shift register 91 can be replaced with a diode.
  • the replaced diode may have the same configuration as the diodes 201 to 208 in the first to fourth embodiments.
  • the present embodiment is a gate driver circuit including a thin film transistor and a diode.
  • the gate driver circuit of this embodiment is a gate driver monolithic circuit monolithically formed on an active matrix substrate.
  • the gate driver circuit of this embodiment has a plurality of shift registers that sequentially output gate signals.
  • 19 to 21 are diagrams illustrating the configuration of one shift register in the present embodiment.
  • the gate signal Gout of the shift register in this embodiment is output to the corresponding gate bus line by the gate signal output line 93.
  • the n-th stage gate signal output line 93 is connected to a connection line for inputting the set signal S of the (n + 1) -th stage shift register.
  • VDD and VSS are connected to the outside and controlled so as to have a constant potential with almost no temporal variation.
  • VDD is a potential higher than VSS.
  • a clock signal having a temporal variation such as a rectangular wave is input from the outside to CK and CKB.
  • VSS is a reference potential (0 V)
  • VDD is varied at 31 V
  • CK and CKB are varied at a frequency of 10 kHz to 200 kHz in a range of 0 to 31 V. Note that CK and CKB have opposite phases.
  • Each shift register includes a plurality of thin film transistors MA, MB, MC, MD, ME, and MF, and a diode 90F, as shown. At least one of these thin film transistors and the diode 90F are formed of the same semiconductor film.
  • the diode 90F has the same configuration as the diodes 201 to 208 in the first to fourth embodiments described above.
  • the diode 90F is arranged between the VDD or S and the wiring netA so that the source electrode is connected to the VDD side or the S side and the drain electrode is connected to the wiring netA side. That is, the drain electrode of the diode 90F is connected to the gate electrode of the thin film transistor MA, which is the output transistor of the shift register, directly or via the thin film transistor ME.
  • the drain electrode of the thin film transistor MA is connected to Gout directly connected to the gate bus line of the active matrix substrate.
  • the diode 90F in the present embodiment is arranged in a specific direction, and no two diodes are arranged in opposite directions as in the fifth embodiment.
  • the shift register of this embodiment uses a bootstrap mechanism for operation in order to increase the output. That is, when the signal output from the previous stage enters S, the potential of the wiring netA (that is, the wiring on the gate electrode side of the thin film transistor MA) is raised, and the potential of the clock CK is further raised at the timing after the potential is raised. As a result, the potential of the wiring netA is increased by capacitive coupling (capacitance between the source electrode and the gate electrode of the thin film transistor MA), and the output of the output transistor MA directly connected to Gout is increased.
  • capacitive coupling capacitive coupling between the source electrode and the gate electrode of the thin film transistor MA
  • the diode 90F can suppress the backflow of current from the netA toward the VDD side or the S side, so that the above-described problem caused by the backflow of current from the netA can be prevented.
  • the circuit configuration of the shift register and the position of the diode 90F are not limited to the illustrated example.
  • the diode 90 ⁇ / b> F in the present embodiment only needs to be formed in a wiring that allows a current to flow in one direction in the circuit, thereby preventing a reverse current flow.
  • FIG. 22 is a diagram showing another configuration of the shift register in the present embodiment.
  • the shift register shown in FIG. 22 includes a plurality of thin film transistors MA, MB, MC, MD, ME, and MF, and a plurality of diodes 90G, 90H, 90I, 90J, and 90K. At least one of these thin film transistors and the diodes 90G to 90K are formed of the same semiconductor film.
  • the diodes 90G to 90K the diodes 201 to 208 in the first to fourth embodiments described above can be used.
  • the diode 90G is disposed between the terminals of CKB and VSS. You may arrange
  • the diode 90H is disposed between the terminals of S and VSS.
  • the diode 90I is disposed between Gout and VSS.
  • the diodes 90J and 90K are respectively disposed between the wiring netA or netB and the VSS terminal. These diodes 90H to 90K are preferably arranged in shift registers in all stages.
  • the illustrated diodes 90G to 90K are arranged so that a current flows in one specific direction, but these diodes may constitute a diode ring together with other diodes arranged in the opposite direction.
  • the diodes 90G to 90K are connected by the diodes 90G to 90K, so that the shift register and clock due to static electricity can be obtained. Damage to the (CK) wiring and the Gout wiring can be prevented.
  • the diodes 90J, 90K, and 90H have their first electrodes connected to netA, netB, and the like that are connected only through the thin film transistor. This part is static during operation (when the power is not turned on). This is effective for preventing damage to the shift register.
  • this invention is widely applicable to the circuit which has a thin-film transistor and a diode.
  • the present invention may be applied to a source division driving circuit as disclosed in, for example, Japanese Patent Application Laid-Open No. 2005-115342.
  • FIG. 23 is a diagram showing an example of a source division drive circuit according to the present embodiment.
  • diodes 90L are respectively disposed between two adjacent data signal lines SR, SG, and SB.
  • a diode 90M is also arranged between the wirings SEL1, 2 and the ground. The diodes 90L and 90M can prevent damage to the source division drive circuit due to static electricity.
  • the semiconductor device of the present invention is not limited to the above-described embodiment.
  • the diode and the thin film transistor in the present invention may be formed using the same semiconductor film, and the configuration thereof is not limited to the configuration exemplified in the above first to fourth embodiments.
  • the thin film transistor in the present invention may be a multi-gate structure TFT having a plurality of gate electrodes.
  • a single semiconductor layer including a plurality of channel regions may be formed over one gate electrode.
  • an amorphous silicon film or a polycrystalline silicon film may be used as the active layer instead of the microcrystalline silicon film.
  • ZnO Zn—O based semiconductor
  • IGZO In—Ga—Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • ZTO Zn—Ti—O based semiconductor
  • a thin film transistor 303 shown in FIGS. 24A to 24C is different from the thin film transistor 301 shown in FIG. 1 in that an intermediate electrode 111 is provided between a source electrode 110 and a drain electrode 112.
  • the same components as those of the thin film transistor 301 are denoted by the same reference numerals, and description thereof is omitted.
  • a partial region (intermediate region) 107f of the semiconductor layer 107 is electrically connected to the intermediate electrode 111 through the contact layer 109f. Accordingly, portions 107c 1 and 107c 2 of the semiconductor layer 107 located between the intermediate region 107f and the source and drain regions 109a and 109b are channel regions, respectively.
  • Such a structure has an advantage that the off-current can be reduced because the intermediate electrode 111 and the gate electrode 103 overlap with each other as compared with the structure having a plurality of gate electrodes.
  • the semiconductor device of the present invention includes a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, a flat panel X-ray image sensor device, etc.
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as imaging devices, image input devices, and fingerprint readers.
  • it is advantageous to apply to a liquid crystal display device with excellent display quality by double speed driving or the like, a low power consumption liquid crystal display device, or a larger liquid crystal display device.

Abstract

　ダイオード２０１は、ゲート電極２と、ゲート電極２上に形成されたゲート絶縁層５と、ゲート絶縁層５上に形成され、第１領域６ａと、第２領域７ｂとを有する少なくとも１つの半導体層６、７と、第１領域６ａ上に設けられ、第１領域６ａおよびゲート電極２と電気的に接続された第１電極１０と、第２領域７ｂ上に設けられ、第２領域７ｂに電気的に接続された第２電極１２とを備え、少なくとも１つの半導体層６、７は、ゲート絶縁層５を介してゲート電極２と重なっているチャネル領域６ｃと、ゲート電極２と重なっていない抵抗領域７ｄとを有し、ダイオード２０１のオン状態において、第１電極１０と第２電極１２との間に、チャネル領域６ｃと抵抗領域７ｄとを含む電流経路が形成される。

Description

半導体装置
　本発明は、薄膜トランジスタおよびダイオードを同一基板上に備えた半導体装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバーなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバーなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点がある。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点もある。
　しかし、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
　一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
　しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。特に、近年、液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。特許文献１、特許文献２および非特許文献１には、微結晶シリコン（μｃ－Ｓｉ）膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「微結晶シリコンＴＦＴ」と称する。
　微結晶シリコン膜は、内部に微結晶粒を有するシリコン膜であり、微結晶粒の粒界は主としてアモルファス相である。すなわち、微結晶粒からなる結晶相とアモルファス相との混合状態を有している。各微結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。また、後で詳述するように、微結晶シリコン膜では、各微結晶粒が例えば基板面から柱状に成長した柱状形状を有する。
　微結晶シリコン膜は、プラズマＣＶＤ法などを用いた成膜工程のみによって形成され得る。原料ガスとしては、水素ガスで希釈したシランガスを用いることができる。多結晶シリコン膜を形成する場合、ＣＶＤ装置等を用いてアモルファスシリコン膜を形成した後に、レーザーや熱によってアモルファスシリコン膜を結晶化させる工程（アニール工程）が必要である。これに対し、微結晶シリコン膜を形成する場合には、ＣＶＤ装置等によって、基本的な結晶相を含む微結晶シリコン膜を形成できるので、レーザーや熱によるアニール工程を省くことができる。このように、微結晶シリコン膜は、多結晶シリコン膜の形成に必要な工程数よりも少ない工程数で形成されるので、微結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと同程度の生産性、すなわち同程度の工程数とコストで作製され得る。また、アモルファスシリコンＴＦＴを作製するための装置を用いて微結晶シリコンＴＦＴを作製することも可能である。
　微結晶シリコン膜は、アモルファスシリコン膜よりも高い移動度を有するので、微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴよりも高いオン電流を得ることができる。また、微結晶シリコン膜は、多結晶シリコン膜のように複雑な工程を行うことなく形成できるので、大面積化も容易である。
　特許文献１には、ＴＦＴの活性層として微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴの１．５倍のオン電流が得られることが記載されている。また、非特許文献１には、微結晶シリコンおよびアモルファスシリコンからなる半導体膜を用いることにより、ＯＮ／ＯＦＦ電流比が１０6、移動度が約１ｃｍ2／Ｖｓ、閾値が約５ＶのＴＦＴが得られることが記載されている。この移動度は、アモルファスシリコンＴＦＴの移動度より高い。なお、非特許文献１に記載されたＴＦＴでは、オフ電流を低減するために、微結晶シリコン層の上にアモルファスシリコン層が形成されている。さらに、特許文献２には、微結晶シリコンを用いた逆スタガ型（ボトムゲート構造）のＴＦＴが開示されている。
　また、シリコンに代わる新たな材料として、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜などの金属酸化物半導体を用いたＴＦＴが提案されている。特許文献３には、ＺｎＯからなる半導体層を用いることにより、ＯＮ／ＯＦＦ電流比が４．５×１０5、移動度が約１５０ｃｍ2／Ｖｓ、閾値が約１．３ＶのＴＦＴが得られることが記載されている。この移動度は、アモルファスシリコンＴＦＴの移動度よりも遥かに高い値である。また、非特許文献２には、ＩＧＺＯからなる半導体層を用いることにより、移動度が約５．６～８．０ｃｍ2／Ｖｓ、閾値が約－６．６～－９．９ＶのＴＦＴが得られることが記載されている。同様に、この移動度は、アモルファスシリコンＴＦＴの移動度よりも遥かに高い値である。
　一方、アクティブマトリクス基板には、通常、静電気による素子、配線などの損傷を防ぐために、ソースおよびゲートバスラインなどの配線間にショートリングが設けられる。従来は、ショートリングとして、ゲートバスラインおよびソースバスラインの周囲に、これらの配線を全て電気的に接続する導電線が形成されていたが、このようなショートリングは駆動用のドライバー等を基板に実装する前に除去する必要があり、実装工程での静電気から素子を十分に保護できない。
　そこで、ＴＦＴの半導体層と同一の半導体膜を用いてショートリングを形成することが提案されている。例えば特許文献４～６は、ソースバスライン間および／またはゲートバスライン間に、半導体膜を用いて形成された２端子素子（以下、「ショートリング用ダイオード」ともいう。）を形成することによって、ショートリングを形成することを開示している。このうち特許文献４では、半導体膜としてアモルファスシリコン膜を用い、特許文献５および６では、半導体膜としてポリシリコン膜（多結晶シリコン膜）を用いている。
　図２５（ａ）は、特許文献４に開示されたアクティブマトリクス基板の平面図である。アクティブマトリクス基板１０００は、互いに平行に配列された複数のゲートバスライン１０１４と、ゲートバスライン１０１４と直交する複数のソースバスライン１０１０と、ゲートバスライン１０１４およびソースバスライン１０１０に囲まれた矩形の領域にそれぞれ設けられた画素電極（図示せず）と、ゲートバスライン１０１４およびソースバスライン１０１０の交差部近傍に配置された薄膜トランジスタ１０１８とを備える。薄膜トランジスタ１０１８は各画素のスイッチング素子として機能する。各ゲートバスライン１０１４はゲート端子１０１６に接続され、各ソースバスライン１０１０はソース端子１０１２に接続されている。隣接するゲートバスライン１０１４の間、および、隣接するソースバスライン１０１０の間には、薄膜トランジスタ１０１８の半導体層と同一の半導体膜を用いて形成されたショートリング用のダイオード１０２０が形成されている。ダイオード１０２０は、ＴＦＴのソースとゲートとをショートさせた構造を有し、「ＴＦＴ型ダイオード」とも呼ばれる。
　アクティブマトリクス基板１０００では、外部から何れかの端子１０１２、１０１６に静電気が入ると、その端子１０１２、１０１６に接続されたダイオード１０２０のゲートが開き、隣接する配線１０１０、１０１４に向かって順に電荷が拡散していく。その結果、全てのソースバスライン１０１０およびゲートバスライン１０１４が等電位となるので、静電気によって薄膜トランジスタ１０１８がダメージを受けることを抑制できる。
　図２５（ｂ）は、特許文献４に開示されたＴＦＴ型ダイオード１０２０の模式的な断面図である。ダイオード１０２０は、ゲート電極１１１１と、ゲート電極１１１１の上にゲート絶縁膜１００５を介して形成された半導体層１００６と、半導体層１００６の両端にそれぞれ電気的に接続された第１電極（ソース電極）１１３１および第２電極（ドレイン電極）１１３２とを有している。半導体層１００６と、第１および第２電極１１３１、１１３２との間にはそれぞれコンタクト層１００７が形成されている。第１電極１１３１はゲート電極１１１１とコンタクトホール１１３３内で接続されている。半導体層１００６のうち２つの電極１１３１、１１３２に挟まれた部分１００６ｃはゲート電極１１１１と重なっている。
　このようなダイオード１０２０では、第２電極１１３２の電位を基準（０Ｖ）として、第１電極１１３１に正の電位が与えられると、ゲート電極１１１１も正の電位となる。これによって、半導体層１００６のうちゲート電極１１１１と重なっている部分１００６ｃの電気抵抗が下がり、チャネルが形成される。この結果、第１電極１１３１と第２電極１１３２との間に電流が流れる。
特開平６－１９６７０１号公報 特開平５－３０４１７１号公報 特開２００２－７６３５６号公報 特開平１０－２０３３６号公報 特開２００７－２１２７１１号公報 特開平１１－２３１３４５号公報
Ｚｈｏｎｇｙａｎｇ　Ｘｕ他「Ａ　Ｎｏｖｅｌ　Ｔｈｉｎ－ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒｓ　Ｗｉｔｈ　μｃ－Ｓｉ／ａ－Ｓｉ　Ｄｕａｌ　Ａｃｔｉｖｅ　Ｌａｙｅｒ　Ｓｔｒｕｃｔｕｒｅ　Ｆｏｒ　ＡＭ－ＬＣＤ」　ＩＤＷ’９６　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｔｈｅ　Ｔｈｉｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｄｉｐｌａｙ　Ｗｏｒｋｓｈｏｐｓ　ＶＯＬＵＭＥ　１、１９９６、ｐ．１１７～１２０ Ｊｅ－ｈｕｎ　Ｌｅｅ他「Ｗｏｒｌｄ’ｓ　Ｌａｒｇｅｓｔ（１５‐ｉｎｃｈ）　ＸＧＡ　ＡＭＬＣＤ　Ｐａｎｅｌ　Ｕｓｉｎｇ　ＩＧＺＯ　Ｏｘｉｄｅ　ＴＦＴ」，ＳＩＤ　０８　ＤＩＧＥＳＴ，（米国），Ｓｏｃｉｅｔｙ　ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｄｉｓｐｌａｙ，２００８年，第３９巻，第１版，ｐ．６２５～６２８
　微結晶シリコン膜などの移動度の高い半導体膜を用いて、図２５（ａ）および（ｂ）に示すようなショートリング構造を有するアクティブマトリクス基板を作製しようとすると、次のような問題がある。
　移動度の高い半導体膜を用いて、スイッチング素子として機能する薄膜トランジスタ１０１８の半導体層およびショートリング用のダイオード１０２０の半導体層を形成する場合、アモルファスシリコン膜を用いた場合と同様にダイオード１０２０を設計すると、ダイオード１０２０の半導体層の移動度が従来よりも高くなるので、ダイオード１０２０に電流が流れやすくなる（すなわちショートリング抵抗が低くなる）。ダイオード１０２０に電流が流れすぎると、ソースバスライン１０１０あるいはゲートバスライン１０１４間で、正常動作時においてもリークが生じて正常な信号が送れないおそれがある。
　移動度の高い半導体層を用いつつ、ショートリング抵抗を大きくするためには、例えばダイオード１０２０のオン抵抗を高くすることが考えられる。ダイオード１０２０のオン抵抗は、ダイオード１０２０のチャネル領域１００６ｃの長さ（以下、「チャネル長」Ｌという。）に比例し、チャネル領域１００６ｃの幅（以下、「チャネルの幅」）Ｗに反比例するので、チャネル長Ｌを大きくするか、あるいはチャネル幅Ｗを小さくすればよい。しかしながら、プロセス上の制約（現行設備による最小パターンサイズの制限）があり、チャネル幅Ｗを十分に小さくできない可能性ある。一方、チャネル長Ｌを大きくすると、ダイオード１０２０のサイズが大きくなるので、アモルファスシリコンを用いたアクティブマトリクス基板の設計サイズよりも大きくなり、額縁領域（アクティブマトリクス基板のうち表示領域の外側に位置する領域）のサイズが拡大するというデメリットが発生する。
　一例を挙げると、現在のアモルファスシリコンを用いたショートリング用のダイオードでは、チャネル長Ｌが２０～３０μｍ、チャネル幅Ｗが１０～２０μｍ程度である。現行設備の仕様では、通常よく用いられるｇ、ｈ線を用いたステッパー露光機ではチャネル幅Ｗの下限が３～３．５μｍ程度であり、それ以下になると精度が低下してしまう。ここで、アモルファスシリコンの移動度の３倍以上の移動度を有する半導体膜を用いると、チャネル幅Ｗを小さくするだけでは、十分なショートリング抵抗を確保できず、チャネル長Ｌを大きくする必要が生じる。従って、上述したようにダイオードのサイズが増大し、その結果、表示装置の額縁領域が拡大してしまう。
　特に金属酸化物半導体を用いた薄膜トランジスタでは移動度が非常に高い。Ｚｎ－Ｏ系半導体（ＺｎＯ）膜を用いた特許文献３の例では、薄膜トランジスタの移動度は約１５０ｃｍ2／Ｖｓもあるので、従来のダイオードを作製した場合に表示装置の額縁領域が顕著に拡大する。同様に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜を用いた非特許文献２の例では、薄膜トランジスタの移動度は５．６～８．０ｃｍ2／Ｖｓもあるので、従来のダイオードを作製した場合に表示装置の額縁領域が同様に大きく拡大する。また、高移動度が得られる金属酸化物半導体であるＩｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜を用いた場合も同様である。
　ここでは、ショートリング用のダイオードを例に説明したが、他の用途、例えば駆動回路などの回路で使用されるＴＦＴ型ダイオードにも、上記と共通の問題がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、薄膜トランジスタおよびダイオードを同一基板上に備えた基板において、ダイオードのサイズを増大させることなくダイオードの電流の大きさを制御することにある。
　本発明の半導体装置は、基板と、前記基板上に形成された薄膜トランジスタおよびダイオードとを含む半導体装置であって、前記ダイオードは、基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、第１領域と、第２領域とを有する少なくとも１つの半導体層と、前記第１領域上に設けられ、前記第１領域および前記ゲート電極と電気的に接続された第１電極と、前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極とを備え、前記少なくとも１つの半導体層は、前記ゲート絶縁層を介して前記ゲート電極と重なっているチャネル領域と、前記ゲート絶縁層を介して前記ゲート電極と重なっていない抵抗領域とを有し、前記ダイオードのオン状態において、前記第１電極と前記第２電極との間に、前記チャネル領域と前記抵抗領域とを含む電流経路が形成される。
　ある好ましい実施形態において、前記ダイオードは、前記基板と前記ゲート絶縁層との間に形成され、前記ゲート電極と分離された導電層をさらに備え、前記抵抗領域は、前記ゲート絶縁層を介して前記導電層と重なるように配置されている。
　ある好ましい実施形態において、前記少なくとも１つの半導体層は、前記第１領域を有する第１半導体層と、前記第２領域を有する第２半導体層とを含む複数の半導体層であって、前記ダイオードは、前記複数の半導体層を直列に接続する少なくとも１つの中間電極をさらに備え、前記複数の半導体層は、前記ゲート電極と重なっていない半導体層を含む。
　ある好ましい実施形態において、前記少なくとも１つの半導体層は、前記第１および第２領域と、前記チャネル領域と、前記抵抗領域とを有する１つの半導体層を含む。
　ある好ましい実施形態において、前記ダイオードは、前記ゲート電極よりも前記第２電極側に配置された他のゲート電極をさらに備え、前記１つの半導体層は、前記チャネル領域よりも前記第２電極側に配置された他のチャネル領域をさらに含み、前記他のチャネル領域は、前記ゲート絶縁層を介して前記他のゲート電極と重なっており、前記抵抗領域は、前記チャネル領域および前記他のチャネル領域の間に位置している。
　ある好ましい実施形態において、前記１つの半導体層は、前記チャネル領域と前記抵抗領域との間に中間領域をさらに含み、前記ダイオードは、前記中間領域上に設けられ、前記中間領域と電気的に接続された中間電極をさらに備える。
　前記少なくとも１つの半導体層および前記薄膜トランジスタの半導体層は、同一の半導体膜から形成されていてもよい。
　前記少なくとも１つの半導体層および前記薄膜トランジスタの半導体層は、結晶相およびアモルファス相を有する微結晶シリコン膜から形成されていてもよい。
　前記微結晶シリコン膜に占める前記アモルファス相の体積率は５％以上９５％以下であってもよい。
　前記微結晶シリコン膜に占める前記アモルファス相の体積率は５％以上４０％以下であってもよい。
　前記少なくとも１つの半導体層は、金属酸化物半導体を含んでいてもよい。
　ある好ましい実施形態において、前記基板上に格子状に配列されたゲートバスラインおよびソースバスラインを含む複数のバスラインをさらに備え、前記ダイオードの前記第１電極は、前記複数のバスラインのうち何れか１本と電気的に接続され、前記第２電極は、前記複数のバスラインのうちの他の一本と電気的に接続されている。
　ある好ましい実施形態において、前記基板上に設けられ、複数の画素を有する表示領域と、前記基板のうち前記表示領域以外の領域に設けられた駆動回路とを備え、前記駆動回路は前記薄膜トランジスタおよび前記ダイオードを含む。
　本発明によれば、薄膜トランジスタおよびダイオードを同一基板上に備えた半導体装置において、ダイオードのサイズを増大させることなく、ダイオードの抵抗を高めることができ、ダイオードの端子間を流れる電流を抑制できる。
　本発明におけるダイオードは、ショートリングに特に好適に用いられる。本発明におけるダイオードを用いてショートリングを形成すると、薄膜トランジスタを静電気から保護するとともに、ダイオードの端子間で電流がリークすることを抑制できる。
　本発明を、微結晶シリコンや酸化亜鉛などの移動度の高い半導体膜を用いたアクティブマトリクス基板に適用すると特に効果的である。
（ａ）および（ｂ）は、本発明による実施形態１の半導体装置を模式的に示す図であり、（ａ）は半導体装置の平面図、（ｂ）は（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 本発明による実施形態１の半導体装置の製造方法の一例を示す図である。 （ａ）および（ｂ）は、本発明による実施形態１の半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明による実施形態１の半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明による実施形態１の半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明による実施形態１の半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）は、本発明による実施形態１の他の半導体装置の平面図であり、（ｂ）は、（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）は、実施形態１におけるダイオードの他の例を示す平面図であり、（ｂ）は、（ａ）のＡ－Ａ’線に沿った断面図である。 （ａ）および（ｂ）は、比較例のサンプル素子Ｃ１～Ｃ６の模式的な平面図および断面図である。 （ａ）は実施例のサンプル素子Ｅ１～Ｅ３のチャネル長Ｌ、抵抗領域長さＬR、チャネル幅Ｗを説明するための平面図であり、（ｂ）は、比較例のサンプル素子Ｃ１～Ｃ６のチャネル幅Ｗおよびチャネル長Ｌを説明するための平面図である。 （ａ）は実施例および比較例のサンプル素子のダイオード特性を示すグラフであり、（ｂ）および（ｃ）は、それぞれ、比較例および実施例のサンプル素子の構成を示す図である。 （ａ）は、本発明による実施形態２におけるダイオードを模式的に示す平面図であり、（ｂ）は（ａ）のＥ－Ｅ’線に沿った断面図である。 （ａ）は、本発明による実施形態３におけるダイオードを模式的に示す平面図であり、（ｂ）は（ａ）のＦ－Ｆ’線に沿った断面図である。 本発明による実施形態４の半導体装置の模式的な断面図である。 本発明による実施形態４の他の半導体装置の模式的な断面図である。 （ａ）は、本発明による実施形態５のアクティブマトリクス基板を用いた液晶表示装置を模式的に示す断面図であり、（ｂ）は、（ａ）のアクティブマトリクス基板を模式的に示す上面図である。 本発明による実施形態５の他のアクティブマトリクス基板を模式的に示す上面図である。 （ａ）は、本発明による実施形態５のさらに他のアクティブマトリクス基板を模式的に示す平面図であり、（ｂ）は、（ａ）に示すモノリシックゲートドライバーにおけるシフトレジスタの回路図である。 本発明による実施形態６のゲートドライバー回路の構成を説明するための図である。 本発明による実施形態６の他のゲートドライバー回路の構成を説明するための図である。 本発明による実施形態６のさらに他のゲートドライバー回路の構成を説明するための図である。 本発明による実施形態６のさらに他のゲートドライバー回路の構成を説明するための図である。 本発明による実施形態６のソース分割駆動回路の構成を説明するための図である。 （ａ）～（ｃ）は、本発明における薄膜トランジスタの他の構成を示す図である。 （ａ）は、従来のアクティブマトリクス基板の平面図であり、（ｂ）は、（ａ）に示すダイオードの断面図である。 （ａ）および（ｂ）は、ａ－Ｓｉダイオードの特性と、ａ－Ｓｉよりも移動度の高い高移動度半導体膜を用いたダイオードの特性とを比較するためのグラフの一例である。 （ａ）～（ｃ）は、それぞれ、アモルファスシリコン膜、多結晶シリコン膜および微結晶シリコン膜を例示する模式的な拡大断面図である。
　本発明は、ＴＦＴ型ダイオードにおいて、少なくとも１つの半導体層の電流経路内に、ゲート電極と重なっているチャネル領域と、ゲート電極と重なっていない部分とを有することを特徴としている。
　本発明によると、半導体層の電流経路内のゲート電極と重なっていない部分が抵抗体として働くので、ダイオードの端子間に電流が流れにくくなる。従って、このような抵抗体（以下、「抵抗領域」）のサイズを調整することにより、ダイオードのサイズを増大させることなく、ダイオードの端子間に流れる電流の大きさを所望の値に制御することが可能になる。
　なお、本明細書では、ダイオードの「電流経路」とは、ダイオードがオン状態のときにオン電流が流れる領域を指し、半導体層のうち第１電極（ソース電極）に電気的に接続された第１領域と、チャネル領域と、第２電極（ドレイン電極）に電気的に接続された第２領域とを含むが、半導体層のうち中間電極などの電極と電気的に接続された領域は含まない。
　本発明は例えばアクティブマトリクス基板に好適に適用され得る。アクティブマトリクス基板に適用する場合、上記ダイオードを用いてショートリングを構成してもよい。これにより、静電気がアクティブマトリクス基板上の配線に入ったときに、ダイオードの端子間に適切な大きさの電流を流して基板上の素子を保護することができる。
　また、上記ダイオードを用いて駆動回路を形成してもよく、その場合でも、ダイオードのサイズを著しく大きくすることなく、ダイオードの抵抗を最適化できる。
　本発明によるある好ましい実施形態では、アモルファスシリコンよりも移動度の高い半導体膜を用いて、ＴＦＴおよびダイオードの半導体層を形成する。そのような半導体膜として、例えば微結晶シリコン膜、金属酸化物半導体膜などが挙げられる。
　上述したように、従来は、移動度の高い半導体膜を用いると、ＴＦＴのオン特性を改善できる一方、ダイオードの抵抗が下がるので、ダイオードに電流が流れやすくなる。
　図２６（ａ）は、アモルファスシリコン膜を用いたダイオード（ａ－Ｓｉダイオード）と、アモルファスシリコンよりも移動度の高い半導体膜を用いたダイオード（高移動度ダイオード）の特性を比較するためのグラフの一例であり、横軸はダイオードの端子間にかかる電圧、縦軸は端子間を流れる電流を表しており、両軸ともに線形スケールを用いている。ここでは、高移動度ダイオードにおける飽和領域移動度および線形領域移動度を何れもアモルファスシリコンの４倍とし、移動度以外の特性（ダイオードを構成するＴＦＴの閾値など）がアモルファスシリコンと同等である例を示している。
　図２６（ａ）からわかるように、端子間にかかる電圧が同じ場合、高移動度ダイオードではａ－Ｓｉダイオードよりも極めて大きな電流が流れる。このため、ダイオードの用途によっては、ダイオードの電流能力を小さくするためにチャネル長Ｌを大きくする必要があった。
　これに対し、本実施形態によると、半導体層の電流経路となる部分の一部がゲート電極と重なっていない。このため、第１電極に正の電位を与えた場合でも、半導体層のうちゲート電極と重なっていない部分には、ゲート電極を通じて正の電位を与えられないので、可動電荷である電子の蓄積がなされず、この部分の電気抵抗が下がらない。このため、ゲート電極と重なっていない部分は、チャネル領域と直列に接続された電気抵抗となる。
　従って、半導体層のうちゲート電極と重なっていない部分のサイズ（面積）を調整することにより、ダイオードに適切な大きさの直列の電気抵抗を与えることができる。よって、結晶シリコン膜のような高移動度半導体膜を用いた場合でも、図２６（ｂ）に示すように、アモルファスシリコンを用いた従来のショートリング用ダイオードと同等の特性を実現することも可能である。
　ダイオードの半導体層のうちゲート電極と重なっていない部分は、ダイオードの第１電極と接続されていない導電層の上に配置されていてもよい。ここでいう「導電層」は、例えばゲート電極と同一の導電膜から形成され、開放状態（フローティング状態）にある層であってもよい。特に本発明を表示装置に適用する場合、半導体層のうちゲート電極と重なっていない部分の下方に導電層が設けられていると、導電層によって、バックライトからの光による半導体層の特性変化（光劣化）を抑制できるので好ましい。
　本発明における半導体装置の薄膜トランジスタおよびダイオードの半導体層は、微結晶シリコン膜から形成されていることが好ましい。多結晶シリコン膜を用いる場合には、ダイオードの半導体層の一部にドーピングする不純物濃度を調整すれば、ダイオードの抵抗を大きくするなどの調節が容易である。これに対し、微結晶シリコン膜には、高温の熱処理を必要とするドーピングを行うことは、アモルファスシリコンＴＦＴと同程度の生産性、すなわち同程度の工程数とコストで作製され得るメリットが大幅に減るため、そのような手段を採用し難いからである。また、アモルファスシリコン膜を用いる場合には、ダイオードの抵抗が十分に高く、ダイオードの電流を大幅に低下させる必要がない場合が多いからである。
　微結晶シリコン膜は、微結晶粒からなる結晶相とアモルファス相との混合状態を有している。
　微結晶シリコン膜に占めるアモルファス相の体積率は例えば５％以上９５％以下の範囲で制御され得る。なお、アモルファス相の体積率は好ましくは５％以上４０％以下であり、この範囲では膜中欠陥の少ない良好な微結晶シリコン膜が得られるため、ＴＦＴのオンオフ比をより効果的に改善できる。また、微結晶シリコン膜に対して可視光を用いたラマン散乱スペクトル分析を行うと、そのスペクトルは、結晶シリコンのピークである５２０ｃｍ-1の波長で最も高いピークを有するとともに、アモルファスシリコンのピークである４８０ｃｍ-1の波長でブロードなピークを有する。４８０ｃｍ-1付近のアモルファスシリコンのピーク高さは、５２０ｃｍ-1付近にみられる結晶シリコンのピーク高さの例えば１／３０以上１以下となる。
　比較のため、多結晶シリコン膜に対してラマン散乱スペクトル分析を行うと、アモルファス成分はほとんど確認されず、アモルファスシリコンのピークの高さはほぼゼロとなる。
　なお、多結晶シリコン膜を形成する際に、結晶化条件により、局所的にアモルファス相が残ってしまう場合があるが、そのような場合でも、多結晶シリコン膜に占めるアモルファス相の体積率は概ね５％未満であり、ラマン散乱スペクトル分析によるアモルファスシリコンのピーク高さは多結晶シリコンのピーク高さの概ね１／３０未満となる。
　このような微結晶シリコン膜は、ＣＣＰ（容量結合プラズマ）方式や、例えばＩＣＰ（誘導結合プラズマ）方式のような高密度プラズマＣＶＤによって形成できる。プラズマＣＶＤの装置方式や成膜条件によって、上述したピーク強度比を調整することが可能である。
　以下、図面を参照しながら、本発明の実施形態で好適に用いられる微結晶シリコン膜の構造を、多結晶シリコン膜およびアモルファスシリコン膜の構造と比較して説明する。
　図２７（ａ）～（ｃ）は、それぞれ、アモルファスシリコン膜、多結晶シリコン膜および微結晶シリコン膜を例示する模式的な拡大断面図である。
　アモルファスシリコン膜は、図２７（ａ）に示すように、アモルファス相から構成されている。このようなアモルファスシリコン膜は、通常、プラズマＣＶＤ法等によって基板１０９１の上に形成される。
　多結晶シリコン膜は、図２７（ｂ）に示すように、結晶粒界１０９２によって分離される複数の結晶粒１０９３からなる。また、多結晶シリコン膜はほぼ結晶シリコンで構成されており、多結晶シリコン膜に占める結晶粒界１０９２の体積率は極めて小さい。多結晶シリコン膜は、例えば、基板１０９１の上に形成されたアモルファスシリコン膜に対し、レーザーや熱による結晶化工程を行うことによって得られる。
　微結晶シリコン膜は、図２７（ｃ）に示すように、微結晶粒１０９４と、アモルファス相からなる結晶粒界１０９５とを含んでいる。また、微結晶シリコン膜の基板側には、薄いアモルファス層（以下、「インキュベーション層」という）１０９６が形成されている。この例では、結晶粒界１０９５およびインキュベーション層１０９６が、微結晶シリコン膜の「アモルファス相」１０９７となり、複数の微結晶粒１０９４が「結晶相」となる。
　また、図２７（ｃ）に示す例では、各微結晶粒１０９４は、微結晶シリコン膜の厚さ方向に沿って、インキュベーション層１０９６上から微結晶シリコン膜の上面まで柱状に延びている。このような微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。
　微結晶粒１０９４は、多結晶シリコン膜の結晶粒１０９３（図２７（ｂ））よりも小さい。透過型電子顕微鏡（ＴＥＭ）を用いて、微結晶シリコン膜の断面を観察すると、微結晶粒１０９４の平均粒径は２ｎｍ以上３００ｎｍ以下である。従って、微結晶粒１０９４の結晶断面が半導体素子の大きさに比べて十分に小さくなるので、半導体素子の特性を均一化することができる。
　インキュベーション層１０９６は、微結晶シリコン膜の成膜初期に成長しやすい。インキュベーション層１０９６の厚さは、微結晶シリコン膜の成膜条件にもよるが、例えば数ｎｍである。ただし、特に高密度プラズマＣＶＤを用いる場合など、微結晶シリコン膜の成膜条件、成膜方法によってはインキュベーション層１０９６がほとんどみられない場合もある。
　図２７（ｃ）に示す微結晶シリコン膜では、各微結晶粒１０９４は基板１０９１の略法線方向に延びる柱状であるが、微結晶シリコン膜の構造は、微結晶シリコン膜の形成方法や条件によって異なり、図示する構造に限定されない。ただし、微結晶シリコン膜の構造にかかわらず、微結晶シリコン膜におけるアモルファス相の体積率およびピーク強度比（結晶シリコンのピーク高さに対するアモルファスシリコンのピーク高さの比）は、上述した範囲内であることが好ましく、これにより、高いオン特性を有するＴＦＴを実現できる。
　本実施形態の半導体装置は、ボトムゲート構造を有する微結晶シリコンＴＦＴを備えることが好ましい。これにより、ＴＦＴ構造を利用して上記のようなショートリング用のダイオードを容易に形成できる。また、従来のアモルファスシリコンＴＦＴの多くはボトムゲート構造であるので、従来のアモルファスシリコンＴＦＴの作製に使用している製造設備を利用することができ、量産性の高いプロセスを実現できる。
（実施形態１）
　以下、図面を参照しながら、本発明による半導体装置の実施形態１を説明する。
　図１は、本実施形態による半導体装置を模式的に示す図であり、図１（ａ）は半導体装置の平面図、図１（ｂ）は図１（ａ）のＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。
　本実施形態の半導体装置は、基板１と、基板１上に形成されたダイオード２０１および薄膜トランジスタ３０１とを備えている。ダイオード２０１および薄膜トランジスタ３０１は、同一の半導体膜を用いて形成されている。ここでは、半導体膜として、微結晶シリコン膜を用いて形成されている。薄膜トランジスタ３０１は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、ダイオード２０１は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。
　薄膜トランジスタ３０１は、基板１の上に形成されたゲート電極１０３と、ゲート電極１０３を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５上に形成された微結晶シリコン層１０７と、微結晶シリコン層１０７上にコンタクト層１０９ａを介して形成されたソース電極１１０と、微結晶シリコン層１０７上にコンタクト層１０９ｂを介して形成されたドレイン電極１１２とを備える。
　微結晶シリコン層１０７は、チャネル領域１０７ｃと、チャネル領域１０７ｃの両側にそれぞれ位置する第１領域１０７ａおよび第２領域１０７ｂとを有している。第１領域１０７ａは、コンタクト層１０９ａによってソース電極１１０と電気的に接続されている。また、第２領域１０７ｂは、コンタクト層１０９ｂによってドレイン電極１１２と電気的に接続されている。チャネル領域１０７ｃ上にはギャップ部１１６が形成されている。
　ダイオード２０１は、基板１の上に形成されたゲート電極２、導電層３および接続配線４と、ゲート電極２、導電層３および接続配線４を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５上にゲート電極２と重なるように配置された微結晶シリコン層６と、ゲート絶縁層５上に導電層３と重なるように配置された微結晶シリコン層７と、微結晶シリコン層６上にコンタクト層８ａを介して形成された第１電極（ソース電極）１０と、微結晶シリコン層６、７上にコンタクト層８ｂ、９ａを介して形成された中間電極１１と、微結晶シリコン層７上にコンタクト層９ｂを介して形成された第２電極（ドレイン電極）１２とを備える。
　微結晶シリコン層６は、チャネル領域６ｃと、チャネル領域６ｃの両側にそれぞれ位置する第１領域６ａおよび中間領域６ｂとを有している。第１領域６ａは、コンタクト層８ａによってソース電極１０と電気的に接続されている。また、中間領域６ｂは、コンタクト層８ｂによって中間電極１１と電気的に接続されている。同様に、微結晶シリコン層７は、抵抗体として機能する領域（以下、「抵抗領域」と称する。）７ｄと、抵抗領域７ｄの両側にそれぞれ位置する中間領域７ａおよび第２領域７ｂとを有している。中間領域７ａは、コンタクト層９ａを介して中間電極１１と電気的に接続されている。また、第２領域７ｂは、コンタクト層９ｂを介してドレイン電極１２と電気的に接続されている。チャネル領域６ｃ、抵抗領域７ｄ上にはギャップ部１５、１６が形成されている。
　本実施形態では、ゲート電極２、導電層３および接続配線４は、同一の導電膜から形成されている。ゲート電極２は、微結晶シリコン層６のチャネル領域６ｃと重なるように配置されており、チャネル領域６ｃの導電性を制御する。ゲート電極２は接続配線４と接続されており、接続配線４は、ゲート絶縁層５に設けられた開口部であるコンタクトホール１４内で、ソース電極１０と電気的に接続されている。
　一方、導電層３は、微結晶シリコン層７と重なるように、すなわち抵抗領域７ｄの導電性を制御することが可能な位置に配置されている。ただし、導電層３は、ソース電極１０等の他の電極、配線に接続されておらず、フローティングしている。
　薄膜トランジスタ３０１およびダイオード２０１における微結晶シリコン層１０７、６、７は、図２７（ｃ）を参照しながら説明したように、複数の柱状の微結晶粒とアモルファス相からなる結晶粒界とを有している。微結晶シリコン層１０７、６、７に占めるアモルファス相の体積率は例えば５～４０％である。また、ラマン散乱スペクトル分析によるアモルファス相のピーク高さは、微結晶部分のピーク高さの１／３～１／１０倍である。なお、微結晶シリコン層１０７、６、７の代わりに、アモルファスシリコン層や多結晶シリコン層を活性層として用いてもよい。また、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体からなる膜を活性層として用いてもよい。
　薄膜トランジスタ３０１およびダイオード２０１におけるコンタクト層１０９ａ、１０９ｂ、８ａ、８ｂ、９ａ、９ｂは、微結晶シリコン層１０７、６、７と対応する電極１１２、１１０、１０、１１、１２との間の電気的導通を良好にするために設けられている。本実施形態では、これらのコンタクト層は、同一のｎ+型シリコン膜から形成されている。なお、これらのコンタクト層は、多結晶シリコン層、微結晶シリコン層またはアモルファスシリコン層などの単一の層であってもよいし、これらの層のうち少なくとも１つを含む積層構造を有していてもよい。なお、微結晶シリコン層の代わりに金属酸化物半導体からなる膜を活性層として用いる場合には、コンタクト層を用いなくてもよい。
　また、薄膜トランジスタ３０１、ダイオード２０１における各電極１１０、１１２、１０、１１、１２の上部には、ギャップ部１１６、１５、１６とその周辺を覆うようにパッシベーション１３が設けられている。パッシベーション１３は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。
　図示していないが、パッシベーション１３には、フォトリソグラフィ等の手法によって、ソース電極１１０、１０およびドレイン電極１１２、１２に所定の電圧等の電気信号を入力するための開口部が適宜設けられ得る。ソース電極１１０、１０およびレイン電極１１２、１２は、開口部や接続配線によって適切に接続され、外部から電気信号を入力できるような構成を有していてもよい。
　ここで、薄膜トランジスタ３０１およびダイオード２０１の動作を説明する。
　薄膜トランジスタ３０１では、ゲート電極１０３に印加する電圧により、チャネル領域１０７ｃの抵抗が十分に小さくなると、主にソース電極１１０とドレイン電極１１２との間に電流が流れる。このとき、電流は、ソース電極１１０からコンタクト層１０９ａを経由して、微結晶シリコン層１０７の第１領域１０７ａ、チャネル領域１０７ｃおよび第２領域１０７ｂを流れる。この後、コンタクト層１０９ｂを経由してドレイン電極１１２に達する。
　ダイオード２０１では、ゲート電極２に印加される電圧により、チャネル領域６ｃの抵抗が十分に小さくなると、主にソース電極１０とドレイン電極１２との間に電流が流れる。このとき、電流は、ソース電極１０からコンタクト層８ａを経由して、微結晶シリコン層６の第１領域６ａ、チャネル領域６ｃ、中間領域６ｂを流れる。この後、コンタクト層８ｂを経由して中間電極１１に達する。中間電極１１からも同様に、コンタクト層９ａを経由して、微結晶シリコン層７の中間領域７ａ、抵抗領域７ｄおよび第２領域７ｂをこの順で流れ、その後、コンタクト層９ｂを経由してドレイン電極１２に達する。
　前述したように、微結晶シリコン層７の下の導電層３は他の電極、配線に接続されないので、導電層３に直接電圧が印加されることはない。従って、微結晶シリコン層７の第１領域７ａ、抵抗領域７ｄ、第２領域７ｂは常に高い抵抗値を有し、スイッチング素子ではなく抵抗体として機能する。ダイオード２０１では、このような抵抗体がソース電極１０とドレイン電極１２との間に位置しているので、これらの間の抵抗（オン抵抗）を大きくすることができる。従って、高移動度を有する微結晶シリコンを用いてダイオード２０１を形成した場合でも、ダイオード２０１に電流が流れすぎることを防止できる。このため、ダイオード２０１を、例えばショートリング用ダイオードなどの用途に好適に用いることができる。
　なお、図１では、ドレイン電極１２側の微結晶シリコン層７がゲート電極２と重なっていないが、この微結晶シリコン層７がゲート電極２と重なっており、代わりにソース電極１０側の微結晶シリコン層６がゲート電極２と重なっていなくても、上記と同様の効果が得られる。すなわち、ゲート電極２および導電層３の配置を入れ替えた構成でも、上記と同様の効果が得られる。
　本実施形態および以下に述べる実施形態では、薄膜トランジスタおよびダイオードの半導体層（活性層）は、微結晶シリコン層などの単層であるが、例えば微結晶シリコン層とアモルファスシリコン層との積層構造を有していてもよい。同様に、ゲート電極、導電層、ソース電極、中間電極およびドレイン電極も単一の金属層などの導電物層から構成される必要はなく、同一または複数の導電物層からなる積層構造を有していてもよい。
　また、薄膜トランジスタおよびダイオードを支持する基板としては、ガラス基板の他に、プラスチック基板などの絶縁基板を用いることもできる。あるいは、表面に絶縁膜を有するステンレス基板を用いてもよい。また、上記基板は透明基板でなくてもよい。
　さらに、本実施形態および以下に述べる実施形態の薄膜トランジスタおよびダイオードは、パッシベーション膜を有していなくてもよい。
　＜半導体装置の製造方法＞
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
　図２は、本実施形態の製造方法の概略を説明するための図である。図２に示すように、半導体装置の製造方法は、ゲート電極を形成するゲート電極形成工程７１、ゲート絶縁層および活性層となる島状の半導体層を形成するゲート絶縁層・半導体層形成工程７２、ソースおよびドレイン電極を形成するソース・ドレイン電極形成工程７３、ソースおよびドレイン電極を電気的に分離するソース・ドレイン分離工程７４、および、パッシベーション形成工程７５を含む。
　以下、図３～図６を参照しながら工程毎に詳しく説明する。図３～図６は、半導体装置の製造方法の各工程を説明するための模式図である。図３（ａ）は平面図、図３（ｂ）は図３（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。図４～図６も同様であり、各図の（ａ）は平面図、各図の（ｂ）は、対応する平面図のＡ－Ａ’線および　Ｂ－Ｂ’線に沿った断面図である。
　（１）ゲート電極形成工程７１
　図３（ａ）および（ｂ）に示すように、基板１の上にゲート金属膜を形成し、これをパターニングすることにより、薄膜トランジスタ３０１のゲート電極１０３、ダイオード２０１のゲート電極２、導電層３および接続配線４を形成する。接続配線４およびゲート電極２は１つのパターン内になるよう隣接して形成される。また、導電層３は、ゲート電極２および接続配線４と分離したパターン内に形成される。
　具体的には、まず、アルゴン（Ａｒ）ガスを用いたスパッタ法により、ガラス基板などの基板１の上にモリブデン（Ｍｏ）を０．２μｍの厚さで堆積してゲート金属膜（図示せず）を形成する。ゲート金属膜を形成する際の基板１の温度は２００～３００℃とする。
　続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとしてゲート金属膜のパターニングを行う（フォトリソグラフィ工程）。これにより、薄膜トランジスタ３０１のゲート電極１０３、ダイオード２０１のゲート電極２、導電層３および接続配線４を得る。ゲート金属膜のエッチングには例えばウェットエッチング法を用いる。エッチャントとしては、１０～８０重量％の燐酸、１～１０重量％の硝酸、１～１０重量％の酢酸、及び残部水からなる溶液を用いることができる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
　ゲート金属膜の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ゲート金属膜は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、ゲート電極２は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってもよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
　ゲート金属膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の厚さも特に限定されない。また、ゲート金属膜のエッチング方法も、上述したウェットエッチング法に限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、ＣＦ4（四フッ化炭素）ガス、Ｏ2（酸素）等を組み合わせたドライエッチング法等を用いることもできる。
　（２）ゲート絶縁層・半導体層形成工程７２
　次いで、ゲート電極２、導電層３および接続配線４の上に、ゲート絶縁層５、微結晶シリコン膜およびｎ+型シリコン膜をこの順に形成し、微結晶シリコン膜およびｎ+型シリコン膜をパターニングする。これにより、図４（ａ）および（ｂ）に示すように、島状の微結晶シリコン加工膜１１８、１７、１８、ｎ+型シリコン加工膜１２０、１９、２０を得る。この後、ゲート絶縁層５に、接続配線４の一部を露出するコンタクトホール１４を設ける。
　具体的には、まず、ゲート電極２等が形成された基板１に、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層（厚さ：例えば０．４μｍ）５を形成する。本実施形態では、ゲート絶縁層５の形成を、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：２５０～３００℃、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
　続いて、ゲート絶縁層５の形成で用いた成膜チャンバーと同一のチャンバーを用いて、微結晶シリコン膜（厚さ：例えば０．１２μｍ）を形成する。本実施形態では、微結晶シリコン膜の形成は、基板温度：２５０～３００℃、圧力：５０～３００Ｐａ、電力密度：１～３０ｍＷ／ｃｍ2という条件で行い、成膜用のガスとして水素ガスで希釈したシランガスを用いる。シラン（ＳｉＨ4）と水素（Ｈ2）との流量比は１：２００～１：１０００とする。
　さらに、上記と同一の成膜チャンバーを用いて、ｎ+型シリコン膜（厚さ：例えば０．０５μｍ）を形成する。本実施形態では、ｎ+型シリコン膜の形成は、微結晶シリコン膜の形成の場合とほぼ同様であるが、成膜用のガスとしてシラン（ＳｉＨ4）と水素（Ｈ2）とホスフィン（ＰＨ3）との混合ガスを用いる。
　この後、ゲート絶縁層５の上にフォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとして微結晶シリコン膜およびｎ+型シリコン膜のパターニングを行う（フォトリソグラフィ工程）。これにより、島状の微結晶シリコン加工膜１１８、１７、１８、ｎ+型シリコン加工膜１２０、１９、２０を得る。微結晶シリコン膜およびｎ+型シリコン膜のエッチングには例えば塩素（Ｃｌ2）ガスを主として用いたドライエッチング法を用いる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
　さらに、フォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとして、ゲート絶縁層５にコンタクトホール１４を形成する（フォトリソグラフィ工程）。コンタクトホール１４の形成には、例えばＣＦ4（四フッ化炭素）ガス、Ｏ2（酸素）等を組み合わせたドライエッチング法等を用いることができる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
　（３）ソース・ドレイン電極形成工程７３
　ｎ+型シリコン加工膜１２０、１９、２０およびゲート絶縁層５の上にソース・ドレイン電極形成用の導電膜を形成する。本実施形態では、アルゴン（Ａｒ）ガスを用いたスパッタ法により、基板１の表面にモリブデンを０．２μｍの厚さで堆積することにより、導電膜（厚さ：例えば０．２μｍ）を形成する。導電膜を形成する際の基板温度は２００～３００℃とする。
　この後、図５（ａ）および（ｂ）に示すように、導電膜上にレジストパターン膜２１を形成し、これをマスクとして導電膜のパターニングを行うことにより、薄膜トランジスタ３０１のソース電極１１０、ドレイン電極１１２、および、ダイオード２０１のソース電極１０、中間電極１１、ドレイン電極１２を得る。
　導電膜のパターニングは、例えばウェットエッチング法を用いて行うことができる。本実施形態では、エッチャントとして、１０～８０重量％の燐酸、１～１０重量％の硝酸、１～１０重量％の酢酸、および残部水からなる溶液を用いる。ソース電極１０、中間電極１１およびドレイン電極１２上のレジストパターン膜２１は、エッチング終了後も除去することなく次工程まで残す。
　なお、導電膜の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ソース電極１０等は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、導電膜は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
　導電膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。また、導電膜の形成方法も上述したエッチャントを用いたウェットエッチングに限定されない。さらに、導電膜の厚さも上記の厚さに限定されない。
　（４）ソース・ドレイン分離工程７４
　続いて、図６（ａ）および（ｂ）に示すように、ｎ+型シリコン加工膜１２０のうちソース電極１１０およびドレイン電極１１２の何れにも覆われていない部分を除去し、ギャップ部１１６を形成する。同様に、ｎ+型シリコン加工膜１９、２０のうち、ソース電極１０、中間電極１１およびドレイン電極１２の何れにも覆われていない部分を除去し、それぞれギャップ部１５、１６を形成する。このとき、微結晶シリコン加工膜１１８、１７、１８のうちギャップ部１１６、１５、１６に位置する部分は、オーバーエッチングによって他の部分よりも薄くなる。これにより、微結晶シリコン加工膜１１８およびｎ+型シリコン加工膜１２０から、微結晶シリコン層１０７およびコンタクト層１０９ａ、１０９ｂを得る。同様に、微結晶シリコン加工膜１７、１８およびｎ+型シリコン加工膜１９、２０から、それぞれ、微結晶シリコン層６、７およびコンタクト層８ａ、８ｂ、９ａ、９ｂを得る。エッチング後、レジストパターン膜２１（図５（ａ）、（ｂ））を除去する。
　本実施形態では、ｎ+型シリコン加工膜１２０、１９、２０のエッチングには、塩素（Ｃｌ2）ガスを用いたドライエッチング法を用いる。レジストパターン膜２１は、エッチング終了後に有機アルカリを含む剥離液を用いて除去する。なお、エッチング方法は上記の方法に限定されない。
　（５）パッシベーション形成工程７５
　次いで、薄膜トランジスタ３０１のソース電極１１０、ドレイン電極１１２、ギャップ部１１６およびそれらの周囲と、ダイオード２０１のソース電極１０、中間電極１１、ドレイン電極１２、ギャップ部１５、１６およびそれらの周囲とを覆うように窒化シリコン（ＳｉＮx）からなるパッシベーション１３を形成する。このようにして、図１（ａ）および（ｂ）に示す半導体装置が得られる。
　具体的には、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるパッシベーション１３（厚さ：例えば０．３μｍ）を形成する。本実施形態では、パッシベーション１３の形成を、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：２００℃、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
　パッシベーション１３には、図示していないが、ソース電極１１０、１０およびドレイン電極１１２、１２等に所定の電圧等の電気信号を入力するための開口部が適宜設けられ得る。
　なお、図１に示す例では、半導体層（微結晶シリコン層６、７）およびコンタクト層８ａ、８ｂ、９ａ、９ｂは島状であるが、必ずしも島状である必要はない。図７（ａ）および（ｂ）は、それぞれ、本実施形態における他の半導体装置を例示する平面図および断面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
　ダイオード２０２では、ギャップ部１５、１６を除いて、ソース電極１０、中間電極１１、ドレイン電極１２およびソースバスライン（図示せず）と、コンタクト層２５ａ、２５ｂ、２５ｄ、２５ｅのパターンと、微結晶シリコン層２４ａ～２４ｆのパターンとは略同一である。また、ダイオード２０２と同一の基板１上には、ダイオード２０２と同様に、ギャップ部１１６を除いてソース・ドレイン電極１１０、１１２、コンタクト層１０９ａ、１０９ｂおよび微結晶シリコン層１０７が略同一の平面形状を有する薄膜トランジスタ３０２が形成されている。
　ダイオード２０２および薄膜トランジスタ３０２は、上述したダイオード２０１および薄膜トランジスタ３０１の製造方法と同様の方法で作製できる。ただし、ハーフトーン露光を用いると、レジストパターン膜の形成回数を減らすことができ、フォトレジスト材料などのレジストパターン膜形成のための生産材料を削減できるので有利である。
　ハーフトーン露光を用いたプロセスは、例えばＣ．Ｗ．Ｋｉｍ等によるＳＩＤ　２０００　ＤＩＧＥＳＴ、ｐｐ１００６－１００９に記載されている。具体的には、ゲート電極２、導電層３、接続配線４、ゲート電極１０３およびゲート絶縁層５が形成された基板１上に、微結晶シリコン層を形成するための微結晶シリコン膜、コンタクト層を形成するためのｎ+シリコン膜、ソース・ドレイン電極を形成するための導電膜をこの順で形成する。この後、ハーフトーン露光を用いて、導電膜のうちソース・ドレイン電極となる部分で厚く、ギャップ部となる部分で薄いレジストパターンを形成する。次いで、レジストパターンをマスクとして、導電膜、ｎ+シリコン膜、および微結晶シリコン膜のパターニングを行う（１回目の加工）。続いて、ドライエッチングなどによってレジストパターン全体を薄くすることにより、レジストパターンの薄い部分を除去して開口部を形成する。その後、開口部が形成されたレジストパターンをマスクとして、導電膜、ｎ+シリコン膜のパターニングを行う（２回目の加工）。このようにして、同一のレジストパターンを利用して、導電膜、ｎ+シリコン膜、および微結晶シリコン膜のパターニングを行い、これらの膜から、それぞれ、ダイオード２０２のソース電極１０、中間電極１１、ドレイン電極１２、コンタクト層２５ａ、２５ｂ、２５ｄ、２５ｅ、および微結晶シリコン層２４ａ～２４ｆを形成するとともに、薄膜トランジスタ３０２のソース電極１１０、ドレイン電極１１２、コンタクト層１０９ａ、１０９ｂおよび微結晶シリコン層１０７を形成することができる。
　ダイオード２０２では、パッシベーション１３の開口と、ゲート絶縁層５の開口は同時工程で行われる。従って、接続配線４とソース電極１０とは、上部電極２３を介して電気的に接続される。なお、上部電極２３は、ＩＴＯ（インジウム錫酸化物）等によって形成され得るが、ＩＺＯ膜を用いて形成してもよい。本実施形態をアクティブマトリクス基板に適用する場合には、上部電極２３を画素電極（図示せず）と同時に形成してもよい。
　なお、ダイオード２０１についても、パッシベーション１３の開口と、ゲート絶縁層５の開口を同時工程で行って、接続配線４とソース電極１０とは、上部電極２３を介して電気的に接続されるようコンタクトホール２２を設けてもよい。
　本実施形態におけるダイオード２０１、２０２は、導電層３を有していなくてもよい。図８（ａ）および（ｂ）は、それぞれ、本実施形態におけるダイオードの他の構成を示す平面図および断面図である。ダイオード２０４は、微結晶シリコン層７の下に導電層３を有していない点以外は、図１に示すダイオード２０１と同様の構成を有している。ダイオード２０４でも、微結晶シリコン層７の電流経路となる部分が抵抗体として機能するため、ダイオード２０１と同様の効果が得られる。
　本実施形態におけるダイオードでは、オン状態において、半導体層のチャネル領域および抵抗領域を含む電流経路が形成されればよく、その構成は図１、図７および図８に示す構成に限定されない。例えばダイオードは、３つ以上の島状の微結晶シリコン層を有していてもよい。この場合でも、少なくとも１つの微結晶シリコン層がゲート電極と重なっておらず、他の微結晶シリコン層がゲート電極と重なるチャネル領域を有していれば、上記と同様の効果が得られる。
　また、薄膜トランジスタの構成も、図１および図７に示す構成に限定されない。図１および図７に示す薄膜トランジスタ３０１、３０２は何れも１つのゲート電極１０３を有するが、複数のゲート電極を有していてもよい。その場合、各ゲート電極上にそれぞれ島状の微結晶シリコン層が配置されていてもよいし、複数のゲート電極と重なるように１つの微結晶シリコン層が配置されていてもよい。あるいは、後で詳しく説明するように、１つのゲート電極上に配置された微結晶シリコン層に複数のチャネル領域が形成されていてもよい。
　（実施例および比較例）
　本実施形態におけるダイオードの実施例としてサンプル素子Ｅ１～Ｅ３、比較例としてサンプル素子Ｃ１～Ｃ６を作製し、それらのサンプル素子のダイオード特性を評価したので、その方法および結果を説明する。
　（ｉ）実施例および比較例のサンプル素子の構成
　実施例のサンプル素子Ｅ１～Ｅ３は、図１に示すダイオード２０１と同様の構成を有する。比較例のサンプル素子Ｃ１～Ｃ６は、ソース・ドレイン電極１０、１２の間に抵抗体として機能する半導体層が存在しない点で、図１に示すダイオード２０１の構成と異なっている。
　比較例のサンプル素子Ｃ１～Ｃ６の模式的な平面図および断面図を、それぞれ、図９（ａ）および（ｂ）に示す。簡単のため、図１に示すダイオード２０１と同様の構成要素には同じ参照番号を付している。比較例のサンプル素子Ｃ１～Ｃ６では、導電層３、微結晶シリコン層７および中間電極１１がない。また、微結晶シリコン層６は、ゲート電極２と重なるように配置されたチャネル領域６ｃ、およびその両側に位置する第１および第２領域６ａ、６ｂを有している。第１領域６ａはソース電極１０と接続され、第２領域６ｂはドレイン電極１２と接続されている。微結晶シリコン層６のうち電流経路となる部分の全体はゲート電極２と重なっている。
　（ｉｉ）実施例および比較例のサンプル素子の作製方法
　実施例のサンプル素子Ｅ１～Ｅ３は、図２～図６を参照しながら上述した方法と同様の方法で作製される。ただし、ゲート電極２、導電層３、微結晶シリコン層６、７および各電極１０、１１、１２のパターンのサイズを、以下のように調整する。
　サンプル素子Ｅ１～Ｅ３の構成を図１０（ａ）に示す。この構成では、基板１の表面と平行な面内（基板面内）におけるソース電極１０と中間電極１１との間の距離Ｌは、チャネル領域の長さ（「チャネル長」）となる。また、中間電極１１とドレイン電極１２との間の距離ＬRは、微結晶シリコン層７のうち抵抗体となる部分（「抵抗領域」ともいう。）の長さであり、上記チャネル長Ｌと区別するために、「抵抗領域長さ」と呼ぶ。また、チャネル長Ｌおよび抵抗領域長さＬRと直交する方向に沿った微結晶シリコン層６、７の幅Ｗをチャネル幅とする。各電極１０、１１、１２の幅は全て同じであり、チャネル幅Ｗよりも小さい。
　サンプル素子Ｅ１では、チャネル長Ｌを３μｍ、抵抗領域長さＬRを３μｍ、チャネル幅Ｗを１０μｍとする。また、チャネル長Ｌと平行な方向において、各電極１０、１１、１２とゲート電極２または導電層３との重なり部分の長さＬ’をそれぞれ２μｍとし、各電極１０、１１、１２と微結晶シリコン層６、７との重なり部分の長さをそれぞれ２×Ｌ’とする。さらに、チャネル長Ｌと直交する方向において、各電極１０、１１、１２を微結晶シリコン層６、７の中央に配置し、微結晶シリコン層６、７の端部から各電極１０、１１、１２の端部までの長さＷ’を２μｍとする。従って、各電極１０、１１、１２の幅はＷ－２×Ｗ’となる。
　サンプル素子Ｅ２では、チャネル長Ｌを１０μｍ、抵抗領域長さＬRを１０μｍとする。チャネル幅Ｗ、長さＬ’、長さＷ’はサンプル素子Ｅ１と同じである。
　サンプル素子Ｅ３では、チャネル長Ｌを２０μｍ、抵抗領域長さＬRを２０μｍとする。チャネル幅Ｗ、長さＬ’、長さＷ’はサンプル素子Ｅ１と同じである。
　比較例のサンプル素子Ｃ１～Ｃ５も、図２～図６を参照しながら説明した方法で作製される。ただし、導電層３、微結晶シリコン層７および中間電極１１を形成しない。
　サンプル素子Ｃ１～Ｃ５の構成を図１０（ｂ）に示す。サンプル素子Ｃ１では、チャネル長Ｌが３μｍとなるように、ゲート電極２、微結晶シリコン層６、ソース電極１０およびドレイン電極１２のパターンのサイズを調整する。同様にして、サンプル素子Ｃ２のチャネル長Ｌを１０μｍ、チャネル素子Ｃ３のチャネル長Ｌを２０μｍ、サンプル素子Ｃ４のチャネル長Ｌを５０μｍ、チャネル素子Ｃ５のチャネル長Ｌを１００μｍとする。なお、これらのサンプル素子Ｃ１～Ｃ５のチャネル幅Ｗ、長さＬ’および長さＷ’は、実施例のサンプル素子Ｅ１～Ｅ３と同じとする。
　比較例のサンプル素子Ｃ６は、他のサンプル素子Ｃ１～Ｃ５と同様の構成を有し、同様の方法で形成される。ただし、サンプル素子Ｃ６の活性層となる半導体層は、微結晶シリコン膜の代わりにアモルファスシリコン膜を用いて形成される。また、サンプル素子Ｃ６では、チャネル長Ｌが３μｍとなるように、ゲート電極、アモルファスシリコン層、ソース電極およびドレイン電極のパターンのサイズを調整する。
　なお、サンプル素子Ｅ１～Ｅ３、Ｃ１～Ｃ５で用いた微結晶シリコン膜を用いて図９に示すようなＴＦＴを作製する場合、その移動度は約０．６～０．８ｃｍ2／Ｖｓであり、サンプル素子Ｃ６で用いたアモルファスシリコン膜では、同様の場合、移動度は約０．３～０．４ｃｍ2／Ｖｓである。
　（ｉｉｉ）実施例および比較例のサンプル素子のダイオード特性
　上記方法で作製したサンプル素子Ｅ１～Ｅ３およびＣ１～Ｃ６のダイオード特性を測定した。ここでは、ソース電極１０およびドレイン電極１２の間に印加する電圧（端子間電圧）Ｖｇｄを変化させて、ソース電極１０とドレイン電極１２との間を流れる電流（ドレイン電流）Ｉｓｄを測定した。
　測定結果を図１１（ａ）に示す。図１１（ａ）に示すグラフの横軸は、端子間電圧Ｖｇｄ（Ｖ）であり、ドレイン電流Ｉｓｄがソース電極１０からドレイン電極１２の方向に電流が流れるときを正としている。縦軸はドレイン電流Ｉｓｄ（Ａ）である。また、図１１（ｂ）は比較例のサンプル素子Ｃ１～Ｃ６の構成、図１１（ｃ）は実施例のサンプル素子Ｅ１～Ｅ３の構成を示す図である。
　アクティブマトリクス基板のショートリング用ダイオードとして用いる場合、各ダイオードは、アモルファスシリコンを用いたサンプル素子Ｃ６（チャネル長Ｌ：２０μｍ）のダイオード特性と同等の特性を有することが好ましい。
　従来の構成によると、サンプル素子Ｃ６と同じチャネル長Ｌ（２０μｍ）を維持したままで、アモルファスシリコンを微結晶シリコンに変えると（サンプル素子Ｃ３）、図１１（ａ）に示すように、ドレイン電流が流れすぎてしまう。微結晶シリコンを用いてサンプル素子Ｃ６と同等の特性を得るためには、チャネル長Ｌを５０μｍまで大きくする必要がある（サンプル素子Ｃ４）。しかしながら、チャネル長Ｌを増大させることにより、ダイオードのサイズが大きくなってしまい、表示パネルの額縁領域が拡大する。なお、より移動度の高い微結晶シリコン膜を用いると、チャネル長Ｌをさらに大きくする必要が生じるので、この問題はより顕在化する。
　これに対し、本実施形態の構成によると、例えばチャネル長Ｌを３μｍ、抵抗領域長さＬRを３μｍに調整することにより（サンプル素子Ｅ１）、サンプル素子Ｃ６と同等のダイオード特性を実現できることがわかる。従って、微結晶シリコンを用いて、サンプル素子Ｃ６のサイズと同等のサイズを維持しつつ、ショートリング用ダイオードに適した特性を実現できる。また、チャネル長Ｌおよび抵抗領域長さＬRを適宜調整することにより、ダイオードのサイズを小さく抑えつつ、所望の特性を実現できることがわかる。
　上記測定結果から明らかなように、本実施形態によると、アモルファスシリコンよりも移動度の高い微結晶シリコンなどの半導体膜を用いてＴＦＴおよびダイオードを形成する際に特に高い効果が得られる。ＴＦＴの特性を高めるとともに、ダイオードのサイズを増大させることなく、その特性を最適化できるからである。ここではＴＦＴの移動度が０．６～０．８ｃｍ2／Ｖｓの場合を例に説明したが、ＴＦＴの移動度が１ｃｍ2／Ｖｓより高い場合に特に効果的である。
　なお、本実施形態における薄膜トランジスタ３０１、３０２、ダイオード２０１、２０２、２０４は、微結晶シリコン層の代わりに、アモルファスシリコン層や多結晶シリコン層を活性層として用いてもよい。また、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体からなる膜を活性層として用いてもよい。この場合、コンタクト層２５ａ、２５ｂ、２５ｄ、２５ｅ、１０９ａ、１０９ｂは不要であって、活性層とソース・ドレイン電極は直接電気的接続をとることができる。特にＩＧＺＯのような金属酸化物半導体を用いた場合には、移動度が４ｃｍ2／Ｖｓを超えるので、本発明を適用することによってさらに高い効果が得られる。
　また、本実施形態の薄膜トランジスタ３０１、３０２、ダイオード２０１、２０２、２０４は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴ、またはそれを基本とするダイオードであるが、逆スタガーエッチストップ型ＴＦＴ、およびそれを基本としたダイオードであってもよい。すなわち図１５のように、半導体層上にエッチストップ層を有していても良いが、半導体層とソース・ドレイン電極の間にはｎ+型シリコン等からなるコンタクト層を有することが望ましい。
（実施形態２）
　以下、図面を参照しながら、本発明による半導体装置の実施形態２を説明する。本実施形態の半導体装置は、１つの島状半導体層を用いてダイオードを形成している点で、図１に示す実施形態１と異なっている。
　図１２は、本実施形態におけるダイオードを模式的に示す図であり、図１２（ａ）は本実施形態におけるダイオードの平面図、図１２（ｂ）は図１２（ａ）のＥ－Ｅ’線に沿った断面図である。簡単のため、図１に示すダイオード２０１と同様の構成要素には同一の参照符号を付し、説明を省略する。
　ダイオード２０５は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。図示しないが、本実施形態の半導体装置は、ダイオードＴＦＴをさらに備える。このＴＦＴは、ダイオード２０５の微結晶シリコン層２７と同一の微結晶シリコン膜を用いて形成された活性層を有していればよく、例えば、図１（ａ）および（ｂ）に示す薄膜トランジスタ３０１と同様の構成を有していてもよい。
　ダイオード２０５は、ガラス基板などの基板１と、基板１の上に形成されたゲート電極２６と、基板１の上にゲート電極２６を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された微結晶シリコン層２７と、微結晶シリコン層２７上にコンタクト層８ａを介して形成されたソース電極１０と、微結晶シリコン層２７上にコンタクト層８ｂを介して形成されたドレイン電極１２とを備える。
　微結晶シリコン層２７は、チャネル領域２７ｃと、チャネル領域２７ｃの両側にそれぞれ位置する第１および第２領域２７ａ、２７ｂとを有している。第１領域２７ａは、コンタクト層８ａによってソース電極１０と電気的に接続されている。また、第２領域２７ｂは、コンタクト層８ｂによってドレイン電極１２と電気的に接続されている。
　チャネル領域２７ｃは、ゲート電極２６と重なるように配置されており、ゲート電極２６に印加する電圧によってチャネル領域２７ｃの導電性が制御され得る。また、微結晶シリコン層２７は、第１および第２領域２７ａ、２７ｂとの間に位置し、ゲート電極２６と重なっていない部分（抵抗領域）２７ｄを有している。抵抗領域２７ｄは、ゲート電極２６に電圧を印加しても低抵抗化されないので、抵抗体として機能する。チャネル領域２７ｃおよび抵抗領域２７ｄのチャネル方向の長さＬ、ＬRは適宜調整されるが、例えばチャネル幅Ｗが１０μｍのとき、チャネル領域２７ｃの長さ（チャネル長）Ｌは３μｍ、抵抗領域２７ｄの長さＬRは３μｍである。なお、本実施形態では、第２領域２７ｂもゲート電極２６と重なっていないので、第２領域２７ｂも抵抗体として機能する。
　また、本実施形態では、コンタクト層８ａ、８ｂ、ソース電極１０およびドレイン電極１２は、チャネル領域２７ｃおよび抵抗領域２７ｄの上に位置しないようにパターニングされており、これによって、チャネル領域２７ｃおよび抵抗領域２７ｄの上にギャップ部１５が形成されている。
　本実施形態では、ゲート電極２６、接続配線４およびＴＦＴのゲート電極（図示せず）は、同一の導電膜から形成されている。ゲート電極２６は接続配線４と接続されており、接続配線４は、ゲート絶縁層５に設けられた開口部であるコンタクトホール１４内で、ソース電極１０と電気的に接続されている。
　なお、ダイオード２０５における微結晶シリコン層２７、コンタクト層８ａ、８ｂ、パッシベーション１３の材料は、図１に示すダイオード２０１における対応する構成要素の材料と同様であってもよい。
　ダイオード２０５では、主にソース電極１０とドレイン電極１２との間に電流が流れる。ダイオード２０５と同一基板上に、ボトムゲート構造を有するスタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。このとき、電流はソース電極１０からコンタクト層８ａを経由して、微結晶シリコン層２７の第１領域２７ａ、チャネル領域２７ｃおよび抵抗領域２７ｄ、第２領域２７ｂを流れる。この後、コンタクト層８ｂを経由してドレイン電極１２に達する。
　本実施形態でも、前述した実施形態と同様に、微結晶シリコン層２７のうち抵抗領域２７ｄおよび第２領域２７ｂの下方にはゲート電極２６が配置されないので、ゲート電極２６へ電圧を印加した場合でも可動電荷である電子の蓄積がなされない。従って、抵抗領域２７ｄおよび第２領域２７ｂは、ゲート電極２６の電位の影響をほとんど受けずに常に高抵抗である。このような抵抗の高い領域２７ｄを微結晶シリコン層１５に設けて、ソース電極１０とドレイン電極１２との間に電流を流れにくくすることにより、ダイオード２０５の用途に応じた特性を実現できる。
　なお、本実施形態のダイオードは、チャネル領域２７ｃおよび抵抗領域２７ｄの両方を有する半導体層を少なくとも１つ備えていればよく、そのような半導体層を含む２以上の半導体層を備えていてもよい。この場合、２以上の半導体層は、半導体層上に設けられた中間電極によって互いに接続されていてもよい。
　本実施形態の半導体装置は、図２～図６を参照しながら前述した方法と同様の方法で作製できる。
　また、本実施形態のダイオード２０５は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とするダイオードであるが、逆スタガーエッチストップ型ＴＦＴを基本としたダイオードであってもよい。すなわち図１５のように、半導体層上にエッチストップ層を有していても良いが、半導体層とソース・ドレイン電極の間にはｎ+型シリコン等からなるコンタクト層を有することが望ましい。
（実施形態３）
　以下、図面を参照しながら、本発明による半導体装置の実施形態３を説明する。本実施形態の半導体装置は、ダイオードの半導体層の下方に２つのゲート電極が設けられ、かつ、ダイオードのソース・ドレイン電極間に中間電極が設けられていない点で、図１に示す実施形態１と異なっている。
　図１３は、本実施形態におけるダイオードを模式的に示す図であり、図１３（ａ）は本実施形態におけるダイオードの平面図、図１３（ｂ）は図１３（ａ）のＦ－Ｆ’線に沿った断面図である。簡単のため、図１に示すダイオード２０１と同様の構成要素には同一の参照符号を付し、説明を省略する。
　ダイオード２０６は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。図示しないが、本実施形態の半導体装置は、ダイオード２０６と同一基板上に、ボトムゲート構造を有するスタガーチャネルエッチング型ＴＦＴをさらに備える。このＴＦＴは、ダイオード２０６の微結晶シリコン層と同一の微結晶シリコン膜を用いて形成された活性層を有していればよく、例えば、図１（ａ）および（ｂ）に示す薄膜トランジスタ３０１と同様の構成を有していてもよい。
　ダイオード２０６は、ガラス基板などの基板１と、基板１の上に間隔を空けて配置されたゲート電極２、２９と、基板１の上にゲート電極２、２９を覆うように形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された微結晶シリコン層３０と、微結晶シリコン層３０上にコンタクト層８ａを介して形成されたソース電極１０と、微結晶シリコン層３０上にコンタクト層９ｂを介して形成されたドレイン電極１２とを備える。ゲート電極２およびゲート電極２９は、接続電極４およびコンタクトホール１４内でソース電極１０と電気的に接続されている。
　微結晶シリコン層３０は、チャネル領域３０ｃ、３０ｅと、チャネル領域３０ｃ、３０ｅの間に位置する抵抗領域３０ｄと、チャネル領域３０ｃ、３０ｅの両側にそれぞれ位置する第１および第２領域３０ａ、３０ｂとを有している。第１領域３０ａは、コンタクト層８ａによってソース電極１０と電気的に接続されている。また、第２領域３０ｂは、コンタクト層９ｂによってドレイン電極１２と電気的に接続されている。
　チャネル領域３０ｃはゲート電極２と重なるように配置されており、ゲート電極２に印加する電圧によってチャネル領域３０ｃの導電性が制御され得る。同様に、チャネル領域３０ｅはゲート電極２９と重なるように配置されており、ゲート電極２９に印加する電圧によってチャネル領域３０ｅの導電性が制御され得る。一方、抵抗領域３０ｄは、ゲート電極２、２９と重なっておらず、これらのゲート電極２、２９に電圧を印加しても低抵抗化されないので、抵抗体として機能する。
　チャネル領域３０ｃ、３０ｅおよび抵抗領域３０ｄのチャネル方向の長さＬ1、Ｌ2、ＬRは適宜調整されるが、例えばチャネル幅Ｗが１０μｍのとき、チャネル領域３０ｃ、３０ｅの合計長さ（チャネル長Ｌ：Ｌ＝Ｌ1＋Ｌ2）は６μｍ、抵抗領域３０ｄの長さ（抵抗領域長さ）ＬRは３μｍである。
　なお、ダイオード２０６における微結晶シリコン層３０、コンタクト層８ａ、９ｂ、パッシベーション１３の材料は、図１に示すダイオード２０１における対応する構成要素の材料と同様であってもよい。
　ダイオード２０６では、主にソース電極１０とドレイン電極１２との間に電流が流れる。このとき、電流はソース電極１０からコンタクト層８ａを経由して、微結晶シリコン層３０の第１領域３０ａ、チャネル領域３０ｃ、抵抗領域３０ｄ、チャネル領域３０ｅ、および第２領域３０ｂをこの順で流れる。この後、コンタクト層９ｂを経由してドレイン電極１２に達する。
　本実施形態でも、前述した実施形態と同様に、微結晶シリコン層３０のうち抵抗領域３０ｄの下方にはゲート電極２、２９が配置されないので、ゲート電極２、２９の電位の影響をほとんど受けずに常に高抵抗である。このような抵抗の高い領域３０ｄを微結晶シリコン層３０に設けて、ソース電極１０とドレイン電極１２との間に電流を流れにくくすることにより、ダイオード２０５の用途に応じた特性を実現できる。
　本実施形態の半導体装置も、図２～図６を参照しながら前述した方法と同様の方法で作製できる。
　また、本実施形態のダイオード２０６は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とするダイオードであるが、逆スタガーエッチストップ型ＴＦＴを基本としたダイオードであってもよい。すなわち図１５のように、半導体層上にエッチストップ層を有していても良いが、半導体層とソース・ドレイン電極の間にはｎ+型シリコン等からなるコンタクト層を有することが望ましい。
（実施形態４）
　以下、図面を参照しながら、本発明による半導体装置の実施形態４を説明する。本実施形態の半導体装置は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜を用いてダイオードおよび薄膜トランジスタの活性層を形成している点、およびコンタクト層を有しない点で前述の実施形態と異なっている。
　図１４は、本実施形態の半導体装置の模式的な断面図である。半導体装置は、基板３１と、基板３１上に形成されたダイオード２０７および薄膜トランジスタ３０７とを備えている。ダイオード２０７および薄膜トランジスタ３０７は、同一のＩＧＺＯ膜を用いて形成されている。薄膜トランジスタ２０７は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、ダイオード３０７は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴを基本とし、そのゲート電極およびソース電極を接続した構造を有している。
　薄膜トランジスタ２０７は、基板３１の上に形成されたゲート電極３２と、ゲート電極３２を覆うように形成されたゲート絶縁層３５と、ゲート絶縁層３５上に形成されたＩＧＺＯ層５０と、ＩＧＺＯ層５０上に形成されたソース電極５４およびドレイン電極５２とを備える。
　ＩＧＺＯ層５０は、チャネル領域５０ｃと、チャネル領域５０ｃの両側にそれぞれ位置するソース領域５０ａおよびドレイン領域５０ｂとを有している。ソース領域５０ａは、ソース電極５４と接している。また、ドレイン領域５０ｂはドレイン電極５２と接している。
　ダイオード２０７は、基板３１の上に形成されたゲート電極３３および接続配線３４と、ゲート電極３３および接続配線３４を覆うように形成されたゲート絶縁層３５と、ゲート絶縁層３５上にゲート電極３３と重なるように配置されたＩＧＺＯ層４０と、ＩＧＺＯ層４０上に形成された第１電極（ソース電極）４４と、ＩＧＺＯ層４０上に形成された第２電極（ドレイン電極）４２とを備える。
　ＩＧＺＯ層４０は、チャネル領域４０ｃと、チャネル領域４０ｃの両側にそれぞれ位置する第１および第２領域４０ａ、４０ｂとを有している。チャネル領域４０ｃは、ゲート電極３３と重なるように配置されており、ゲート電極３３に印加する電圧によりチャネル領域４０ｃの導電性を制御できる。第１領域４０ａはソース電極４４と電気的に接続されている。第２領域４０ｂはドレイン電極４２と接している。
　また、ＩＧＺＯ層４０は、第１および第２領域４０ａ、４０ｂの間に位置し、ゲート電極３３と重なっていない部分（抵抗領域）４０ｄをさらに有している。抵抗領域４０ｄは、ゲート電極３３に印加する電圧にかかわらず、高い抵抗を有するので、抵抗体として機能する。なお、本実施形態では、第１領域４０ａもゲート電極３３と重なっていないので、第１領域４０ａも抵抗体として機能する。
　本実施形態では、ゲート電極３２、３３および接続配線３４は、同一の導電膜から形成されている。ゲート電極３３は接続配線３４と接続されており、接続配線３４は、ゲート絶縁層３５に設けられた開口部であるコンタクトホール内で、ソース電極４４と電気的に接続されている。
　薄膜トランジスタ３０７およびダイオード２０７におけるＩＧＺＯ層５０、４０は、同一のＩＧＺＯ膜から形成されている。ＩＧＺＯ膜は、例えばＩｎ：Ｇａ：Ｚｎを２：２：１の比率で含む膜である。なお、ＩＧＺＯ膜の代わりに、他の金属酸化物半導体膜を用いることもできる。
　また、本実施形態では、薄膜トランジスタ３０７、ダイオード２０７における各電極５２、５４、４２、４４の上部にパッシベーション４６が設けられている。パッシベーション４６上には画素電極５８が設けられている。画素電極５８は、パッシベーション４６に形成されたコンタクトホール内でドレイン電極５２に電気的に接続されている。
　本実施形態の半導体装置は、例えば次のようにして製造される。
　まず、基板３１上に、スパッタ法によりモリブデン（Ｍｏ）膜などの導電膜を形成する。この導電膜に対して、ウェットエッチングまたはドライエッチングでパターニングを行い、ゲート電極３２、３３および接続配線３４を形成する。
　続いて、ゲート絶縁層３５として、窒化シリコン（ＳｉＮｘ）膜をＰＥＣＶＤ法で形成する。ゲート絶縁層３５の厚さは例えば４５０ｎｍとする。ゲート絶縁層３５に、接続配線３４の表面の一部を露出する開口部を形成する。なお、ゲート絶縁層３５として、ＳｉＮｘ膜の代わりに酸化シリコン（ＳｉＯｘ）膜を用いてもよいし、ＳｉＯｘ膜およびＳｉＮｘ膜からなる積層膜を用いてもよい。
　ゲート絶縁層３５の上およびゲート絶縁層３５の開口部内に、スパッタ法でＩＧＺＯ膜（厚さ：例えば７０ｎｍ）を形成し、これをパターニングすることにより、ＩＧＺＯ層４０、５０を形成する。
　続いて、ＩＧＺＯ層４０、５０を覆うように、Ｍｏ膜などの導電膜をスパッタ法で形成し、パターニングを行う。これにより、ドレイン電極４２、５２およびソース電極４４、５４を得る。本工程のパターニングは、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。ウェットエッチングを用いる場合には、ＩＧＺＯ層４０、５０におけるチャネル領域４０ｃ、５０ｃの表面部分もエッチングされる。このため、チャネル領域４０ｃ、５０ｃの厚さは約５５ｎｍとなる。
　続いて、パッシベーション４６として、酸化シリコン（ＳｉＯｘ）膜をＰＥＣＶＤ法で形成する。パッシベーション４６の厚さは例えば２００ｎｍである。パッシベーション４６に、ソース電極５２の表面の一部を露出する開口部をそれぞれ形成する。
　この後、パッシベーション４６の上およびパッシベーション４６の開口部内にＩＺＯ膜を形成し、これをパターニングすることにより、画素電極５８を形成する。このようにして、ダイオード２０７および薄膜トランジスタ３０７を得る。
　薄膜トランジスタ３０７のチャネル幅を３０μｍ、チャネル長Ｌを４μｍとすると、薄膜トランジスタ３０７の移動度は、例えば４．２ｃｍ2／Ｖｓ、閾値は約－１．３Ｖ、Ｓ値は約０．９（Ｖ／ｄｅｃ）となる。また、ダイオード２０７のチャネル幅を３０μｍ、チャネル長Ｌを３μｍ、抵抗領域長さＬRを３μｍとする。なお、ダイオード２０７の長さＬ、ＬRは、ダイオード２０７の用途に応じて適宜調整される。
　本実施形態の半導体装置の構成は、図１４に示す構成に限定されない。例えば、薄膜トランジスタおよびダイオードのＩＧＺＯ層上にエッチストップ層が設けられていてもよい。
　図１５は、半導体層上にエッチストップ層が設けられた場合の半導体装置の構成を例示する模式的な断面図である。簡単のため、図１４と同様の構成要素には同じ参照符号を付し、説明を省略する。
　図１５に示す半導体装置では、ＩＧＺＯ層（厚さ：５０ｎｍ）４０、５０を形成した後、ＩＧＺＯ層４０、５０を覆うようにエッチストップ膜を形成する。次いで、これをパターニングして、ＩＧＺＯ層４０のチャネル領域および抵抗領域となる領域に接するエッチストップ層６３と、ＩＧＺＯ層５０のチャネル領域となる領域に接するエッチストップ層６５とを得る。この後、ソースおよびドレイン電極４４、４２、５４、５２を形成する。
　この構成によると、ソースおよびドレイン電極４４、４２、５４、５２を形成する際のエッチング工程で、ＩＧＺＯ層４０、５０のチャネル領域の表面部分がエッチングされることを防止できる。従って、ＩＧＺＯ層４０、５０のチャネル領域の厚さを確保でき、かつ、チャネル領域の表面がエッチングによってダメージを受けることを防止できる。
　エッチストップ層６３、６５の材料としては、例えばＳｉＯｘ、感光性アクリル樹脂などを用いることができる。なお、図示していないが、ソース・ドレイン電極４４、４２、５４、５２およびエッチストップ層６３、６５を覆うようにパッシベーションを設けてもよい。また、ガラス基板などの基板３１の表面に絶縁層（例えばＳｉＯｘ層）を形成し、この上にゲート電極３２、３３などを形成してもよい。また、ＩＧＺＯ層４０、５０の基板側とその反対側（上面側）の両方にゲート電極を設けてもよい。
　薄膜トランジスタ３０８のチャネル幅を２５μｍ、チャネル長Ｌを１０μｍとすると、薄膜トランジスタ３０８の移動度は、例えば約８ｃｍ2／Ｖｓ、閾値は約１Ｖ、オンオフ電流比は２．０×１０7以上となる。また、ダイオード２０８のチャネル長Ｌおよび抵抗領域の長さＬRは、ダイオード２０８の用途に応じて適宜調整されるが、ダイオード２０８のチャネル幅を２５μｍとすると、チャネル長Ｌおよび抵抗領域長さＬRは何れも３μｍであってもよい。
　なお、図１４および図１５に示すダイオード２０７、２０８は、チャネル領域および抵抗領域を有する１つの半導体層（ＩＧＺＯ層）を備えているが、図１に示すダイオード２０１のように、複数のＩＧＺＯ層を備え、そのうちの少なくとも１つのＩＧＺＯ層がゲート電極と重ならないように配置されていてもよい。
（実施形態５）
　以下、図面を参照しながら、本発明による半導体装置の実施形態５を説明する。本実施形態は、スイッチング素子として機能する複数の薄膜トランジスタと、ショートリングを構成する複数のダイオードとを備えたアクティブマトリクス基板である。本実施形態のアクティブマトリクス基板は、液晶表示装置および有機エレクトロルミネセンス（ＥＬ）表示装置などの表示装置に好適に用いられる。
　図１６（ａ）は、本実施形態のアクティブマトリクス基板を用いた液晶表示装置を模式的に示す断面図であり、図１６（ｂ）は、図１６（ａ）のアクティブマトリクス基板を模式的に示す上面図である。
　図１６（ａ）に示すように、液晶表示装置は、アクティブマトリクス基板８２と、アクティブマトリクス基板８２に対向して配置された対向基板８３と、これらの基板８２、８３の間に配置された液晶層８４とを備えている。液晶層８４は、アクティブマトリクス基板８２と対向基板８３との間に介在されたシール部材８９によって封止されている。図示しないが、対向基板８３の液晶層側の表面には、カラーフィルタおよび対向電極が形成されている。
　アクティブマトリクス基板８２および対向基板８３の液晶層側の表面には、それぞれ、配向膜８７ａ、８７ｂが形成されている。また、アクティブマトリクス基板８２の背面側および対向基板８３の観察者側には、それぞれ、偏光板８８ａ、８８ｂが設けられている。
　図１６（ｂ）に示すように、アクティブマトリクス基板８２は、互いに離間して配置され、画像表示の一単位となる画素を規定する複数の画素電極８５と、画素毎に配置され、スイッチング素子として機能する薄膜トランジスタ８６と、薄膜トランジスタ８６を介して画素電極８５に接続されるソースバスライン８６ｓと、薄膜トランジスタ８６を選択的に駆動させるためのゲートバスライン８６ｇとを備えている。図示しないが、各ソースバスライン８６ｓおよび各ゲートバスライン８６ｇは、それぞれ、外部から所定の信号を入力するためのソース端子およびゲート端子と接続されている。
　薄膜トランジスタ８６として、上述した実施形態１～４における薄膜トランジスタ３０１、３０２、３０７、３０８を用いることができる。画素電極８５は、光を透過させる導電性材料、例えばＩＴＯ（インジウム錫酸化物）、ＩＺＯ、あるいは光を反射させる導電性材料、たとえばアルミニウム、銀合金などを用いて形成されている。
　また、アクティブマトリクス基板８２のうち画素電極８５が配列された領域（表示領域）の外側の領域（額縁領域）には、複数のダイオード９０Ａ、９０Ｂが配置されている。各ダイオード９０Ａ、９０Ｂは、薄膜トランジスタ８６と同一の半導体膜を用いて形成されており、半導体層（図示せず）と、半導体層の下方に位置するゲート電極９２と、半導体層の上に形成されたソース電極９４およびドレイン電極９６とを有している。ゲート電極９２とソース電極９４とは、コンタクトホール９８を介して電気的に接続されている。ダイオード９０Ａ、９０Ｂとして、上述した実施形態１～４におけるダイオード２０１、２０２、２０４～２０８を用いることができる。
　ダイオード９０Ａ、９０Ｂのソース電極９４は、ソースバスライン８６ｓの何れか１つと電気的に接続されており、ドレイン電極９６は他のソースバスライン８６ｓと電気的に接続されている。また、ダイオード９０Ａ、９０Ｂは、互いに逆方向に電流が流れやすいように配置されている。これにより、ソースバスライン８６ｓ上に帯電した電荷を両方向に逃すことができるので、静電気によるダメージをより効果的に防止できる。なお、ダイオード９０Ａ、９０Ｂのうち何れか一方のみを配置してもよい。
　図示する例では、隣接するソースバスライン８６ｓの間にダイオード９０Ａ、９０Ｂが配置されているが、隣接するゲートバスライン８６ｇの間に配置されていてもよい。
　図１７は、本発明によるアクティブマトリクス基板の他の例の模式的な上面図である。
　図１７に示す例では、隣接するソースバスライン８６ｓ間のみでなく、隣接するゲートバスライン８６ｇ間にもダイオード９０Ｃ、９０Ｄが配置されている点で、図１６（ｂ）に示すアクティブマトリクス基板８２の構成と異なっている。簡単のため、アクティブマトリクス基板８２と同様の構成要素には同一の参照符号を付し、説明を省略する。
　アクティブマトリクス基板８２’は、外部から所定の電気信号を入力するためのゲート端子ＧＴおよびソース端子ＳＴと、ゲート端子ＧＴに接続された複数のゲートバスライン８６ｇ、ソース端子ＳＴに接続されたソースバスライン８６ｓ、ゲートバスライン８６ｇと同じ材質からなる補助容量線８１とを備えている。隣接するソースバスライン８６ｓの間にはダイオード９０Ａ、９０Ｂが配置されている。また、隣接するゲートバスライン８６ｇの間にはダイオード９０Ｃ、９０Ｄが配置されている。ダイオード９０Ａ、９０Ｂは、互いに逆方向に電流が流れやすいように配置されている。また、ダイオード９０Ｃ、９０Ｄは、互いに逆方向に電流が流れやすいように配置されている。各ダイオード９０Ａ～９０Ｄの構造は図１６（ｂ）を参照しながら前述したダイオード９０Ａ、９０Ｂの構造と同様である。
　このように、ソースバスライン８６ｓの間およびゲートバスライン８６ｇの間の両方にダイオード９０Ａ～９０Ｄが配置されていると、より有効な静電気対策を行うことができる。
　なお、アクティブマトリクス基板８２’では、全てのバスライン８６ｓ、８６ｇがダイオード９０Ａ～９０Ｄの何れかと接続されているが、本実施形態では、ソースバスライン８６ｓおよびゲートバスライン８６ｇを含む複数のバスラインのうち何れか１つのバスラインと、他の１つのバスラインとの間に少なくとも１つのダイオードが配置されていればよい。例えばソースバスライン８６ｓとゲートバスライン８６ｇとの間にダイオードが配置されていてもよい。このように、少なくとも２つのバスライン間にダイオードが設けられていれば、２つのバスラインのうち何れか一方に入力された電荷を他方へ逃がすことができるので静電気によるダメージを低減できる。
　本実施形態のアクティブマトリクス基板８２、８２’は、図２～図６を参照しながら前述した方法と同様の方法で作製される。なお、画素電極８５の形成は、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ＺｎＯ（亜鉛酸化物）等の金属酸化物の透明導電膜を堆積した後、フォトリソグラフィでパターニングを行うことにより形成できる。
　なお、図示しないが、アクティブマトリクス基板８２、８２’には、各薄膜トランジスタ８６を駆動制御するための駆動回路が実装されていてもよく、その場合、駆動回路に使用する薄膜トランジスタおよびダイオードを、薄膜トランジスタ８６およびダイオード９０Ａ～９０Ｄと同一の半導体膜を用いて形成してもよい。
　また、本実施形態は、表示領域と同一基板上に駆動回路を形成したドライバーモノリシック型アクティブマトリクス基板にも適用できる。
　図１８（ａ）は、本実施形態のゲートドライバーモノリシック型アクティブマトリクス基板を模式的に示す平面図であり、図１８（ｂ）は、図１８（ａ）に示すゲートドライバー（モノリシックゲートドライバー）におけるシフトレジスタの回路図である。
　図示するように、アクティブマトリクス基板は、複数の画素電極（図示せず）が配列された表示領域９２と、モノリシックゲートドライバーと、ソースドライバーとを備えている。ここで、ソースドライバーはモノリシックドライバーではなく、シリコンウエハーによって外部で作られてから実装されたものである。表示領域９２の構成は、図１６および図１７を参照しながら前述した構成と同様である。ソースドライバーは、表示領域９２のソースバスライン（図示せず）と接続されている。
　モノリシックゲートドライバーは、ゲート信号Ｇoutを順次出力する複数のシフトレジスタを含んでいる。各シフトレジスタ９１は、対応するゲートバスライン（図示せず）にゲート信号Ｇoutを出力するゲート信号出力線９３を有している。また、図示しないが、第ｎ段目のシフトレジスタのゲート信号出力線９３は、第ｎ＋１段目のシフトレジスタにセット信号Ｓを入力するための接続線と接続されている。
　本実施形態では、隣接する２つのステージのゲート信号出力線９３の間にダイオード９０Ｅが配置されている。ダイオード９０Ｅとして、実施形態１～４におけるダイオード２０１～２０８を用いることができる。これにより、静電気による素子破壊を防止できる。
　なお、シフトレジスタ９１で使用されている薄膜トランジスタと、表示領域９２でスイッチング素子として用いる薄膜トランジスタと、ダイオード９０Ｅとは同一の半導体膜を用いて形成されていてもよい。また、シフトレジスタ９１で使用されている薄膜トランジスタの一部をダイオードに置き換えることもできる。置き換えたダイオードは、実施形態１～４におけるダイオード２０１～２０８と同様の構成を有していてもよい。
（実施形態６）
　以下、図面を参照しながら、本発明による半導体装置の実施形態６を説明する。本実施形態は、薄膜トランジスタおよびダイオードを含むゲートドライバー回路である。本実施形態のゲートドライバー回路は、アクティブマトリクス基板にモノリシック化されたゲートドライバーモノリシック回路である。
　本実施形態のゲートドライバー回路は、ゲート信号を順次出力する複数のシフトレジスタを有している。図１９～図２１は、本実施形態における１つのシフトレジスタの構成を例示する図である。
　本実施形態におけるシフトレジスタのゲート信号Ｇoutは、ゲート信号出力線９３によって、対応するゲートバスラインに出力される。また、図示しないが、第ｎ段目のゲート信号出力線９３は、第ｎ＋１段目のシフトレジスタのセット信号Ｓを入力するための接続線と接続されている。ＶＤＤ、ＶＳＳは外部と接続され、ほぼ時間的変動のない一定の電位となるよう制御される。ＶＤＤはＶＳＳよりも高い電位である。ＣＫ、ＣＫＢには矩形波等の時間的変動のあるクロック信号が外部から入力される。例えば、ＶＳＳを基準電位（０Ｖ）としたとき、ＶＤＤは３１Ｖ、ＣＫとＣＫＢは０～３１Ｖの範囲で、１０ｋＨｚ～２００ｋＨｚの周波数で変動させる。なお、ＣＫとＣＫＢは互いに逆位相とする。
　各シフトレジスタは、図示するように、複数の薄膜トランジスタＭＡ、ＭＢ、ＭＣ、ＭＤ、ＭＥ、ＭＦと、ダイオード９０Ｆとを含んでいる。これらの薄膜トランジスタの少なくとも１つとダイオード９０Ｆとは同一の半導体膜から形成されている。ダイオード９０Ｆは、上述した実施形態１～４におけるダイオード２０１～２０８と同様の構成を有している。ダイオード９０Ｆは、ＶＤＤまたはＳと配線ｎｅｔＡとの間に、ソース電極がＶＤＤ側またはＳ側、ドレイン電極が配線ｎｅｔＡ側に接続されるように配置されている。すなわち、ダイオード９０Ｆのドレイン電極は、シフトレジスタの出力トランジスタである薄膜トランジスタＭＡのゲート電極と、直接、または薄膜トランジスタＭＥを介してつながる。ここで、薄膜トランジスタＭＡは、そのドレイン電極がアクティブマトリクス基板のゲートバスラインと直接つながるＧｏｕｔに接続されている。このように、本実施形態におけるダイオード９０Ｆは特定の方向に配置され、実施形態５のように、互いに逆方向に２つのダイオードが配置されない。
　本実施形態のシフトレジスタは、出力を大きくするためにブートストラップ機構を動作に用いている。すなわち、前段から出力された信号がＳにはいることで配線ｎｅｔＡ（すなわち薄膜トランジスタＭＡのゲート電極側の配線）の電位を引き上げ、その電位の引き上げ後のタイミングにおいて、さらにクロックＣＫの電位を引き上げることによって、配線ｎｅｔＡの電位を容量（薄膜トランジスタＭＡのソース電極とゲート電極間の容量）結合によって引き上げ、Ｇｏｕｔに直接つながる出力トランジスタであるＭＡの出力を大きくするという動作を行う。
　ここで、配線ｎｅｔＡがブートストラップ機構によってＶＤＤ、Ｓよりも高電位になるタイミングがある。すなわち、クロックＣＫの電位が引き上げられたときであって、シフトレジスタがＧｏｕｔへ電流を出力しているときである。
　従来のブートストラップ機構を有するシフトレジスタでは、上記のタイミングで、配線ｎｅｔＡから接続されているＶＤＤ側またはＳの方向に電流が逆流（リーク）する場合がある。配線ｎｅｔＡから電流が逆流すると、トランジスタＭＡのゲート電極電位が低下するので、Ｇｏｕｔへの出力が低下し、画素電極が正常に充電されず所望の画素電位に到らなくなるおそれがある。その結果、正常な表示が得られなかったり、シフトレジスタがある段から動作しなくなる（破綻する）という問題がある。
　これに対し、本実施形態によると、ダイオード９０Ｆによって、電流がｎｅｔＡからＶＤＤ側またはＳ側に向かって逆流することを抑制できるので、ｎｅｔＡから電流が逆流することに起因する上記問題を防止できる。
　シフトレジスタの回路構成およびダイオード９０Ｆの位置は、図示する例に限定されない。本実施形態におけるダイオード９０Ｆは、回路内の一方向に電流を流す配線に形成されていればよく、これにより、電流の逆流を防止できる。
　図２２は、本実施形態におけるシフトレジスタの他の構成を示す図である。図２２に示すシフトレジスタは、複数の薄膜トランジスタＭＡ、ＭＢ、ＭＣ、ＭＤ、ＭＥ、ＭＦと、複数のダイオード９０Ｇ、９０Ｈ、９０Ｉ、９０Ｊ、９０Ｋとを含んでいる。これらの薄膜トランジスタの少なくとも１つとダイオード９０Ｇ～９０Ｋとは同一の半導体膜から形成されている。ダイオード９０Ｇ～９０Ｋとして、上述した実施形態１～４におけるダイオード２０１～２０８を用いることができる。
　ダイオード９０Ｇは、ＣＫＢとＶＳＳとの端子間に配置されている。ＣＫとＶＳＳとの端子間に配置されていてもよい。なお、ＣＫＢ、ＣＫは、ゲートドライバーの全段のシフトレジスタで共用されるので、一部のシフトレジスタがダイオード９０Ｇを含んでいればよい。
　ダイオード９０Ｈは、ＳとＶＳＳとの端子間に配置される。ダイオード９０Ｉは、ＧoutとＶＳＳとの間に配置される。また、ダイオード９０Ｊ、９０Ｋは、それぞれ配線ｎｅｔＡまたはｎｅｔＢとＶＳＳ端子との間に配置される。これらのダイオード９０Ｈ～９０Ｋは、全段のシフトレジスタにそれぞれ配置されることが好ましい。
　図示するダイオード９０Ｇ～９０Ｋは、特定の一方向に電流を流すように配置されているが、これらのダイオードは、逆方向に配置された他のダイオードとともにダイオードリングを構成してもよい。
　このように、駆動回路の一部の配線と他の配線（異なる段のシフトレジスタの同じ機能を有する配線、電源配線など）とをダイオード９０Ｇ～９０Ｋによって接続することにより、静電気によるシフトレジスタ、クロック（ＣＫ）配線、Ｇｏｕｔ配線の損傷を防ぐことができる。特に、ダイオード９０Ｊ、９０Ｋ、９０Ｈは、薄膜トランジスタを介してのみつながるｎｅｔＡ，ｎｅｔＢ等に、その第１電極を接続しているが、この部位は特に動作時（電源が入れられていないとき）に静電気が蓄積されやすいため、シフトレジスタの損傷を防ぐのに効果的である。
　なお、上記では、本発明をゲートドライバー回路に適用する例を説明したが、本発明は、薄膜トランジスタおよびダイオードを有する回路に広く適用できる。例えば例えば特開２００５－１１５３４２号公報に開示されているようなソース分割駆動回路に適用してもよい。
　図２３は、本実施形態によるソース分割駆動回路の一例を示す図である。図示する例では、隣接する２つのデータ信号線ＳＲ、ＳＧ、ＳＢの間にはダイオード９０Ｌがそれぞれ配置されている。また、配線ＳＥＬ１、２とグラウンドとの間にもダイオード９０Ｍが配置されている。ダイオード９０Ｌ、９０Ｍは、静電気によるソース分割駆動回路の損傷を防ぐことができる。
　本発明の半導体装置は、上述した実施形態に限定されない。例えば本発明におけるダイオードおよび薄膜トランジスタは、同一の半導体膜を用いて形成されていればよく、それらの構成は上記の実施形態１～４に例示する構成に限定されない。本発明における薄膜トランジスタは、複数のゲート電極を有するマルチゲート構造ＴＦＴであってもよい。あるいは、図２４（ａ）～（ｃ）に示すように、１つのゲート電極上に、複数のチャネル領域を含む１つの半導体層が形成された構造を有していてもよい。半導体膜は、微結晶シリコン膜の代わりに、アモルファスシリコン膜や多結晶シリコン膜を活性層として用いてもよい。また、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体からなる膜を活性層として用いてもよい。
　図２４（ａ）～（ｃ）に示す薄膜トランジスタ３０３は、ソース電極１１０とドレイン電極１１２との間に中間電極１１１を有している点で、図１に示す薄膜トランジスタ３０１と異なっている。簡単のため、薄膜トランジスタ３０１と同様の構成要素には同一の参照符号を付し、説明を省略する。
　薄膜トランジスタ３０３では、半導体層１０７の一部の領域（中間領域）１０７ｆが、コンタクト層１０９ｆを介して中間電極１１１と電気的に接続されている。従って、半導体層１０７のうち中間領域１０７ｆとソースおよびドレイン領域１０９ａ、１０９ｂとの間に位置する部分１０７ｃ1、１０７ｃ2が、それぞれ、チャネル領域となる。このような構造によると、複数のゲート電極を有する構造と比べて、中間電極１１１とゲート電極１０３とが重なっているためにオフ電流を低減できる等のメリットがある。
　本発明の半導体装置は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、倍速駆動等による表示品位の優れた液晶表示装置、低消費電力の液晶表示装置、またはより大型の液晶表示装置等に適用すると有利である。
　１　　　　　　　　　基板
　２、１０３　　　　　ゲート電極
　３　　　　　　　　　導電層
　４　　　　　　　　　接続配線
　５　　　　　　　　　ゲート絶縁層
　６、７、１０７　　　半導体層（微結晶シリコン層）
　６ｃ、１０７ｃ　　　チャネル領域
　７ｄ　　　　　　　　抵抗領域
　６ａ、６ｂ、７ａ、７ｂ　　半導体層の領域
　１０７ａ　　　　　　ソース領域
　１０７ｂ　　　　　　ドレイン領域
　８ａ、８ｂ、９ａ、９ｂ、１０９ａ、１０９ｂ　　コンタクト層
　１０、１１０　　　　ソース電極
　１２、１１２　　　　ドレイン電極
　１３　　　　　　　　パッシベーション
　１４　　　　　　　　コンタクトホール
　１５、１６、１１６　ギャップ部
　２０１、２０２、２０４、２０５、２０６、２０７、２０８　ダイオード
　３０１、３０２　　　薄膜トランジスタ

Claims (13)

  1. 　基板と、前記基板上に形成された薄膜トランジスタおよびダイオードとを含む半導体装置であって、
    　前記ダイオードは、
    　　基板上に形成されたゲート電極と、
    　　前記ゲート電極上に形成されたゲート絶縁層と、
    　　前記ゲート絶縁層上に形成され、第１領域と、第２領域とを有する少なくとも１つの半導体層と、
    　　前記第１領域上に設けられ、前記第１領域および前記ゲート電極と電気的に接続された第１電極と、
    　　前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備え、
    　前記少なくとも１つの半導体層は、前記ゲート絶縁層を介して前記ゲート電極と重なっているチャネル領域と、前記ゲート絶縁層を介して前記ゲート電極と重なっていない抵抗領域とを有し、
    　前記ダイオードのオン状態において、前記第１電極と前記第２電極との間に、前記チャネル領域と前記抵抗領域とを含む電流経路が形成される半導体装置。
  2. 　前記ダイオードは、前記基板と前記ゲート絶縁層との間に形成され、前記ゲート電極と分離された導電層をさらに備え、
    　前記抵抗領域は、前記ゲート絶縁層を介して前記導電層と重なるように配置されている請求項１に記載の半導体装置。
  3. 　前記少なくとも１つの半導体層は、前記第１領域を有する第１半導体層と、前記第２領域を有する第２半導体層とを含む複数の半導体層であって、
    　前記ダイオードは、前記複数の半導体層を直列に接続する少なくとも１つの中間電極をさらに備え、
    　前記複数の半導体層は、前記ゲート電極と重なっていない半導体層を含む請求項１または２に記載の半導体装置。
  4. 　前記少なくとも１つの半導体層は、前記第１および第２領域と、前記チャネル領域と、前記抵抗領域とを有する１つの半導体層を含む請求項１または２に記載の半導体装置。
  5. 　前記ダイオードは、前記ゲート電極よりも前記第２電極側に配置された他のゲート電極をさらに備え、
    　前記１つの半導体層は、前記チャネル領域よりも前記第２電極側に配置された他のチャネル領域をさらに含み、
    　前記他のチャネル領域は、前記ゲート絶縁層を介して前記他のゲート電極と重なっており、
    　前記抵抗領域は、前記チャネル領域および前記他のチャネル領域の間に位置する請求項４に記載の半導体装置。
  6. 　前記１つの半導体層は、前記チャネル領域と前記抵抗領域との間に中間領域をさらに含み、
    　前記ダイオードは、前記中間領域上に設けられ、前記中間領域と電気的に接続された中間電極をさらに備える請求項４に記載の半導体装置。
  7. 　前記少なくとも１つの半導体層および前記薄膜トランジスタの半導体層は、同一の半導体膜から形成されている請求項１から６のいずれかに記載の半導体装置。
  8. 　前記少なくとも１つの半導体層および前記薄膜トランジスタの半導体層は、結晶相およびアモルファス相を有する微結晶シリコン膜から形成されている請求項７に記載の半導体装置。
  9. 　前記微結晶シリコン膜に占める前記アモルファス相の体積率は５％以上９５％以下である請求項８に記載の半導体装置。
  10. 　前記微結晶シリコン膜に占める前記アモルファス相の体積率は５％以上４０％以下である請求項９に記載の半導体装置。
  11. 　前記少なくとも１つの半導体層は、金属酸化物半導体を含む請求項１に記載の半導体装置。
  12. 　前記基板上に格子状に配列されたゲートバスラインおよびソースバスラインを含む複数のバスラインをさらに備え、
    　前記ダイオードの前記第１電極は、前記複数のバスラインのうち何れか１本と電気的に接続され、前記第２電極は、前記複数のバスラインのうちの他の一本と電気的に接続されている請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記基板上に設けられ、複数の画素を有する表示領域と、前記基板のうち前記表示領域以外の領域に設けられた駆動回路とを備え、
    　前記駆動回路は前記薄膜トランジスタおよび前記ダイオードを含む請求項１から１１のいずれかに記載の半導体装置。
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