JP5475250B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP5475250B2 JP5475250B2 JP2008139409A JP2008139409A JP5475250B2 JP 5475250 B2 JP5475250 B2 JP 5475250B2 JP 2008139409 A JP2008139409 A JP 2008139409A JP 2008139409 A JP2008139409 A JP 2008139409A JP 5475250 B2 JP5475250 B2 JP 5475250B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor film
- film
- amorphous semiconductor
- gate
- microcrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 294
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000012535 impurity Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 401
- 239000000758 substrate Substances 0.000 description 42
- 238000000034 method Methods 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 description 22
- 238000003860 storage Methods 0.000 description 21
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 239000002184 metal Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 238000005530 etching Methods 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 238000010306 acid treatment Methods 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000011534 incubation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置の製造方法及び半導体装置に関する。
薄型パネルのひとつである液晶表示装置（LCD：Liquid Crystal Display）は、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータのモニタや携帯情報端末機器のモニタやカーナビゲーションなどの車載用のモニタなどに広く用いられている。また近年では、液晶表示装置は、ＴＶ用途としても広く用いられ、従来のブラウン管にとってかわろうとしている。さらに、液晶表示装置で問題となる視野角やコントラストの制限や、動画対応の高速応答への追従が困難といった問題点をクリアした有機ＥＬ表示装置（Electro-Luminescence）も、次世代の薄型パネル用デバイスとして用いられるようになってきている。有機ＥＬ表示装置は、自発光型で広視野角、高コントラスト、高速応答等、ＬＣＤにはない特徴を有する。
このような表示装置に用いられる薄膜トランジスタ（以下TFT：Thin Film Transistor）としては、半導体膜を用いたＭＯＳ構造が多用される。ＴＦＴには、逆スタガ型（ボトムゲート型）やトップゲート型といった種類がある。また、半導体膜には、非晶質半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜が多用させる。
半導体膜としてａ−Ｓｉ膜を使用したＴＦＴは、ａ−Ｓｉ膜からゲート絶縁膜への電子の注入とトラッピングおよびａ−Ｓｉ膜中の局在準位密度が増加する。このため、このようなＴＦＴは、閾値電圧のシフトが発生するという欠点をもっている。この欠点を補うため、あらかじめ閾値電圧のシフト量を見積もった回路設計をおこなっている。しかし、ａ−Ｓｉ膜を使用したＴＦＴは、画素部スイッチング用としてのみ使用でき、ゲートドライバ回路などには使用できない。この対策としてゲートドライバ用には、ゲートドライバＩＣを外付けする。したがって、必然的に表示装置の額縁が大きくなってしまうという問題が発生する。
そこで、上記問題を解決するためにはゲートドライバ回路もＴＦＴで作製する必要がある。このため、半導体膜として、微結晶半導体膜、多結晶半導体膜等の結晶性半導体膜が使用されるようになった。結晶性半導体膜は、非晶質半導体膜に比べて欠陥準位密度が小さい。このため、結晶性半導体膜を使用したＴＦＴは、閾値電圧のシフトが発生しないか、発生してもシフト量が小さい。最近では特に、ゲート絶縁膜と接する半導体膜に微結晶半導体膜を形成し、その上に非晶質半導体膜を形成する積層構造が報告されている。
微結晶半導体膜の形成方法としては、プラズマＣＶＤ（Chemical Vapor Deposition）法による堆積方法が知られている（例えば特許文献１参照）。また、非晶質半導体膜を形成した後にレーザー光を照射することにより半導体膜を微結晶化する方法が知られている（例えば特許文献１、２、３参照）。
しかし、プラズマＣＶＤ法による堆積方法で形成された微結晶半導体膜は、成膜の初期の段階でインキュベーション層ができる。すなわち、成膜の初期の段階で、結晶成長が始まる前の非晶質半導体膜ができる。このため、ゲート絶縁膜と接する半導体膜は、非晶質半導体膜となる。したがって、この非晶質半導体膜からゲート絶縁膜への電子の注入とトラッピングおよび非晶質半導体膜中の局在準位密度が増加する。そして、閾値電圧のシフトが発生する。また、非晶質半導体膜を形成した後にレーザー光を照射することにより半導体膜を微結晶する方法は、ゲート絶縁膜と接する半導体膜が微結晶半導体膜となる。微結晶半導体膜は欠陥準位密度が小さい。このため、上記の方法で形成された微結晶半導体膜を使用したＴＦＴは、閾値電圧のシフトが発生しないか、発生してもシフト量が小さい。
しかしながら、非晶質半導体膜を形成した後にレーザー光を照射することにより半導体膜を微結晶化する方法では、出来た微結晶半導体膜の表面に自然酸化膜が形成される。また、微結晶半導体膜が大気に曝されるため、微結晶半導体膜が汚染される。この状態で、微結晶半導体膜上に非晶質半導体膜を形成してＴＦＴを作製しても、初期特性が悪くなる。具体的には、オン電流が小さく、オフ電流が高くなる。そこで、微結晶半導体膜表面の自然酸化膜の除去、微結晶半導体膜表面の清浄化のため、微結晶半導体膜を形成後にフッ酸処理をおこなう。その後に非晶質半導体膜を形成すると、初期特性は向上する。
また、各ＴＦＴの役割に応じて半導体膜として非晶質半導体膜を用いたＴＦＴと多結晶半導体膜を用いたＴＦＴとを使い分ける方法も報告されている（例えば特許文献４参照）。しかしこの構造では、非晶質半導体膜を用いたＴＦＴでは閾値電圧のシフトが発生する。
また、半導体膜である非晶質半導体膜とゲート絶縁膜との間に、低抵抗半導体膜または金属膜を設けた方法も報告されている（例えば特許文献５参照）。しかし、この構造では、低抵抗半導体膜または金属膜は単に低抵抗体としてのみ機能するだけで、ＴＦＴのチャネルとしては機能しない。すなわち、チャネルとして機能するのは非晶質半導体膜であるため、閾値電圧のシフトは発生する。
特開２００５−１６７０５１号公報
特開２００７−５５０８号公報
特開２００７−３５９６４号公報
特開平５−５５５７０号公報
特開平５−１９０８５７号公報
ここで、図８を参照して従来の微結晶シリコンＴＦＴを用いた半導体装置の製造方法について説明する。図８は、従来の微結晶シリコンＴＦＴを用いた半導体装置の構成を示す断面図である。
まず、ガラス基板２００上にスパッタリング法により金属膜を成膜する。金属膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。そして、写真製版により、金属膜上にレジストパターンを形成する。その後、エッチング液を用いて金属膜を所望の形状にパターニングし、レジストを除去する。これにより、ゲート電極２０１が形成される。
次に、ＣＶＤ法によりゲート絶縁膜２０２を成膜する。そして、ＣＶＤ法により非晶質半導体膜であるａ−Ｓｉ膜を成膜する。次に、アニール処理をおこない、ａ−Ｓｉ膜中の水素濃度を低下させる。そして、レーザーアニール法により、ａ−Ｓｉ膜を結晶化させ、微結晶半導体膜である微結晶シリコン膜２０３にする。次に、微結晶シリコン膜２０３表面に形成された酸化膜の除去と微結晶シリコン膜２０３表面を清浄化するため、フッ酸処理を行う。そして、ＣＶＤ法で非晶質半導体膜であるａ−Ｓｉ膜２０４と、ｎ型非晶質半導体膜であるｎ型アモルファスシリコン（ｎ−ａ−Ｓｉ）膜２０５を成膜する。
次に、写真製版によりｎ−ａ−Ｓｉ膜２０５上にレジストパターンを形成する。その後、エッチング液を用いて、ｎ−ａ−Ｓｉ膜２０５、ａ−Ｓｉ膜２０４、及び微結晶シリコン膜２０３を一括して所望の形状にパターニングし、レジストを除去する。
次に、スパッタリング法によりｎ−ａ−Ｓｉ膜２０５上に、金属膜を成膜する。金属膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。そして、写真製版により、金属膜上にレジストパターンを形成する。その後、エッチング液を用いて金属膜を所望の形状にパターニングする。これにより、ソース電極２０７とドレイン電極２０８が形成される。
次に、レジストを残した状態で、チャネル領域に対応する、ｎ−ａ−Ｓｉ膜２０５全部とａ−Ｓｉ膜２０４の一部をエッチングで除去する。これにより、バックチャネルエッチ部２０６が形成される。次に、ＣＶＤ法により保護膜であるＳｉＮ膜２０９を成膜する。そして、写真製版により、ＳｉＮ膜２０９上にレジストパターンを形成する。その後、エッチングにより、ＳｉＮ膜２０９を所望の形状にパターニングし、レジストを除去する。これにより、ドレイン電極２０８まで達するコンタクトホール２１０が開口される。
次に、スパッタリング法により透明性導電膜であるＩＴＯ膜を成膜する。そして、写真製版により、ＩＴＯ膜上にレジストパターンを形成する。その後、エッチング液を用いてＩＴＯ膜を所望の形状にパターニングし、レジストを除去する。これにより、画素電極２１１が形成される。以上の工程により、微結晶シリコンＴＦＴ構造の半導体装置が完成する。
しかし、上記のように、フッ酸処理後の微結晶半導体膜表面に非晶質半導体膜を形成すると、非晶質半導体膜の膜応力や微結晶半導体膜と非晶質半導体膜の密着性の悪さにより、微結晶半導体膜と非晶質半導体膜との間で膜浮きや膜剥がれが発生する。この膜浮きや膜剥がれは、いつも同じ状態で発生するわけではなく、その時々で状態が異なる。このため、初期特性の良いＴＦＴもあれば、初期特性の良くないＴＦＴもある。これにより、歩留まりを低下させてしまい、しいては生産効率も低下させてしまう。
本発明は、上記の問題を鑑みるためになされたものであり、特性が向上した半導体装置の製造方法及び半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、ゲート電極と、前記ゲート電極上に形成された絶縁膜と、前記絶縁膜上に形成された結晶性半導体膜と、前記結晶性半導体膜上に形成され、パターン端が前記結晶性半導体膜の全てのパターン端より外側に配置され、前記結晶性半導体膜の外側に配置される部分において前記絶縁膜と接する第１非晶質半導体膜と、前記第１非晶質半導体膜の上部表面に形成され、不純物元素が導入されて導電性を有する互いに分離した二つの第２非晶質半導体膜と、前記二つの第２非晶質半導体膜の上部に其々接して形成されるソース電極及びドレイン電極と、前記ドレイン電極に接続される画素電極とを備えるものである。
本発明によれば、特性が向上した半導体装置の製造方法及び半導体装置を提供することができる。
実施の形態１．
始めに、図１を参照して、本実施の形態にかかる半導体装置を有するＴＦＴ基板について説明する。図１は、ＴＦＴ基板の構成を示す平面図である。ＴＦＴ基板は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）に用いることができる。
始めに、図１を参照して、本実施の形態にかかる半導体装置を有するＴＦＴ基板について説明する。図１は、ＴＦＴ基板の構成を示す平面図である。ＴＦＴ基板は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）に用いることができる。
ＴＦＴ基板１００は、例えば、薄膜トランジスタ（以下TFT：Thin Film Transistor）１０８がアレイ状に配列したＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１１０、複数の保持容量配線（不図示）、及び複数のソース配線（表示信号線）１１１が形成されている。複数のゲート配線１１０及び複数の保持容量配線は、平行に設けられている。保持容量配線は、隣接するゲート配線１１０間にそれぞれ設けられている。すなわち、ゲート配線１１０と保持容量配線とは、交互に配置されている。そして、複数のソース配線１１１は平行に設けられている。ゲート配線１１０とソース配線１１１とは互いに交差するように形成されている。同様に、持容量配線とソース配線１１１とは互いに交差するように形成されている。ゲート配線１１０とソース配線１１１とは直交している。同様に、保持容量配線とソース配線１１１とは直交している。そして、隣接するゲート配線１１０と保持容量配線、隣接するソース配線１１１とで囲まれた領域が画素１０５となる。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。
さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線１１０は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線１１０は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１１１も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１１１は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１０に供給する。このゲート信号によって、ゲート配線１１０が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１１に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
画素１０５内には、少なくとも１つのＴＦＴ１０８と、ＴＦＴ１０８と接続された保持容量１０９とが形成されている。ＴＦＴ１０８はソース配線１１１とゲート配線１１０の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線１１０に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１１１に接続されている。ゲート電極に電圧が印加され、ＴＦＴ１０８がＯＮされると、ソース配線１１１から電流が流れるようになる。これにより、ソース配線１１１から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。
一方、保持容量１０９は、ＴＦＴ１０８だけでなく、保持容量配線を介して対向電極とも電気的に接続されている。従って、保持容量１０９は、画素電極と対向電極との間の容量と並列接続されていることになる。保持容量１０９は、対向配置される電極間に誘電体絶縁膜を形成して構成される。そして、保持容量１０９によって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴ基板１００の表面には、配向膜（不図示）が形成される。ＴＦＴ基板１００は、以上のように構成される。
さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。そして、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。また、ＴＦＴ基板１００上に形成された素子面積が小さいほど、バックライトユニットからの光を透過させることができる。このため、輝度が高く、またバックライトユニットの光量を低減することができ、消費電力の低減にもつながる。なお、これら一連の動作で、保持容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。
次に、図２、３を参照して、ＴＦＴを用いた半導体装置について説明する。図２は、半導体装置の画素の構成を示す平面図である。すなわち、上記のＴＦＴ基板１００の１画素の構成を示す。図３は、図２のＩＩＩ−ＩＩＩ断面図である。ここでは、微結晶シリコンＴＦＴの構成について説明する。
半導体装置には、各画素を画定するためのゲート配線１１０、ソース配線１１１、及び保持容量配線１３が形成される。図２においては、ゲート配線１１０が横方向に形成され、ソース配線１１１が縦方向に形成されている。さらに、保持容量配線１３は、ゲート配線１１０と平行に形成されている。また、保持容量配線１３の一部は、ソース配線１１１に沿って延設されている。ゲート配線１１０と、保持容量配線１３と、２本のソース配線１１１とで囲まれた矩形状の領域が画素となる。
図３に示されるように、ガラス等からなる透明な絶縁性基板１上には、ゲート電極２が形成される。ゲート配線１１０は、ゲート電極２を有する。そして、ゲート配線１１０及びゲート電極２を覆うように、ゲート絶縁膜３が形成される。ゲート絶縁膜３上には、結晶性半導体膜としての微結晶半導体膜４が形成される。ゲート電極２と微結晶半導体膜４とは、ゲート絶縁膜３を介して対向配置される。微結晶半導体膜４の幅は、ゲート電極２の幅より大きくなっている。すなわち、微結晶半導体膜４は、ゲート電極２上からはみ出すように形成される。
微結晶半導体膜４上には、非晶質半導体膜５が形成される。微結晶半導体膜４と非晶質半導体膜５とは直接接している。非晶質半導体膜５は、微結晶半導体膜４より大きく形成される。非晶質半導体膜５のパターン端は、微結晶半導体膜４のパターン端より外側に配置される。非晶質半導体膜５は、微結晶半導体膜４を完全に覆うように形成される。すなわち、微結晶半導体膜４の外周全体が非晶質半導体膜５からはみ出さないように形成される。換言すると、微結晶半導体膜４は、非晶質半導体膜５のパターンより内側に形成される。非晶質半導体膜５とゲート絶縁膜３とは微結晶半導体膜４を挟むように形成され、非晶質半導体膜５の外周部とゲート絶縁膜３とは密着している。すなわち、非晶質半導体膜５のパターン端近傍において、非晶質半導体膜５とゲート絶縁膜３とは直接接している。換言すると、微結晶半導体膜４外周の外側近傍では、非晶質半導体膜５とゲート絶縁膜３とが直接接している。
非晶質半導体膜５上には、ｎ型非晶質半導体膜６が形成される。非晶質半導体膜５とｎ型非晶質半導体膜６とは直接接している。ｎ型非晶質半導体膜６には、不純物元素が導入され、導電性を有する。ｎ型非晶質半導体膜６は、ゲート電極２上の中央部には形成されない。このｎ型非晶質半導体膜６が形成されない部分がバックチャネルエッチ部９である。ｎ型非晶質半導体膜６は、非晶質半導体膜５の両端に形成される。保持容量配線１３側のｎ型非晶質半導体膜６がドレイン領域、保持容量配線１３とは反対側のｎ型非晶質半導体膜６がソース領域を形成する。ソース・ドレイン領域は、チャネル領域より低抵抗となっている。ここで、チャネル領域とは、ゲート電極２にゲート電圧を印加した際に、チャネルが形成される領域を示す。チャネル領域は、バックチャネルエッチ部９の下に形成される。これにより、ゲート電極２にゲート電圧を印加すると、チャネル領域の裏面には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはゲート電圧に応じたドレイン電流が流れる。
ｎ型非晶質半導体膜６上には、ソース電極７及びドレイン電極８が形成される。ソース領域上に、ソース電極７が形成される。そして、ドレイン領域上に、ドレイン電極８が形成される。ドレイン電極８は、ゲート電極２上から保持容量配線１３側に向けてはみ出すように形成される。これらを覆うように、ソース電極７及びドレイン電極８上には、保護膜１０が形成される。ドレイン電極８上の保護膜１０には、コンタクトホール１１が形成される。保護膜１０上には、画素電極１２が形成される。画素電極１２は、画素の略全体に形成される。画素電極１２は、コンタクトホール１１に埋設される。これにより、画素電極１２とドレイン電極８とが接続される。半導体装置は、以上のように構成される。
本実施の形態にかかる半導体装置では、微結晶半導体膜４の外周を囲むように、非晶質半導体膜５とゲート絶縁膜３とが密着する。非晶質半導体膜５とゲート絶縁膜３とは、密着性がよい。このため、微結晶半導体膜４と非晶質半導体膜５との密着性が向上し、膜浮きや膜剥がれを抑制することができる。また、微結晶半導体膜４は、非晶質半導体膜５のパターンの内側に形成される。すなわち、非晶質半導体膜５外周部の下層には、微結晶半導体膜４が形成されない。このため、非晶質半導体膜５とｎ型非晶質半導体膜６との段差部の高さが低くなり、その上に形成するソース・ドレイン電極７、８の段切れを抑制することができる。このように、膜浮きや膜剥れ、段切れが生じにくいため、信頼性の高い、高性能なＴＦＴ特性をもつ半導体装置を得ることができる。
また、チャネル領域には、微結晶半導体膜４を用いている。このため、欠陥準位密度が小さく、ＴＦＴの閾値電圧のシフトがほとんど発生しない。また、チャネル内に存在する結晶粒のサイズや数をほぼ均一にすることが可能となる。これにより、ＴＦＴ特性のばらつきを低減させることができる。以上のように、本実施の形態によれば特性の良好な半導体装置を得ることができるため、この半導体装置を用いた表示装置も、表示特性等の特性が良好となる。
次に、図４を参照して、上記の半導体装置の製造方法について説明する。図４は、半導体装置の製造方法を示す断面図である。
まず、ガラス基板や石英基板などの光透過性を有する絶縁性基板１上に、スパッタリング法により、金属膜を成膜する。本実施の形態においては、絶縁性基板１としては、ガラス基板を用いる。また、金属膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。本実施の形態では、金属膜として、Ｃｒを用いる。そして、Ｃｒ膜をおよそ４００ｎｍの膜厚に成膜する。
そして、金属膜上に、感光性樹脂であるレジスト（フォトレジスト）をスピンコートによって塗布し、塗布したレジストを露光、現像する公知の写真製版法を行う。これにより、所望の形状にレジストがパターニングされる。その後、レジストパターンをマスクとして、金属膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。これにより、ゲート電極２が形成される。なお、ゲート電極２の端面はテーパー形状とすることが望ましい。テーパー形状とすることにより、後に成膜するゲート絶縁膜３の被覆性が向上する。そして、絶縁膜耐圧が向上するという効果を奏する。
次に、形成したゲート電極２上に、ＣＶＤ法によりゲート絶縁膜３を成膜する。本実施の形態では、ゲート絶縁膜３として、窒化シリコン膜（ＳｉＮ膜）を用いる。そして、ＳｉＮ膜を４００〜６００ｎｍの膜厚に成膜する。なお、本実施の形態では、ゲート絶縁膜３としてＳｉＮ膜単層を用いるがこれに限るものではない。例えば、酸化シリコン膜（ＳｉＯ膜）単層やＳｉＯ膜／ＳｉＮ膜の積層でもよい。また、ゲート絶縁膜３の膜厚は上記膜厚に限るものではなく、絶縁耐圧や絶縁容量などを勘案して決定すればよい。
その後、ゲート絶縁膜３の上に、非晶質半導体膜１４をＣＶＤ法により成膜する。本実施の形態では、非晶質半導体膜１４として非晶質シリコン（ａ−Ｓｉ）膜を用いる。そして、ａ−Ｓｉ膜を３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚に成膜する。これらゲート絶縁膜３と非晶質半導体膜１４は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。
また、プラズマＣＶＤ法にて成膜した非晶質半導体膜１４は、膜中に水素が多量に含有される。このため、この水素を低減するための処理として、非晶質半導体膜１４の成膜後に、高温中でアニールしておくことが好ましい。本実施の形態では窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜１４を成膜した基板を４５分間保持する。このような処理を行っておくことにより、非晶質半導体膜１４を結晶化する際に温度が上昇しても水素の急激な脱離は起こらない。そして、非晶質半導体膜１４の表面荒れを抑制することができる。以上の工程により、図４（ａ）に示す構成となる。
次に、非晶質半導体膜１４表面に形成された自然酸化膜をフッ酸でエッチングして除去する。そして、非晶質半導体膜１４に対して窒素などの不活性ガスを吹き付けて、非晶質半導体膜１４の表面の酸素濃度を低下させる。この状態でレーザー光を非晶質半導体膜１４上から照射する。すなわち、非晶質半導体膜１４に対して、レーザーアニールを行う。レーザー光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜１４に照射される。そして、非晶質半導体膜１４に対してレーザー光を走査させることにより、非晶質半導体膜１４は溶融し、微結晶半導体膜４となる。本実施の形態では、レーザー光として、ＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いる。また、ＹＡＧレーザーの第２高調波の代わりにエキシマレーザーを用いることもできる。ここで、窒素を吹きつけながら非晶質半導体膜１４にレーザー光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施の形態では、結晶表面の平均粗さを３ｎｍ以下にまで小さくしている。以上の工程により、非晶質半導体膜１４が結晶化されて微結晶半導体膜４が形成され、図４（ｂ）に示す構成となる。
次に、公知の写真製版法およびドライエッチング法を用いて、微結晶半導体膜４を所望の形状にパターニングし、レジストを除去する。これにより、微結晶半導体膜４が島状に加工される。また、微結晶半導体膜４の幅は、ゲート電極２の幅より広くなっている。本実施の形態では、エッチングガスとして、ＣＦ４ガスを用いる。以上の工程により、図４（ｃ）に示す構成となる。
次に、微結晶半導体膜４に対して、フッ酸処理を施す。すなわち、微結晶半導体膜４表面に形成された自然酸化膜をフッ酸でエッチングして除去する。また、微結晶半導体膜４は、大気雰囲気中に存在するボロンなどによる汚染するため、この処理により、微結晶半導体膜４表面が清浄化される。次に、ＣＶＤ法により非晶質半導体膜５、ｎ型非晶質半導体膜６を順次成膜する。本実施の形態では、非晶質半導体膜５としてアモルファスシリコン（ａ−Ｓｉ）膜を用いる。また、ｎ型非晶質半導体膜６として、ａ−Ｓｉにリン（Ｐ）等を微量にドーピングされたｎ型アモルファスシリコン（ｎ−ａ−Ｓｉ）膜を用いる。そして、ａ−Ｓｉ膜を１００〜２００ｎｍ、ｎ−ａ−Ｓｉ膜を３０〜８０ｎｍの膜厚に成膜する。
次に、公知の写真製版法およびドライエッチング法を用いて、非晶質半導体膜５及びｎ型非晶質半導体膜６を所望形状にパターニングし、レジストを除去する。本実施の形態では、エッチングガスとして、ＣＦ４ガスを用いる。これにより、非晶質半導体膜５及びｎ型非晶質半導体膜６が島状に加工される。また、非晶質半導体膜５及びｎ型非晶質半導体膜６のパターン端が、微結晶半導体膜４のパターン端より外側に配置されるように加工される。具体的には、非晶質半導体膜５及びｎ型非晶質半導体膜６は、微結晶半導体膜４全体を覆う。すなわち、非晶質半導体膜５のパターンより内側に、微結晶半導体膜４が配置される。
非晶質半導体膜５のパターン端近傍では、非晶質半導体膜５とゲート絶縁膜３とが直接接する。換言すると、微結晶半導体膜４外周の外側近傍では、非晶質半導体膜５と下層のゲート絶縁膜３とが接する。すなわち、微結晶半導体膜４は、微結晶半導体膜４の外側で互いに密着された非晶質半導体膜５とゲート絶縁膜３とで挟まれている。非晶質半導体膜５とゲート絶縁膜３とは密着性が良い。このため、上記のような構造にすることで、微結晶半導体膜４と非晶質半導体膜５との密着性を向上させることができ、膜浮きや膜剥がれを抑制することができる。
また、微結晶半導体膜４を非晶質半導体膜５のパターンより内側に配置することで、非晶質半導体膜５とｎ型非晶質半導体膜６の段差部の高さが低くなる。すなわち、ｎ型非晶質半導体膜６の外周部において、ゲート絶縁膜３上面からｎ型非晶質半導体膜６上面までの高さが低くなる。これにより、この上に形成されるソース電極７とドレイン電極８の段差部での被覆性が向上し、ソース電極７とドレイン電極８の段切れを抑制することができる。以上の工程により、図４（ｄ）に示す構成となる。
次に、スパッタリング法により、ｎ型非晶質半導体膜６上に、ソース・ドレイン電極７、８を形成するための導電膜を成膜する。導電膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。本実施の形態では、導電膜として、Ｍｏ膜を用いる。そして、Ｍｏ膜をおよそ４００ｎｍの膜厚に成膜する。次に、公知の写真製版法により、導電膜上にレジスト１５を所望の形状にパターニングする。そして、レジスト１５をマスクとして導電膜をエッチングし、導電膜を所望の形状にパターニングする。これにより、ソース・ドレイン電極７、８が形成され、図４（ｅ）に示す構成となる。
次に、レジスト１５を残した状態で、ｎ型非晶質半導体膜６及び非晶質半導体膜５をドライエッチング法によりエッチングする。本実施の形態では、エッチングガスとして、ＣＦ４ガスを用いる。これにより、微結晶半導体膜４、非晶質半導体膜５、及びｎ型非晶質半導体膜６を有する半導体膜において、チャネルとなる面と対向する側の半導体膜をドライエッチング法によりエッチングする。すなわち、バックチャネルエッチ行い、バックチャネルエッチ部９を形成する。具体的には、ＴＦＴのチャネル領域に対応するｎ型非晶質半導体膜６全部が除去される。また、ＴＦＴのチャネル領域に対応する非晶質半導体膜５の膜厚方向における一部が除去される。そして、レジスト１５を除去する。以上の工程により、図５（ｆ）に示す構成となる。
その後、ＣＶＤ法により、ソース・ドレイン電極７、８を覆うように保護膜１０を成膜する。本実施の形態においては、保護膜１０として、ＳｉＮ膜を用いる。そして、ＳｉＮ膜をおよそ２００〜４００ｎｍの膜厚に成膜する。そして、公知の写真製版法およびドライエッチング法を用いて、保護膜１０を所望の形状にパターニングし、レジストを除去する。本実施の形態では、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いる。これにより、ドレイン電極８上の保護膜１０を除去して、コンタクトホール１１を開口する。すなわち、コンタクトホール１１では、ドレイン電極８が露出する。以上の工程により、図５（ｇ）に示す構成となる。
次に、保護膜１０上に、スパッタリング法により、画素電極１２を形成するための導電膜を成膜する。導電膜としては、ＩＴＯやＩＺＯなどの透明性を有する導電膜を用いることができる。本実施の形態においては、導電膜としてＩＴＯを用いる。そして、公知の写真製版法及びエッチング法により所望の形状にパターニングして、レジストを除去する。これにより、画素電極１２が形成される。ここで、画素電極１２は、コンタクトホール１１を介して、ドレイン電極８と接続するようにパターニングされる。そして、図５（ｈ）に示されるように、微結晶シリコンＴＦＴ構造の半導体装置が完成する。
上記のように、微結晶半導体膜４は、非晶質半導体膜５のパターンより内側にある。そして、微結晶半導体膜４外周の外側近傍では、非晶質半導体膜５と下層のゲート絶縁膜３とが密着する。非晶質半導体膜５と下層のゲート絶縁膜３は密着性がよいため、このような構造とすることで、微結晶半導体膜４と非晶質半導体膜５との密着性も高くなり、膜浮きや膜剥がれを抑制することができる。
また、微結晶半導体膜４を非晶質半導体膜５のパターンより内側に配置することで、非晶質半導体膜５とｎ型非晶質半導体膜６の段差部の高さが低くなる。これにより、ソース電極７とドレイン電極８の段差部での被覆性が向上し、ソース電極７とドレイン電極８の段切れを抑制することができる。したがって、信頼性の高い、初期特性の良好なＴＦＴ特性をもつ半導体装置を得ることができる。また、膜剥れ等が生じにくいため、特性ばらつきも生じにくい。以上のことから、本実施の形態にかかる半導体装置の製造方法によれば、歩留まりの向上、生産効率の向上が実現できる。そして、微結晶シリコンＴＦＴを用いた半導体装置を安定して得ることができる。
実施の形態２．
本実施の形態では、微結晶半導体膜４をゲート電極２上のみに形成する。なお、それ以外の構成、製造方法等は、実施の形態１と同様であるので、説明を省略する。ここで、本実施の形態にかかる半導体装置の構成について図６を用いて説明する。図６は、半導体装置の構成を示す断面図である。
本実施の形態では、微結晶半導体膜４をゲート電極２上のみに形成する。なお、それ以外の構成、製造方法等は、実施の形態１と同様であるので、説明を省略する。ここで、本実施の形態にかかる半導体装置の構成について図６を用いて説明する。図６は、半導体装置の構成を示す断面図である。
ゲート絶縁膜３上に、微結晶半導体膜４が形成される。ゲート絶縁膜３を介して、微結晶半導体膜４とゲート電極２とが対向配置される。また、微結晶半導体膜４は、ゲート電極２上のみに形成される。すなわち、微結晶半導体膜４の幅は、ゲート電極２の幅と略同一である。また、ゲート絶縁膜３の段差部上に、微結晶半導体膜４は形成されない。そして、微結晶半導体膜４上に、非晶質半導体膜５が形成される。また、非晶質半導体膜５は、実施の形態１と略同じ大きさに形成される。すなわち、非晶質半導体膜５とゲート絶縁膜とによって挟まれる微結晶半導体膜４のみ、大きさが小さくなる。このため、非晶質半導体膜５と下層のゲート絶縁膜３とが接する面積が実施の形態１より大きくなる。
本実施の形態でも、実施の形態１と同様の効果を奏することができる。また、非晶質半導体膜５と下層のゲート絶縁膜３とが接する面積が実施の形態１より大きくなるため、密着性をさらに向上させることができる。なお、本実施の形態にかかる半導体装置は、図４（ｃ）に示された工程において、実施の形態１と異なる形状にレジストをパターニングすることにより製造される。
実施の形態３．
本実施の形態では、微結晶半導体膜４をチャネル領域のみに形成する。なお、それ以外の構成、製造方法等は、実施の形態１と同様であるので、説明を省略する。ここで、本実施の形態にかかる半導体装置の構成について図７を用いて説明する。図７は、半導体装置の構成を示す断面図である。
本実施の形態では、微結晶半導体膜４をチャネル領域のみに形成する。なお、それ以外の構成、製造方法等は、実施の形態１と同様であるので、説明を省略する。ここで、本実施の形態にかかる半導体装置の構成について図７を用いて説明する。図７は、半導体装置の構成を示す断面図である。
微結晶半導体膜４は、チャネル領域のみに形成する。すなわち、ソース・ドレイン領域の間に、微結晶半導体膜４を形成する。換言すると、ソース・ドレイン電極７、８の間に、微結晶半導体膜４が形成される。つまり、ソース・ドレイン電極７、８と微結晶半導体膜４とは重なっていない。微結晶半導体膜４は、ゲート電極２のパターンより内側に形成される。また、ゲート絶縁膜３の段差部上に、微結晶半導体膜４は形成されない。そして、微結晶半導体膜４上に、非晶質半導体膜５が形成される。また、非晶質半導体膜５のパターンは、実施の形態１と略同じ大きさに形成される。すなわち、非晶質半導体膜５とゲート絶縁膜とによって挟まれる微結晶半導体膜４のみ、大きさが小さくなる。また、本実施の形態の微結晶半導体膜４は、実施の形態２の微結晶半導体膜４より小さく形成される。このため、非晶質半導体膜５と下層のゲート絶縁膜３とが接する面積が実施の形態１、２より大きくなる。
本実施の形態でも、実施の形態１と同様の効果を奏することができる。また、非晶質半導体膜５と下層のゲート絶縁膜３とが接する面積が実施の形態１、２より大きくなるため、密着性をさらに向上させることができる。なお、本実施の形態にかかる半導体装置は、図４（ｃ）に示された工程において、実施の形態１と異なる形状にレジストをパターニングすることにより製造される。
このように、微結晶半導体膜４は、非晶質半導体膜５のパターンより内側に形成され、少なくともチャネル領域に形成されればどのような形状、大きさとしてもよい。また、微結晶半導体膜４は、非晶質半導体膜５のパターンより内側に形成されることが好ましいが、例えば一部の微結晶半導体膜４のパターンを非晶質半導体膜５のパターンと一致させてもよい。また、一部の微結晶半導体膜４が非晶質半導体膜５からはみ出るように形成されてもよい。もちろん、これらの場合であっても、膜剥れ等により初期特性に影響を及ぼさない範囲で形成されることが好ましい。
１ 絶縁性基板、２ ゲート電極、３ ゲート絶縁膜、４ 微結晶半導体膜、
５ 非晶質半導体膜、６ ｎ型非晶質半導体膜、７ ソース電極、８ ドレイン電極、
９ バックチャネルエッチ部、１０ 保護膜、１１ コンタクトホール、
１２ 画素電極、１３ 保持容量配線、１４ 非晶質半導体膜、１５ レジスト、
１００ ＴＦＴ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ 保持容量、
１１０ ゲート配線、１１１ ソース配線、２００ ガラス基板、２０１ ゲート電極、
２０２ ゲート絶縁膜、２０３ 微結晶シリコン膜、２０４ ａ−Ｓｉ膜、
２０５ ｎ−ａ−Ｓｉ膜、２０６ バックチャネルエッチ部、２０７ ソース電極、
２０８ ドレイン電極、２０９ ＳｉＮ膜、２１０ コンタクトホール、
２１１ 画素電極
５ 非晶質半導体膜、６ ｎ型非晶質半導体膜、７ ソース電極、８ ドレイン電極、
９ バックチャネルエッチ部、１０ 保護膜、１１ コンタクトホール、
１２ 画素電極、１３ 保持容量配線、１４ 非晶質半導体膜、１５ レジスト、
１００ ＴＦＴ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ 保持容量、
１１０ ゲート配線、１１１ ソース配線、２００ ガラス基板、２０１ ゲート電極、
２０２ ゲート絶縁膜、２０３ 微結晶シリコン膜、２０４ ａ−Ｓｉ膜、
２０５ ｎ−ａ−Ｓｉ膜、２０６ バックチャネルエッチ部、２０７ ソース電極、
２０８ ドレイン電極、２０９ ＳｉＮ膜、２１０ コンタクトホール、
２１１ 画素電極
Claims (3)
- ゲート電極と、
前記ゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成された結晶性半導体膜と、
前記結晶性半導体膜上に形成され、パターン端が前記結晶性半導体膜の全てのパターン端より外側に配置され、前記結晶性半導体膜の外側に配置される部分において前記絶縁膜と接する第１非晶質半導体膜と、
前記第１非晶質半導体膜の上部表面に形成され、不純物元素が導入されて導電性を有する互いに分離した二つの第２非晶質半導体膜と、
前記二つの第２非晶質半導体膜の上部に其々接して形成されるソース電極及びドレイン電極と、
前記ドレイン電極に接続される画素電極と、
を備え、
前記結晶性半導体膜は、前記ゲート電極にゲート電圧を印加した際に、チャネルが形成されるチャネル領域に用いられ、
前記第１非晶質半導体膜は、そのパターン端が前記ゲート電極のパターン端より外側に配置されるとともに、前記ゲート電極の外側に配置される部分において前記絶縁膜と接して形成されている半導体装置。 - 前記結晶性半導体膜は、前記ゲート電極上のみに形成された請求項１に記載の半導体装置。
- 前記結晶性半導体膜は、前記ソース電極、及びドレイン電極と重なっておらず、チャネル領域のみに形成された請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008139409A JP5475250B2 (ja) | 2008-05-28 | 2008-05-28 | 半導体装置の製造方法及び半導体装置 |
| US12/470,080 US7923725B2 (en) | 2008-05-28 | 2009-05-21 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008139409A JP5475250B2 (ja) | 2008-05-28 | 2008-05-28 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009289890A JP2009289890A (ja) | 2009-12-10 |
| JP5475250B2 true JP5475250B2 (ja) | 2014-04-16 |
Family
ID=41378653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008139409A Active JP5475250B2 (ja) | 2008-05-28 | 2008-05-28 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7923725B2 (ja) |
| JP (1) | JP5475250B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5245287B2 (ja) * | 2007-05-18 | 2013-07-24 | ソニー株式会社 | 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法 |
| JP5527966B2 (ja) * | 2007-12-28 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
| JP5602450B2 (ja) * | 2010-02-12 | 2014-10-08 | 三菱電機株式会社 | 薄膜トランジスタ、その製造方法、及び表示装置 |
| US8629445B2 (en) * | 2011-02-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic appliance |
| US8900938B2 (en) * | 2012-07-02 | 2014-12-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Manufacturing method of array substrate, array substrate and LCD device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2814319B2 (ja) * | 1991-08-29 | 1998-10-22 | 株式会社日立製作所 | 液晶表示装置及びその製造方法 |
| JPH05190857A (ja) | 1992-01-10 | 1993-07-30 | Toshiba Corp | 薄膜トランジスタ |
| JPH05226656A (ja) * | 1992-02-13 | 1993-09-03 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JPH0818053A (ja) * | 1994-06-28 | 1996-01-19 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
| JPH1195248A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 表示装置用アレイ基板及びその製造方法 |
| JP2005167051A (ja) | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| JP4577114B2 (ja) | 2005-06-23 | 2010-11-10 | ソニー株式会社 | 薄膜トランジスタの製造方法および表示装置の製造方法 |
| JP2007035964A (ja) | 2005-07-27 | 2007-02-08 | Sony Corp | 薄膜トランジスタとその製造方法、及び表示装置 |
| JP2008140984A (ja) * | 2006-12-01 | 2008-06-19 | Sharp Corp | 半導体素子、半導体素子の製造方法、及び表示装置 |
| JP5226259B2 (ja) * | 2007-08-21 | 2013-07-03 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| TWI481029B (zh) | 2007-12-03 | 2015-04-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP5527966B2 (ja) * | 2007-12-28 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
-
2008
- 2008-05-28 JP JP2008139409A patent/JP5475250B2/ja active Active
-
2009
- 2009-05-21 US US12/470,080 patent/US7923725B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009289890A (ja) | 2009-12-10 |
| US20090294769A1 (en) | 2009-12-03 |
| US7923725B2 (en) | 2011-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6725317B2 (ja) | 表示装置 | |
| JP4967631B2 (ja) | 表示装置 | |
| US20100133541A1 (en) | Thin film transistor array substrate, its manufacturing method, and liquid crystal display device | |
| JP4923069B2 (ja) | 薄膜トランジスタ基板、及び半導体装置 | |
| JP5384088B2 (ja) | 表示装置 | |
| WO2019146264A1 (ja) | 表示装置及びその製造方法 | |
| JP6668160B2 (ja) | 表示装置の製造方法 | |
| JP5615605B2 (ja) | Ｆｆｓモード液晶装置 | |
| JP2018049919A (ja) | 表示装置 | |
| JP2011253921A (ja) | アクティブマトリックス基板及び液晶装置 | |
| JP5563787B2 (ja) | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置 | |
| JP5277020B2 (ja) | 表示装置 | |
| JP5475250B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2009099824A (ja) | 薄膜トランジスタ装置、表示装置及びその製造方法 | |
| JP5032077B2 (ja) | 表示装置及びその製造方法 | |
| JP5324758B2 (ja) | 薄膜トランジスタ、表示装置、およびその製造方法 | |
| JP5221082B2 (ja) | Ｔｆｔ基板 | |
| JP2008218626A (ja) | Ｔｆｔアレイ基板及びその製造方法 | |
| JP2010245438A (ja) | 薄膜トランジスタ、表示装置、及びそれらの製造方法 | |
| JP5253990B2 (ja) | 薄膜トランジスタ | |
| JP2009210681A (ja) | 表示装置及びその製造方法 | |
| JP2009224396A (ja) | 薄膜トランジスタ基板、およびその製造方法、並びに表示装置 | |
| JP2020181985A (ja) | 表示装置 | |
| JP2008112807A (ja) | Ｔｆｔ基板の製造方法、及びこれを用いた表示装置の製造方法 | |
| JP2009283522A (ja) | Ｔｆｔの製造方法及びｔｆｔ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130718 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131112 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131220 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140206 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5475250 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |