JPH0818053A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0818053A JPH0818053A JP14637394A JP14637394A JPH0818053A JP H0818053 A JPH0818053 A JP H0818053A JP 14637394 A JP14637394 A JP 14637394A JP 14637394 A JP14637394 A JP 14637394A JP H0818053 A JPH0818053 A JP H0818053A
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- thin film
- silicon layer
- doped
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Abstract
(57)【要約】
【目的】 閾値電圧を変化させることなくオフ電流を低
減することができる薄膜トランジスタ及びその製造方法
を提供する。 【構成】 ゲート絶縁膜３上の、ゲート電極２の上方で
ある位置には、レーザ誘起結晶法にて形成された多結晶
シリコン層４を有し、多結晶シリコン層４上の縁部及び
その両外側には燐ドープのｎ+ 型非晶質シリコン層５が
形成されている。ソース領域のｎ+ 型非晶質シリコン層
５上にはソース電極７が、ドレイン領域のｎ+ 型非晶質
シリコン層５上にはドレイン電極６が夫々形成されてい
る。そして全表面は硼素ドープのＳｉＯＮからなる表面
保護膜８にて覆われている。この表面保護膜８は、Ｓｉ
ＯＮを成膜する場合の成膜ガスにジボランを加えたプラ
ズマＣＶＤ法にて形成してある。
減することができる薄膜トランジスタ及びその製造方法
を提供する。 【構成】 ゲート絶縁膜３上の、ゲート電極２の上方で
ある位置には、レーザ誘起結晶法にて形成された多結晶
シリコン層４を有し、多結晶シリコン層４上の縁部及び
その両外側には燐ドープのｎ+ 型非晶質シリコン層５が
形成されている。ソース領域のｎ+ 型非晶質シリコン層
５上にはソース電極７が、ドレイン領域のｎ+ 型非晶質
シリコン層５上にはドレイン電極６が夫々形成されてい
る。そして全表面は硼素ドープのＳｉＯＮからなる表面
保護膜８にて覆われている。この表面保護膜８は、Ｓｉ
ＯＮを成膜する場合の成膜ガスにジボランを加えたプラ
ズマＣＶＤ法にて形成してある。
Description
【０００１】
【産業上の利用分野】本発明は、オフ電流が小さい薄膜
トランジスタ及びその製造方法に関する。
トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】図６は、従来の逆スタガ型薄膜トランジ
スタを示す構造断面図である。ガラス基板１６上にゲー
ト電極１７が形成されており、その上面はゲート絶縁膜
１８にて覆われている。ゲート電極１７の上方であるゲ
ート絶縁膜１８上には、段差１９を有する非晶質シリコ
ン層２３が活性層として形成されており、その縁部にオ
ーミックコンタクトのための燐ドープ非晶質シリコン層
２０が形成されている。ｎ+ 型非晶質シリコン層２０上
のソース領域側にはソース電極２２が形成されており、
ドレイン領域側にはドレイン電極２１が形成されてい
る。
スタを示す構造断面図である。ガラス基板１６上にゲー
ト電極１７が形成されており、その上面はゲート絶縁膜
１８にて覆われている。ゲート電極１７の上方であるゲ
ート絶縁膜１８上には、段差１９を有する非晶質シリコ
ン層２３が活性層として形成されており、その縁部にオ
ーミックコンタクトのための燐ドープ非晶質シリコン層
２０が形成されている。ｎ+ 型非晶質シリコン層２０上
のソース領域側にはソース電極２２が形成されており、
ドレイン領域側にはドレイン電極２１が形成されてい
る。
【０００３】この従来の薄膜トランジスタの製造方法に
ついて簡単に説明する。ガラス基板１６上の所定領域に
ゲート電極１７を形成した後、その上面はゲート絶縁膜
１８及び非晶質シリコン層２３を積層し、ゲート電極１
７上以外の非晶質シリコン層２３を除去する。次にｎ+
型非晶質シリコン層２０及びソース電極２２，ドレイン
電極２１用のＣｒ／Ａｌ層を積層し、非晶質シリコン層
２３上の縁部を除く中央部の、ソース電極２２，ドレイ
ン電極２１用のＣｒ／Ａｌ層と、燐ドープ非晶質シリコ
ン層２０とをエッチング除去する。このエッチング除去
工程において段差１９は形成される。
ついて簡単に説明する。ガラス基板１６上の所定領域に
ゲート電極１７を形成した後、その上面はゲート絶縁膜
１８及び非晶質シリコン層２３を積層し、ゲート電極１
７上以外の非晶質シリコン層２３を除去する。次にｎ+
型非晶質シリコン層２０及びソース電極２２，ドレイン
電極２１用のＣｒ／Ａｌ層を積層し、非晶質シリコン層
２３上の縁部を除く中央部の、ソース電極２２，ドレイ
ン電極２１用のＣｒ／Ａｌ層と、燐ドープ非晶質シリコ
ン層２０とをエッチング除去する。このエッチング除去
工程において段差１９は形成される。
【０００４】以上の如き構成の従来の薄膜トランジスタ
は、非晶質シリコン層２３の、ゲート電極１７と反対側
の界面（以下バックチャネル面という）が環境変化に曝
されている。従って環境湿度が変化した場合、閾値電圧
が変化したり、オフ電流の大きさが変化したりして特性
上不安定である。これら特性の不安定性を防止するため
に、バックチャネル面にパッシベーション膜又は表面保
護膜として絶縁膜を成膜することが一般的に行われてい
る。
は、非晶質シリコン層２３の、ゲート電極１７と反対側
の界面（以下バックチャネル面という）が環境変化に曝
されている。従って環境湿度が変化した場合、閾値電圧
が変化したり、オフ電流の大きさが変化したりして特性
上不安定である。これら特性の不安定性を防止するため
に、バックチャネル面にパッシベーション膜又は表面保
護膜として絶縁膜を成膜することが一般的に行われてい
る。
【０００５】例えば特開平２−155275号公報には、所望
する閾値電圧を得るために、表面保護絶縁膜の膜質及び
膜厚が調節された薄膜トランジスタが開示されている。
表面保護絶縁膜の材料としてはＳｉＮX ，ＳｉＯ2 ，Ｓ
ｉＯＮ等が挙げられており、膜質を改善する手段として
は、表面保護絶縁膜成膜時のガス流量比の調整、又は活
性層への硼素，燐，砒素等の元素のドーピング若しくは
イオン注入が挙げられている。また特開昭63−283068号
公報には、活性層をなす多結晶シリコン薄膜のソース・
ドレイン領域の下部界面にのみ異極性不純物を注入する
ことにより、閾値電圧を増大させることなく、オフ電流
を低減することが可能な薄膜トランジスタが開示されて
いる。
する閾値電圧を得るために、表面保護絶縁膜の膜質及び
膜厚が調節された薄膜トランジスタが開示されている。
表面保護絶縁膜の材料としてはＳｉＮX ，ＳｉＯ2 ，Ｓ
ｉＯＮ等が挙げられており、膜質を改善する手段として
は、表面保護絶縁膜成膜時のガス流量比の調整、又は活
性層への硼素，燐，砒素等の元素のドーピング若しくは
イオン注入が挙げられている。また特開昭63−283068号
公報には、活性層をなす多結晶シリコン薄膜のソース・
ドレイン領域の下部界面にのみ異極性不純物を注入する
ことにより、閾値電圧を増大させることなく、オフ電流
を低減することが可能な薄膜トランジスタが開示されて
いる。
【０００６】また特開平４−348533号公報には、オフ電
流を低減するために、非晶質シリコン層２３に硼素等の
不純物をイオン注入又はプラズマを利用してドーピング
してバックチャネル面に改質層を形成してから、表面保
護膜を形成する方法が採られている。さらに特開平４−
367276号公報には、バックチャネル面をｐ型化すること
により、オフ電流低減を図った薄膜トランジスタが開示
されている。特開平５−7000号公報には、オフ電流低減
のために、活性層として、硼素がドーピングされたｉ−
非晶質膜とノンドープの非晶質との積層膜を使用した薄
膜トランジスタが開示されている。
流を低減するために、非晶質シリコン層２３に硼素等の
不純物をイオン注入又はプラズマを利用してドーピング
してバックチャネル面に改質層を形成してから、表面保
護膜を形成する方法が採られている。さらに特開平４−
367276号公報には、バックチャネル面をｐ型化すること
により、オフ電流低減を図った薄膜トランジスタが開示
されている。特開平５−7000号公報には、オフ電流低減
のために、活性層として、硼素がドーピングされたｉ−
非晶質膜とノンドープの非晶質との積層膜を使用した薄
膜トランジスタが開示されている。
【０００７】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタにおけるオフ電流の低減技術では、イオン注
入，不純物のプラズマ処理，又は積層膜形成等の方法を
使用しており、製造工程が煩雑であるという問題があっ
た。また直接活性層にドーピングする方法では、膜厚方
向のドーピング濃度分布を精密に制御しなければ、閾値
電圧を変えずにオフ電流を低減することは困難であっ
た。さらにこの方法では従来よりも膜厚を厚くする必要
があるという問題もあった。前述のイオン注入又は不純
物のプラズマ処理を行う方法は、表面保護膜を形成する
前の段階において活性層が露出している構造にしか適用
できなかった。
ランジスタにおけるオフ電流の低減技術では、イオン注
入，不純物のプラズマ処理，又は積層膜形成等の方法を
使用しており、製造工程が煩雑であるという問題があっ
た。また直接活性層にドーピングする方法では、膜厚方
向のドーピング濃度分布を精密に制御しなければ、閾値
電圧を変えずにオフ電流を低減することは困難であっ
た。さらにこの方法では従来よりも膜厚を厚くする必要
があるという問題もあった。前述のイオン注入又は不純
物のプラズマ処理を行う方法は、表面保護膜を形成する
前の段階において活性層が露出している構造にしか適用
できなかった。
【０００８】本発明は、斯かる事情に鑑みてなされたも
のであり、活性層のゲート電極と反対側の面に、ドープ
すべき不純物を含む成膜ガスを使用したプラズマＣＶＤ
法にて形成された絶縁膜を備えることにより、閾値電圧
を変化させることなくオフ電流を低減することが可能な
薄膜トランジスタ及びその製造方法を提供することを目
的とする。
のであり、活性層のゲート電極と反対側の面に、ドープ
すべき不純物を含む成膜ガスを使用したプラズマＣＶＤ
法にて形成された絶縁膜を備えることにより、閾値電圧
を変化させることなくオフ電流を低減することが可能な
薄膜トランジスタ及びその製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】第１発明に係る薄膜トラ
ンジスタは、ｎチャネル型の薄膜トランジスタにおい
て、活性層のゲート電極と反対側の面に形成され、不純
物がドープされたシリコン化合物からなる絶縁膜を備え
ることを特徴とする。
ンジスタは、ｎチャネル型の薄膜トランジスタにおい
て、活性層のゲート電極と反対側の面に形成され、不純
物がドープされたシリコン化合物からなる絶縁膜を備え
ることを特徴とする。
【００１０】第２発明に係る薄膜トランジスタは、第１
発明において、活性層の層厚が３０nm以上であることを
特徴とする。
発明において、活性層の層厚が３０nm以上であることを
特徴とする。
【００１１】第３発明に係る薄膜トランジスタは、第２
発明において、不純物が硼素であることを特徴とする。
発明において、不純物が硼素であることを特徴とする。
【００１２】第４発明に係る薄膜トランジスタは、ｐチ
ャネル型の薄膜トランジスタにおいて、活性層のゲート
電極と反対側の面に形成され、不純物がドープされたシ
リコン化合物からなる絶縁膜を備えることを特徴とす
る。
ャネル型の薄膜トランジスタにおいて、活性層のゲート
電極と反対側の面に形成され、不純物がドープされたシ
リコン化合物からなる絶縁膜を備えることを特徴とす
る。
【００１３】第５発明に係る薄膜トランジスタは、第４
発明において、活性層の層厚が４０nm以上であることを
特徴とする。
発明において、活性層の層厚が４０nm以上であることを
特徴とする。
【００１４】第６発明に係る薄膜トランジスタは、第５
発明において、不純物が燐であることを特徴とする。
発明において、不純物が燐であることを特徴とする。
【００１５】第７発明に係る薄膜トランジスタは、第１
〜６発明において、不純物の濃度は、シリコン濃度に対
して１０〜１０００ｐｐｍであることを特徴とする。
〜６発明において、不純物の濃度は、シリコン濃度に対
して１０〜１０００ｐｐｍであることを特徴とする。
【００１６】第８発明に係る薄膜トランジスタの製造方
法は、絶縁膜を形成するためのガスにドーピングすべき
不純物を添加したガスを使用したプラズマＣＶＤ法に
て、活性層の、ゲート電極と反対側の面に絶縁膜を形成
する工程を含むことを特徴とする。
法は、絶縁膜を形成するためのガスにドーピングすべき
不純物を添加したガスを使用したプラズマＣＶＤ法に
て、活性層の、ゲート電極と反対側の面に絶縁膜を形成
する工程を含むことを特徴とする。
【００１７】
【作用】第１〜３発明にあっては、活性層のゲート電極
と反対側の面に不純物、例えば硼素がドープされたシリ
コン化合物からなる絶縁膜を備えるので、活性層のバッ
クチャネル面におけるフラットバンド電圧が変化し、オ
フ電流が低減される。このとき閾値電圧はほとんど変化
しない。
と反対側の面に不純物、例えば硼素がドープされたシリ
コン化合物からなる絶縁膜を備えるので、活性層のバッ
クチャネル面におけるフラットバンド電圧が変化し、オ
フ電流が低減される。このとき閾値電圧はほとんど変化
しない。
【００１８】第４〜６発明にあっては、活性層のゲート
電極と反対側の面に不純物、例えば燐がドープされたシ
リコン化合物からなる絶縁膜を備えるので、活性層のバ
ックチャネル面におけるフラットバンド電圧が変化し、
オフ電流が低減される。このとき閾値電圧はほとんど変
化しない。
電極と反対側の面に不純物、例えば燐がドープされたシ
リコン化合物からなる絶縁膜を備えるので、活性層のバ
ックチャネル面におけるフラットバンド電圧が変化し、
オフ電流が低減される。このとき閾値電圧はほとんど変
化しない。
【００１９】第７発明にあっては、第１〜６発明の作用
に加えて、絶縁膜にドープされている不純物の濃度を、
シリコン濃度に対して１０〜１０００ｐｐｍとしている
ので、不純物がドープされていない場合と比較して有意
的にオフ電流を低減することができる。
に加えて、絶縁膜にドープされている不純物の濃度を、
シリコン濃度に対して１０〜１０００ｐｐｍとしている
ので、不純物がドープされていない場合と比較して有意
的にオフ電流を低減することができる。
【００２０】第８発明にあっては、絶縁膜の成膜ガスに
ドーピングすべき不純物を添加したガスを使用したプラ
ズマＣＶＤ法にて絶縁膜を形成するので、不純物をドー
ピングする工程を別途追加することなく、請求項１，４
記載の薄膜トランジスタを製造することができる。
ドーピングすべき不純物を添加したガスを使用したプラ
ズマＣＶＤ法にて絶縁膜を形成するので、不純物をドー
ピングする工程を別途追加することなく、請求項１，４
記載の薄膜トランジスタを製造することができる。
【００２１】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。 実施例１．図１は、本発明に係る薄膜トランジスタを示
す構造断面図であり、チャネルエッチ型の逆スタガ構造
の場合を示している。図中１はガラス基板であり、ガラ
ス基板１上の所定位置にはＣｒからなるゲート電極２が
形成されている。この表面はＳｉＯＮからなるゲート絶
縁膜３にて覆われている。そしてゲート電極２の上方で
ある位置には、レーザ誘起結晶法にて形成された多結晶
シリコン層４を有し、多結晶シリコン層４上の縁部及び
その両外側には燐ドープのｎ+ 型非晶質シリコン層５が
形成されている。ソース領域のｎ+ 型非晶質シリコン層
５上にはソース電極７が、ドレイン領域のｎ+ 型非晶質
シリコン層５上にはドレイン電極６が夫々形成されてい
る。そして全表面は硼素ドープのＳｉＯＮからなる表面
保護膜８にて覆われている。本実施例ではチャネル幅を
１０μm 、チャネル長を２３μm としている。
き具体的に説明する。 実施例１．図１は、本発明に係る薄膜トランジスタを示
す構造断面図であり、チャネルエッチ型の逆スタガ構造
の場合を示している。図中１はガラス基板であり、ガラ
ス基板１上の所定位置にはＣｒからなるゲート電極２が
形成されている。この表面はＳｉＯＮからなるゲート絶
縁膜３にて覆われている。そしてゲート電極２の上方で
ある位置には、レーザ誘起結晶法にて形成された多結晶
シリコン層４を有し、多結晶シリコン層４上の縁部及び
その両外側には燐ドープのｎ+ 型非晶質シリコン層５が
形成されている。ソース領域のｎ+ 型非晶質シリコン層
５上にはソース電極７が、ドレイン領域のｎ+ 型非晶質
シリコン層５上にはドレイン電極６が夫々形成されてい
る。そして全表面は硼素ドープのＳｉＯＮからなる表面
保護膜８にて覆われている。本実施例ではチャネル幅を
１０μm 、チャネル長を２３μm としている。
【００２２】次に上述した薄膜トランジスタの製造方法
について説明する。まずガラス基板１上にスパッタ法に
てＣｒからなるゲート電極２（厚み５０nm）を成膜し、
パターニングして所望するゲート電極形状とする。次に
プラズマＣＶＤ法にてゲート絶縁膜３，非晶質シリコン
層を２００nm，１００nmで成膜し、さらにＡｒ+ レーザ
を用いてこの非晶質シリコン層をレーザ誘起結晶化させ
て多結晶シリコン層４とする。多結晶シリコン層４はパ
ターニングによりゲート電極２の上方でゲート電極より
少し大きい所望する活性層の形状とする。
について説明する。まずガラス基板１上にスパッタ法に
てＣｒからなるゲート電極２（厚み５０nm）を成膜し、
パターニングして所望するゲート電極形状とする。次に
プラズマＣＶＤ法にてゲート絶縁膜３，非晶質シリコン
層を２００nm，１００nmで成膜し、さらにＡｒ+ レーザ
を用いてこの非晶質シリコン層をレーザ誘起結晶化させ
て多結晶シリコン層４とする。多結晶シリコン層４はパ
ターニングによりゲート電極２の上方でゲート電極より
少し大きい所望する活性層の形状とする。
【００２３】次にプラズマＣＶＤ法にて燐ドープのｎ+
型非晶質シリコン層５を５０nm成膜し、さらにスパッタ
法にてＣｒ，Ａｌを順に５０nm，３５０nm成膜しパター
ニングしてソース電極７，ドレイン電極６を形成する。
そしてこれらソース電極７，ドレイン電極６をマスクと
したドライエッチング法にてバックチャネル面及び素子
周囲のｎ+ 型非晶質シリコン層５をエッチング除去す
る。このとき活性層である多結晶シリコン層４もエッチ
ングされるが、ドライエッチング時間を制御して多結晶
シリコン層４が３０nm以上残るようにする。次に硼素ド
ープの表面保護膜８を、基板温度は２５０℃とし、成膜
ガスはノンドープのＳｉＯＮを成膜する場合の成膜ガス
にジボランを加えてＳｉＨ4 ：２５sccm，ＮＨ3 ：１０
０sccm，ＣＯ2 ：７５sccm，Ｂ2 Ｈ2 （Ｈ2 希釈１００
０ppm)：１０sccmとし、成膜時圧力は４５Ｐａとした成
膜条件のプラズマＣＶＤ法にて３５０nm成膜する。その
後、ゲート電極２，ソース電極７，ドレイン電極６の端
子部上の表面保護膜８はパターニング除去して薄膜トラ
ンジスタとする。
型非晶質シリコン層５を５０nm成膜し、さらにスパッタ
法にてＣｒ，Ａｌを順に５０nm，３５０nm成膜しパター
ニングしてソース電極７，ドレイン電極６を形成する。
そしてこれらソース電極７，ドレイン電極６をマスクと
したドライエッチング法にてバックチャネル面及び素子
周囲のｎ+ 型非晶質シリコン層５をエッチング除去す
る。このとき活性層である多結晶シリコン層４もエッチ
ングされるが、ドライエッチング時間を制御して多結晶
シリコン層４が３０nm以上残るようにする。次に硼素ド
ープの表面保護膜８を、基板温度は２５０℃とし、成膜
ガスはノンドープのＳｉＯＮを成膜する場合の成膜ガス
にジボランを加えてＳｉＨ4 ：２５sccm，ＮＨ3 ：１０
０sccm，ＣＯ2 ：７５sccm，Ｂ2 Ｈ2 （Ｈ2 希釈１００
０ppm)：１０sccmとし、成膜時圧力は４５Ｐａとした成
膜条件のプラズマＣＶＤ法にて３５０nm成膜する。その
後、ゲート電極２，ソース電極７，ドレイン電極６の端
子部上の表面保護膜８はパターニング除去して薄膜トラ
ンジスタとする。
【００２４】次に本発明の薄膜トランジスタの素子特性
について説明する。図２は、薄膜トランジスタのドレイ
ン電圧とドレイン・ソース間電流との関係を示すグラフ
であり、ゲート電圧Ｖｇが−５Ｖ（ＯＦＦ時），２０Ｖ
（ＯＮ時）である場合を示している。本発明の薄膜トラ
ンジスタの場合を実線で示し、従来の薄膜トランジスタ
の場合を破線で示す。ＯＮ時は本発明，従来共に同様で
あったが、ＯＦＦ時におけるドレイン・ソース間電流
は、本発明の薄膜トランジスタの方が低減されているこ
とが判る。
について説明する。図２は、薄膜トランジスタのドレイ
ン電圧とドレイン・ソース間電流との関係を示すグラフ
であり、ゲート電圧Ｖｇが−５Ｖ（ＯＦＦ時），２０Ｖ
（ＯＮ時）である場合を示している。本発明の薄膜トラ
ンジスタの場合を実線で示し、従来の薄膜トランジスタ
の場合を破線で示す。ＯＮ時は本発明，従来共に同様で
あったが、ＯＦＦ時におけるドレイン・ソース間電流
は、本発明の薄膜トランジスタの方が低減されているこ
とが判る。
【００２５】表面保護膜８の成膜時に、Ｂ2 Ｈ2 （Ｈ2
希釈１０００ppm)の流量を変えて硼素ドープ量を変えて
薄膜トランジスタを作成した結果、オフ電流低減効果
は、ドープ量が４０〜４００ppm で最も大きく、この範
囲外では小さかった。そしてドープ量が１０〜１０００
ppm であれば、ノンドープの場合に比べ有意差をもって
オフ電流が低減されることが判明した。
希釈１０００ppm)の流量を変えて硼素ドープ量を変えて
薄膜トランジスタを作成した結果、オフ電流低減効果
は、ドープ量が４０〜４００ppm で最も大きく、この範
囲外では小さかった。そしてドープ量が１０〜１０００
ppm であれば、ノンドープの場合に比べ有意差をもって
オフ電流が低減されることが判明した。
【００２６】図３は、表面保護膜８にドープする硼素の
ドープ濃度と、バックチャネル面におけるフラットバン
ド電圧との関係を示すグラフである。この測定にはシリ
コンウェハに硼素ドープ量が異なるＳｉＯＮ膜を成膜
し、さらにＡｌ電極を形成したものを使用し、ＣＶ測定
法によりフラットバンド電圧を測定した。図３に示す如
く、ドープ量を１０〜１００ppm としたときフラットバ
ンド電圧が大きく変化した。また図３に示すドープ量範
囲（４００ppm 以下) では、ノンドープ（０ｐｐｍ）の
場合に対し有意的な変化が見られた。以上よりバックチ
ャネル面に微量の硼素をドーピングすることにより、バ
ックチャネル面における界面順位が制御されることが判
る。活性層が薄い場合は、活性層のゲート電極側界面の
フラットバンド電圧がバックチャネル面の界面準位に依
存するために閾値電圧が変化する。しかしながら本発明
においては活性層の厚さを３０ｎｍ以上とすることによ
り、バックチャネル面の表面準位が変化しても閾値電圧
が変化することはない。
ドープ濃度と、バックチャネル面におけるフラットバン
ド電圧との関係を示すグラフである。この測定にはシリ
コンウェハに硼素ドープ量が異なるＳｉＯＮ膜を成膜
し、さらにＡｌ電極を形成したものを使用し、ＣＶ測定
法によりフラットバンド電圧を測定した。図３に示す如
く、ドープ量を１０〜１００ppm としたときフラットバ
ンド電圧が大きく変化した。また図３に示すドープ量範
囲（４００ppm 以下) では、ノンドープ（０ｐｐｍ）の
場合に対し有意的な変化が見られた。以上よりバックチ
ャネル面に微量の硼素をドーピングすることにより、バ
ックチャネル面における界面順位が制御されることが判
る。活性層が薄い場合は、活性層のゲート電極側界面の
フラットバンド電圧がバックチャネル面の界面準位に依
存するために閾値電圧が変化する。しかしながら本発明
においては活性層の厚さを３０ｎｍ以上とすることによ
り、バックチャネル面の表面準位が変化しても閾値電圧
が変化することはない。
【００２７】実施例２．また活性層である多結晶シリコ
ン層４に微量の硼素をドープし、さらにＰＨ3ガス（Ｈ2
希釈１０００ppm)を使用したプラズマＣＶＤ法で燐ド
ープした表面保護膜８を成膜し、ｎ+ 非晶質シリコン層
５に変えて、プラズマＣＶＤ法で硼素をドープしたｐ+
非晶質シリコン層を形成して図１に示す如きｐチャネル
動作型の薄膜トランジスタを作成し、閾値電圧及びオフ
電流を測定した。その結果、表面保護膜８に燐をドープ
しない場合に比べて閾値電圧には変化がなく、オフ電流
は低減された。
ン層４に微量の硼素をドープし、さらにＰＨ3ガス（Ｈ2
希釈１０００ppm)を使用したプラズマＣＶＤ法で燐ド
ープした表面保護膜８を成膜し、ｎ+ 非晶質シリコン層
５に変えて、プラズマＣＶＤ法で硼素をドープしたｐ+
非晶質シリコン層を形成して図１に示す如きｐチャネル
動作型の薄膜トランジスタを作成し、閾値電圧及びオフ
電流を測定した。その結果、表面保護膜８に燐をドープ
しない場合に比べて閾値電圧には変化がなく、オフ電流
は低減された。
【００２８】実施例３．図４は、本発明に係る薄膜トラ
ンジスタの他の実施例を示す構造断面図であり、チャネ
ル保護型の逆スタガ構造の場合を示す。本実施例におい
ては、ゲート電極２が形成されたガラス基板１上に、Ｓ
ｉＮからなるゲート絶縁膜９を形成してあり、その上に
活性層として非晶質シリコン層１０が形成されている。
非晶質シリコン層１０上には、中央部と縁部との間に所
定間隔を隔てて硼素がドープされたＳｉＮからなるチャ
ネル保護膜１１が形成されている。そしてチャネル保護
膜１１の中央部を除くソース領域，ドレイン領域の所定
位置までの表面にｎ+ 型非晶質シリコン層５が形成され
ている。表面保護膜１２はＳｉＮからなる。なお本実施
例ではチャネル幅を３０μm 、チャネル長を１１μm と
している。
ンジスタの他の実施例を示す構造断面図であり、チャネ
ル保護型の逆スタガ構造の場合を示す。本実施例におい
ては、ゲート電極２が形成されたガラス基板１上に、Ｓ
ｉＮからなるゲート絶縁膜９を形成してあり、その上に
活性層として非晶質シリコン層１０が形成されている。
非晶質シリコン層１０上には、中央部と縁部との間に所
定間隔を隔てて硼素がドープされたＳｉＮからなるチャ
ネル保護膜１１が形成されている。そしてチャネル保護
膜１１の中央部を除くソース領域，ドレイン領域の所定
位置までの表面にｎ+ 型非晶質シリコン層５が形成され
ている。表面保護膜１２はＳｉＮからなる。なお本実施
例ではチャネル幅を３０μm 、チャネル長を１１μm と
している。
【００２９】図４に示す薄膜トランジスタの製造方法に
ついて説明する。まずガラス基板１上にスパッタ法にて
Ｃｒからなるゲート電極２を成膜し、次にプラズマＣＶ
Ｄ法にてゲート絶縁膜９，非晶質シリコン層１０を成膜
する。ＳｉＮからなる表面保護膜１２への硼素のドーピ
ングは、プラズマＣＶＤ法にてＳｉＮ膜の成膜時の成膜
ガスにＢ2 Ｈ2 ガス（Ｈ2 希釈１０００ppm)を添加する
方法にて行う。得られた薄膜トランジスタは、チャネル
保護膜に硼素をドープしない場合に比べて閾値電圧は変
化せずオフ電流が低減された。
ついて説明する。まずガラス基板１上にスパッタ法にて
Ｃｒからなるゲート電極２を成膜し、次にプラズマＣＶ
Ｄ法にてゲート絶縁膜９，非晶質シリコン層１０を成膜
する。ＳｉＮからなる表面保護膜１２への硼素のドーピ
ングは、プラズマＣＶＤ法にてＳｉＮ膜の成膜時の成膜
ガスにＢ2 Ｈ2 ガス（Ｈ2 希釈１０００ppm)を添加する
方法にて行う。得られた薄膜トランジスタは、チャネル
保護膜に硼素をドープしない場合に比べて閾値電圧は変
化せずオフ電流が低減された。
【００３０】実施例４．図５は、本発明に係る薄膜トラ
ンジスタのさらに他の実施例を示す構造断面図であり、
コプレーナ構造の場合を示す。本実施例においては、ガ
ラス基板１上に硼素ドープのＳｉＮからなる下地絶縁膜
１５が形成してあり、その上に活性層として多結晶シリ
コン層１４が所定位置に形成されている。多結晶シリコ
ン層１４上中央部には、ＳｉＮからなるゲート絶縁膜１
３及びＣｒからなるゲート電極２が形成されており、多
結晶シリコン層１４上の縁部及びその外側のソース領域
にはソース電極７がドレイン領域にはドレイン電極６が
夫々形成されている。そして全表面にはＳｉＮからなる
表面保護膜１２が形成されている。なお本実施例ではチ
ャネル幅を５μm 、チャネル長を２５μm としている。
ンジスタのさらに他の実施例を示す構造断面図であり、
コプレーナ構造の場合を示す。本実施例においては、ガ
ラス基板１上に硼素ドープのＳｉＮからなる下地絶縁膜
１５が形成してあり、その上に活性層として多結晶シリ
コン層１４が所定位置に形成されている。多結晶シリコ
ン層１４上中央部には、ＳｉＮからなるゲート絶縁膜１
３及びＣｒからなるゲート電極２が形成されており、多
結晶シリコン層１４上の縁部及びその外側のソース領域
にはソース電極７がドレイン領域にはドレイン電極６が
夫々形成されている。そして全表面にはＳｉＮからなる
表面保護膜１２が形成されている。なお本実施例ではチ
ャネル幅を５μm 、チャネル長を２５μm としている。
【００３１】図５に示す薄膜トランジスタの製造方法に
ついて説明する。まずＳｉＮ膜の成膜時の成膜ガスにＢ
2 Ｈ2 ガス（Ｈ2 希釈１０００ppm)を添加したプラズマ
ＣＶＤ法にて硼素ドープのＳｉＮからなる下地絶縁膜１
５をガラス基板１上に形成する。次に非晶質シリコンを
プラズマＣＶＤ法にて所定領域に成膜した後、レーザ誘
起結晶化法にて多結晶化して活性層である多結晶シリコ
ン層１４を形成する。多結晶シリコン層１４上の中央部
にゲート絶縁膜１３及びゲート電極２を形成し、その周
囲のオーミックコンタクト領域に多結晶シリコンを形成
する。そしてイオンシャワー装置を用いゲート電極２を
マスクとしたセルフアライン法にて前記多結晶シリコン
層のコンタクト部に燐ドープを施すことによりソース電
極７及びドレイン電極６を形成している。さらにプラズ
マＣＶＤ法にて全表面に表面保護膜１２を形成する。得
られた薄膜トランジスタは、下地絶縁膜に硼素をドープ
しない場合に比べて閾値電圧は変化せずオフ電流が低減
された。
ついて説明する。まずＳｉＮ膜の成膜時の成膜ガスにＢ
2 Ｈ2 ガス（Ｈ2 希釈１０００ppm)を添加したプラズマ
ＣＶＤ法にて硼素ドープのＳｉＮからなる下地絶縁膜１
５をガラス基板１上に形成する。次に非晶質シリコンを
プラズマＣＶＤ法にて所定領域に成膜した後、レーザ誘
起結晶化法にて多結晶化して活性層である多結晶シリコ
ン層１４を形成する。多結晶シリコン層１４上の中央部
にゲート絶縁膜１３及びゲート電極２を形成し、その周
囲のオーミックコンタクト領域に多結晶シリコンを形成
する。そしてイオンシャワー装置を用いゲート電極２を
マスクとしたセルフアライン法にて前記多結晶シリコン
層のコンタクト部に燐ドープを施すことによりソース電
極７及びドレイン電極６を形成している。さらにプラズ
マＣＶＤ法にて全表面に表面保護膜１２を形成する。得
られた薄膜トランジスタは、下地絶縁膜に硼素をドープ
しない場合に比べて閾値電圧は変化せずオフ電流が低減
された。
【００３２】本発明は、上述した如く閾値電圧を変化さ
せることなくオフ電流の低減が可能であるという効果に
加えて、ドーピング濃度分布の精密な制御が不要であ
る、活性層の膜厚を厚くする必要がない、表面絶縁膜を
形成する前の段階でバックチャネル面が露出していない
構造の薄膜トランジスタにも適用が可能である、等の利
点がある。
せることなくオフ電流の低減が可能であるという効果に
加えて、ドーピング濃度分布の精密な制御が不要であ
る、活性層の膜厚を厚くする必要がない、表面絶縁膜を
形成する前の段階でバックチャネル面が露出していない
構造の薄膜トランジスタにも適用が可能である、等の利
点がある。
【００３３】上述した実施例では、活性層として非晶質
シリコン層又は多結晶シリコン層を使用している。非晶
質シリコン層は上述したプラズマＣＶＤ法の他にスパッ
タ法にて形成することもできるが、プラズマＣＶＤ法の
方が一般的である。また多結晶シリコン層は、プラズマ
ＣＶＤ法又はスパッタ法にて多結晶シリコン層を直接形
成する方法、又はプラズマＣＶＤ法又はスパッタ法にて
非晶質シリコン層を形成した後に、熱アニール法，レー
ザ溶融結晶化法（一般にレーザアニール法と呼ばれる方
法のうち膜の瞬間的な溶融状態が存在する方法），レー
ザ誘起結晶化法（一般にレーザアニール法と呼ばれる方
法のうち完全な溶融状態とならずに固相での結晶化が行
われる方法）等の方法で結晶化させて形成する方法にて
形成することができる。
シリコン層又は多結晶シリコン層を使用している。非晶
質シリコン層は上述したプラズマＣＶＤ法の他にスパッ
タ法にて形成することもできるが、プラズマＣＶＤ法の
方が一般的である。また多結晶シリコン層は、プラズマ
ＣＶＤ法又はスパッタ法にて多結晶シリコン層を直接形
成する方法、又はプラズマＣＶＤ法又はスパッタ法にて
非晶質シリコン層を形成した後に、熱アニール法，レー
ザ溶融結晶化法（一般にレーザアニール法と呼ばれる方
法のうち膜の瞬間的な溶融状態が存在する方法），レー
ザ誘起結晶化法（一般にレーザアニール法と呼ばれる方
法のうち完全な溶融状態とならずに固相での結晶化が行
われる方法）等の方法で結晶化させて形成する方法にて
形成することができる。
【００３４】なおゲート電極と反対側の活性層面に接す
るシリコン化合物絶縁膜には、ＳｉＯＮ，ＳｉＮ，Ｓｉ
ＯX を使用することができる。また前述した如くシリコ
ン化合物絶縁膜をプラズマＣＶＤ法で形成すれば、不純
物を活性化させるためのアニール等の処理を行う必要が
ない。即ちプラズマＣＶＤ法で形成された膜は元素間結
合構造に不均一性があるために、活性化が容易である。
従って成膜中のプラズマによって、またその後の２５０
℃程度のプロセス温度で十分に活性化される。さらによ
り効果を高めるために成膜終了後にアニール処理を施し
てもよい。
るシリコン化合物絶縁膜には、ＳｉＯＮ，ＳｉＮ，Ｓｉ
ＯX を使用することができる。また前述した如くシリコ
ン化合物絶縁膜をプラズマＣＶＤ法で形成すれば、不純
物を活性化させるためのアニール等の処理を行う必要が
ない。即ちプラズマＣＶＤ法で形成された膜は元素間結
合構造に不均一性があるために、活性化が容易である。
従って成膜中のプラズマによって、またその後の２５０
℃程度のプロセス温度で十分に活性化される。さらによ
り効果を高めるために成膜終了後にアニール処理を施し
てもよい。
【００３５】
【発明の効果】以上のように本発明に係る薄膜トランジ
スタは、活性層のゲート電極と反対側の面に不純物がド
ープされたシリコン化合物からなる絶縁膜を備えるの
で、活性層のバックチャネル面におけるフラットバンド
電圧が変化し、オフ電流が低減される。このとき閾値電
圧はほとんど変化しない。また本発明に係る薄膜トラン
ジスタの製造方法は、絶縁膜の成膜ガスにドーピングす
べき不純物を添加したガスを使用したプラズマＣＶＤ法
にて絶縁膜を形成するので、不純物をドーピングする工
程を別途追加することなく、上述の薄膜トランジスタを
製造することができる。このようにオフ電流が小さい薄
膜トランジスタを液晶表示装置にしよう適用した場合
は、表示特性上コントラストが高い、表示輝度の面分布
が均一である、フリッカーが防止される、等の効果が得
られる。またＤＲＡＭに適用した場合は、低消費電力化
が実現する、素子サイズを縮小することができる等、本
発明は優れた効果を奏する。
スタは、活性層のゲート電極と反対側の面に不純物がド
ープされたシリコン化合物からなる絶縁膜を備えるの
で、活性層のバックチャネル面におけるフラットバンド
電圧が変化し、オフ電流が低減される。このとき閾値電
圧はほとんど変化しない。また本発明に係る薄膜トラン
ジスタの製造方法は、絶縁膜の成膜ガスにドーピングす
べき不純物を添加したガスを使用したプラズマＣＶＤ法
にて絶縁膜を形成するので、不純物をドーピングする工
程を別途追加することなく、上述の薄膜トランジスタを
製造することができる。このようにオフ電流が小さい薄
膜トランジスタを液晶表示装置にしよう適用した場合
は、表示特性上コントラストが高い、表示輝度の面分布
が均一である、フリッカーが防止される、等の効果が得
られる。またＤＲＡＭに適用した場合は、低消費電力化
が実現する、素子サイズを縮小することができる等、本
発明は優れた効果を奏する。
【図１】 本発明に係る薄膜トランジスタを示す構造断
面図である。
面図である。
【図２】 図１に示す薄膜トランジスタのドレイン電
圧，ドレイン−ソース間電流の関係を示すグラフであ
る。
圧，ドレイン−ソース間電流の関係を示すグラフであ
る。
【図３】 バックチャネル面にドープする硼素のドープ
濃度と、バックチャネル面におけるフラットバンド電圧
との関係を示すグラフである。
濃度と、バックチャネル面におけるフラットバンド電圧
との関係を示すグラフである。
【図４】 本発明に係る薄膜トランジスタの他の実施例
を示す構造断面図である。
を示す構造断面図である。
【図５】 本発明に係る薄膜トランジスタのさらに他の
実施例を示す構造断面図である。
実施例を示す構造断面図である。
【図６】 従来の逆スタガ型薄膜トランジスタを示す構
造断面図である。
造断面図である。
１ ガラス基板、２ ゲート電極、３，９，１３ ゲー
ト絶縁膜、４，１４ 多結晶シリコン層、５ ｎ+ 型非
晶質シリコン層、６ ドレイン電極、７ ソース電極、
８，１２ 表面保護膜、１０ 非晶質シリコン層、１１
チャネル保護膜、１５ 下地絶縁膜。
ト絶縁膜、４，１４ 多結晶シリコン層、５ ｎ+ 型非
晶質シリコン層、６ ドレイン電極、７ ソース電極、
８，１２ 表面保護膜、１０ 非晶質シリコン層、１１
チャネル保護膜、１５ 下地絶縁膜。
Claims (8)
- 【請求項１】 非晶質シリコン半導体層又は多結晶シリ
コン半導体層からなる活性層及びゲート電極を備えるｎ
チャネル型の薄膜トランジスタにおいて、活性層のゲー
ト電極と反対側の面に形成され、不純物がドープされた
シリコン化合物からなる絶縁膜を備えることを特徴とす
る薄膜トランジスタ。 - 【請求項２】 活性層の層厚が３０nm以上であることを
特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】 不純物が硼素であることを特徴とする請
求項２記載の薄膜トランジスタ。 - 【請求項４】 非晶質シリコン半導体層又は多結晶シリ
コン半導体層からなる活性層及びゲート電極を備えるｐ
チャネル型の薄膜トランジスタにおいて、活性層のゲー
ト電極と反対側の面に形成され、不純物がドープされた
シリコン化合物からなる絶縁膜を備えることを特徴とす
る薄膜トランジスタ。 - 【請求項５】 活性層の層厚が４０nm以上であることを
特徴とする請求項４記載の薄膜トランジスタ。 - 【請求項６】 不純物が燐であることを特徴とする請求
項５記載の薄膜トランジスタ。 - 【請求項７】 絶縁膜にドープされている不純物の濃度
は、シリコン濃度に対して１０〜１０００ｐｐｍである
ことを特徴とする請求項１〜６記載の薄膜トランジス
タ。 - 【請求項８】 請求項１，４記載の薄膜トランジスタを
製造する方法であって、絶縁膜を形成するためのガスに
ドーピングすべき不純物を添加したガスを使用したプラ
ズマＣＶＤ法にて、活性層の、ゲート電極と反対側の面
に絶縁膜を形成する工程を含むことを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14637394A JPH0818053A (ja) | 1994-06-28 | 1994-06-28 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14637394A JPH0818053A (ja) | 1994-06-28 | 1994-06-28 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818053A true JPH0818053A (ja) | 1996-01-19 |
Family
ID=15406255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14637394A Pending JPH0818053A (ja) | 1994-06-28 | 1994-06-28 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818053A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243974A (ja) * | 1998-12-25 | 2000-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2000269513A (ja) * | 1999-01-14 | 2000-09-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2006156972A (ja) * | 2004-10-28 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2009289890A (ja) * | 2008-05-28 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
-
1994
- 1994-06-28 JP JP14637394A patent/JPH0818053A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243974A (ja) * | 1998-12-25 | 2000-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2000269513A (ja) * | 1999-01-14 | 2000-09-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4656685B2 (ja) * | 1999-01-14 | 2011-03-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2006156972A (ja) * | 2004-10-28 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2009289890A (ja) * | 2008-05-28 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
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