JPH05226362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226362A JPH05226362A JP2512292A JP2512292A JPH05226362A JP H05226362 A JPH05226362 A JP H05226362A JP 2512292 A JP2512292 A JP 2512292A JP 2512292 A JP2512292 A JP 2512292A JP H05226362 A JPH05226362 A JP H05226362A
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- JP
- Japan
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- forming
- film
- semiconductor device
- silicon film
- thin film
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Abstract
(57)【要約】
【目的】 大型の基板を用いた場合に簡便にオフセット
構造を有する薄膜トランジスタを作製する方法を提供す
る。 【構成】 ゲート配線上にのみ選択的に非単結晶シリコ
ン膜を成膜して、薄膜トランジスタのオフセット構造を
形成する。 【効果】 大型基板を用いた場合に、複雑な工程を用い
ることなく高いオンオフ比を有する薄膜トランジスタを
形成することが可能となる。
構造を有する薄膜トランジスタを作製する方法を提供す
る。 【構成】 ゲート配線上にのみ選択的に非単結晶シリコ
ン膜を成膜して、薄膜トランジスタのオフセット構造を
形成する。 【効果】 大型基板を用いた場合に、複雑な工程を用い
ることなく高いオンオフ比を有する薄膜トランジスタを
形成することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に絶縁性非晶質材料上の半導体装置
及びその製造方法に関する。
造方法に係わり、特に絶縁性非晶質材料上の半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】近年、大型で高解像度の液晶表示パネル
や高速で高解像度の密着型イメージセンサ、三次元ＩＣ
等へのニーズから、ガラスや石英等の絶縁性非晶質基板
やＳｉＯ２等の絶縁性非晶質材料上に高性能な半導体素
子を形成する技術が求められている。
や高速で高解像度の密着型イメージセンサ、三次元ＩＣ
等へのニーズから、ガラスや石英等の絶縁性非晶質基板
やＳｉＯ２等の絶縁性非晶質材料上に高性能な半導体素
子を形成する技術が求められている。
【０００３】この様な半導体素子として、非晶質シリコ
ンもしくは多結晶シリコンを素子材としたものは、各素
子の特性のばらつきや、歩留まりといった点では良好な
結果が得られている。特に多結晶シリコンを素子材とし
たものは、レーザー光による溶融再結晶化の技術や、非
晶質シリコンを固相成長させ大粒径の多結晶シリコン膜
を形成する技術等により比較的高い移動度を有する素子
が比較的容易に作製できる様になっている。このためＬ
ＣＤやイメージセンサのスイッチング素子や駆動素子と
しての応用が可能となってきている。
ンもしくは多結晶シリコンを素子材としたものは、各素
子の特性のばらつきや、歩留まりといった点では良好な
結果が得られている。特に多結晶シリコンを素子材とし
たものは、レーザー光による溶融再結晶化の技術や、非
晶質シリコンを固相成長させ大粒径の多結晶シリコン膜
を形成する技術等により比較的高い移動度を有する素子
が比較的容易に作製できる様になっている。このためＬ
ＣＤやイメージセンサのスイッチング素子や駆動素子と
しての応用が可能となってきている。
【０００４】
【発明が解決しようとする課題】しかし、近年、液晶パ
ネルの高精細化やＳＲＡＭへの応用等で、オン電流ばか
りで無くオフリークの小さい、またより耐圧の高い素子
が求められる様になってきている。
ネルの高精細化やＳＲＡＭへの応用等で、オン電流ばか
りで無くオフリークの小さい、またより耐圧の高い素子
が求められる様になってきている。
【０００５】ＭＯＳ型のトランジスタとしてこの様な特
性を実現する構造として、ＬＤＤ（ライトリー・ドープ
ト・ドレイン）構造が知られている。この構造は通常ゲ
ート電極形成後、低濃度の不純物イオンの打ち込みを行
なった後、ゲート電極の周囲にサイドウォールを形成し
て再度高濃度での不純物イオン打ち込みを行うと言った
方法で形成されるものである。
性を実現する構造として、ＬＤＤ（ライトリー・ドープ
ト・ドレイン）構造が知られている。この構造は通常ゲ
ート電極形成後、低濃度の不純物イオンの打ち込みを行
なった後、ゲート電極の周囲にサイドウォールを形成し
て再度高濃度での不純物イオン打ち込みを行うと言った
方法で形成されるものである。
【０００６】上述した様なＬＤＤ構造を作製するプロセ
スでは、低濃度のドレイン領域の長さはサイドウォール
の幅に直接依存することになり、このサイドウォールを
均一に形成するために基板全体にわたって非常に均一に
エッチングを行なうことが要求される。しかし、液晶パ
ネル等への応用では例えば２０cm角と言った大型の基板
に素子を作製する必要があり、この様な基板全体で均一
なエッチングを行なうことは非常に難しい。また均質な
サイドウォールを形成するためには、その材料であるＳ
ｉＯ２膜を成膜した後、比較的高い温度での熱処理を必
要とし、この点でも大型の基板を用いる場合に好ましく
ない。
スでは、低濃度のドレイン領域の長さはサイドウォール
の幅に直接依存することになり、このサイドウォールを
均一に形成するために基板全体にわたって非常に均一に
エッチングを行なうことが要求される。しかし、液晶パ
ネル等への応用では例えば２０cm角と言った大型の基板
に素子を作製する必要があり、この様な基板全体で均一
なエッチングを行なうことは非常に難しい。また均質な
サイドウォールを形成するためには、その材料であるＳ
ｉＯ２膜を成膜した後、比較的高い温度での熱処理を必
要とし、この点でも大型の基板を用いる場合に好ましく
ない。
【０００７】このため、この様な分野への利用に関して
は、低濃度のイオン打ち込みを行なった後、低濃度の領
域として残す部分の上にレジストを形成した後、高い濃
度の不純物イオンの打ち込みを行なうと言ったプロセス
が検討されている。しかし、この様なプロセスでは、上
述のレジストの形成がゲート電極を形成する工程と全く
別個に行なわれるため、そのアライメントの精度が問題
となる。特に大型の基板を用いる場合には、熱処理等に
より微妙な基板の変形や反り等が起こり、基板全体で高
い精度でアライメントを行なうことが難しい場合も少な
くない。
は、低濃度のイオン打ち込みを行なった後、低濃度の領
域として残す部分の上にレジストを形成した後、高い濃
度の不純物イオンの打ち込みを行なうと言ったプロセス
が検討されている。しかし、この様なプロセスでは、上
述のレジストの形成がゲート電極を形成する工程と全く
別個に行なわれるため、そのアライメントの精度が問題
となる。特に大型の基板を用いる場合には、熱処理等に
より微妙な基板の変形や反り等が起こり、基板全体で高
い精度でアライメントを行なうことが難しい場合も少な
くない。
【０００８】この様により大型の基板に対して容易にオ
フセット構造やＬＤＤ構造を有する薄膜トンランジスタ
を作製することの出来るプロセスが求められている。
フセット構造やＬＤＤ構造を有する薄膜トンランジスタ
を作製することの出来るプロセスが求められている。
【０００９】そこで本発明はこの様な問題点を解決する
ためのもので、大型の基板でも容易にオフセット構造や
ＬＤＤ構造を持つ薄膜トランジスタを形成することを目
的とする。
ためのもので、大型の基板でも容易にオフセット構造や
ＬＤＤ構造を持つ薄膜トランジスタを形成することを目
的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、 １）ゲート電極上に選択的に非単結晶シリコン膜を形成
する工程を有する事を特徴とする。
造方法は、 １）ゲート電極上に選択的に非単結晶シリコン膜を形成
する工程を有する事を特徴とする。
【００１１】２）前記非単結晶シリコン膜の成膜方法と
して、プラズマＣＶＤ方を用いたことを特徴とする。
して、プラズマＣＶＤ方を用いたことを特徴とする。
【００１２】
【実施例】図１は、本発明の実施例における半導体装置
の製造方法の一例を示す工程断面図である。
の製造方法の一例を示す工程断面図である。
【００１３】図１（ａ）は、石英基板上１０１に多結晶
シリコン層１０２、ゲート絶縁膜１０３及びゲート配線
層１０４を形成する工程を示したものである。
シリコン層１０２、ゲート絶縁膜１０３及びゲート配線
層１０４を形成する工程を示したものである。
【００１４】多結晶シリコン層１０２の形成方法として
は、ＬＰＣＶＤ法（減圧ＣＶＤ法）を利用し、設定温度
５９０℃で、１２００Å程度成膜を行っている。原料ガ
スとしてはモノシランを利用している。多結晶シリコン
膜の成膜方法としは、原料ガスとしてモノシランを用い
たプラズマＣＶＤ法や５２０〜５４０℃の低い温度での
ＬＰＣＶＤ法、ジシランを用いたより低い温度でのＬＰ
ＣＶＤ法、蒸着法等で成膜した非晶質シリコン膜を５５
０〜７５０℃程度の温度のアニールにより結晶化させる
固相成長法や、同様の方法で成膜した非単結晶のシリコ
ン膜をレーザにより再結晶化するといったより高品質の
多結晶シリコン膜が得られる方法を利用することもでき
る。
は、ＬＰＣＶＤ法（減圧ＣＶＤ法）を利用し、設定温度
５９０℃で、１２００Å程度成膜を行っている。原料ガ
スとしてはモノシランを利用している。多結晶シリコン
膜の成膜方法としは、原料ガスとしてモノシランを用い
たプラズマＣＶＤ法や５２０〜５４０℃の低い温度での
ＬＰＣＶＤ法、ジシランを用いたより低い温度でのＬＰ
ＣＶＤ法、蒸着法等で成膜した非晶質シリコン膜を５５
０〜７５０℃程度の温度のアニールにより結晶化させる
固相成長法や、同様の方法で成膜した非単結晶のシリコ
ン膜をレーザにより再結晶化するといったより高品質の
多結晶シリコン膜が得られる方法を利用することもでき
る。
【００１５】多結晶シリコン層１０２にパターンを形成
した後、熱酸化によりゲート絶縁膜１０３を形成してい
る。１１５０℃のドライ酸化で、膜厚は１２００Åであ
る。ゲート絶縁膜の成膜には、ＳｉＯ２をターゲットと
して酸素を５〜２０％添加したアルゴン雰囲気でのスパ
ッタ法や、シラン、酸素、亜酸化窒素を反応ガスとして
用いたＬＰＣＶＤ法、ＥＣＲ−ＰＣＶＤ法（電子サイク
ロトロン共鳴プラズマＣＶＤ法）を利用することも可能
で、その場合には工程の最高温度を９００℃程度に抑え
ることができ、より大型の基板に対応することが可能で
ある。
した後、熱酸化によりゲート絶縁膜１０３を形成してい
る。１１５０℃のドライ酸化で、膜厚は１２００Åであ
る。ゲート絶縁膜の成膜には、ＳｉＯ２をターゲットと
して酸素を５〜２０％添加したアルゴン雰囲気でのスパ
ッタ法や、シラン、酸素、亜酸化窒素を反応ガスとして
用いたＬＰＣＶＤ法、ＥＣＲ−ＰＣＶＤ法（電子サイク
ロトロン共鳴プラズマＣＶＤ法）を利用することも可能
で、その場合には工程の最高温度を９００℃程度に抑え
ることができ、より大型の基板に対応することが可能で
ある。
【００１６】ゲート絶縁膜１０３を形成した後、ゲート
配線層１０４を成膜する。ゲート配線層１０４の成膜方
法としては、ＬＰＣＶＤ法を利用し、６０００Å成膜を
行っった後Ｎ＋拡散を行い低抵抗化している。
配線層１０４を成膜する。ゲート配線層１０４の成膜方
法としては、ＬＰＣＶＤ法を利用し、６０００Å成膜を
行っった後Ｎ＋拡散を行い低抵抗化している。
【００１７】図１（ｂ）はゲート配線層上に選択的に非
単結晶シリコン膜を成膜する工程を示したものである。
単結晶シリコン膜を成膜する工程を示したものである。
【００１８】同図に於て、１０５はゲート配線上に選択
的に形成された非単結晶シリコン膜である。非単結晶シ
リコン膜１０５は、プラズマＣＶＤ法により成膜した、
非晶質、微結晶或は多結晶のシリコン膜で、基板温度３
５０℃で４０００Å程度の膜厚である。原料ガスを０．
５〜４％の範囲で水素希釈して成膜を行うことで、ゲー
ト配線上にのみ選択的に非晶質、微結晶或は多結晶のシ
リコン膜を成膜することができる。基板温度としては、
１８０℃程度の温度から成膜を行うことが可能である
が、安定した膜質を得るためには２５０℃〜３５０℃程
度の温度であることが好ましい。原料ガスとしてはシラ
ンの代わりにジシラン（Ｓｉ２Ｈ４）を用いても良い。
また原料ガスとして、シラン、ジシラン、水素に加え
て、弗素（Ｆ）、塩素（Ｃｌ）等の元素を含む反応ガス
を適量混合することで、より成膜速度の速い条件で多結
晶シリコンを成膜することができ、成膜時間を短縮する
ことが可能である。成膜条件の一例を示すと、反応ガス
として、モノシラン、ジクロルシラン（ＳｉＨ２Ｃｌ
２）、水素を用い、混合比を例えば、シラン：ジクロル
シラン＝１：２０〜１：２００程度、シラン：水素＝
１：１００〜１：１０００程度の範囲で、基板温度２５
０〜３５０℃程度とすると、良好な結果が得られる。こ
の様な非単結晶シリコン膜の選択的な成膜はゲート配線
層１０５として多結晶シリコンを用いた場合の他、チタ
ン（Ｔｉ）やアルミニウム（Ａｌ）等の金属を用いた場
合でも行うことが可能である。非単結晶シリコン膜の成
膜方法としていは、プラズマＣＶＤ法の他に反応ガスと
してシランを用いたＬＰＣＶＤ法を利用することも可能
で、反応ガスを水素で希釈したり、弗素或は塩素を含む
反応ガスを適量混合することで選択的な成膜を行なうこ
とができる。
的に形成された非単結晶シリコン膜である。非単結晶シ
リコン膜１０５は、プラズマＣＶＤ法により成膜した、
非晶質、微結晶或は多結晶のシリコン膜で、基板温度３
５０℃で４０００Å程度の膜厚である。原料ガスを０．
５〜４％の範囲で水素希釈して成膜を行うことで、ゲー
ト配線上にのみ選択的に非晶質、微結晶或は多結晶のシ
リコン膜を成膜することができる。基板温度としては、
１８０℃程度の温度から成膜を行うことが可能である
が、安定した膜質を得るためには２５０℃〜３５０℃程
度の温度であることが好ましい。原料ガスとしてはシラ
ンの代わりにジシラン（Ｓｉ２Ｈ４）を用いても良い。
また原料ガスとして、シラン、ジシラン、水素に加え
て、弗素（Ｆ）、塩素（Ｃｌ）等の元素を含む反応ガス
を適量混合することで、より成膜速度の速い条件で多結
晶シリコンを成膜することができ、成膜時間を短縮する
ことが可能である。成膜条件の一例を示すと、反応ガス
として、モノシラン、ジクロルシラン（ＳｉＨ２Ｃｌ
２）、水素を用い、混合比を例えば、シラン：ジクロル
シラン＝１：２０〜１：２００程度、シラン：水素＝
１：１００〜１：１０００程度の範囲で、基板温度２５
０〜３５０℃程度とすると、良好な結果が得られる。こ
の様な非単結晶シリコン膜の選択的な成膜はゲート配線
層１０５として多結晶シリコンを用いた場合の他、チタ
ン（Ｔｉ）やアルミニウム（Ａｌ）等の金属を用いた場
合でも行うことが可能である。非単結晶シリコン膜の成
膜方法としていは、プラズマＣＶＤ法の他に反応ガスと
してシランを用いたＬＰＣＶＤ法を利用することも可能
で、反応ガスを水素で希釈したり、弗素或は塩素を含む
反応ガスを適量混合することで選択的な成膜を行なうこ
とができる。
【００１９】また、非単結晶シリコン膜の選択的な成膜
を行う下地としては、ＳｉＯ２の他、ＰＳＧやＢＰＳＧ
を用いることも可能であり、ＢＰＳＧを用いた場合に最
も広い範囲の条件で非単結晶シリコン膜の選択な成膜を
行うことが可能である。
を行う下地としては、ＳｉＯ２の他、ＰＳＧやＢＰＳＧ
を用いることも可能であり、ＢＰＳＧを用いた場合に最
も広い範囲の条件で非単結晶シリコン膜の選択な成膜を
行うことが可能である。
【００２０】更に、アルゴン或は窒素を含む雰囲気中で
プラズマ処理を行なうことは、より安定的に非単結晶シ
リコン膜の選択的な成膜を行なうのに有効である。
プラズマ処理を行なうことは、より安定的に非単結晶シ
リコン膜の選択的な成膜を行なうのに有効である。
【００２１】図１（ｃ）はイオン打ち込み法により、ソ
ース、ドレイン領域１０６を形成する工程を示したもの
である。
ース、ドレイン領域１０６を形成する工程を示したもの
である。
【００２２】ゲート配線１０４上に絶縁膜層１０５が形
成されているために、ゲート配線と、ソース、ドレイン
領域の間にオフセット領域が形成され、薄膜トランジス
タの特性で問題とされる、オフ電流の低減を図ることが
できる。また、絶縁膜層１０５を形成する前に低濃度の
イオン打ち込みを行うことで、ＬＤＤ構造としても良
い。前記オフセット領域の長さは、絶縁膜層１０５の膜
厚で制御することが可能で、ゲート配線層１０４の形状
と個別に制御することができる。高いオン、オフ比を有
する薄膜トランジスタを形成するためには、絶縁膜層２
０５の膜厚を、５００〜５０００Åとするのが望まし
く、特に１０００〜２０００Åとすると良好な結果を得
られる。
成されているために、ゲート配線と、ソース、ドレイン
領域の間にオフセット領域が形成され、薄膜トランジス
タの特性で問題とされる、オフ電流の低減を図ることが
できる。また、絶縁膜層１０５を形成する前に低濃度の
イオン打ち込みを行うことで、ＬＤＤ構造としても良
い。前記オフセット領域の長さは、絶縁膜層１０５の膜
厚で制御することが可能で、ゲート配線層１０４の形状
と個別に制御することができる。高いオン、オフ比を有
する薄膜トランジスタを形成するためには、絶縁膜層２
０５の膜厚を、５００〜５０００Åとするのが望まし
く、特に１０００〜２０００Åとすると良好な結果を得
られる。
【００２３】図１（ｄ）は、薄膜トランジスタの完成し
た状態を示すものである。
た状態を示すものである。
【００２４】イオン打ち込み後、層間絶縁膜を形成し、
コンタクトホールを形成した後、アルミ配線層を形成す
る。
コンタクトホールを形成した後、アルミ配線層を形成す
る。
【００２５】層間絶縁膜１０７の形成方法としてはＡＰ
ＣＶＤ法（常圧ＣＶＤ法）を利用し、４８０℃で４００
０Å成膜を行っている。層間絶縁膜の安定化及びイオン
打ち込みで導入した不純物を活性化させるために、９０
０℃、５時間のアニールを行っている。上記アニールの
後、水素を含む雰囲気中でのプラズマ処理を行うと作製
した薄膜トランジスタの特性の向上に効果がある。上記
プラズマ処理を行う場合は、３００〜３５０℃程度の温
度でアニールを行うことが、作製した薄膜トランジスタ
のしきい値電圧等の特性のばらつきを抑える上で望まし
い。
ＣＶＤ法（常圧ＣＶＤ法）を利用し、４８０℃で４００
０Å成膜を行っている。層間絶縁膜の安定化及びイオン
打ち込みで導入した不純物を活性化させるために、９０
０℃、５時間のアニールを行っている。上記アニールの
後、水素を含む雰囲気中でのプラズマ処理を行うと作製
した薄膜トランジスタの特性の向上に効果がある。上記
プラズマ処理を行う場合は、３００〜３５０℃程度の温
度でアニールを行うことが、作製した薄膜トランジスタ
のしきい値電圧等の特性のばらつきを抑える上で望まし
い。
【００２６】コンタクトホールの形成には通常のフォト
エッチ工程を用い、アルミ配線の形成は、シリコンを１
〜５％含むアルミ−シリコン−銅のターゲットを用たス
パッタ法を利用している。アルミ配線１０８形成後に２
５０〜３００℃のアニールを行い、作製した薄膜トラン
ジスタの特性のばらつきを低減を図っている。
エッチ工程を用い、アルミ配線の形成は、シリコンを１
〜５％含むアルミ−シリコン−銅のターゲットを用たス
パッタ法を利用している。アルミ配線１０８形成後に２
５０〜３００℃のアニールを行い、作製した薄膜トラン
ジスタの特性のばらつきを低減を図っている。
【００２７】上述した工程を用いることは、特に固相成
長法や、レーザアニール等の方法で作製した高品質な多
結晶シリコン膜を用いたプロセスで、良好なオフ特性を
得るために特に有効である。
長法や、レーザアニール等の方法で作製した高品質な多
結晶シリコン膜を用いたプロセスで、良好なオフ特性を
得るために特に有効である。
【００２８】また、ここでは薄膜トランジスタを作製す
る場合についての実施例を示したが、本発明の半導体装
置の製造方法は絶縁ゲート型半導体素子全般に応用でき
る。
る場合についての実施例を示したが、本発明の半導体装
置の製造方法は絶縁ゲート型半導体素子全般に応用でき
る。
【００２９】
【発明の効果】以上説明した様に本発明によれば、大型
の基板でも簡便なプロセスでオフセット構造やＬＤＤ構
造を持つ薄膜トランジスタを形成することが可能であ
る。その結果、大型で高解像度の液晶表示パネルや大型
で高速高解像度の密着型イメージセンサや三次元ＩＣ等
を低コストで製造できるようになった。
の基板でも簡便なプロセスでオフセット構造やＬＤＤ構
造を持つ薄膜トランジスタを形成することが可能であ
る。その結果、大型で高解像度の液晶表示パネルや大型
で高速高解像度の密着型イメージセンサや三次元ＩＣ等
を低コストで製造できるようになった。
【図１】本発明の実施例における半導体装置の製造工程
の一例示す工程断面図である。
の一例示す工程断面図である。
１０１ 絶縁性非晶質材料 １０２ 多結晶シリコン層 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ 非単結晶シリコン膜層 １０６ ソース、ドレイン領域 １０７ 層間絶縁層 １０８ 配線層
Claims (2)
- 【請求項１】 絶縁ゲート型半導体装置の製造方法に於
て、ゲート電極上に選択的に非単結晶シリコン膜を形成
する工程を有する事を特徴とする半導体装置の製造方
法。 - 【請求項２】 前記非単結晶シリコン膜の成膜方法とし
て、プラズマＣＶＤ方を用いたことを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2512292A JPH05226362A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2512292A JPH05226362A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226362A true JPH05226362A (ja) | 1993-09-03 |
Family
ID=12157137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2512292A Pending JPH05226362A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226362A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243951A (ja) * | 2004-02-26 | 2005-09-08 | Semiconductor Energy Lab Co Ltd | 半導体膜の成膜方法 |
| US7285829B2 (en) | 2004-03-31 | 2007-10-23 | Intel Corporation | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| JP2009135230A (ja) * | 2007-11-29 | 2009-06-18 | Nuflare Technology Inc | 気相成長膜形成装置および気相成長膜形成方法 |
| US7855096B2 (en) | 2007-09-28 | 2010-12-21 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
-
1992
- 1992-02-12 JP JP2512292A patent/JPH05226362A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243951A (ja) * | 2004-02-26 | 2005-09-08 | Semiconductor Energy Lab Co Ltd | 半導体膜の成膜方法 |
| US7285829B2 (en) | 2004-03-31 | 2007-10-23 | Intel Corporation | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| US7855096B2 (en) | 2007-09-28 | 2010-12-21 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| JP2009135230A (ja) * | 2007-11-29 | 2009-06-18 | Nuflare Technology Inc | 気相成長膜形成装置および気相成長膜形成方法 |
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