JP2000183351A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 多結晶半導体薄膜とゲート絶縁膜との界面に
おける凹凸を緩和して薄膜トランジスタの移動度を改善
する。 【解決手段】 薄膜半導体装置の製造方法は、絶縁基板
１の表面を選択的にエッチングして素子領域に合わせた
溝部１０を形成する食刻工程と、溝部１０が形成された
絶縁基板１の上に表面が凹凸の多結晶半導体薄膜２を形
成する成膜工程と、多結晶半導体薄膜２を研磨して表面
が平坦化された多結晶半導体薄膜２を溝部１０に残す研
磨工程と、平坦化され且つ溝部１０に埋め込まれた多結
晶半導体薄膜２を素子領域にして薄膜トランジスタを形
成する加工工程とからなる。
おける凹凸を緩和して薄膜トランジスタの移動度を改善
する。 【解決手段】 薄膜半導体装置の製造方法は、絶縁基板
１の表面を選択的にエッチングして素子領域に合わせた
溝部１０を形成する食刻工程と、溝部１０が形成された
絶縁基板１の上に表面が凹凸の多結晶半導体薄膜２を形
成する成膜工程と、多結晶半導体薄膜２を研磨して表面
が平坦化された多結晶半導体薄膜２を溝部１０に残す研
磨工程と、平坦化され且つ溝部１０に埋め込まれた多結
晶半導体薄膜２を素子領域にして薄膜トランジスタを形
成する加工工程とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁基板上に薄膜
トランジスタを集積形成した薄膜半導体装置の製造方法
に関する。より詳しくは、薄膜トランジスタの活性層と
なる多結晶半導体薄膜の平坦化技術に関する。
トランジスタを集積形成した薄膜半導体装置の製造方法
に関する。より詳しくは、薄膜トランジスタの活性層と
なる多結晶半導体薄膜の平坦化技術に関する。
【０００２】
【従来の技術】図６は、従来の薄膜トランジスタの一例
を示す模式的な断面図である。薄膜トランジスタを形成
する為には、まず絶縁基板１の上に例えばＬＰ−ＣＶＤ
（減圧化学気相成長）を使って非晶質シリコンからなる
半導体薄膜２を堆積する。続いて、ファーネス再結晶化
（固相成長）を行なう。例えば、窒素雰囲気のファーネ
ス（加熱炉）に絶縁基板を７００℃の温度で５時間保持
する。これにより、非晶質シリコンは多結晶シリコンに
転換される。続いて、ファーネスから絶縁基板１を取り
出した後、多結晶半導体薄膜２をフォトリソグラフィ及
びエッチングにより所定の素子領域にパタニングする。
続いて、絶縁基板１を酸素ガス雰囲気中で１時間加熱
し、パタニングされた半導体薄膜２の表面を熱酸化し
て、二酸化シリコンからなるゲート絶縁膜３を形成す
る。その後、ゲート絶縁膜３の上にゲート電極５を形成
する。ゲート電極５をマスクとして不純物を半導体薄膜
２に注入し、ソース領域Ｓ及びドレイン領域Ｄを形成す
る。ゲート電極５の直下にはチャネル領域ＣＨが残され
る。以上の様にして、ＭＯＳ構造の薄膜トランジスタが
得られる。薄膜トランジスタを動作させる為にはゲート
電極５に所定のゲート電圧Ｖｇを印加した状態で、ソー
ス領域Ｓ及びドレイン領域Ｄにそれぞれソース電圧Ｖ
ｓ，ドレイン電圧Ｖｄを印加する。
を示す模式的な断面図である。薄膜トランジスタを形成
する為には、まず絶縁基板１の上に例えばＬＰ−ＣＶＤ
（減圧化学気相成長）を使って非晶質シリコンからなる
半導体薄膜２を堆積する。続いて、ファーネス再結晶化
（固相成長）を行なう。例えば、窒素雰囲気のファーネ
ス（加熱炉）に絶縁基板を７００℃の温度で５時間保持
する。これにより、非晶質シリコンは多結晶シリコンに
転換される。続いて、ファーネスから絶縁基板１を取り
出した後、多結晶半導体薄膜２をフォトリソグラフィ及
びエッチングにより所定の素子領域にパタニングする。
続いて、絶縁基板１を酸素ガス雰囲気中で１時間加熱
し、パタニングされた半導体薄膜２の表面を熱酸化し
て、二酸化シリコンからなるゲート絶縁膜３を形成す
る。その後、ゲート絶縁膜３の上にゲート電極５を形成
する。ゲート電極５をマスクとして不純物を半導体薄膜
２に注入し、ソース領域Ｓ及びドレイン領域Ｄを形成す
る。ゲート電極５の直下にはチャネル領域ＣＨが残され
る。以上の様にして、ＭＯＳ構造の薄膜トランジスタが
得られる。薄膜トランジスタを動作させる為にはゲート
電極５に所定のゲート電圧Ｖｇを印加した状態で、ソー
ス領域Ｓ及びドレイン領域Ｄにそれぞれソース電圧Ｖ
ｓ，ドレイン電圧Ｖｄを印加する。
【０００３】
【発明が解決しようとする課題】薄膜トランジスタの素
子領域となる半導体薄膜２は多結晶シリコンであり、無
数の結晶粒の集合からなる。この結晶粒（グレイン）は
多結晶半導体薄膜２の表面に凹凸を形成する。従って、
多結晶半導体薄膜２とゲート絶縁膜３の界面に凹凸が存
在することになる。ＭＯＳ構造のトランジスタでは、ゲ
ート電圧Ｖｇに応じてゲート絶縁膜３と多結晶半導体薄
膜２の界面近傍に反転層を形成し、チャネル領域ＣＨに
電荷を流す動作を行なう。この為、界面における凹凸が
電子ｅなどキャリアの移動度に大きく影響を与える。現
在、薄膜トランジスタの移動度はＮチャンネル型の場合
１００ｃｍ2 ／Ｖ・ｓ程度であり、Ｐチャンネル型の場
合７０ｃｍ2 ／Ｖ・ｓ程度である。今後、薄膜トランジ
スタの動作速度の向上や性能向上を踏まえたシステムを
構築する場合、移動度の向上は必要不可欠であり、例え
ば３００ｃｍ2 ／Ｖ・ｓ程度の値が一つの目標となり得
る。
子領域となる半導体薄膜２は多結晶シリコンであり、無
数の結晶粒の集合からなる。この結晶粒（グレイン）は
多結晶半導体薄膜２の表面に凹凸を形成する。従って、
多結晶半導体薄膜２とゲート絶縁膜３の界面に凹凸が存
在することになる。ＭＯＳ構造のトランジスタでは、ゲ
ート電圧Ｖｇに応じてゲート絶縁膜３と多結晶半導体薄
膜２の界面近傍に反転層を形成し、チャネル領域ＣＨに
電荷を流す動作を行なう。この為、界面における凹凸が
電子ｅなどキャリアの移動度に大きく影響を与える。現
在、薄膜トランジスタの移動度はＮチャンネル型の場合
１００ｃｍ2 ／Ｖ・ｓ程度であり、Ｐチャンネル型の場
合７０ｃｍ2 ／Ｖ・ｓ程度である。今後、薄膜トランジ
スタの動作速度の向上や性能向上を踏まえたシステムを
構築する場合、移動度の向上は必要不可欠であり、例え
ば３００ｃｍ2 ／Ｖ・ｓ程度の値が一つの目標となり得
る。
【０００４】図６に示す様に、Ｎチャンネル型の薄膜ト
ランジスタの場合、チャネル領域ＣＨにキャリアとして
電子ｅが流れる。電子ｅにはゲート電圧Ｖｇに応じた垂
直方向の電界Ｅｇが加わる。又、ソース領域Ｓとドレイ
ン領域Ｄとの間の電位差に応じた水平方向の電界Ｅｄｓ
が加わる。従って、電子ｅに印加される合成電界Ｅは斜
め方向となる。この為、電子ｅはチャネル領域ＣＨを流
れる時多結晶半導体薄膜２とゲート絶縁膜３の界面に衝
突する。この時界面に凹凸があると電子ｅの移動に支障
を来す。多結晶半導体薄膜２とゲート絶縁膜３の界面に
電子が衝突して散乱を繰り返し、電子ｅはエネルギーを
失うことになる。結果的に速度が低下し、移動度が悪く
なる。
ランジスタの場合、チャネル領域ＣＨにキャリアとして
電子ｅが流れる。電子ｅにはゲート電圧Ｖｇに応じた垂
直方向の電界Ｅｇが加わる。又、ソース領域Ｓとドレイ
ン領域Ｄとの間の電位差に応じた水平方向の電界Ｅｄｓ
が加わる。従って、電子ｅに印加される合成電界Ｅは斜
め方向となる。この為、電子ｅはチャネル領域ＣＨを流
れる時多結晶半導体薄膜２とゲート絶縁膜３の界面に衝
突する。この時界面に凹凸があると電子ｅの移動に支障
を来す。多結晶半導体薄膜２とゲート絶縁膜３の界面に
電子が衝突して散乱を繰り返し、電子ｅはエネルギーを
失うことになる。結果的に速度が低下し、移動度が悪く
なる。
【０００５】
【課題を解決する為の手段】上述した従来の技術の課題
に鑑み、本発明は多結晶半導体薄膜とゲート絶縁膜との
界面における凹凸を緩和して薄膜トランジスタの移動度
を改善することを目的とする。係る目的を達成する為に
以下の手段を講じた。即ち、本発明に係る薄膜半導体装
置の製造方法は、絶縁基板の表面を選択的にエッチング
して素子領域に合わせた溝部を形成する食刻工程と、該
溝部が形成された絶縁基板の上に表面が凹凸の多結晶半
導体薄膜を形成する成膜工程と、該多結晶半導体薄膜を
研磨して表面が平坦化された多結晶半導体薄膜を該溝部
に残す研磨工程と、平坦化され且つ溝部に埋め込まれた
該多結晶半導体薄膜を素子領域にして薄膜トランジスタ
を形成する加工工程とからなる。好ましくは、前記食刻
工程は該絶縁基板の表面に絶縁基板より硬い絶縁膜を成
膜した後エッチングして溝部を形成し、前記成膜工程は
該絶縁膜を介して該絶縁基板の上に多結晶半導体薄膜を
形成し、前記研磨工程は該絶縁膜が露出するまで該多結
晶半導体薄膜を研磨する。好ましくは、前記研磨工程
は、１００ｎｍを超える凹凸を有する多結晶半導体薄膜
を研磨して表面の凹凸が１００ｎｍ未満になるように平
坦化する。好ましくは、前記成膜工程は、溝部が形成さ
れた絶縁基板の上に非晶質半導体薄膜を堆積した後エネ
ルギービームを照射して多結晶半導体薄膜に転換する。
に鑑み、本発明は多結晶半導体薄膜とゲート絶縁膜との
界面における凹凸を緩和して薄膜トランジスタの移動度
を改善することを目的とする。係る目的を達成する為に
以下の手段を講じた。即ち、本発明に係る薄膜半導体装
置の製造方法は、絶縁基板の表面を選択的にエッチング
して素子領域に合わせた溝部を形成する食刻工程と、該
溝部が形成された絶縁基板の上に表面が凹凸の多結晶半
導体薄膜を形成する成膜工程と、該多結晶半導体薄膜を
研磨して表面が平坦化された多結晶半導体薄膜を該溝部
に残す研磨工程と、平坦化され且つ溝部に埋め込まれた
該多結晶半導体薄膜を素子領域にして薄膜トランジスタ
を形成する加工工程とからなる。好ましくは、前記食刻
工程は該絶縁基板の表面に絶縁基板より硬い絶縁膜を成
膜した後エッチングして溝部を形成し、前記成膜工程は
該絶縁膜を介して該絶縁基板の上に多結晶半導体薄膜を
形成し、前記研磨工程は該絶縁膜が露出するまで該多結
晶半導体薄膜を研磨する。好ましくは、前記研磨工程
は、１００ｎｍを超える凹凸を有する多結晶半導体薄膜
を研磨して表面の凹凸が１００ｎｍ未満になるように平
坦化する。好ましくは、前記成膜工程は、溝部が形成さ
れた絶縁基板の上に非晶質半導体薄膜を堆積した後エネ
ルギービームを照射して多結晶半導体薄膜に転換する。
【０００６】本発明は表示装置の製造方法を包含する。
即ち、所定の間隙を介して互いに接合した一対の基板
と、該間隙に保持された電気光学物質とを有し、一方の
透明基板には対向電極を形成し、他方の絶縁基板には画
素電極及びこれを駆動する薄膜トランジスタを形成した
表示装置の製造方法において、該絶縁基板の表面を選択
的にエッチングして薄膜トランジスタの素子領域に合わ
せた溝部を形成する食刻工程と、該溝部が形成された該
絶縁基板の上に表面が凹凸の多結晶半導体薄膜を形成す
る成膜工程と、該多結晶半導体薄膜を研磨して表面が平
坦化された多結晶半導体薄膜を該溝部に残す研磨工程
と、平坦化され且つ溝部に埋め込まれた該多結晶半導体
薄膜を素子領域にして該薄膜トランジスタを形成する加
工工程とを含む事を特徴とする。
即ち、所定の間隙を介して互いに接合した一対の基板
と、該間隙に保持された電気光学物質とを有し、一方の
透明基板には対向電極を形成し、他方の絶縁基板には画
素電極及びこれを駆動する薄膜トランジスタを形成した
表示装置の製造方法において、該絶縁基板の表面を選択
的にエッチングして薄膜トランジスタの素子領域に合わ
せた溝部を形成する食刻工程と、該溝部が形成された該
絶縁基板の上に表面が凹凸の多結晶半導体薄膜を形成す
る成膜工程と、該多結晶半導体薄膜を研磨して表面が平
坦化された多結晶半導体薄膜を該溝部に残す研磨工程
と、平坦化され且つ溝部に埋め込まれた該多結晶半導体
薄膜を素子領域にして該薄膜トランジスタを形成する加
工工程とを含む事を特徴とする。
【０００７】本発明は更に薄膜半導体装置を包含してい
る。即ち、本発明に係る薄膜半導体装置は、絶縁基板の
表面に対する選択的なエッチングにより形成された溝部
を有し、該溝部に埋め込まれ且つ表面が平坦化された多
結晶半導体薄膜を素子領域として薄膜トランジスタが形
成されていることを特徴とする。好ましくは該多結晶半
導体薄膜は、成膜段階で１００ｎｍを超える凹凸が有る
表面を研磨して凹凸が１００ｎｍ未満になるように平坦
化したことを特徴とする。
る。即ち、本発明に係る薄膜半導体装置は、絶縁基板の
表面に対する選択的なエッチングにより形成された溝部
を有し、該溝部に埋め込まれ且つ表面が平坦化された多
結晶半導体薄膜を素子領域として薄膜トランジスタが形
成されていることを特徴とする。好ましくは該多結晶半
導体薄膜は、成膜段階で１００ｎｍを超える凹凸が有る
表面を研磨して凹凸が１００ｎｍ未満になるように平坦
化したことを特徴とする。
【０００８】本発明によれば、絶縁基板に薄膜トランジ
スタの素子領域と同一パタンで溝部を形成し、研磨法を
使って多結晶半導体薄膜をこの溝部に埋め込む。この様
にして素子領域を形成すると、多結晶半導体薄膜の表面
の凹凸が緩和され、薄膜トランジスタの移動度が向上す
る。加えて、多結晶半導体薄膜の表面が平坦化されるの
で、その上に形成されるゲート絶縁膜の膜質が良好にな
り、薄膜トランジスタの信頼性や特性の改善につなが
る。
スタの素子領域と同一パタンで溝部を形成し、研磨法を
使って多結晶半導体薄膜をこの溝部に埋め込む。この様
にして素子領域を形成すると、多結晶半導体薄膜の表面
の凹凸が緩和され、薄膜トランジスタの移動度が向上す
る。加えて、多結晶半導体薄膜の表面が平坦化されるの
で、その上に形成されるゲート絶縁膜の膜質が良好にな
り、薄膜トランジスタの信頼性や特性の改善につなが
る。
【０００９】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１及び図２は、本発明に係
る薄膜半導体装置の製造方法の第一実施形態を示す工程
図である。この実施形態では所謂高温プロセスにより薄
膜トランジスタを作成している。まず（Ａ）に示す様
に、例えば石英などからなる絶縁基板１の上に絶縁膜４
を下地膜として形成する。この絶縁膜４は石英からなる
絶縁基板１よりも硬く、例えば化学気相成長により成膜
されたＳｉ3 Ｎ4 からなる。絶縁膜４の上にフォトレジ
ストＭを塗工した後、後工程で形成すべき薄膜トランジ
スタの素子領域に合わせてフォトリソグラフィによりパ
タニングする。
の形態を詳細に説明する。図１及び図２は、本発明に係
る薄膜半導体装置の製造方法の第一実施形態を示す工程
図である。この実施形態では所謂高温プロセスにより薄
膜トランジスタを作成している。まず（Ａ）に示す様
に、例えば石英などからなる絶縁基板１の上に絶縁膜４
を下地膜として形成する。この絶縁膜４は石英からなる
絶縁基板１よりも硬く、例えば化学気相成長により成膜
されたＳｉ3 Ｎ4 からなる。絶縁膜４の上にフォトレジ
ストＭを塗工した後、後工程で形成すべき薄膜トランジ
スタの素子領域に合わせてフォトリソグラフィによりパ
タニングする。
【００１０】（Ｂ）に示す様に、フォトレジストＭをマ
スクとして絶縁膜４及び絶縁基板１をエッチングし、素
子領域に合わせた溝部１０を形成する。
スクとして絶縁膜４及び絶縁基板１をエッチングし、素
子領域に合わせた溝部１０を形成する。
【００１１】溝部１０を形成した後、（Ｃ）に示す様
に、絶縁基板１の上に絶縁膜４を介して多結晶半導体薄
膜２を全面的に成膜する。具体的には、まず例えばＬＰ
−ＣＶＤなどで比較的結晶粒径の小さな多結晶シリコン
からなる半導体薄膜２を堆積する。この時のプロセス温
度は６００℃〜７００℃程度である。続いてイオンイン
プランテーションによりＳｉイオンを半導体薄膜２に打
ち込み、一旦非晶質化する。この時のＳｉイオンの加速
エネルギーは５０ｋｅＶ程度である。続いて例えば窒素
雰囲気のファーネスで絶縁基板１を７００℃の温度で５
時間保持する。これにより非晶質シリコンは多結晶シリ
コンに転換される。しかし、固相成長による再結晶化の
過程で、多結晶半導体薄膜２の表面には凹凸が生じる。
一般に、シリコンの再結晶速度は面方位に依存してい
る。例えば、１００面方位と１１１面方位では再結晶速
度が大きく異なる。この再結晶速度の差異によって多結
晶半導体薄膜２の表面に凹凸が生じる。一般に、多結晶
シリコン膜には面方位の異なる微結晶が複数存在し、固
相成長処理によって結晶化又は再結晶化した時の各面方
位の結晶成長速度が異なる為、大きな凹凸が表面に現れ
る。
に、絶縁基板１の上に絶縁膜４を介して多結晶半導体薄
膜２を全面的に成膜する。具体的には、まず例えばＬＰ
−ＣＶＤなどで比較的結晶粒径の小さな多結晶シリコン
からなる半導体薄膜２を堆積する。この時のプロセス温
度は６００℃〜７００℃程度である。続いてイオンイン
プランテーションによりＳｉイオンを半導体薄膜２に打
ち込み、一旦非晶質化する。この時のＳｉイオンの加速
エネルギーは５０ｋｅＶ程度である。続いて例えば窒素
雰囲気のファーネスで絶縁基板１を７００℃の温度で５
時間保持する。これにより非晶質シリコンは多結晶シリ
コンに転換される。しかし、固相成長による再結晶化の
過程で、多結晶半導体薄膜２の表面には凹凸が生じる。
一般に、シリコンの再結晶速度は面方位に依存してい
る。例えば、１００面方位と１１１面方位では再結晶速
度が大きく異なる。この再結晶速度の差異によって多結
晶半導体薄膜２の表面に凹凸が生じる。一般に、多結晶
シリコン膜には面方位の異なる微結晶が複数存在し、固
相成長処理によって結晶化又は再結晶化した時の各面方
位の結晶成長速度が異なる為、大きな凹凸が表面に現れ
る。
【００１２】（Ｄ）に示す様に、多結晶半導体薄膜２を
研磨して表面が平坦化された多結晶半導体薄膜２を溝部
に残す。例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により多結晶半導体
薄膜２を研磨する。この研磨は丁度ストッパとして機能
する硬質絶縁膜４の表面で停止する。基本的には、多結
晶シリコンからなる半導体薄膜２の表面を機械的に研磨
し平坦化する。この研磨は極めて微細な砥粒を用いて行
なうものである。ＣＭＰでは、この機械研磨と同時に化
学的エッチングを施して表面を更に平坦化する。この化
学的エッチングは通常のシリコンエッチングと同じであ
り、たとえばアミン系エッチング液を用いる。この様に
して、溝部に平坦化された多結晶半導体薄膜２が埋め込
まれる。溝部１０の深さは例えば２０ｎｍ〜１００ｎｍ
であり、成膜された多結晶半導体薄膜２の厚さは研磨前
の段階で６０ｎｍ〜３００ｎｍ程度である。
研磨して表面が平坦化された多結晶半導体薄膜２を溝部
に残す。例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により多結晶半導体
薄膜２を研磨する。この研磨は丁度ストッパとして機能
する硬質絶縁膜４の表面で停止する。基本的には、多結
晶シリコンからなる半導体薄膜２の表面を機械的に研磨
し平坦化する。この研磨は極めて微細な砥粒を用いて行
なうものである。ＣＭＰでは、この機械研磨と同時に化
学的エッチングを施して表面を更に平坦化する。この化
学的エッチングは通常のシリコンエッチングと同じであ
り、たとえばアミン系エッチング液を用いる。この様に
して、溝部に平坦化された多結晶半導体薄膜２が埋め込
まれる。溝部１０の深さは例えば２０ｎｍ〜１００ｎｍ
であり、成膜された多結晶半導体薄膜２の厚さは研磨前
の段階で６０ｎｍ〜３００ｎｍ程度である。
【００１３】この様にして、例えばＣＭＰにより多結晶
シリコンの表面のグレインによる凹凸を緩和すると、移
動度が向上する。グレインの大きさは成膜した直後は多
結晶シリコン表面の凹凸にして１００ｎｍを超え数１０
０ｎｍに達することがある。これをＣＭＰによって１０
０ｎｍ以下数１０ｎｍ程度まで緩和することにより、移
動度の向上を達成できる。その効果は現状の１００ｃｍ
2 ／Ｖ・ｓ程度から３００ｃｍ2 ／Ｖ・ｓ以上となる。
又、多結晶半導体薄膜２の表面の凹凸が緩和されること
により、その上に形成されるゲート絶縁膜の膜質が改善
され、薄膜トランジスタの信頼性向上につながる。尚、
界面の凹凸が数１０ｎｍより低く更に数ｎｍ程度になっ
てくると、電子を波動と見なした時、その波長と凹凸の
ピッチが一致してくる為、相互に干渉を起こし、逆に移
動度の低下が生じる場合がある。この為、基本的には成
膜段階で１００ｎｍを超える凹凸がある多結晶半導体薄
膜２の表面を研磨して凹凸が１００ｎｍ未満になる様に
平坦化することが好ましいが、極端に平坦化を促進させ
ることは避けた方がよい場合もある。
シリコンの表面のグレインによる凹凸を緩和すると、移
動度が向上する。グレインの大きさは成膜した直後は多
結晶シリコン表面の凹凸にして１００ｎｍを超え数１０
０ｎｍに達することがある。これをＣＭＰによって１０
０ｎｍ以下数１０ｎｍ程度まで緩和することにより、移
動度の向上を達成できる。その効果は現状の１００ｃｍ
2 ／Ｖ・ｓ程度から３００ｃｍ2 ／Ｖ・ｓ以上となる。
又、多結晶半導体薄膜２の表面の凹凸が緩和されること
により、その上に形成されるゲート絶縁膜の膜質が改善
され、薄膜トランジスタの信頼性向上につながる。尚、
界面の凹凸が数１０ｎｍより低く更に数ｎｍ程度になっ
てくると、電子を波動と見なした時、その波長と凹凸の
ピッチが一致してくる為、相互に干渉を起こし、逆に移
動度の低下が生じる場合がある。この為、基本的には成
膜段階で１００ｎｍを超える凹凸がある多結晶半導体薄
膜２の表面を研磨して凹凸が１００ｎｍ未満になる様に
平坦化することが好ましいが、極端に平坦化を促進させ
ることは避けた方がよい場合もある。
【００１４】この後図２の（Ｅ）に示す工程に進み、絶
縁基板１を酸素ガス雰囲気中で例えば１０００℃程度１
時間加熱し、平坦化された半導体薄膜２の表面を熱酸化
して、二酸化シリコンからなるゲート絶縁膜３を形成す
る。
縁基板１を酸素ガス雰囲気中で例えば１０００℃程度１
時間加熱し、平坦化された半導体薄膜２の表面を熱酸化
して、二酸化シリコンからなるゲート絶縁膜３を形成す
る。
【００１５】続いて（Ｆ）に示す様に、ゲート絶縁膜３
の上に多結晶シリコンをＣＶＤにより成膜した後、所定
の形状にパタニングしてゲート電極５に加工する。尚、
ゲート電極５には例えば１０００℃程度の固相拡散によ
り不純物が高濃度で注入され、低抵抗化が図られてい
る。続いてゲート電極５をマスクとして例えば不純物Ａ
ｓをイオンインプランテーションにより例えば３×１０
15／ｃｍ2 のドーズ量で注入する。これによりＮチャン
ネル型薄膜トランジスタのソース領域Ｓ及びドレイン領
域Ｄが形成される。尚、ゲート電極５の直下にはチャネ
ル領域ＣＨが残されることになる。不純物としてＡｓの
代わりに例えばＢを用いてイオンインプランテーション
により例えば１×１０15／ｃｍ2 のドーズ量で打ち込み
を行なうと、Ｐチャンネル型の薄膜トランジスタのソー
ス領域Ｓ及びドレイン領域Ｄを形成することができる。
の上に多結晶シリコンをＣＶＤにより成膜した後、所定
の形状にパタニングしてゲート電極５に加工する。尚、
ゲート電極５には例えば１０００℃程度の固相拡散によ
り不純物が高濃度で注入され、低抵抗化が図られてい
る。続いてゲート電極５をマスクとして例えば不純物Ａ
ｓをイオンインプランテーションにより例えば３×１０
15／ｃｍ2 のドーズ量で注入する。これによりＮチャン
ネル型薄膜トランジスタのソース領域Ｓ及びドレイン領
域Ｄが形成される。尚、ゲート電極５の直下にはチャネ
ル領域ＣＨが残されることになる。不純物としてＡｓの
代わりに例えばＢを用いてイオンインプランテーション
により例えば１×１０15／ｃｍ2 のドーズ量で打ち込み
を行なうと、Ｐチャンネル型の薄膜トランジスタのソー
ス領域Ｓ及びドレイン領域Ｄを形成することができる。
【００１６】（Ｇ）に示す様に、ゲート電極５を例えば
ＰＳＧなどからなる層間絶縁膜７で被覆する。ＰＳＧは
例えば４％のリンを含むガラスであり、ＬＰ−ＣＶＤ法
で６００ｎｍ程度の厚みに堆積される。尚、ゲート電極
５の厚みは例えば３５０〜４５０ｎｍ程度である。この
後例えば１０００℃程度でファーネスアニールを行な
い、ソース領域Ｓ及びドレイン領域Ｄに注入された不純
物を活性化する。
ＰＳＧなどからなる層間絶縁膜７で被覆する。ＰＳＧは
例えば４％のリンを含むガラスであり、ＬＰ−ＣＶＤ法
で６００ｎｍ程度の厚みに堆積される。尚、ゲート電極
５の厚みは例えば３５０〜４５０ｎｍ程度である。この
後例えば１０００℃程度でファーネスアニールを行な
い、ソース領域Ｓ及びドレイン領域Ｄに注入された不純
物を活性化する。
【００１７】続いて（Ｈ）に示す様に、層間絶縁膜７と
ゲート絶縁膜３にエッチングでコンタクトホールを開口
する。その後例えば金属アルミニウムを例えば６００ｎ
ｍの厚みでスパッタリングにより堆積し、所定の形状に
パタニングして配線電極９に加工する。各配線電極９は
薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄに
コンタクトホールを介して電気接続している。
ゲート絶縁膜３にエッチングでコンタクトホールを開口
する。その後例えば金属アルミニウムを例えば６００ｎ
ｍの厚みでスパッタリングにより堆積し、所定の形状に
パタニングして配線電極９に加工する。各配線電極９は
薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄに
コンタクトホールを介して電気接続している。
【００１８】図３及び図４は、本発明に係る薄膜半導体
装置の製造方法の第二実施形態を示す工程図である。本
実施形態では所謂低温プロセスにより薄膜トランジスタ
を作成している。まず（Ａ）に示す様に、例えばガラス
などからなる絶縁基板１の上にフォトレジストＭを塗布
し、フォトリソグラフィにより素子領域の形状に合わせ
てパタニングする。
装置の製造方法の第二実施形態を示す工程図である。本
実施形態では所謂低温プロセスにより薄膜トランジスタ
を作成している。まず（Ａ）に示す様に、例えばガラス
などからなる絶縁基板１の上にフォトレジストＭを塗布
し、フォトリソグラフィにより素子領域の形状に合わせ
てパタニングする。
【００１９】（Ｂ）に示す様に、パタニングされたフォ
トレジストＭをマスクとしてガラスなどからなる絶縁基
板１をエッチングし、素子領域に合わせた溝部１０を形
成する。尚、先に説明した第一実施形態と異なり、本実
施形態では下地となる絶縁膜の形成を省略している。
トレジストＭをマスクとしてガラスなどからなる絶縁基
板１をエッチングし、素子領域に合わせた溝部１０を形
成する。尚、先に説明した第一実施形態と異なり、本実
施形態では下地となる絶縁膜の形成を省略している。
【００２０】（Ｃ）に示す様に、絶縁基板１の上に非晶
質シリコンからなる半導体薄膜２を例えばプラズマＣＶ
Ｄ法若しくはＬＰＣＶＤ法により成膜する。非晶質シリ
コンの成膜にプラズマＣＶＤ法を用いた場合には、膜中
の水素を脱離させる為に、例えば窒素雰囲気中で例えば
４００℃〜４５０℃１時間程度のアニールを行なう。次
いで例えばエキシマレーザ光を半導体薄膜２に照射して
非晶質シリコンを多結晶シリコンに転換する。エキシマ
レーザを用いたアニール（ＥＬＡ）は低温プロセスで半
導体薄膜２を結晶化する為の有力な手段である。一般
に、レーザビームや電子ビームなどの高エネルギービー
ムを照射することにより、非晶質シリコンは絶縁基板１
に熱的なダメージを与えることなく急激に加熱され溶融
状態となる。この後冷却過程でシリコンの結晶化が起こ
り、ある程度の粒径を有する多結晶の集合が得られる。
しかし、このＥＬＡでも多結晶半導体薄膜２の表面に凹
凸が残されることになる。
質シリコンからなる半導体薄膜２を例えばプラズマＣＶ
Ｄ法若しくはＬＰＣＶＤ法により成膜する。非晶質シリ
コンの成膜にプラズマＣＶＤ法を用いた場合には、膜中
の水素を脱離させる為に、例えば窒素雰囲気中で例えば
４００℃〜４５０℃１時間程度のアニールを行なう。次
いで例えばエキシマレーザ光を半導体薄膜２に照射して
非晶質シリコンを多結晶シリコンに転換する。エキシマ
レーザを用いたアニール（ＥＬＡ）は低温プロセスで半
導体薄膜２を結晶化する為の有力な手段である。一般
に、レーザビームや電子ビームなどの高エネルギービー
ムを照射することにより、非晶質シリコンは絶縁基板１
に熱的なダメージを与えることなく急激に加熱され溶融
状態となる。この後冷却過程でシリコンの結晶化が起こ
り、ある程度の粒径を有する多結晶の集合が得られる。
しかし、このＥＬＡでも多結晶半導体薄膜２の表面に凹
凸が残されることになる。
【００２１】そこで（Ｄ）に示す様に、例えばＣＭＰな
どにより多結晶半導体薄膜２をエッチングし、丁度絶縁
基板１の表面でエッチングを停止する。これにより、溝
部に平坦化された多結晶半導体薄膜２を埋め込む。
どにより多結晶半導体薄膜２をエッチングし、丁度絶縁
基板１の表面でエッチングを停止する。これにより、溝
部に平坦化された多結晶半導体薄膜２を埋め込む。
【００２２】続いて図４の（Ｅ）に示す工程で、プラズ
マＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−Ｃ
ＶＤ法、スパッタ法などでＳｉＯ2 を５０〜４００ｎｍ
成長させ、ゲート絶縁膜３とする。ここで必要ならば、
イオンインプランテーションを行ない、例えばＢ＋イオ
ンを例えばドーズ量０．５×１０12〜４×１０12／ｃｍ
2 程度で半導体薄膜２に注入する。この場合の加速電圧
は例えば８０ＫｅＶ程度である。このイオンインプラン
テーションは薄膜トランジスタの閾電圧調整を目的とし
て行なわれる。
マＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−Ｃ
ＶＤ法、スパッタ法などでＳｉＯ2 を５０〜４００ｎｍ
成長させ、ゲート絶縁膜３とする。ここで必要ならば、
イオンインプランテーションを行ない、例えばＢ＋イオ
ンを例えばドーズ量０．５×１０12〜４×１０12／ｃｍ
2 程度で半導体薄膜２に注入する。この場合の加速電圧
は例えば８０ＫｅＶ程度である。このイオンインプラン
テーションは薄膜トランジスタの閾電圧調整を目的とし
て行なわれる。
【００２３】次いで（Ｆ）に示す様に、ゲート絶縁膜３
の上に例えばＡｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ，ドープト多
結晶シリコンなど、あるいはこれらの合金を例えば２０
０〜８００ｎｍの厚みで成膜し、所定の形状にパタニン
グしてゲート電極５に加工する。この後ゲート電極５を
マスクとして、例えばＰ＋イオンを質量非分離型のイオ
ンシャワードーピング法で高濃度に注入し、ソース領域
Ｓ及びドレイン領域Ｄを形成する。この場合のドーズ量
は例えば１×１０15／ｃｍ2 程度である。この結果、ゲ
ート電極５の直下にはチャネル領域ＣＨが残されること
になる。この後、半導体薄膜２に注入されたドーパント
の活性化処理を行なう。
の上に例えばＡｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ，ドープト多
結晶シリコンなど、あるいはこれらの合金を例えば２０
０〜８００ｎｍの厚みで成膜し、所定の形状にパタニン
グしてゲート電極５に加工する。この後ゲート電極５を
マスクとして、例えばＰ＋イオンを質量非分離型のイオ
ンシャワードーピング法で高濃度に注入し、ソース領域
Ｓ及びドレイン領域Ｄを形成する。この場合のドーズ量
は例えば１×１０15／ｃｍ2 程度である。この結果、ゲ
ート電極５の直下にはチャネル領域ＣＨが残されること
になる。この後、半導体薄膜２に注入されたドーパント
の活性化処理を行なう。
【００２４】続いて（Ｇ）に示す様に、ゲート電極５を
被覆する様に例えばＰＳＧなどからなる層間絶縁膜７を
成膜する。この段階で例えば窒素ガス中３５０℃の温度
下１時間程度アニールし、層間絶縁膜７に含有された水
素を半導体薄膜２中に拡散させる。所謂水素化処理を行
ない薄膜トランジスタの特性を改善する。
被覆する様に例えばＰＳＧなどからなる層間絶縁膜７を
成膜する。この段階で例えば窒素ガス中３５０℃の温度
下１時間程度アニールし、層間絶縁膜７に含有された水
素を半導体薄膜２中に拡散させる。所謂水素化処理を行
ない薄膜トランジスタの特性を改善する。
【００２５】この後（Ｈ）に示す様に、層間絶縁膜７に
コンタクトホールを開口する。その上に例えばＡｌ−Ｓ
ｉなどをスパッタリングで成膜した後所定の形状にパタ
ニングして配線電極９に加工する。
コンタクトホールを開口する。その上に例えばＡｌ−Ｓ
ｉなどをスパッタリングで成膜した後所定の形状にパタ
ニングして配線電極９に加工する。
【００２６】図５は、本発明に従って製造された薄膜半
導体装置を駆動基板に用いたアクティブマトリクス型表
示装置の一例を示す模式的な斜視図である。図示するよ
うに、本表示装置は一対の基板１０１，１０２と両者の
間に保持された電気光学物質１０３とを備えたパネル構
造を有する。電気光学物質１０３としては、例えば液晶
材料を用いる。下側の絶縁基板１０１には画素アレイ部
１０４と駆動回路部とが集積形成されている。駆動回路
部は垂直スキャナ１０５と水平スキャナ１０６とに分か
れている。場合によっては、これらのスキャナに加えビ
デオドライバー及びタイミングジェネレーターを絶縁基
板１０１に組み込むことも可能である。絶縁基板１０１
の周辺部上端には外部接続用の端子部１０７が形成され
ている。端子部１０７は配線電極１０８を介して垂直ス
キャナ１０５及び水平スキャナ１０６に接続している。
画素アレイ部１０４には行状のゲート配線１０９と列状
の信号配線１１０が形成されている。両配線の交差部に
は画素電極１１１とこれを駆動する薄膜トランジスタ１
１２が形成されている。薄膜トランジスタ１１２のゲー
ト電極は対応するゲート配線１０９に接続され、ドレイ
ン領域は対応する画素電極１１１に接続され、ソース領
域は対応する信号配線１１０に接続している。ゲート配
線１０９は垂直スキャナ１０５に接続する一方、信号配
線１１０は水平スキャナ１０６に接続している。画素電
極１１１をスイッチング駆動する薄膜トランジスタ１１
２及び垂直スキャナ１０５と水平スキャナ１０６に含ま
れる薄膜トランジスタは、本発明にしたがって作製され
たものである。即ち、これらの薄膜トランジスタは、絶
縁基板の表面に対する選択的なエッチングにより形成さ
れた溝部に形成され、該溝部に埋め込まれ且つ表面が平
坦化された多結晶半導体薄膜を活性層としている。
導体装置を駆動基板に用いたアクティブマトリクス型表
示装置の一例を示す模式的な斜視図である。図示するよ
うに、本表示装置は一対の基板１０１，１０２と両者の
間に保持された電気光学物質１０３とを備えたパネル構
造を有する。電気光学物質１０３としては、例えば液晶
材料を用いる。下側の絶縁基板１０１には画素アレイ部
１０４と駆動回路部とが集積形成されている。駆動回路
部は垂直スキャナ１０５と水平スキャナ１０６とに分か
れている。場合によっては、これらのスキャナに加えビ
デオドライバー及びタイミングジェネレーターを絶縁基
板１０１に組み込むことも可能である。絶縁基板１０１
の周辺部上端には外部接続用の端子部１０７が形成され
ている。端子部１０７は配線電極１０８を介して垂直ス
キャナ１０５及び水平スキャナ１０６に接続している。
画素アレイ部１０４には行状のゲート配線１０９と列状
の信号配線１１０が形成されている。両配線の交差部に
は画素電極１１１とこれを駆動する薄膜トランジスタ１
１２が形成されている。薄膜トランジスタ１１２のゲー
ト電極は対応するゲート配線１０９に接続され、ドレイ
ン領域は対応する画素電極１１１に接続され、ソース領
域は対応する信号配線１１０に接続している。ゲート配
線１０９は垂直スキャナ１０５に接続する一方、信号配
線１１０は水平スキャナ１０６に接続している。画素電
極１１１をスイッチング駆動する薄膜トランジスタ１１
２及び垂直スキャナ１０５と水平スキャナ１０６に含ま
れる薄膜トランジスタは、本発明にしたがって作製され
たものである。即ち、これらの薄膜トランジスタは、絶
縁基板の表面に対する選択的なエッチングにより形成さ
れた溝部に形成され、該溝部に埋め込まれ且つ表面が平
坦化された多結晶半導体薄膜を活性層としている。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
平坦化され且つ溝部に埋め込まれた多結晶半導体薄膜を
素子領域として薄膜トランジスタを形成している。素子
表面の凹凸が緩和される為、信号電荷の移動度が向上す
る。その効果は現状の１００ｃｍ2 ／Ｖ・ｓ程度から３
００ｃｍ2 ／Ｖ・ｓを超える移動度の値が得られる。こ
の移動度向上により高速動作が要求される回路を画素駆
動用の薄膜トランジスタと同一基板上に集積形成でき、
所謂システム・オン・パネルの設計が可能になる。合わ
せて、多結晶半導体薄膜の表面の凹凸が緩和されること
により、ゲート絶縁膜の膜質が向上し、薄膜トランジス
タの信頼性向上につながる。
平坦化され且つ溝部に埋め込まれた多結晶半導体薄膜を
素子領域として薄膜トランジスタを形成している。素子
表面の凹凸が緩和される為、信号電荷の移動度が向上す
る。その効果は現状の１００ｃｍ2 ／Ｖ・ｓ程度から３
００ｃｍ2 ／Ｖ・ｓを超える移動度の値が得られる。こ
の移動度向上により高速動作が要求される回路を画素駆
動用の薄膜トランジスタと同一基板上に集積形成でき、
所謂システム・オン・パネルの設計が可能になる。合わ
せて、多結晶半導体薄膜の表面の凹凸が緩和されること
により、ゲート絶縁膜の膜質が向上し、薄膜トランジス
タの信頼性向上につながる。
【図１】本発明に係る薄膜半導体装置の製造方法の第一
実施形態を示す工程図である。
実施形態を示す工程図である。
【図２】同じく、本発明に係る薄膜半導体装置の製造方
法の第一実施形態の工程図である。
法の第一実施形態の工程図である。
【図３】本発明に係る薄膜半導体装置の製造方法の第二
実施形態の工程図である。
実施形態の工程図である。
【図４】同じく、本発明に係る薄膜半導体装置の製造方
法の第二実施形態の工程図である。
法の第二実施形態の工程図である。
【図５】本発明に従って製造された薄膜半導体装置を用
いたアクティブマトリクス型表示装置の一例を示す斜視
図である。
いたアクティブマトリクス型表示装置の一例を示す斜視
図である。
【図６】従来の薄膜半導体装置の一例を示す模式的な断
面図である。
面図である。
１・・・絶縁基板、２・・・多結晶半導体薄膜、３・・
・ゲート絶縁膜、４・・・絶縁膜、５・・・ゲート電
極、７・・・層間絶縁膜、９・・・配線電極
・ゲート絶縁膜、４・・・絶縁膜、５・・・ゲート電
極、７・・・層間絶縁膜、９・・・配線電極
フロントページの続き Ｆターム(参考） 2H092 GA59 HA28 JA25 JA33 JA35 JA39 JA43 JA46 JB56 KA04 KA05 KA10 KA12 KA18 KB04 KB25 MA05 MA06 MA07 MA08 MA15 MA18 MA27 MA30 MA37 MA41 NA19 PA01 5F052 AA02 AA17 BB07 CA08 DA02 DB02 DB03 FA05 FA19 HA06 JA01 JA10 5F110 AA01 AA04 AA08 AA18 AA19 AA30 BB02 CC02 DD02 DD03 DD14 DD21 DD30 EE03 EE04 EE05 EE06 EE09 EE45 FF02 FF23 FF28 FF29 FF30 FF31 FF32 GG02 GG13 GG15 GG16 GG25 GG33 GG45 GG47 GG52 GG58 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL05 HL23 NN02 NN04 NN05 NN25 PP01 PP03 PP13 PP33 PP35 QQ11 QQ19 QQ23
Claims (7)
- 【請求項１】 絶縁基板の表面を選択的にエッチングし
て素子領域に合わせた溝部を形成する食刻工程と、 該溝部が形成された絶縁基板の上に表面が凹凸の多結晶
半導体薄膜を形成する成膜工程と、 該多結晶半導体薄膜を研磨して表面が平坦化された多結
晶半導体薄膜を該溝部に残す研磨工程と、 平坦化され且つ溝部に埋め込まれた該多結晶半導体薄膜
を素子領域にして薄膜トランジスタを形成する加工工程
とからなる薄膜半導体装置の製造方法。 - 【請求項２】 前記食刻工程は該絶縁基板の表面に絶縁
基板より硬い絶縁膜を成膜した後エッチングして溝部を
形成し、前記成膜工程は該絶縁膜を介して該絶縁基板の
上に多結晶半導体薄膜を形成し、前記研磨工程は該絶縁
膜が露出するまで該多結晶半導体薄膜を研磨する請求項
１記載の薄膜半導体装置の製造方法。 - 【請求項３】 前記研磨工程は、１００ｎｍを超える凹
凸を有する多結晶半導体薄膜を研磨して表面の凹凸が１
００ｎｍ未満になるように平坦化する請求項１記載の薄
膜半導体装置の製造方法。 - 【請求項４】 前記成膜工程は、溝部が形成された絶縁
基板の上に非晶質半導体薄膜を堆積した後エネルギービ
ームを照射して多結晶半導体薄膜に転換する請求項１記
載の薄膜半導体装置の製造方法。 - 【請求項５】 所定の間隙を介して互いに接合した一対
の基板と、該間隙に保持された電気光学物質とを有し、
一方の透明基板には対向電極を形成し、他方の絶縁基板
には画素電極及びこれを駆動する薄膜トランジスタを形
成した表示装置の製造方法において、 該絶縁基板の表面を選択的にエッチングして薄膜トラン
ジスタの素子領域に合わせた溝部を形成する食刻工程
と、 該溝部が形成された該絶縁基板の上に表面が凹凸の多結
晶半導体薄膜を形成する成膜工程と、 該多結晶半導体薄膜を研磨して表面が平坦化された多結
晶半導体薄膜を該溝部に残す研磨工程と、 平坦化され且つ溝部に埋め込まれた該多結晶半導体薄膜
を素子領域にして該薄膜トランジスタを形成する加工工
程とを含む事を特徴とする表示装置の製造方法。 - 【請求項６】 絶縁基板の表面に対する選択的なエッチ
ングにより形成された溝部を有し、 該溝部に埋め込まれ且つ表面が平坦化された多結晶半導
体薄膜を素子領域として薄膜トランジスタが形成されて
いることを特徴とする薄膜半導体装置。 - 【請求項７】 該多結晶半導体薄膜は、成膜段階で１０
０ｎｍを超える凹凸が有る表面を研磨して凹凸が１００
ｎｍ未満になるように平坦化したことを特徴とする請求
項６記載の薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35223698A JP2000183351A (ja) | 1998-12-11 | 1998-12-11 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35223698A JP2000183351A (ja) | 1998-12-11 | 1998-12-11 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183351A true JP2000183351A (ja) | 2000-06-30 |
Family
ID=18422699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35223698A Pending JP2000183351A (ja) | 1998-12-11 | 1998-12-11 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183351A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234477A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003234478A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003297751A (ja) * | 2002-01-28 | 2003-10-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US7737506B2 (en) | 2002-01-28 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7795734B2 (en) | 2002-01-28 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR101785916B1 (ko) * | 2011-09-02 | 2017-10-16 | 엘지디스플레이 주식회사 | 유기 박막트랜지스터 및 그 제조방법 그리고 이를 구비하는 액정표시장치 |
-
1998
- 1998-12-11 JP JP35223698A patent/JP2000183351A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297751A (ja) * | 2002-01-28 | 2003-10-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US7737506B2 (en) | 2002-01-28 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7795734B2 (en) | 2002-01-28 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2003234477A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003234478A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7709895B2 (en) | 2002-02-08 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having insulating stripe patterns |
| KR101785916B1 (ko) * | 2011-09-02 | 2017-10-16 | 엘지디스플레이 주식회사 | 유기 박막트랜지스터 및 그 제조방법 그리고 이를 구비하는 액정표시장치 |
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