JPH10200120A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10200120A JPH10200120A JP271797A JP271797A JPH10200120A JP H10200120 A JPH10200120 A JP H10200120A JP 271797 A JP271797 A JP 271797A JP 271797 A JP271797 A JP 271797A JP H10200120 A JPH10200120 A JP H10200120A
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- poly
- tft
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Abstract
(57)【要約】
【課題】 レーザーアニールによって得られるポリＳｉ
膜は表面性が悪いため、表面研磨によって平坦性を向上
させ、平坦化したポリＳｉ膜をチャンネルに用いること
で優れたＴＦＴ特性とキャリア注入のない信頼性の優れ
た半導体装置を得る。 【解決手段】 レーザーアニールによって得られたポリ
Ｓｉ膜を表面研磨処理することで、膜厚を３０ｎｍ〜５
０ｎｍにし、ポリＳｉ膜表面の平均面粗さ（Ｒａ）を１
ｎｍ以下にする。
膜は表面性が悪いため、表面研磨によって平坦性を向上
させ、平坦化したポリＳｉ膜をチャンネルに用いること
で優れたＴＦＴ特性とキャリア注入のない信頼性の優れ
た半導体装置を得る。 【解決手段】 レーザーアニールによって得られたポリ
Ｓｉ膜を表面研磨処理することで、膜厚を３０ｎｍ〜５
０ｎｍにし、ポリＳｉ膜表面の平均面粗さ（Ｒａ）を１
ｎｍ以下にする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には低温プロセスで製造することの
できる絶縁ゲート型半導体装置の製造方法に関する。
法に関し、より詳細には低温プロセスで製造することの
できる絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ディスプレイやイメージセンサ等
においては、コストの低廉化を図るべく安価なガラス基
板を用いて、その大面積部分に薄膜トランジスタ（以下
ＴＦＴと略す）を有する半導体装置を作製することが要
望されている。このガラス基板を使用する場合は、基板
の軟化温度を考慮して６００℃程度の低温プロセスが必
要になる。
においては、コストの低廉化を図るべく安価なガラス基
板を用いて、その大面積部分に薄膜トランジスタ（以下
ＴＦＴと略す）を有する半導体装置を作製することが要
望されている。このガラス基板を使用する場合は、基板
の軟化温度を考慮して６００℃程度の低温プロセスが必
要になる。
【０００３】例えば、ＴＦＴのチャネル半導体層にポリ
Ｓｉ膜を用いた場合、そのＴＦＴの製造時の熱処理温度
は約６００℃以下である。この際、ポリＳｉ膜を作製す
るためには、低温成膜が可能であるレーザーアニール法
が用いられている。
Ｓｉ膜を用いた場合、そのＴＦＴの製造時の熱処理温度
は約６００℃以下である。この際、ポリＳｉ膜を作製す
るためには、低温成膜が可能であるレーザーアニール法
が用いられている。
【０００４】レーザーアニール法としては、例えば特公
平７−１１８４４３号公報に示されている。これは、非
晶質基板上に膜厚１０ｎｍ〜１００ｎｍのアモルファス
Ｓｉ膜を形成した後、アモルファスＳｉ膜表面において
吸収される波長１００ｎｍ〜４００ｎｍの短波長パルス
レーザ光を照射して、そのレーザー光がアモルファスＳ
ｉ膜の極表面のみで吸収され、その後熱伝導によってア
モルファスＳｉ膜の内部が溶けて再結晶化し、或いはア
ニールされて結晶粒が大きくなることによりアモルファ
スＳｉ膜の多結晶化の熱処理を行うものである。
平７−１１８４４３号公報に示されている。これは、非
晶質基板上に膜厚１０ｎｍ〜１００ｎｍのアモルファス
Ｓｉ膜を形成した後、アモルファスＳｉ膜表面において
吸収される波長１００ｎｍ〜４００ｎｍの短波長パルス
レーザ光を照射して、そのレーザー光がアモルファスＳ
ｉ膜の極表面のみで吸収され、その後熱伝導によってア
モルファスＳｉ膜の内部が溶けて再結晶化し、或いはア
ニールされて結晶粒が大きくなることによりアモルファ
スＳｉ膜の多結晶化の熱処理を行うものである。
【０００５】この方法によれば、アモルファスＳｉ膜の
極表面のみが瞬時に熱せられるため、基板への熱の影響
が及びにくくなり、基板の変形を起こすことなく、アモ
ルファスＳｉ膜を局部的に結晶化できるため、基板とし
てガラス基板のような低耐熱性基板を用いることがで
き、この低耐熱性基板上に形成したアモルファスＳｉ膜
の溶融結晶化が可能となる。
極表面のみが瞬時に熱せられるため、基板への熱の影響
が及びにくくなり、基板の変形を起こすことなく、アモ
ルファスＳｉ膜を局部的に結晶化できるため、基板とし
てガラス基板のような低耐熱性基板を用いることがで
き、この低耐熱性基板上に形成したアモルファスＳｉ膜
の溶融結晶化が可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記方
法で作製されたポリＳｉ膜は急速加熱による結晶化のた
め表面凹凸が大きくなり、ＴＦＴ特性に悪影響を及ぼ
す。例えば、しきい値の変動、リーク電流の増加、耐圧
の低下等を招く。また、これらの表面凹凸がゲート絶縁
膜へのホットエレクトロン注入の原因となるため、素子
の信頼性に対しても問題となる。
法で作製されたポリＳｉ膜は急速加熱による結晶化のた
め表面凹凸が大きくなり、ＴＦＴ特性に悪影響を及ぼ
す。例えば、しきい値の変動、リーク電流の増加、耐圧
の低下等を招く。また、これらの表面凹凸がゲート絶縁
膜へのホットエレクトロン注入の原因となるため、素子
の信頼性に対しても問題となる。
【０００７】一方、上記方法で作製されたポリＳｉ膜の
急速加熱による結晶化のため表面凹凸を平坦化する方法
が、特開平６−１６３５８８号公報に示されている。こ
の方法は、絶縁性基板上にポリＳｉ膜を数μｍの膜厚で
形成しておき、このポリＳｉ膜の表面の数十ｎｍの凹凸
を、コロイダルシリカ等の研磨剤を用いて、研磨布を回
転させて、ポリＳｉ膜の表面を化学的機械的に鏡面研磨
して、表面が平坦なポリＳｉ膜を得るものである。
急速加熱による結晶化のため表面凹凸を平坦化する方法
が、特開平６−１６３５８８号公報に示されている。こ
の方法は、絶縁性基板上にポリＳｉ膜を数μｍの膜厚で
形成しておき、このポリＳｉ膜の表面の数十ｎｍの凹凸
を、コロイダルシリカ等の研磨剤を用いて、研磨布を回
転させて、ポリＳｉ膜の表面を化学的機械的に鏡面研磨
して、表面が平坦なポリＳｉ膜を得るものである。
【０００８】しかしこの方法では、最初にポリＳｉ膜を
数μｍの膜厚に形成しておき、化学的機械的研磨によっ
て、最終的には表面が平坦なポリＳｉ膜を数十ｎｍの膜
厚を形成している。このため、最初にポリＳｉ膜を数μ
ｍの膜厚に形成した際に、ポリＳｉ膜の結晶状態が膜厚
方向に分布を生じることになる。よって、ポリＳｉ膜の
表面を化学的機械的に鏡面研磨して、表面が平坦なポリ
Ｓｉ膜を得たとしても、ポリＳｉ膜の結晶状態が悪く、
これによりＴＦＴ素子を構成した場合、ＴＦＴ特性が悪
くなってしまうという問題があった。
数μｍの膜厚に形成しておき、化学的機械的研磨によっ
て、最終的には表面が平坦なポリＳｉ膜を数十ｎｍの膜
厚を形成している。このため、最初にポリＳｉ膜を数μ
ｍの膜厚に形成した際に、ポリＳｉ膜の結晶状態が膜厚
方向に分布を生じることになる。よって、ポリＳｉ膜の
表面を化学的機械的に鏡面研磨して、表面が平坦なポリ
Ｓｉ膜を得たとしても、ポリＳｉ膜の結晶状態が悪く、
これによりＴＦＴ素子を構成した場合、ＴＦＴ特性が悪
くなってしまうという問題があった。
【０００９】本発明は、このような問題に鑑みなされた
ものであり、レーザーアニールの後に研磨処理を行い、
表面凹凸を低減して特性を向上させた半導体装置の製造
方法及び表面凹凸の低減によりホットエレクトロンの注
入に対して強くした信頼性の優れた半導体装置を得る製
造方法を提供することを目的としている。
ものであり、レーザーアニールの後に研磨処理を行い、
表面凹凸を低減して特性を向上させた半導体装置の製造
方法及び表面凹凸の低減によりホットエレクトロンの注
入に対して強くした信頼性の優れた半導体装置を得る製
造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置の製造方法は、絶縁性基板上に形成したポリ
Ｓｉ膜をチャネルとして用いる半導体装置の製造方法に
おいて、前記絶縁性基板上にアモルファスＳｉ膜を１０
０ｎｍ以下に形成する工程と、前記アモルファスＳｉ膜
をレーザーアニールによって多結晶化してポリＳｉ膜と
する工程と、前記ポリＳｉ膜の表面凹凸を研磨処理によ
り低減する工程を備えたことを特徴としている。
半導体装置の製造方法は、絶縁性基板上に形成したポリ
Ｓｉ膜をチャネルとして用いる半導体装置の製造方法に
おいて、前記絶縁性基板上にアモルファスＳｉ膜を１０
０ｎｍ以下に形成する工程と、前記アモルファスＳｉ膜
をレーザーアニールによって多結晶化してポリＳｉ膜と
する工程と、前記ポリＳｉ膜の表面凹凸を研磨処理によ
り低減する工程を備えたことを特徴としている。
【００１１】本発明の請求項２記載の半導体装置の製造
方法は、請求項１記載の半導体装置の製造方法であっ
て、前記表面凹凸を低減したポリＳｉ膜の膜厚を３０ｎ
ｍ〜５０ｎｍにしたことを特徴としている。
方法は、請求項１記載の半導体装置の製造方法であっ
て、前記表面凹凸を低減したポリＳｉ膜の膜厚を３０ｎ
ｍ〜５０ｎｍにしたことを特徴としている。
【００１２】本発明の請求項３記載の半導体装置の製造
方法は、請求項１または２記載の半導体装置の製造方法
であって、前記表面凹凸を低減したポリＳｉ膜表面の平
均面粗さ（Ｒａ）を１ｎｍ以下にしたことを特徴として
いる。
方法は、請求項１または２記載の半導体装置の製造方法
であって、前記表面凹凸を低減したポリＳｉ膜表面の平
均面粗さ（Ｒａ）を１ｎｍ以下にしたことを特徴として
いる。
【００１３】以下、上記構成による作用を説明する。
【００１４】本発明の絶縁性基板上にポリＳｉ膜をチャ
ネルとして用いる半導体装置の製造方法は、前記絶縁性
基板上にアモルファスＳｉ膜を１００ｎｍ以下に形成す
る工程と、前記アモルファスＳｉ膜をレーザーアニール
によって多結晶化してポリＳｉ膜とする工程と、前記ポ
リＳｉ膜の表面凹凸を研磨処理により低減する工程を備
えているので、アモルファスＳｉ膜を１００ｎｍ以下に
形成することで、レーザー結晶化の時の結晶粒の制御が
しやすく、さらに研磨により平坦化したポリＳｉ層をチ
ャネルに用いることで、ＴＦＴのＳ係数を小さくするこ
とができ、優れたＴＦＴ特性を得ることができる。ま
た、ポリＳｉ表面の平坦化によりポリＳｉ表面での電界
集中を低減することで、ゲート絶縁膜へのホットエレク
トロンの注入に対して強くなるため、リーク電流を低減
し、信頼性の優れたＴＦＴを得ることができる。
ネルとして用いる半導体装置の製造方法は、前記絶縁性
基板上にアモルファスＳｉ膜を１００ｎｍ以下に形成す
る工程と、前記アモルファスＳｉ膜をレーザーアニール
によって多結晶化してポリＳｉ膜とする工程と、前記ポ
リＳｉ膜の表面凹凸を研磨処理により低減する工程を備
えているので、アモルファスＳｉ膜を１００ｎｍ以下に
形成することで、レーザー結晶化の時の結晶粒の制御が
しやすく、さらに研磨により平坦化したポリＳｉ層をチ
ャネルに用いることで、ＴＦＴのＳ係数を小さくするこ
とができ、優れたＴＦＴ特性を得ることができる。ま
た、ポリＳｉ表面の平坦化によりポリＳｉ表面での電界
集中を低減することで、ゲート絶縁膜へのホットエレク
トロンの注入に対して強くなるため、リーク電流を低減
し、信頼性の優れたＴＦＴを得ることができる。
【００１５】また、前記表面凹凸を低減したポリＳｉ膜
は、膜厚を３０ｎｍ以上にすることにより、ソース領域
及びドレイン領域の低抵抗化が可能になり、膜厚を５０
ｎｍ以下にすることにより、レーザーアニールによる優
れた結晶性を得ることができるので、ポリＳｉ膜の膜厚
は３０ｎｍ〜５０ｎｍにするのが好ましい。
は、膜厚を３０ｎｍ以上にすることにより、ソース領域
及びドレイン領域の低抵抗化が可能になり、膜厚を５０
ｎｍ以下にすることにより、レーザーアニールによる優
れた結晶性を得ることができるので、ポリＳｉ膜の膜厚
は３０ｎｍ〜５０ｎｍにするのが好ましい。
【００１６】また、前記表面凹凸を低減したポリＳｉ膜
は、表面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にした
ので、ＴＦＴのＳ係数を著しく低減することができる。
さらに、ゲート電圧の印加の際に、ポリＳｉ表面での電
界集中を抑制し、ゲート絶縁膜へのホットエレクトロン
の注入を抑制する効果が大きい。よって、ＴＦＴのＯＮ
電圧を小さくでき、ＴＦＴのリークを防止することがで
きる。
は、表面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にした
ので、ＴＦＴのＳ係数を著しく低減することができる。
さらに、ゲート電圧の印加の際に、ポリＳｉ表面での電
界集中を抑制し、ゲート絶縁膜へのホットエレクトロン
の注入を抑制する効果が大きい。よって、ＴＦＴのＯＮ
電圧を小さくでき、ＴＦＴのリークを防止することがで
きる。
【００１７】また、絶縁性基板上に、アモルファスＳｉ
膜を１００ｎｍ以下に形成するので、レーザーアニール
によって、膜厚方向に対してもグレインサイズが大きく
均一に結晶化することができ、さらに、ポリＳｉ膜の表
面を研磨処理により膜厚を３０ｎｍ〜５０ｎｍにし、表
面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にするので、
研磨処理後のポリＳｉ表面の結晶状態も研磨前と同様に
グレインサイズが大きく均一で優れており、よって、Ｔ
ＦＴの移動度を大きくすることができ、ＴＦＴ特性を良
好にすることができる。さらにポリＳｉ表面が平坦化さ
れているため、ポリＳｉ表面での電界集中により発生す
るホットエレクトロンのゲート絶縁膜への注入を抑制す
ることができる。よって、リーク電流の低減およびゲー
ト絶縁膜の耐圧の低下を抑制し、信頼性の高いＴＦＴを
得ることができる。
膜を１００ｎｍ以下に形成するので、レーザーアニール
によって、膜厚方向に対してもグレインサイズが大きく
均一に結晶化することができ、さらに、ポリＳｉ膜の表
面を研磨処理により膜厚を３０ｎｍ〜５０ｎｍにし、表
面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にするので、
研磨処理後のポリＳｉ表面の結晶状態も研磨前と同様に
グレインサイズが大きく均一で優れており、よって、Ｔ
ＦＴの移動度を大きくすることができ、ＴＦＴ特性を良
好にすることができる。さらにポリＳｉ表面が平坦化さ
れているため、ポリＳｉ表面での電界集中により発生す
るホットエレクトロンのゲート絶縁膜への注入を抑制す
ることができる。よって、リーク電流の低減およびゲー
ト絶縁膜の耐圧の低下を抑制し、信頼性の高いＴＦＴを
得ることができる。
【００１８】また、絶縁性基板上に、ポリＳｉ膜を膜厚
が３０ｎｍ〜５０ｎｍで形成し、前記ポリＳｉ膜の表面
凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にし、前記ポリ
Ｓｉ膜をチャネルとして半導体装置を構成したので、ポ
リＳｉ膜は、結晶状態に優れ、表面状態が平坦化されて
いるため、素子特性及び信頼性に優れた半導体装置を得
ることができる。さらに、この半導体装置を適用した液
晶表示装置においては、画素スイッチング特性の向上、
周辺駆動回路を構成するＴＦＴの高性能化及び高集積化
を図ることができ、ドライバモノリシック型の液晶表示
装置においても高性能化することができる。
が３０ｎｍ〜５０ｎｍで形成し、前記ポリＳｉ膜の表面
凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にし、前記ポリ
Ｓｉ膜をチャネルとして半導体装置を構成したので、ポ
リＳｉ膜は、結晶状態に優れ、表面状態が平坦化されて
いるため、素子特性及び信頼性に優れた半導体装置を得
ることができる。さらに、この半導体装置を適用した液
晶表示装置においては、画素スイッチング特性の向上、
周辺駆動回路を構成するＴＦＴの高性能化及び高集積化
を図ることができ、ドライバモノリシック型の液晶表示
装置においても高性能化することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２０】図１（ｅ）に本発明の実施の形態の一つで
あるＴＦＴの断面を示す。このＴＦＴは、チャネル半導
体としてのポリＳｉ（多結晶Ｓｉ）膜を用いたＴＦＴで
ある。また、以下の実施の形態ではＴＦＴについて説明
するが、後述するソース、ドレインの形成を行わないこ
とにより、ただ単にキャパシタのゲート絶縁膜として用
い得ることは明白である。さらに、ゲート絶縁膜直下に
Ｖｔｈ等を調整するため適宜不純物を上記ポリＳｉ膜に
導入することも可能である。
あるＴＦＴの断面を示す。このＴＦＴは、チャネル半導
体としてのポリＳｉ（多結晶Ｓｉ）膜を用いたＴＦＴで
ある。また、以下の実施の形態ではＴＦＴについて説明
するが、後述するソース、ドレインの形成を行わないこ
とにより、ただ単にキャパシタのゲート絶縁膜として用
い得ることは明白である。さらに、ゲート絶縁膜直下に
Ｖｔｈ等を調整するため適宜不純物を上記ポリＳｉ膜に
導入することも可能である。
【００２１】絶縁性基板１上にチャネル領域２ｂ、ソー
ス領域６及びドレイン領域６を有する研磨処理後のポリ
Ｓｉ膜２ａが島状に形成され、その上を覆うようにゲー
ト絶縁膜３が形成されている。このゲート絶縁膜３はＦ
原子を含むＳｉＯ2膜からなっている。その上に、チャ
ネル領域２ｂと対向するようにゲート電極４及びゲート
電極４の陽極酸化膜５が形成され、その上を覆うように
層間絶縁膜７が形成されている。この上には、引き出し
電極８が形成され、ゲート絶縁膜３及び層間絶縁膜７に
形成されたコンタクトホール部においてソース領域６及
びドレイン領域６と電気的に接続されている。
ス領域６及びドレイン領域６を有する研磨処理後のポリ
Ｓｉ膜２ａが島状に形成され、その上を覆うようにゲー
ト絶縁膜３が形成されている。このゲート絶縁膜３はＦ
原子を含むＳｉＯ2膜からなっている。その上に、チャ
ネル領域２ｂと対向するようにゲート電極４及びゲート
電極４の陽極酸化膜５が形成され、その上を覆うように
層間絶縁膜７が形成されている。この上には、引き出し
電極８が形成され、ゲート絶縁膜３及び層間絶縁膜７に
形成されたコンタクトホール部においてソース領域６及
びドレイン領域６と電気的に接続されている。
【００２２】次に、本発明の実施の形態に係るＴＦＴの
製造方法を図面に基づいて説明する。
製造方法を図面に基づいて説明する。
【００２３】まず、図１（ａ）に示すように、絶縁性基
板１上にポリＳｉ膜２を形成する。この実施の形態で
は、約６００℃の熱処理に耐え得るような歪み点温度の
高いガラスを用いて、この上にプラズマＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より約３００℃の基板温度でアモルファスＳｉ膜（図示
せず）を膜厚が５０ｎｍ程度になるように成膜した。こ
のアモルファスＳｉ膜をエキシマレーザーにより基板温
度４００℃、レーザーパワ−約２５０ｍＪ／ｃｍ2程度
でアニールしてポリＳｉ膜２とした。ここで、原子間力
顕微鏡（ＡＦＭ）により、ポリＳｉ膜２の表面凹凸の平
均面粗さ（Ｒａ）を測定すると５ｎｍ程度であった。
板１上にポリＳｉ膜２を形成する。この実施の形態で
は、約６００℃の熱処理に耐え得るような歪み点温度の
高いガラスを用いて、この上にプラズマＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より約３００℃の基板温度でアモルファスＳｉ膜（図示
せず）を膜厚が５０ｎｍ程度になるように成膜した。こ
のアモルファスＳｉ膜をエキシマレーザーにより基板温
度４００℃、レーザーパワ−約２５０ｍＪ／ｃｍ2程度
でアニールしてポリＳｉ膜２とした。ここで、原子間力
顕微鏡（ＡＦＭ）により、ポリＳｉ膜２の表面凹凸の平
均面粗さ（Ｒａ）を測定すると５ｎｍ程度であった。
【００２４】なお、絶縁性基板１上にアモルファスＳｉ
膜を形成する前に、基板からの不純物拡散の防止のため
に、ＳｉＯ2膜及びＳｉＮ膜のコーティング膜をスパッ
タリング法あるいはプラズマＣＶＤ法により膜厚で約５
００ｎｍ程度を絶縁性基板１上に形成してもよい。ま
た、アモルファスＳｉ膜の成膜方法は、プラズマＣＶＤ
法に限らずＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法
でもよい。また、レーザーアニールに用いるレーザー
は、ＸＣｌ、ＡｒＦ、ＫｒＦのいずれのエキシマレーザ
ーを用いてもよい。また、レーザーアニールの前にＮ2
雰囲気中、６００℃で固相成長により、多結晶化しても
よい。
膜を形成する前に、基板からの不純物拡散の防止のため
に、ＳｉＯ2膜及びＳｉＮ膜のコーティング膜をスパッ
タリング法あるいはプラズマＣＶＤ法により膜厚で約５
００ｎｍ程度を絶縁性基板１上に形成してもよい。ま
た、アモルファスＳｉ膜の成膜方法は、プラズマＣＶＤ
法に限らずＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法
でもよい。また、レーザーアニールに用いるレーザー
は、ＸＣｌ、ＡｒＦ、ＫｒＦのいずれのエキシマレーザ
ーを用いてもよい。また、レーザーアニールの前にＮ2
雰囲気中、６００℃で固相成長により、多結晶化しても
よい。
【００２５】次に、図１（ｂ）に示すように、レーザー
アニールにより結晶化したポリＳｉ膜２を、アンモニア
過水ベースのスラリと酸化セシウムのパッドを用いて２
分間の化学機械研磨を行い、表面を平坦化する。ここ
で、ポリＳｉ膜の膜厚は３５ｎｍ程度であり、表面凹凸
を原子間力顕微鏡（ＡＦＭ）により平均面粗さ（Ｒａ）
を測定すると０．２５ｎｍ程度であった。その後、得ら
れたポリＳｉ膜をエッチングにより所望の形にアイラン
ド化し、研磨処理後のポリＳｉ膜２ａを形成した。
アニールにより結晶化したポリＳｉ膜２を、アンモニア
過水ベースのスラリと酸化セシウムのパッドを用いて２
分間の化学機械研磨を行い、表面を平坦化する。ここ
で、ポリＳｉ膜の膜厚は３５ｎｍ程度であり、表面凹凸
を原子間力顕微鏡（ＡＦＭ）により平均面粗さ（Ｒａ）
を測定すると０．２５ｎｍ程度であった。その後、得ら
れたポリＳｉ膜をエッチングにより所望の形にアイラン
ド化し、研磨処理後のポリＳｉ膜２ａを形成した。
【００２６】次に、図１（ｃ）に示すように、この研磨
処理後のポリＳｉ膜２ａ上にゲート絶縁膜となるＦ原子
を含むＳｉＯ2膜３を成膜する。この実施の形態では、
Ｆ原子を含むＳｉＯ2膜３をＴＥＯＳガス（Ｔｅｔｒａ
−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ
（ＯＣ2Ｈ5）4）ガスとＣＦ4ガスを用いたプラズマＣＶ
Ｄ法により、膜厚５０ｎｍ〜１５０ｎｍ程度、例えば１
００ｎｍの厚みに成膜した。プラズマＣＶＤ法による成
膜条件は、基板温度３００℃、反応圧力１．０Ｔｏｒ
ｒ、ＴＥＯＳ流量５ｓｃｃｍ、Ｏ2流量２００ｓｃｃ
ｍ、ＣＦ4流量２０ｓｃｃｍ、ＲＦパワー２００Ｗで行
った。
処理後のポリＳｉ膜２ａ上にゲート絶縁膜となるＦ原子
を含むＳｉＯ2膜３を成膜する。この実施の形態では、
Ｆ原子を含むＳｉＯ2膜３をＴＥＯＳガス（Ｔｅｔｒａ
−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ
（ＯＣ2Ｈ5）4）ガスとＣＦ4ガスを用いたプラズマＣＶ
Ｄ法により、膜厚５０ｎｍ〜１５０ｎｍ程度、例えば１
００ｎｍの厚みに成膜した。プラズマＣＶＤ法による成
膜条件は、基板温度３００℃、反応圧力１．０Ｔｏｒ
ｒ、ＴＥＯＳ流量５ｓｃｃｍ、Ｏ2流量２００ｓｃｃ
ｍ、ＣＦ4流量２０ｓｃｃｍ、ＲＦパワー２００Ｗで行
った。
【００２７】なお、Ｆ原子を含むＳｉＯ2膜３は、低温
成膜が可能であれば、リモートプラズマＣＶＤ法、ＬＰ
ＣＶＤ法、ＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓ
ｕｒｅ）ＣＶＤ法等を用いて成膜してもよい。また、Ｔ
ＥＯＳガスの代わりに、ＳｉＨ4ガスとＯ2ガスを用いて
ＳｉＯ2膜を成膜してもよい。また、ＣＦ4ガスの代わり
にＦ2等のＦ原子を含むガスを用いてもよい。
成膜が可能であれば、リモートプラズマＣＶＤ法、ＬＰ
ＣＶＤ法、ＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓ
ｕｒｅ）ＣＶＤ法等を用いて成膜してもよい。また、Ｔ
ＥＯＳガスの代わりに、ＳｉＨ4ガスとＯ2ガスを用いて
ＳｉＯ2膜を成膜してもよい。また、ＣＦ4ガスの代わり
にＦ2等のＦ原子を含むガスを用いてもよい。
【００２８】次に、図１（ｄ）に示すように、ゲート絶
縁膜３上にゲート電極４を形成する。この実施の形態で
は、ゲート絶縁膜３上に膜厚４００ｎｍ程度のＡｌＴｉ
膜をスパッタリング法により成膜し、所望の形状にパタ
ーニングしてゲート電極４を形成した。なお、ゲート電
極４は、Ｔａ、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳｃ等
のＡｌを含む金属を用いることができる。
縁膜３上にゲート電極４を形成する。この実施の形態で
は、ゲート絶縁膜３上に膜厚４００ｎｍ程度のＡｌＴｉ
膜をスパッタリング法により成膜し、所望の形状にパタ
ーニングしてゲート電極４を形成した。なお、ゲート電
極４は、Ｔａ、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳｃ等
のＡｌを含む金属を用いることができる。
【００２９】次に、ゲート電極４の表面を陽極酸化し
て、陽極酸化膜５を形成する。この実施の形態では、陽
極酸化膜５の膜厚は、５０ｎｍ〜５００ｎｍ程度、例え
ば２００ｎｍになるようにした。
て、陽極酸化膜５を形成する。この実施の形態では、陽
極酸化膜５の膜厚は、５０ｎｍ〜５００ｎｍ程度、例え
ば２００ｎｍになるようにした。
【００３０】続いて、ゲート電極４及び陽極酸化膜５を
マスクとして、研磨処理後のポリＳｉ膜２ａに不純物元
素（Ｎｃｈの場合はリン、Ｐｃｈの場合はボロン）を自
己整合的にドーピングしてソース領域６及びドレイン領
域６を形成する。この実施の形態では、不純物元素とし
てリンを約１〜５×１０15ｉｏｎ／ｃｍ2の注入量、１
０ＫｅＶ〜１００ＫｅＶのエネルギーでイオンを注入し
た。この不純物を、室温でレーザーパワー３００ｍＪ／
ｃｍ2程度の条件でレーザー活性化することにより、ソ
ース領域６及びドレイン領域６を形成した。
マスクとして、研磨処理後のポリＳｉ膜２ａに不純物元
素（Ｎｃｈの場合はリン、Ｐｃｈの場合はボロン）を自
己整合的にドーピングしてソース領域６及びドレイン領
域６を形成する。この実施の形態では、不純物元素とし
てリンを約１〜５×１０15ｉｏｎ／ｃｍ2の注入量、１
０ＫｅＶ〜１００ＫｅＶのエネルギーでイオンを注入し
た。この不純物を、室温でレーザーパワー３００ｍＪ／
ｃｍ2程度の条件でレーザー活性化することにより、ソ
ース領域６及びドレイン領域６を形成した。
【００３１】その後、図１（ｅ）に示すように、ゲート
電極４及び陽極酸化膜５を覆うように層間絶縁膜７を形
成する。この実施の形態では、膜厚４００ｎｍ程度のＳ
ｉＯ2膜をＴＥＯＳガスを用いたプラズマＣＶＤ法ある
いはＡＰＣＶＤ法により成膜して層間絶縁膜７とした。
次に、ゲート絶縁膜３及び層間絶縁膜７のソース領域６
及びドレイン領域６上の部分にコンタクトホールを形成
し、層間絶縁膜７上に引き出し電極８を形成してＴＦＴ
を完成する。この実施の形態では、アルミニウムを用い
て引き出し電極８を形成した。さらに、保護膜としてＳ
ｉＮ膜またはＳｉＯ2膜をプラズマＣＶＤ法により成膜
して、コンタクト部をエッチングした後、ポリＳｉ膜の
欠陥の低減のために、Ｈ2又はＨ2プラズマ雰囲気中、約
３００℃で１時間のアニール処理により、ポリＳｉ膜の
水素化を行う。
電極４及び陽極酸化膜５を覆うように層間絶縁膜７を形
成する。この実施の形態では、膜厚４００ｎｍ程度のＳ
ｉＯ2膜をＴＥＯＳガスを用いたプラズマＣＶＤ法ある
いはＡＰＣＶＤ法により成膜して層間絶縁膜７とした。
次に、ゲート絶縁膜３及び層間絶縁膜７のソース領域６
及びドレイン領域６上の部分にコンタクトホールを形成
し、層間絶縁膜７上に引き出し電極８を形成してＴＦＴ
を完成する。この実施の形態では、アルミニウムを用い
て引き出し電極８を形成した。さらに、保護膜としてＳ
ｉＮ膜またはＳｉＯ2膜をプラズマＣＶＤ法により成膜
して、コンタクト部をエッチングした後、ポリＳｉ膜の
欠陥の低減のために、Ｈ2又はＨ2プラズマ雰囲気中、約
３００℃で１時間のアニール処理により、ポリＳｉ膜の
水素化を行う。
【００３２】図２は、ポリＳｉ膜の膜厚が５０ｎｍで平
均面粗さ（Ｒａ）＝１０ｎｍ時に研磨を行って、平均面
粗さ（Ｒａ）を低減させた時の平均面粗さ（Ｒａ）とＴ
ＦＴのＳ係数の関係を示す。
均面粗さ（Ｒａ）＝１０ｎｍ時に研磨を行って、平均面
粗さ（Ｒａ）を低減させた時の平均面粗さ（Ｒａ）とＴ
ＦＴのＳ係数の関係を示す。
【００３３】ここで、Ｓ係数とは、ＴＦＴのドレイン電
流−ゲート電圧特性において、ドレイン電流値を一桁上
げるために要するゲート電圧値の割合を表している。よ
って、このＳ係数の値が小さいことは、ＴＦＴを動作さ
せるのに必要なドレイン電流を得るのに、小さなゲート
電圧でよいことを表している。したがって、このＳ係数
が小さい値であることは、ＴＦＴ特性が良好であること
を表している。例えば、ＴＦＴのオン電圧が小さくでき
ること、さらに電力変換損失が小さいため低消費電力化
ができること、またＴＦＴの動作速度を高速化すること
ができること等に関係している。
流−ゲート電圧特性において、ドレイン電流値を一桁上
げるために要するゲート電圧値の割合を表している。よ
って、このＳ係数の値が小さいことは、ＴＦＴを動作さ
せるのに必要なドレイン電流を得るのに、小さなゲート
電圧でよいことを表している。したがって、このＳ係数
が小さい値であることは、ＴＦＴ特性が良好であること
を表している。例えば、ＴＦＴのオン電圧が小さくでき
ること、さらに電力変換損失が小さいため低消費電力化
ができること、またＴＦＴの動作速度を高速化すること
ができること等に関係している。
【００３４】また、本発明において、ポリＳｉ膜の表面
凹凸の粗さは、平均面粗さ（Ｒａ）によって定義され
る。平均面粗さ（Ｒａ）とは、基準面（指定面の高さの
平均値となるフラット面）から指定面までの偏差の絶対
値を平均した値であり、数１で表される。
凹凸の粗さは、平均面粗さ（Ｒａ）によって定義され
る。平均面粗さ（Ｒａ）とは、基準面（指定面の高さの
平均値となるフラット面）から指定面までの偏差の絶対
値を平均した値であり、数１で表される。
【００３５】
【数１】
【００３６】ここで、Ｓ0は基準面の面積、Ｚ0は基準面
の高さ、Ｆ（Ｘ，Ｙ）は座標（Ｘ，Ｙ）における指定面
の高さを表す。なお、平均面粗さ（Ｒａ）は、原子間力
顕微鏡（ＡＦＭ）によって、１０μｍ□以下の測定エリ
アに対して測定された値であれば、サブｎｍオーダーま
での測定信頼性がある。
の高さ、Ｆ（Ｘ，Ｙ）は座標（Ｘ，Ｙ）における指定面
の高さを表す。なお、平均面粗さ（Ｒａ）は、原子間力
顕微鏡（ＡＦＭ）によって、１０μｍ□以下の測定エリ
アに対して測定された値であれば、サブｎｍオーダーま
での測定信頼性がある。
【００３７】図２によれば、ポリＳｉ膜の表面凹凸を研
磨したＴＦＴは、ポリＳｉ膜の表面凹凸の未研磨のＴＦ
Ｔに比べて、Ｓ係数が低くなっている。特に、平均面粗
さ（Ｒａ）が１ｎｍ以下において、Ｓ係数が著しく低減
していることがわかる。このことから、ポリＳｉ膜の表
面凹凸を研磨することにより、ＴＦＴ特性を改善するこ
とができる。
磨したＴＦＴは、ポリＳｉ膜の表面凹凸の未研磨のＴＦ
Ｔに比べて、Ｓ係数が低くなっている。特に、平均面粗
さ（Ｒａ）が１ｎｍ以下において、Ｓ係数が著しく低減
していることがわかる。このことから、ポリＳｉ膜の表
面凹凸を研磨することにより、ＴＦＴ特性を改善するこ
とができる。
【００３８】図３は、研磨前のポリＳｉ膜の膜厚が２０
ｎｍ〜１００ｎｍ、平均面粗さ（Ｒａ）が３ｎｍ〜１０
ｎｍの膜と、研磨後のポリＳｉ膜の膜厚が２０ｎｍ〜１
００ｎｍ、平均面粗さ（Ｒａ）を０．３ｎｍ程度にした
時の膜厚とＴＦＴのＳ係数の関係を示す。図３によれ
ば、ポリＳｉ膜の膜厚が３０ｎｍ〜５０ｎｍのＴＦＴ
は、Ｓ係数が大きく低減していることがわかる。
ｎｍ〜１００ｎｍ、平均面粗さ（Ｒａ）が３ｎｍ〜１０
ｎｍの膜と、研磨後のポリＳｉ膜の膜厚が２０ｎｍ〜１
００ｎｍ、平均面粗さ（Ｒａ）を０．３ｎｍ程度にした
時の膜厚とＴＦＴのＳ係数の関係を示す。図３によれ
ば、ポリＳｉ膜の膜厚が３０ｎｍ〜５０ｎｍのＴＦＴ
は、Ｓ係数が大きく低減していることがわかる。
【００３９】このようにしてレーザーアニール後にポリ
Ｓｉ膜の表面研磨を行ったＴＦＴ特性は、ポリＳｉ膜の
膜厚を３０ｎｍ〜５０ｎｍにすることにより、優れた特
性と信頼性を備えたＴＦＴを得ることができる。
Ｓｉ膜の表面研磨を行ったＴＦＴ特性は、ポリＳｉ膜の
膜厚を３０ｎｍ〜５０ｎｍにすることにより、優れた特
性と信頼性を備えたＴＦＴを得ることができる。
【００４０】さらに、表面研磨後の表面凹凸の平均面粗
さ（Ｒａ）は、１ｎｍ以下に平坦化されていることが好
ましく、このことにより、一層優れた特性と信頼性を備
えたＴＦＴを得ることができる。
さ（Ｒａ）は、１ｎｍ以下に平坦化されていることが好
ましく、このことにより、一層優れた特性と信頼性を備
えたＴＦＴを得ることができる。
【００４１】
【発明の効果】本発明の絶縁性基板上にポリＳｉ膜をチ
ャネルとして用いる半導体装置の製造方法は、前記絶縁
性基板上にアモルファスＳｉ膜を１００ｎｍ以下に形成
する工程と、前記アモルファスＳｉ膜をレーザーアニー
ルによって多結晶化してポリＳｉ膜とする工程と、前記
ポリＳｉ膜の表面凹凸を研磨処理により低減する工程を
備えているので、アモルファスＳｉ膜を１００ｎｍ以下
に形成することで、レーザー結晶化の時の結晶粒の制御
がしやすく、さらに研磨により平坦化したポリＳｉ層を
チャネルに用いることで、ＴＦＴのＳ係数を小さくする
ことができ、優れたＴＦＴ特性を得ることができる。ま
た、ポリＳｉ表面の平坦化によりポリＳｉ表面での電界
集中を低減することで、ゲート絶縁膜へのホットエレク
トロンの注入に対して強くなるため、リーク電流を低減
し、信頼性の優れたＴＦＴを得ることができる。
ャネルとして用いる半導体装置の製造方法は、前記絶縁
性基板上にアモルファスＳｉ膜を１００ｎｍ以下に形成
する工程と、前記アモルファスＳｉ膜をレーザーアニー
ルによって多結晶化してポリＳｉ膜とする工程と、前記
ポリＳｉ膜の表面凹凸を研磨処理により低減する工程を
備えているので、アモルファスＳｉ膜を１００ｎｍ以下
に形成することで、レーザー結晶化の時の結晶粒の制御
がしやすく、さらに研磨により平坦化したポリＳｉ層を
チャネルに用いることで、ＴＦＴのＳ係数を小さくする
ことができ、優れたＴＦＴ特性を得ることができる。ま
た、ポリＳｉ表面の平坦化によりポリＳｉ表面での電界
集中を低減することで、ゲート絶縁膜へのホットエレク
トロンの注入に対して強くなるため、リーク電流を低減
し、信頼性の優れたＴＦＴを得ることができる。
【００４２】また、前記表面凹凸を低減したポリＳｉ膜
は、膜厚を３０ｎｍ以上にすることにより、ソース領域
及びドレイン領域の低抵抗化が可能になり、膜厚を５０
ｎｍ以下にすることにより、レーザーアニールによる優
れた結晶性を得ることができるので、ポリＳｉ膜の膜厚
は３０ｎｍ〜５０ｎｍにするのが好ましい。
は、膜厚を３０ｎｍ以上にすることにより、ソース領域
及びドレイン領域の低抵抗化が可能になり、膜厚を５０
ｎｍ以下にすることにより、レーザーアニールによる優
れた結晶性を得ることができるので、ポリＳｉ膜の膜厚
は３０ｎｍ〜５０ｎｍにするのが好ましい。
【００４３】また、前記表面凹凸を低減したポリＳｉ膜
は、表面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にした
ので、ＴＦＴのＳ係数を著しく低減することができる。
さらに、ゲート電圧の印加の際に、ポリＳｉ表面での電
界集中を抑制し、ゲート絶縁膜へのホットエレクトロン
の注入を抑制する効果が大きい。よって、ＴＦＴのＯＮ
電圧を小さくでき、ＴＦＴのリークを防止することがで
きる。
は、表面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にした
ので、ＴＦＴのＳ係数を著しく低減することができる。
さらに、ゲート電圧の印加の際に、ポリＳｉ表面での電
界集中を抑制し、ゲート絶縁膜へのホットエレクトロン
の注入を抑制する効果が大きい。よって、ＴＦＴのＯＮ
電圧を小さくでき、ＴＦＴのリークを防止することがで
きる。
【００４４】また、絶縁性基板上に、アモルファスＳｉ
膜を１００ｎｍ以下に形成するので、レーザーアニール
によって、膜厚方向に対してもグレインサイズが大きく
均一に結晶化することができ、さらに、ポリＳｉ膜の表
面を研磨処理により膜厚を３０ｎｍ〜５０ｎｍにし、表
面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にするので、
研磨処理後のポリＳｉ表面の結晶状態も研磨前と同様に
グレインサイズが大きく均一で優れており、よって、Ｔ
ＦＴの移動度を大きくすることができ、ＴＦＴ特性を良
好にすることができる。さらにポリＳｉ表面が平坦化さ
れているため、ポリＳｉ表面での電界集中により発生す
るホットエレクトロンのゲート絶縁膜への注入を抑制す
ることができる。よって、リーク電流の低減およびゲー
ト絶縁膜の耐圧の低下を抑制し、信頼性の高いＴＦＴを
得ることができる。
膜を１００ｎｍ以下に形成するので、レーザーアニール
によって、膜厚方向に対してもグレインサイズが大きく
均一に結晶化することができ、さらに、ポリＳｉ膜の表
面を研磨処理により膜厚を３０ｎｍ〜５０ｎｍにし、表
面凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にするので、
研磨処理後のポリＳｉ表面の結晶状態も研磨前と同様に
グレインサイズが大きく均一で優れており、よって、Ｔ
ＦＴの移動度を大きくすることができ、ＴＦＴ特性を良
好にすることができる。さらにポリＳｉ表面が平坦化さ
れているため、ポリＳｉ表面での電界集中により発生す
るホットエレクトロンのゲート絶縁膜への注入を抑制す
ることができる。よって、リーク電流の低減およびゲー
ト絶縁膜の耐圧の低下を抑制し、信頼性の高いＴＦＴを
得ることができる。
【００４５】また、絶縁性基板上に、ポリＳｉ膜を膜厚
が３０ｎｍ〜５０ｎｍで形成し、前記ポリＳｉ膜の表面
凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にし、前記ポリ
Ｓｉ膜をチャネルとして半導体装置を構成したので、ポ
リＳｉ膜は、結晶状態に優れ、表面状態が平坦化されて
いるため、素子特性及び信頼性に優れた半導体装置を得
ることができる。さらに、この半導体装置を適用した液
晶表示装置においては、画素スイッチング特性の向上、
周辺駆動回路を構成するＴＦＴの高性能化及び高集積化
を図ることができ、ドライバモノリシック型の液晶表示
装置においても高性能化することができる。
が３０ｎｍ〜５０ｎｍで形成し、前記ポリＳｉ膜の表面
凹凸の平均面粗さ（Ｒａ）を１ｎｍ以下にし、前記ポリ
Ｓｉ膜をチャネルとして半導体装置を構成したので、ポ
リＳｉ膜は、結晶状態に優れ、表面状態が平坦化されて
いるため、素子特性及び信頼性に優れた半導体装置を得
ることができる。さらに、この半導体装置を適用した液
晶表示装置においては、画素スイッチング特性の向上、
周辺駆動回路を構成するＴＦＴの高性能化及び高集積化
を図ることができ、ドライバモノリシック型の液晶表示
装置においても高性能化することができる。
【図１】本発明の実施の形態に係るチャネルポリＳｉ膜
及びＴＦＴの製造方法を示す工程断面図である。
及びＴＦＴの製造方法を示す工程断面図である。
【図２】本発明の実施の形態及び比較例により作製した
表面研磨前後のＴＦＴ特性におけるＳ係数の表面凹凸依
存性を表す説明図である。
表面研磨前後のＴＦＴ特性におけるＳ係数の表面凹凸依
存性を表す説明図である。
【図３】本発明の実施の形態及び比較例により作製した
表面研磨前後のＳ係数の膜厚依存性を表す説明図であ
る。
表面研磨前後のＳ係数の膜厚依存性を表す説明図であ
る。
１ 絶縁性基板 ２ ポリＳｉ膜 ２ａ 研磨処理後のポリＳｉ膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 陽極酸化膜 ６ ソース領域及びドレイン領域 ７ 層間絶縁膜 ８ 引き出し電極
Claims (3)
- 【請求項１】 絶縁性基板上に形成したポリＳｉ膜をチ
ャネルとして用いる半導体装置の製造方法において、 前記絶縁性基板上にアモルファスＳｉ膜を１００ｎｍ以
下に形成する工程と、 前記アモルファスＳｉ膜をレーザーアニールによって多
結晶化してポリＳｉ膜とする工程と、 前記ポリＳｉ膜の表面凹凸を研磨処理により低減する工
程を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記表面凹凸を低減したポリＳｉ膜の膜
厚を３０ｎｍ〜５０ｎｍにしたことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記表面凹凸を低減したポリＳｉ膜表面
の平均面粗さ（Ｒａ）を１ｎｍ以下にしたことを特徴と
する請求項１または２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP271797A JPH10200120A (ja) | 1997-01-10 | 1997-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP271797A JPH10200120A (ja) | 1997-01-10 | 1997-01-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200120A true JPH10200120A (ja) | 1998-07-31 |
Family
ID=11537070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP271797A Pending JPH10200120A (ja) | 1997-01-10 | 1997-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200120A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000195792A (ja) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6200837B1 (en) | 1998-06-30 | 2001-03-13 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing thin film transistor |
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| EP1176633A2 (en) * | 2000-07-25 | 2002-01-30 | Kanto Kagaku Kabushiki Kaisha | Surface treatment solution for polysilicon film and method of treating the surface of polysilicon film using the same |
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| KR100606230B1 (ko) * | 1999-08-19 | 2006-07-28 | 샤프 가부시키가이샤 | 반도체 장치의 제조방법 |
| JP2006261681A (ja) * | 2005-03-17 | 2006-09-28 | Samsung Electronics Co Ltd | ポリシリコン薄膜トランジスタ基板の製造方法及び液晶表示装置 |
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| US7329594B2 (en) | 2002-06-28 | 2008-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| CN106229344A (zh) * | 2016-08-19 | 2016-12-14 | 京东方科技集团股份有限公司 | 薄膜晶体管、其制备方法及显示装置 |
-
1997
- 1997-01-10 JP JP271797A patent/JPH10200120A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7315335B2 (en) | 1999-11-19 | 2008-01-01 | Hitachi, Ltd. | Liquid crystal display device with variations of positions of peaks of depth distributions of concentration of impurities in polycrystalline being within 10% of thickness |
| EP1102111A3 (en) * | 1999-11-19 | 2003-10-01 | Hitachi, Ltd. | Liquid crystal display device having improved TFTs and a fabrication method thereof |
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| EP1176633A2 (en) * | 2000-07-25 | 2002-01-30 | Kanto Kagaku Kabushiki Kaisha | Surface treatment solution for polysilicon film and method of treating the surface of polysilicon film using the same |
| EP1176633A3 (en) * | 2000-07-25 | 2003-10-29 | Kanto Kagaku Kabushiki Kaisha | Surface treatment solution for polysilicon film and method of treating the surface of polysilicon film using the same |
| US7141823B2 (en) | 2001-09-27 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor semiconductor device |
| US7534705B2 (en) | 2002-06-28 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7329594B2 (en) | 2002-06-28 | 2008-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
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| JP2007221144A (ja) * | 2006-02-16 | 2007-08-30 | Samsung Electronics Co Ltd | 単結晶基板及びその製造方法 |
| CN106229344A (zh) * | 2016-08-19 | 2016-12-14 | 京东方科技集团股份有限公司 | 薄膜晶体管、其制备方法及显示装置 |
| CN106229344B (zh) * | 2016-08-19 | 2019-10-15 | 京东方科技集团股份有限公司 | 薄膜晶体管、其制备方法及显示装置 |
| US10707353B2 (en) | 2016-08-19 | 2020-07-07 | Boe Technology Group Co., Ltd. | Thin film transistor, method for fabricating the same, display substrate and display device |
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