JPH09246557A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09246557A JPH09246557A JP5065596A JP5065596A JPH09246557A JP H09246557 A JPH09246557 A JP H09246557A JP 5065596 A JP5065596 A JP 5065596A JP 5065596 A JP5065596 A JP 5065596A JP H09246557 A JPH09246557 A JP H09246557A
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- film
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Abstract
(57)【要約】
【課題】 ガラス基板上に耐吸湿性の高い高品質なゲー
ト絶縁膜を低温で形成する。 【解決手段】 ガラス基板１の上に形成した半導体層２
の上に、シリコンを多く含む酸化膜４を上表層に有する
ゲート絶縁膜３が形成され、ゲート絶縁膜３の酸化膜４
上にゲート電極５が形成されている。
ト絶縁膜を低温で形成する。 【解決手段】 ガラス基板１の上に形成した半導体層２
の上に、シリコンを多く含む酸化膜４を上表層に有する
ゲート絶縁膜３が形成され、ゲート絶縁膜３の酸化膜４
上にゲート電極５が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばディスプ
レイやイメージセンサ等に用いられる半導体装置および
その製造方法に関し、特に、ガラス基板上に多結晶シリ
コンを用いた薄膜トランジスタ等が形成された半導体装
置およびその製造方法に関する。
レイやイメージセンサ等に用いられる半導体装置および
その製造方法に関し、特に、ガラス基板上に多結晶シリ
コンを用いた薄膜トランジスタ等が形成された半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】上述したディスプレイやイメージセンサ
等の半導体装置においては、近年、低コスト化を図るべ
くガラス基板を用いるようになっている。このガラス基
板を用いる場合は、軟化を防止するために６００℃程度
の低温プロセスにより、その基板の大面積な部分に薄膜
トランジスタ（以下ＴＦＴと略する）を作製することが
行われる（例えば、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔ ＥＤＬ−７，２７６（１９８
６））。
等の半導体装置においては、近年、低コスト化を図るべ
くガラス基板を用いるようになっている。このガラス基
板を用いる場合は、軟化を防止するために６００℃程度
の低温プロセスにより、その基板の大面積な部分に薄膜
トランジスタ（以下ＴＦＴと略する）を作製することが
行われる（例えば、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔ ＥＤＬ−７，２７６（１９８
６））。
【０００３】たとえば、ＴＦＴのチャネル半導体層とし
てポリＳｉ層またはアモルファスＳｉ層を用い、ゲート
絶縁膜としてＳｉＯ2層を用いる場合において、約６０
０℃以下の低温プロセスを採用すると、ゲート絶縁膜と
してＳｉＯ2膜を成膜するためには、低温成膜が可能な
以下の方法が用いられている。その一つは、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法（例えば、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．６０（９）ｐ３１３
６ （１９８６））である。他の一つは、リモートプラ
ズマＣＶＤ法（例えば、Ｊｏｕｒｎａｌ ｏｆ Ｖａｃ
ｕｕｍ Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａ５
（４） ｐ２２３１ （１９８７）であり、更に他の一
つはＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒ
ｅ）ＣＶＤ法である。更に他の方法としては、ＬＰ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法や、スパッタリング
法（例えば、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ １３５（１２） ｐ３１０４ （１
９８９））等の堆積法である。
てポリＳｉ層またはアモルファスＳｉ層を用い、ゲート
絶縁膜としてＳｉＯ2層を用いる場合において、約６０
０℃以下の低温プロセスを採用すると、ゲート絶縁膜と
してＳｉＯ2膜を成膜するためには、低温成膜が可能な
以下の方法が用いられている。その一つは、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法（例えば、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．６０（９）ｐ３１３
６ （１９８６））である。他の一つは、リモートプラ
ズマＣＶＤ法（例えば、Ｊｏｕｒｎａｌ ｏｆ Ｖａｃ
ｕｕｍ Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａ５
（４） ｐ２２３１ （１９８７）であり、更に他の一
つはＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒ
ｅ）ＣＶＤ法である。更に他の方法としては、ＬＰ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法や、スパッタリング
法（例えば、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ １３５（１２） ｐ３１０４ （１
９８９））等の堆積法である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たこれらの方法で成膜した場合、緻密なＳｉＯ2膜が得
られないため、後のプロセス、特に６００℃程度の緻密
化アニールを行った後において吸湿性を有するので、Ｔ
ＦＴ特性の劣化や信頼性の低下につながるという問題が
あった。このことを以下により詳細に説明する。ＳｉＯ
2膜に水分が吸湿されると、ＳｉＯ2膜中に多数のトラッ
プを含むことになり、ＶｔｈやＳ係数等のＴＦＴ特性に
悪影響を及ぼす。また、これらのトラップがホットエレ
クトロン注入の原因にもなるので、素子の信頼性の低下
につながるという問題があった。また、このような問題
は、ＴＦＴの上に電極等を形成する場合に、ＴＦＴと電
極等との間に設けられる層間絶縁膜においても、同様に
して存在する。
たこれらの方法で成膜した場合、緻密なＳｉＯ2膜が得
られないため、後のプロセス、特に６００℃程度の緻密
化アニールを行った後において吸湿性を有するので、Ｔ
ＦＴ特性の劣化や信頼性の低下につながるという問題が
あった。このことを以下により詳細に説明する。ＳｉＯ
2膜に水分が吸湿されると、ＳｉＯ2膜中に多数のトラッ
プを含むことになり、ＶｔｈやＳ係数等のＴＦＴ特性に
悪影響を及ぼす。また、これらのトラップがホットエレ
クトロン注入の原因にもなるので、素子の信頼性の低下
につながるという問題があった。また、このような問題
は、ＴＦＴの上に電極等を形成する場合に、ＴＦＴと電
極等との間に設けられる層間絶縁膜においても、同様に
して存在する。
【０００５】なお、緻密なＳｉＯ2膜を得る方法として
は、Ｎ2雰囲気中において９００℃程度の高温アニール
やランプアニールを行う方法があるが、いずれの方法に
よっても６００℃以上の高温熱処理を行わなければ、高
品質なゲート絶縁膜が得られない。よって、これらの方
法はガラス基板を用いるＴＦＴの作製には用いることが
できない。
は、Ｎ2雰囲気中において９００℃程度の高温アニール
やランプアニールを行う方法があるが、いずれの方法に
よっても６００℃以上の高温熱処理を行わなければ、高
品質なゲート絶縁膜が得られない。よって、これらの方
法はガラス基板を用いるＴＦＴの作製には用いることが
できない。
【０００６】本発明は、このような従来技術の課題を解
決するためになされたものであり、ガラス基板上に耐吸
湿性の高い高品質なゲート絶縁膜および層間絶縁膜を低
温で得る事ができる半導体装置およびその製造方法を提
供することを目的とする。
決するためになされたものであり、ガラス基板上に耐吸
湿性の高い高品質なゲート絶縁膜および層間絶縁膜を低
温で得る事ができる半導体装置およびその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ガラス基板上に、チャネル半導体層、ゲート絶縁膜およ
びゲート電極が基板側からこの順に積層形成され、該チ
ャネル半導体層はＳｉ系半導体からなり、該ゲート絶縁
膜はＳｉＯ2からなると共に基板と反対側の表層にシリ
コンを多く含む酸化膜を有し、そのことにより上記目的
が達成される。
ガラス基板上に、チャネル半導体層、ゲート絶縁膜およ
びゲート電極が基板側からこの順に積層形成され、該チ
ャネル半導体層はＳｉ系半導体からなり、該ゲート絶縁
膜はＳｉＯ2からなると共に基板と反対側の表層にシリ
コンを多く含む酸化膜を有し、そのことにより上記目的
が達成される。
【０００８】本発明の半導体装置は、ガラス基板上に、
チャネル半導体層、ゲート絶縁膜、ゲート電極および層
間絶縁膜がこの順に積層形成され、該チャネル半導体層
はＳｉ系半導体からなり、該層間絶縁膜はＳｉＯ2から
なると共に基板と反対側の表層にシリコンを多く含む酸
化膜を有し、そのことにより上記目的が達成される。
チャネル半導体層、ゲート絶縁膜、ゲート電極および層
間絶縁膜がこの順に積層形成され、該チャネル半導体層
はＳｉ系半導体からなり、該層間絶縁膜はＳｉＯ2から
なると共に基板と反対側の表層にシリコンを多く含む酸
化膜を有し、そのことにより上記目的が達成される。
【０００９】本発明の半導体装置の製造方法は、ガラス
基板上に、Ｓｉ系半導体からなるチャネル半導体層およ
びＳｉＯ2からなるゲート絶縁膜をこの順に形成する工
程と、該ゲート絶縁膜表面を水素プラズマ処理して、該
ゲート絶縁膜の基板と反対側の表層にシリコンを多く含
む酸化膜を形成する工程と、該ゲート絶縁膜の該酸化膜
上にゲート電極を形成する工程とを含み、そのことによ
り上記目的が達成される。
基板上に、Ｓｉ系半導体からなるチャネル半導体層およ
びＳｉＯ2からなるゲート絶縁膜をこの順に形成する工
程と、該ゲート絶縁膜表面を水素プラズマ処理して、該
ゲート絶縁膜の基板と反対側の表層にシリコンを多く含
む酸化膜を形成する工程と、該ゲート絶縁膜の該酸化膜
上にゲート電極を形成する工程とを含み、そのことによ
り上記目的が達成される。
【００１０】本発明の半導体装置の製造方法は、ガラス
基板上に、Ｓｉ系半導体からなるチャネル半導体層、ゲ
ート絶縁膜、ゲート電極およびＳｉＯ2からなる層間絶
縁膜をこの順に形成する工程と、該層間絶縁膜表面を水
素プラズマ処理して、該層間絶縁膜の基板と反対側の表
層にシリコンを多く含む酸化膜を形成する工程とを含
み、そのことにより上記目的が達成される。
基板上に、Ｓｉ系半導体からなるチャネル半導体層、ゲ
ート絶縁膜、ゲート電極およびＳｉＯ2からなる層間絶
縁膜をこの順に形成する工程と、該層間絶縁膜表面を水
素プラズマ処理して、該層間絶縁膜の基板と反対側の表
層にシリコンを多く含む酸化膜を形成する工程とを含
み、そのことにより上記目的が達成される。
【００１１】以下、本発明の作用について説明する。
【００１２】ＳｉＯ2からなるゲート絶縁膜または層間
絶縁膜を水素プラズマ処理することにより、表層が還元
されてシリコンを多く含む酸化膜となる。この酸化膜は
水分を透過しにくいため、ゲート絶縁膜または層間絶縁
膜の耐吸湿性が高められる。また、水素プラズマ処理の
際に、チャネル部半導体層であるポリＳｉ膜の水素化が
同時に行われてポリＳｉの欠陥が改善されるので、工程
が短縮化される。上記水素プラズマ処理は、低温での処
理であるため、ガラス基板上に半導体装置を形成しても
支障がない。
絶縁膜を水素プラズマ処理することにより、表層が還元
されてシリコンを多く含む酸化膜となる。この酸化膜は
水分を透過しにくいため、ゲート絶縁膜または層間絶縁
膜の耐吸湿性が高められる。また、水素プラズマ処理の
際に、チャネル部半導体層であるポリＳｉ膜の水素化が
同時に行われてポリＳｉの欠陥が改善されるので、工程
が短縮化される。上記水素プラズマ処理は、低温での処
理であるため、ガラス基板上に半導体装置を形成しても
支障がない。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１４】図１（ｇ）に本発明の一実施形態であるＴ
ＦＴの断面図を示す。このＴＦＴは、ガラス基板１上に
チャネル領域２ａ、ソース領域７およびドレイン領域７
を有するポリＳｉ層２が島状に形成され、その上を覆う
ように、ゲート絶縁膜３が形成されている。このゲート
絶縁膜３は、表層がＳｉリッチな酸化膜４となってい
る。その上に、チャネル領域２ａと対向するようにゲー
ト電極５およびゲート電極５の陽極酸化膜６が形成さ
れ、その上を覆うように層間絶縁膜８が形成されてい
る。その上には、引き出し電極９が形成され、ゲート絶
縁膜３、４および層間絶縁膜８に形成されたコンタクト
ホール部においてソース領域７およびドレイン領域７と
電気的に接続されている。
ＦＴの断面図を示す。このＴＦＴは、ガラス基板１上に
チャネル領域２ａ、ソース領域７およびドレイン領域７
を有するポリＳｉ層２が島状に形成され、その上を覆う
ように、ゲート絶縁膜３が形成されている。このゲート
絶縁膜３は、表層がＳｉリッチな酸化膜４となってい
る。その上に、チャネル領域２ａと対向するようにゲー
ト電極５およびゲート電極５の陽極酸化膜６が形成さ
れ、その上を覆うように層間絶縁膜８が形成されてい
る。その上には、引き出し電極９が形成され、ゲート絶
縁膜３、４および層間絶縁膜８に形成されたコンタクト
ホール部においてソース領域７およびドレイン領域７と
電気的に接続されている。
【００１５】このＴＦＴは、以下のようにして作製する
ことができる。
ことができる。
【００１６】まず、図１（ａ）に示すように、ガラス基
板１上に半導体層２を形成する。ここでは、ガラス基板
１として、約６００℃の熱処理に耐え得るような歪み点
温度の高いガラス基板を用いた。また、基板からの不純
物拡散の防止のため、スパッタリング法またはプラズマ
ＣＶＤ法により厚み約５００ｎｍ程度のＳｉＯ2膜また
はＳｉＮ膜を成膜して、ベースコート膜として用いても
良い。
板１上に半導体層２を形成する。ここでは、ガラス基板
１として、約６００℃の熱処理に耐え得るような歪み点
温度の高いガラス基板を用いた。また、基板からの不純
物拡散の防止のため、スパッタリング法またはプラズマ
ＣＶＤ法により厚み約５００ｎｍ程度のＳｉＯ2膜また
はＳｉＮ膜を成膜して、ベースコート膜として用いても
良い。
【００１７】この基板１上に、Ｓｉ2Ｈ6ガスを用いたＬ
ＰＣＶＤ法により約４５０℃の基板温度で厚み５０ｎｍ
程度のアモルファスＳｉ膜を成膜した。なお、アモルフ
ァスＳｉ膜の成膜方法は、ＬＰＣＶＤ法に限らず、プラ
ズマＣＶＤ法により行っても良い。
ＰＣＶＤ法により約４５０℃の基板温度で厚み５０ｎｍ
程度のアモルファスＳｉ膜を成膜した。なお、アモルフ
ァスＳｉ膜の成膜方法は、ＬＰＣＶＤ法に限らず、プラ
ズマＣＶＤ法により行っても良い。
【００１８】次に、アモルファスＳｉ膜をエキシマレー
ザーにより基板温度４００℃、レーザーパワー約２５０
ｍＪ／ｃｍ2程度でアニールしてポリＳｉ膜とした。こ
のレーザーアニールに用いるレーザーは、ＸＣｌ、Ａｒ
Ｆ、ＫｒＦのいずれのエキシマレーザーを用いても良
い。また、レーザーアニールの前にＮ2雰囲気中、６０
０℃で固相成長することにより多結晶化してもよい。こ
のようにして得られるポリＳｉ膜をエッチングにより所
望の形状にアイランド化し、半導体層２を形成した。
ザーにより基板温度４００℃、レーザーパワー約２５０
ｍＪ／ｃｍ2程度でアニールしてポリＳｉ膜とした。こ
のレーザーアニールに用いるレーザーは、ＸＣｌ、Ａｒ
Ｆ、ＫｒＦのいずれのエキシマレーザーを用いても良
い。また、レーザーアニールの前にＮ2雰囲気中、６０
０℃で固相成長することにより多結晶化してもよい。こ
のようにして得られるポリＳｉ膜をエッチングにより所
望の形状にアイランド化し、半導体層２を形成した。
【００１９】次に、図１（ｂ）に示すように、半導体層
２上にゲート絶縁膜となるＳｉＯ2膜３を成膜する。こ
こでは、ＳｉＯ2膜３をＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈ
ｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、Ｓｉ（ＯＣ
2Ｈ5）4）ガスを用いたプラズマＣＶＤ法により、膜厚
５０ｎｍ〜１５０ｎｍ程度、例えば９０ｎｍの厚みに成
膜した。プラズマＣＶＤ法による成膜条件は、基板温度
３００℃、反応圧力１．０Ｔｏｒｒ、ＴＥＯＳ流量１０
ｓｃｃｍ、Ｏ2流量１００ｓｃｃｍ、ＲＦパワー２００
Ｗで行った。このＳｉＯ2膜３は、低温成膜が可能であ
れば、リモートプラズマＣＶＤ法、ＥＣＲＣＶＤ法、Ｌ
ＰＣＶＤ法、ＡＰＣＶＤ法、スパッタリング法等を用い
て成膜しても良い。また、ＴＥＯＳガスの替わりにＳｉ
Ｈ4ガスとＯ2ガスを用いて成膜しても良い。
２上にゲート絶縁膜となるＳｉＯ2膜３を成膜する。こ
こでは、ＳｉＯ2膜３をＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈ
ｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、Ｓｉ（ＯＣ
2Ｈ5）4）ガスを用いたプラズマＣＶＤ法により、膜厚
５０ｎｍ〜１５０ｎｍ程度、例えば９０ｎｍの厚みに成
膜した。プラズマＣＶＤ法による成膜条件は、基板温度
３００℃、反応圧力１．０Ｔｏｒｒ、ＴＥＯＳ流量１０
ｓｃｃｍ、Ｏ2流量１００ｓｃｃｍ、ＲＦパワー２００
Ｗで行った。このＳｉＯ2膜３は、低温成膜が可能であ
れば、リモートプラズマＣＶＤ法、ＥＣＲＣＶＤ法、Ｌ
ＰＣＶＤ法、ＡＰＣＶＤ法、スパッタリング法等を用い
て成膜しても良い。また、ＴＥＯＳガスの替わりにＳｉ
Ｈ4ガスとＯ2ガスを用いて成膜しても良い。
【００２０】続いて、図１（ｃ）に示すように、ゲート
絶縁膜３の表層を水素プラズマ処理してＳｉを多く含む
酸化膜４とする。ここでは、基板温度３００℃、Ｈ2ガ
ス流量１００ｓｃｃｍ、ＲＦパワー２００Ｗで約５分間
プラズマ処理した。これにより、表層部分が還元され
て、Ｓｉを多く含む酸化膜４が得られた。この際のプラ
ズマ処理法としては、平行平板ＲＦプラズマに限らず、
リモートプラズマまたはＥＣＲプラズマ等を用いてもよ
い。また、Ｓｉを多く含む酸化膜は、Ｓｉ：Ｏの比率が
１：１程度であるのが好ましく、また、厚みは５ｎｍ程
度であるのが好ましい。
絶縁膜３の表層を水素プラズマ処理してＳｉを多く含む
酸化膜４とする。ここでは、基板温度３００℃、Ｈ2ガ
ス流量１００ｓｃｃｍ、ＲＦパワー２００Ｗで約５分間
プラズマ処理した。これにより、表層部分が還元され
て、Ｓｉを多く含む酸化膜４が得られた。この際のプラ
ズマ処理法としては、平行平板ＲＦプラズマに限らず、
リモートプラズマまたはＥＣＲプラズマ等を用いてもよ
い。また、Ｓｉを多く含む酸化膜は、Ｓｉ：Ｏの比率が
１：１程度であるのが好ましく、また、厚みは５ｎｍ程
度であるのが好ましい。
【００２１】その後、図１（ｄ）に示すように、ゲート
絶縁膜３の酸化膜４上にゲート電極５を形成する。ここ
では、ガラス基板１上に膜厚４００ｎｍ程度のＡｌＴｉ
をスパッタリング法により成膜し、所望の形状にパター
ニングしてゲート電極５を形成した。このゲート電極５
としては、Ｔａや、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳ
ｃ等のＡｌを含む金属を用いる事ができる。
絶縁膜３の酸化膜４上にゲート電極５を形成する。ここ
では、ガラス基板１上に膜厚４００ｎｍ程度のＡｌＴｉ
をスパッタリング法により成膜し、所望の形状にパター
ニングしてゲート電極５を形成した。このゲート電極５
としては、Ｔａや、Ａｌ、ＡｌＳｉ、ＡｌＴｉ、ＡｌＳ
ｃ等のＡｌを含む金属を用いる事ができる。
【００２２】次に、図１（ｅ）に示すように、ゲート電
極５の表面を陽極酸化して陽極酸化膜６を形成する。こ
の陽極酸化膜６の膜厚は、５０ｎｍ〜５００ｎｍになる
ようにする。
極５の表面を陽極酸化して陽極酸化膜６を形成する。こ
の陽極酸化膜６の膜厚は、５０ｎｍ〜５００ｎｍになる
ようにする。
【００２３】続いて、図１（ｆ）に示すように、ゲート
電極５および陽極酸化膜６をマスクとして、半導体層２
に不純物元素（Ｎｃｈの場合にはリン、Ｐｃｈの場合に
はボロン）を自己整合的にドーピングしてソース領域７
およびドレイン領域７を形成する。ここでは、ボロンを
１×１０15ｉｏｎ／ｃｍ2の注入量、１０ｋｅＶ〜４０
ｋｅＶのエネルギーでイオン注入し、室温でレーザーパ
ワー３００ｍＪ／ｃｍ2程度の条件でレーザー活性化す
ることによりソース領域７およびドレイン領域７を形成
した。
電極５および陽極酸化膜６をマスクとして、半導体層２
に不純物元素（Ｎｃｈの場合にはリン、Ｐｃｈの場合に
はボロン）を自己整合的にドーピングしてソース領域７
およびドレイン領域７を形成する。ここでは、ボロンを
１×１０15ｉｏｎ／ｃｍ2の注入量、１０ｋｅＶ〜４０
ｋｅＶのエネルギーでイオン注入し、室温でレーザーパ
ワー３００ｍＪ／ｃｍ2程度の条件でレーザー活性化す
ることによりソース領域７およびドレイン領域７を形成
した。
【００２４】その後、図１（ｇ）に示すように、ゲート
電極５および陽極酸化膜６を覆うように層間絶縁膜８を
形成する。この例では、厚み４００ｎｍ程度のＳｉＯ2
膜をＴＥＯＳガスを用いたプラズマＣＶＤ法またはＡＰ
ＣＶＤ法により成膜して層間絶縁膜８とした。
電極５および陽極酸化膜６を覆うように層間絶縁膜８を
形成する。この例では、厚み４００ｎｍ程度のＳｉＯ2
膜をＴＥＯＳガスを用いたプラズマＣＶＤ法またはＡＰ
ＣＶＤ法により成膜して層間絶縁膜８とした。
【００２５】次に、ゲート絶縁膜３、酸化膜４および層
間絶縁膜８のソース領域７およびドレイン領域７上の部
分にコンタクトホールを形成し、層間絶縁膜８上に引き
出し電極９を形成してＴＦＴを完成する。ここでは、ア
ルミニウムを用いて引き出し電極９を形成した。さら
に、保護膜としてＳｉＮ膜またはＳｉＯ2膜をプラズマ
ＣＶＤ法により成膜してコンタクト部をエッチングした
後、ポリＳｉの欠陥の低減のために、Ｎ2雰囲気中、約
３００℃で１時間のアニールにより、ポリＳｉの水素化
を行う。
間絶縁膜８のソース領域７およびドレイン領域７上の部
分にコンタクトホールを形成し、層間絶縁膜８上に引き
出し電極９を形成してＴＦＴを完成する。ここでは、ア
ルミニウムを用いて引き出し電極９を形成した。さら
に、保護膜としてＳｉＮ膜またはＳｉＯ2膜をプラズマ
ＣＶＤ法により成膜してコンタクト部をエッチングした
後、ポリＳｉの欠陥の低減のために、Ｎ2雰囲気中、約
３００℃で１時間のアニールにより、ポリＳｉの水素化
を行う。
【００２６】以上のようにして得られたＰ−ｃｈ（チャ
ネル長８μｍ、チャネル幅８μｍ）ＴＦＴの特性につい
て、作製直後から１０００時間（ｈｒ）までの経時変化
を図２に実線で示す。また、比較のために、プラズマＣ
ＶＤ法により成膜し、水素プラズマ処理していないＳｉ
Ｏ2膜をゲート絶縁膜として用いたＴＦＴの特性につい
ても図２に破線で示す。尚、（ａ）はＶｔｈの経時変化
を示し、（ｂ）はＳ係数の経時変化を示す。
ネル長８μｍ、チャネル幅８μｍ）ＴＦＴの特性につい
て、作製直後から１０００時間（ｈｒ）までの経時変化
を図２に実線で示す。また、比較のために、プラズマＣ
ＶＤ法により成膜し、水素プラズマ処理していないＳｉ
Ｏ2膜をゲート絶縁膜として用いたＴＦＴの特性につい
ても図２に破線で示す。尚、（ａ）はＶｔｈの経時変化
を示し、（ｂ）はＳ係数の経時変化を示す。
【００２７】図２から明らかなように、本実施形態のＴ
ＦＴは、ゲート絶縁膜として水素プラズマ処理していな
いＳｉＯ2膜を用いた比較例のＴＦＴに比べて、Ｖｔｈ
およびＳ係数の特性変化がほとんど見られず、優れた特
性を示していることが判る。
ＦＴは、ゲート絶縁膜として水素プラズマ処理していな
いＳｉＯ2膜を用いた比較例のＴＦＴに比べて、Ｖｔｈ
およびＳ係数の特性変化がほとんど見られず、優れた特
性を示していることが判る。
【００２８】なお、この実施形態ではチャネル半導体層
として、ポリＳｉ膜を用いた実施形態について説明した
が、他のＳｉ系半導体としてアモルファスＳｉ、単結晶
Ｓｉ、ＳｉＧｅ等を用いてもよい。また、ＴＦＴについ
て説明したが、ソース領域およびドレイン領域の形成を
行わずに、単にキャパシタのゲート絶縁膜として用いて
もよい。Ｖｔｈ等を調整するためには、ポリＳｉ半導体
層のゲート絶縁膜直下の部分に不純物を適宜導入するこ
とも可能である。
として、ポリＳｉ膜を用いた実施形態について説明した
が、他のＳｉ系半導体としてアモルファスＳｉ、単結晶
Ｓｉ、ＳｉＧｅ等を用いてもよい。また、ＴＦＴについ
て説明したが、ソース領域およびドレイン領域の形成を
行わずに、単にキャパシタのゲート絶縁膜として用いて
もよい。Ｖｔｈ等を調整するためには、ポリＳｉ半導体
層のゲート絶縁膜直下の部分に不純物を適宜導入するこ
とも可能である。
【００２９】また、この実施形態では行っていないが、
層間絶縁膜を水素プラズマ処理してその上表層にＳｉを
多く含む酸化膜を形成することにより、層間絶縁膜の耐
吸湿性を向上することもできる。この際の条件は、基板
温度３００℃、Ｈ2ガス流量１００ｓｃｃｍ、ＲＦパワ
ー２００Ｗで約５分間の水素プラズマ処理を行う。この
場合にも、平行平板ＲＦプラズマに限らず、リモートプ
ラズマまたはＥＣＲプラズマ等を用いることができる。
また、層間絶縁膜を水素プラズマ処理する場合、ポリＳ
ｉの水素化も同時に行われるので、上述したポリＳｉの
欠陥低減のための水素化アニールの工程を別途行う必要
がない。
層間絶縁膜を水素プラズマ処理してその上表層にＳｉを
多く含む酸化膜を形成することにより、層間絶縁膜の耐
吸湿性を向上することもできる。この際の条件は、基板
温度３００℃、Ｈ2ガス流量１００ｓｃｃｍ、ＲＦパワ
ー２００Ｗで約５分間の水素プラズマ処理を行う。この
場合にも、平行平板ＲＦプラズマに限らず、リモートプ
ラズマまたはＥＣＲプラズマ等を用いることができる。
また、層間絶縁膜を水素プラズマ処理する場合、ポリＳ
ｉの水素化も同時に行われるので、上述したポリＳｉの
欠陥低減のための水素化アニールの工程を別途行う必要
がない。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート絶縁膜成膜後または層間絶縁膜成膜後
に水素プラズマ処理を行う事により、表層を還元してシ
リコンを多く含む酸化膜を形成している。このため、ゲ
ート絶縁膜や層間絶縁膜の耐吸湿性を高めて、信頼性に
優れたＴＦＴを得ることができる。また、高品質なゲー
ト絶縁膜や層間絶縁膜を低温で成膜できるので、低温プ
ロセスでＴＦＴを作製することができる。このため、熱
歪み等の問題も生じず、ガラス基板を用いてディスプレ
イやイメージセンサ等の大面積部分にＴＦＴを作製する
ことができる。さらに、層間絶縁膜を水素プラズマ処理
した場合には、多結晶Ｓｉの水素化アニールが同時に行
われて欠陥が改善されるので、工程を短縮できる。
によれば、ゲート絶縁膜成膜後または層間絶縁膜成膜後
に水素プラズマ処理を行う事により、表層を還元してシ
リコンを多く含む酸化膜を形成している。このため、ゲ
ート絶縁膜や層間絶縁膜の耐吸湿性を高めて、信頼性に
優れたＴＦＴを得ることができる。また、高品質なゲー
ト絶縁膜や層間絶縁膜を低温で成膜できるので、低温プ
ロセスでＴＦＴを作製することができる。このため、熱
歪み等の問題も生じず、ガラス基板を用いてディスプレ
イやイメージセンサ等の大面積部分にＴＦＴを作製する
ことができる。さらに、層間絶縁膜を水素プラズマ処理
した場合には、多結晶Ｓｉの水素化アニールが同時に行
われて欠陥が改善されるので、工程を短縮できる。
【図１】（ａ）〜（ｇ）は、本発明の一実施形態である
ＴＦＴの製造工程を示す断面図である。
ＴＦＴの製造工程を示す断面図である。
【図２】図１のＴＦＴおよび比較例のＴＦＴの特性の経
時変化を示すグラフであり、（ａ）はＶｔｈの経時変化
を示し、（ｂ）はＳ係数の経時変化を示す。
時変化を示すグラフであり、（ａ）はＶｔｈの経時変化
を示し、（ｂ）はＳ係数の経時変化を示す。
１ ガラス基板 ２ 半導体層 ２ａ チャネル領域 ３ ゲート絶縁膜 ４ シリコンリッチな酸化膜（ゲート絶縁膜の上表層） ５ ゲート電極 ６ 陽極酸化膜 ７ ソース領域およびドレイン領域 ８ 層間絶縁膜 ９ 引き出し電極
Claims (4)
- 【請求項１】 ガラス基板上に、チャネル半導体層、ゲ
ート絶縁膜およびゲート電極が基板側からこの順に積層
形成され、該チャネル半導体層はＳｉ系半導体からな
り、該ゲート絶縁膜はＳｉＯ2からなると共に基板と反
対側の表層にシリコンを多く含む酸化膜を有する半導体
装置。 - 【請求項２】 ガラス基板上に、チャネル半導体層、ゲ
ート絶縁膜、ゲート電極および層間絶縁膜がこの順に積
層形成され、該チャネル半導体層はＳｉ系半導体からな
り、該層間絶縁膜はＳｉＯ2からなると共に基板と反対
側の表層にシリコンを多く含む酸化膜を有する半導体装
置。 - 【請求項３】 ガラス基板上に、Ｓｉ系半導体からなる
チャネル半導体層およびＳｉＯ2からなるゲート絶縁膜
をこの順に形成する工程と、 該ゲート絶縁膜表面を水素プラズマ処理して、該ゲート
絶縁膜の基板と反対側の表層にシリコンを多く含む酸化
膜を形成する工程と、 該ゲート絶縁膜の該酸化膜上にゲート電極を形成する工
程とを含む半導体装置の製造方法。 - 【請求項４】 ガラス基板上に、Ｓｉ系半導体からなる
チャネル半導体層、ゲート絶縁膜、ゲート電極およびＳ
ｉＯ2からなる層間絶縁膜をこの順に形成する工程と、 該層間絶縁膜表面を水素プラズマ処理して、該層間絶縁
膜の基板と反対側の表層にシリコンを多く含む酸化膜を
形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5065596A JPH09246557A (ja) | 1996-03-07 | 1996-03-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5065596A JPH09246557A (ja) | 1996-03-07 | 1996-03-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246557A true JPH09246557A (ja) | 1997-09-19 |
Family
ID=12864974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5065596A Withdrawn JPH09246557A (ja) | 1996-03-07 | 1996-03-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040021758A (ko) * | 2002-09-04 | 2004-03-11 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터 제조방법 |
| JP2016540367A (ja) * | 2013-09-25 | 2016-12-22 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板をボンディングする装置および方法 |
-
1996
- 1996-03-07 JP JP5065596A patent/JPH09246557A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040021758A (ko) * | 2002-09-04 | 2004-03-11 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터 제조방법 |
| JP2016540367A (ja) * | 2013-09-25 | 2016-12-22 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板をボンディングする装置および方法 |
| US9899223B2 (en) | 2013-09-25 | 2018-02-20 | Ev Group E. Thallner Gmbh | Apparatus and method for bonding substrates including changing a stoichiometry of oxide layers formed on the substrates |
| US10438798B2 (en) | 2013-09-25 | 2019-10-08 | Ev Group E. Thallner Gmbh | Apparatus and method for bonding substrates |
| US11139170B2 (en) | 2013-09-25 | 2021-10-05 | Ev Group E. Thallner Gmbh | Apparatus and method for bonding substrates |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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