JP3278237B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴ
という）の製造方法に係り、特にガラス基板上の非単結
晶シリコン膜に特性の良好なＴＦＴを形成するため、固
相成長工程を改善したものに関する。
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴ
という）の製造方法に係り、特にガラス基板上の非単結
晶シリコン膜に特性の良好なＴＦＴを形成するため、固
相成長工程を改善したものに関する。
【０００２】
【従来の技術】例えばファクシミリ用のイメージセンサ
等に用いるＴＦＴは、通常石英基板あるいはガラス基板
上に形成した多結晶シリコン、アモルファスシリコン等
の非単結晶半導体層に形成される。
等に用いるＴＦＴは、通常石英基板あるいはガラス基板
上に形成した多結晶シリコン、アモルファスシリコン等
の非単結晶半導体層に形成される。
【０００３】従来、石英基板上のＴＦＴは９００℃以上
の高温プロセスで形成されるが、ガラス基板上のＴＦＴ
は６００℃以下の低温で形成される。この低温プロセス
によってＴＦＴを形成するための非単結晶層も６００℃
以下の低温で形成することになる。
の高温プロセスで形成されるが、ガラス基板上のＴＦＴ
は６００℃以下の低温で形成される。この低温プロセス
によってＴＦＴを形成するための非単結晶層も６００℃
以下の低温で形成することになる。
【０００４】即ち、ガラス基板上に例えばシラン（Ｓｉ
Ｈ4 ）ガスを用いたプラズマＣＶＤ法や減圧ＣＶＤ法
（ＬＰＣＶＤ法）によりアモルファスシリコン（ａ−Ｓ
ｉ）層を成長させた後、固相成長させて結晶化して活性
層となる非単結晶層を形成するものである。前記固相成
長させるためには、低温で長時間アニールする方法が従
来から使用されている。
Ｈ4 ）ガスを用いたプラズマＣＶＤ法や減圧ＣＶＤ法
（ＬＰＣＶＤ法）によりアモルファスシリコン（ａ−Ｓ
ｉ）層を成長させた後、固相成長させて結晶化して活性
層となる非単結晶層を形成するものである。前記固相成
長させるためには、低温で長時間アニールする方法が従
来から使用されている。
【０００５】ところで前記長時間アニール法は、例え
ば、５５０℃〜６００℃の低温の窒素雰囲気中で８時間
〜５６時間加熱してａ−Ｓｉ層を結晶化するものであ
る。この方法で形成した半導体層に形成したＭＯＳＦＥ
ＴにおけるＮ−チャンネルの移動度の最大値は３５ｃｍ
2 ／Ｖ・ｓｅｃが得られる。その上閾値電圧が１７Ｖ位
と非常に高かった。
ば、５５０℃〜６００℃の低温の窒素雰囲気中で８時間
〜５６時間加熱してａ−Ｓｉ層を結晶化するものであ
る。この方法で形成した半導体層に形成したＭＯＳＦＥ
ＴにおけるＮ−チャンネルの移動度の最大値は３５ｃｍ
2 ／Ｖ・ｓｅｃが得られる。その上閾値電圧が１７Ｖ位
と非常に高かった。
【０００６】またａ−Ｓｉ層の生成にＳｉ2 Ｈ6 を用い
て生成した良質な膜でも６００℃〜８００℃で窒素雰囲
気中で長時間アニールしても、移動度は１００ｃｍ2 ／
Ｖ・ｓｅｃ程度である。
て生成した良質な膜でも６００℃〜８００℃で窒素雰囲
気中で長時間アニールしても、移動度は１００ｃｍ2 ／
Ｖ・ｓｅｃ程度である。
【０００７】
【発明が解決しようとする課題】一般にＭＯＳＦＥＴで
はチャンネルの移動度が高い程、スイッチング速度の早
い素子が得られる。そして、チャンネル移動度を高くす
るには、トラップ密度の小さい活性層を得る必要があ
る。
はチャンネルの移動度が高い程、スイッチング速度の早
い素子が得られる。そして、チャンネル移動度を高くす
るには、トラップ密度の小さい活性層を得る必要があ
る。
【０００８】ところが前記のシランガスを用いたａ−Ｓ
ｉ層を窒素雰囲気中で長時間アニールする方法で形成し
た半導体基板に形成したＭＯＳＦＥＴにおいては、大き
なチャンネル移動度が得られない。これは活性層のトラ
ップ密度が小さくないためと考えられる。
ｉ層を窒素雰囲気中で長時間アニールする方法で形成し
た半導体基板に形成したＭＯＳＦＥＴにおいては、大き
なチャンネル移動度が得られない。これは活性層のトラ
ップ密度が小さくないためと考えられる。
【０００９】従って、本発明の目的は、スイッチング速
度が早いＴＦＴを形成するために、トラップ密度が小さ
い特性を有する半導体層の形成を可能とすることであ
る。
度が早いＴＦＴを形成するために、トラップ密度が小さ
い特性を有する半導体層の形成を可能とすることであ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ガラス基板上に、例えばジシランガスを
用いたＣＶＤ法でａ−Ｓｉ層を成膜し、このａ−Ｓｉ層
をヘリウムのプラズマ中でアニールして、均一な、トラ
ップ密度の小さい固相成長膜を得、ここにＴＦＴを形成
するものである。
め、本発明は、ガラス基板上に、例えばジシランガスを
用いたＣＶＤ法でａ−Ｓｉ層を成膜し、このａ−Ｓｉ層
をヘリウムのプラズマ中でアニールして、均一な、トラ
ップ密度の小さい固相成長膜を得、ここにＴＦＴを形成
するものである。
【００１１】本発明では、ジシランガスのみでなく、シ
ランガスを使用する場合も同様にヘリウムのプラズマ中
でアニールすることにより同様な固相成長膜を得ること
ができ、ここにＴＦＴを形成することができる。
ランガスを使用する場合も同様にヘリウムのプラズマ中
でアニールすることにより同様な固相成長膜を得ること
ができ、ここにＴＦＴを形成することができる。
【００１２】
【作用】本発明の製造方法で形成したＴＦＴを形成する
活性層となる固相成長膜は、そのアニール工程におい
て、プラズマ化され、活性化されているＨｅがａ−Ｓｉ
層中に入り込み膜中の酸素または炭素を追いはらうた
め、トラップ密度の小さい膜が得られる。その結果、チ
ャンネル移動度の大きいＴＦＴ、即ちスイッチング速度
の早い素子を得ることができる。
活性層となる固相成長膜は、そのアニール工程におい
て、プラズマ化され、活性化されているＨｅがａ−Ｓｉ
層中に入り込み膜中の酸素または炭素を追いはらうた
め、トラップ密度の小さい膜が得られる。その結果、チ
ャンネル移動度の大きいＴＦＴ、即ちスイッチング速度
の早い素子を得ることができる。
【００１３】
【実施例】本発明の第１実施例を図１〜図３によって説
明する。図１、図２は本発明の第１実施例であるＴＦＴ
の一連の製造工程説明図、図３は本発明により製造した
ＴＦＴと従来法により製造したＴＦＴの特性説明図であ
る。
明する。図１、図２は本発明の第１実施例であるＴＦＴ
の一連の製造工程説明図、図３は本発明により製造した
ＴＦＴと従来法により製造したＴＦＴの特性説明図であ
る。
【００１４】(1) 先ず、非単結晶半導体層を形成するた
め、例えばコーニング社製７０５９（商品名）ガラス基
板１を用意する。このガラス基板１上にジシラン（Ｓｉ
2 Ｈ 6 ）ガスを用いた減圧ＣＶＤ法によりａ−Ｓｉ層２
を約１０００Åの厚さで成膜する（図１（Ａ）参照）。
め、例えばコーニング社製７０５９（商品名）ガラス基
板１を用意する。このガラス基板１上にジシラン（Ｓｉ
2 Ｈ 6 ）ガスを用いた減圧ＣＶＤ法によりａ−Ｓｉ層２
を約１０００Åの厚さで成膜する（図１（Ａ）参照）。
【００１５】成膜条件は以下の通りである。 Ｓｉ2 Ｈ6 ガス １００ＳＣＣＭ 圧力 ０．３Ｔｏｒｒ Ｈｅガス ２００ＳＣＣＭ 加熱温度 ４５０℃〜５７０℃ 膜厚成長速度（グロースレート） ５０Å〜５００Å／
分 (2) 次に成長したａ−Ｓｉ層２をＨｅのプラズマ雰囲気
中で固相成長させ、固相成長膜２′とする。
分 (2) 次に成長したａ−Ｓｉ層２をＨｅのプラズマ雰囲気
中で固相成長させ、固相成長膜２′とする。
【００１６】固相成長させる条件は次の通りである。 Ｈｅガス ５０〜５００ＳＣＣＭ 圧力 ０．１〜１Ｔｏｒｒ パワー（１３．５６ＭＨz ） ５０〜５００（Ｗ） 加熱温度 ５００℃〜６００℃ 本実施例において、圧力１Ｔｏｒｒ、パワー３００Ｗ、
加熱温度６００℃のＨｅプラズマ中で固相成長させたと
ころ、４時間で固相成長が終了した。それからこの固相
成長膜２′にフィールド酸化膜用のＳｉＯ2 膜３をＲＦ
スパッタリングにより形成した後、レジストによりこの
ＳｉＯ2 膜３をパターニングしてチャンネル部を形成す
る（図１（Ｂ）参照）。
加熱温度６００℃のＨｅプラズマ中で固相成長させたと
ころ、４時間で固相成長が終了した。それからこの固相
成長膜２′にフィールド酸化膜用のＳｉＯ2 膜３をＲＦ
スパッタリングにより形成した後、レジストによりこの
ＳｉＯ2 膜３をパターニングしてチャンネル部を形成す
る（図１（Ｂ）参照）。
【００１７】(3) ＳｉＯ2 膜３を含む基板上にゲート酸
化膜用のＳｉＯ2 膜４を形成する。このＳｉＯ2 膜４
は、スパッタリングにより形成できる。これにより耐水
性がよく、水素化により界面準位密度の低い酸化膜を得
る。
化膜用のＳｉＯ2 膜４を形成する。このＳｉＯ2 膜４
は、スパッタリングにより形成できる。これにより耐水
性がよく、水素化により界面準位密度の低い酸化膜を得
る。
【００１８】ＳｉＯ2 膜４の成膜条件は以下の通りであ
る。 Ｏ2 圧 ４ミリＴｏｒｒ 使用電力 １．５ＫＷ 成膜温度 １５０℃ ターゲットサブストレート（Ｔｓ） １５０ｍｍ 膜厚 ５００Å〜１５００Å そしてこの上にゲート電極用のａ−Ｓｉ層５を形成する
（図１（Ｃ）参照）。
る。 Ｏ2 圧 ４ミリＴｏｒｒ 使用電力 １．５ＫＷ 成膜温度 １５０℃ ターゲットサブストレート（Ｔｓ） １５０ｍｍ 膜厚 ５００Å〜１５００Å そしてこの上にゲート電極用のａ−Ｓｉ層５を形成する
（図１（Ｃ）参照）。
【００１９】(4) 次にレジストを用いた２段階のエッチ
ングにより、ゲート電極のパターニングを行い、ゲート
酸化膜４、ゲート電極５を形成する（図１（Ｄ）参
照）。 (5) それからイオン打込み用のマスクとして、一方のチ
ャンネル部開孔部にレジスト６を形成し、開孔部に例え
ばリン（Ｐ）イオンをドープする（図１（Ｅ）参照）。
ングにより、ゲート電極のパターニングを行い、ゲート
酸化膜４、ゲート電極５を形成する（図１（Ｄ）参
照）。 (5) それからイオン打込み用のマスクとして、一方のチ
ャンネル部開孔部にレジスト６を形成し、開孔部に例え
ばリン（Ｐ）イオンをドープする（図１（Ｅ）参照）。
【００２０】(6) このレジスト６を剥離し、第２のイオ
ン打込みのためのマスク用レジスト７を形成し、開孔部
に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＦ
ＥＴを形成する（図１（Ｆ）参照）。
ン打込みのためのマスク用レジスト７を形成し、開孔部
に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＦ
ＥＴを形成する（図１（Ｆ）参照）。
【００２１】(7) 次にレジスト７を剥離後、Ｎ2 雰囲気
中で５５０℃〜６００℃で２４時間加熱し、ドーパント
の活性化とゲート電極用のａ−Ｓｉ層５の結晶化を行
う。さらに例えばＨ2 雰囲気中で４００℃、３０分間加
熱して水素化を行い、チャンネル層を含む半導体層の欠
陥準位を減少させる（図２（Ａ）参照）。
中で５５０℃〜６００℃で２４時間加熱し、ドーパント
の活性化とゲート電極用のａ−Ｓｉ層５の結晶化を行
う。さらに例えばＨ2 雰囲気中で４００℃、３０分間加
熱して水素化を行い、チャンネル層を含む半導体層の欠
陥準位を減少させる（図２（Ａ）参照）。
【００２２】(8) この後、基板全体にスパッタリングに
よって層間絶縁膜としてＳｉＯ2 膜８を形成する（図２
（Ｂ）参照）。 次にこのＳｉＯ2 膜８にコンタクトホールを形成し、電
極用のアルミニウム膜を成膜後、パターニングして、ガ
ラス基板上の非単結晶半導体層中に低温プロセスにより
Ｃ−ＭＯＳＦＥＴを完成する。
よって層間絶縁膜としてＳｉＯ2 膜８を形成する（図２
（Ｂ）参照）。 次にこのＳｉＯ2 膜８にコンタクトホールを形成し、電
極用のアルミニウム膜を成膜後、パターニングして、ガ
ラス基板上の非単結晶半導体層中に低温プロセスにより
Ｃ−ＭＯＳＦＥＴを完成する。
【００２３】図３に、本発明によって形成したＴＦＴ
と、従来の方法によって形成したＴＦＴの特性の比較を
示す。図３はＴＦＴのゲート電圧ＶG とドレイン電流Ｉ
D の関係を示す。
と、従来の方法によって形成したＴＦＴの特性の比較を
示す。図３はＴＦＴのゲート電圧ＶG とドレイン電流Ｉ
D の関係を示す。
【００２４】図３において、横軸は１／ＶG 、縦軸はｌ
ｎ（ＩD ／ＶG ）を示し、曲線Ａは本発明によって製造
したＴＦＴの特性を示す。この場合固相成長の条件は、
５×１０11／ｃｍ2 のプラズマＨｅ中で圧力：１Ｔｏｒ
ｒ、パワー：３００Ｗ、加熱温度６００℃で４時間固相
成長させたものである。
ｎ（ＩD ／ＶG ）を示し、曲線Ａは本発明によって製造
したＴＦＴの特性を示す。この場合固相成長の条件は、
５×１０11／ｃｍ2 のプラズマＨｅ中で圧力：１Ｔｏｒ
ｒ、パワー：３００Ｗ、加熱温度６００℃で４時間固相
成長させたものである。
【００２５】曲線Ｂは従来の方法で製造したＴＦＴ特性
を示す。この場合固相成長の条件は８×１０11／ｃｍ2
の密度のＮ2 雰囲気中で、６００℃、１０時間固相成長
させたものである。両者とも固相成長膜の膜厚は１５０
０Å、形成されたＴＦＴの大きさは、ゲート長Ｌ：１０
μｍ、ゲート幅Ｗ：３０μｍである。
を示す。この場合固相成長の条件は８×１０11／ｃｍ2
の密度のＮ2 雰囲気中で、６００℃、１０時間固相成長
させたものである。両者とも固相成長膜の膜厚は１５０
０Å、形成されたＴＦＴの大きさは、ゲート長Ｌ：１０
μｍ、ゲート幅Ｗ：３０μｍである。
【００２６】ところで、ＴＦＴのトラップ密度Ｎｔと、
移動度μ、活性化エネルギーＥには次のような関係があ
る。線形領域ドレイン電圧ＶD ＜ＶG −Ｖthにおけるド
レイン電流ＩD は下式により得られる。
移動度μ、活性化エネルギーＥには次のような関係があ
る。線形領域ドレイン電圧ＶD ＜ＶG −Ｖthにおけるド
レイン電流ＩD は下式により得られる。
【００２７】
【数１】
【００２８】また飽和領域０＜ＶG −Ｖth≦ＶD におけ
るＩD は下式により得られる。
るＩD は下式により得られる。
【００２９】
【数２】
【００３０】これらの数式中の活性化エネルギーＥの定
義式は下式により得られる。
義式は下式により得られる。
【００３１】
【数３】
【００３２】ここでこれらの数式で用いられる記号ＩD
はドレイン電流、μは実効移動度、Ｃ0 はゲート容量、
Ｗはゲート幅、Ｌは実効チャンネル長、ＶG はゲート電
圧、Ｖthは閾値電圧、ＶD はドレイン電圧、Ｅは活性化
エネルギー、ｑは素電荷量、Ｎｔはトラップ密度、ｔは
反転層の深さ、εはシリコンの誘電率、Ｅ0 は活性化エ
ネルギー補正値を示し、Ｃ0 、Ｗ、Ｌ、Ｖth、ＶD 、
ｑ、ｔ、ε、Ｅ0 はそれぞれ固定値である。
はドレイン電流、μは実効移動度、Ｃ0 はゲート容量、
Ｗはゲート幅、Ｌは実効チャンネル長、ＶG はゲート電
圧、Ｖthは閾値電圧、ＶD はドレイン電圧、Ｅは活性化
エネルギー、ｑは素電荷量、Ｎｔはトラップ密度、ｔは
反転層の深さ、εはシリコンの誘電率、Ｅ0 は活性化エ
ネルギー補正値を示し、Ｃ0 、Ｗ、Ｌ、Ｖth、ＶD 、
ｑ、ｔ、ε、Ｅ0 はそれぞれ固定値である。
【００３３】上記式（１）、（２）、（３）より明らか
な如く、トラップ密度ＮｔとＩD 、ＶG は次式の関係に
ある。
な如く、トラップ密度ＮｔとＩD 、ＶG は次式の関係に
ある。
【００３４】
【数４】
【００３５】従って、図３において、曲線Ａ、曲線Ｂの
勾配がトラップ密度Ｎｔの大きさを示すものとなる。図
３から明らかな如く、曲線Ａにより表される本発明の方
法によって形成した固相成長膜にＴＦＴを形成した場合
の非単結晶層のトラップ密度Ｎｔは、従来の方法で形成
した固相成長膜にＴＦＴを形成した場合に比較してはる
かに小さいものが得られる。
勾配がトラップ密度Ｎｔの大きさを示すものとなる。図
３から明らかな如く、曲線Ａにより表される本発明の方
法によって形成した固相成長膜にＴＦＴを形成した場合
の非単結晶層のトラップ密度Ｎｔは、従来の方法で形成
した固相成長膜にＴＦＴを形成した場合に比較してはる
かに小さいものが得られる。
【００３６】またトラップ密度の小さい固相成長膜は、
チャンネル移動度も大きくなり、その結果、製造される
素子のスイッチング速度が早くなる。図３においても、
本発明に基づく曲線ＡのＴＦＴの移動度は２０１ｃｍ2
／Ｖ・ｓｅｃ、であり、曲線Ｂの従来法によるＴＦＴの
移動度、６０ｃｍ2 ／Ｖ・ｓｅｃに比較して非常に大き
な値を得ることができた。
チャンネル移動度も大きくなり、その結果、製造される
素子のスイッチング速度が早くなる。図３においても、
本発明に基づく曲線ＡのＴＦＴの移動度は２０１ｃｍ2
／Ｖ・ｓｅｃ、であり、曲線Ｂの従来法によるＴＦＴの
移動度、６０ｃｍ2 ／Ｖ・ｓｅｃに比較して非常に大き
な値を得ることができた。
【００３７】これは、本発明の如く、固相成長をＨｅの
プラズマ中で行うことで、プラズマによって活性化され
たＨｅの活性種が固相成長膜中に入り込み、膜中にある
トラップの原因となる酸素あるいは炭素（原子）を追い
出すものと考えられる。なおＨｅのプラズマは電源を遮
断することにより、膜外へ逃げていき、膜中にとどまら
ないのでチャンネルトラップの原因となることはない。
プラズマ中で行うことで、プラズマによって活性化され
たＨｅの活性種が固相成長膜中に入り込み、膜中にある
トラップの原因となる酸素あるいは炭素（原子）を追い
出すものと考えられる。なおＨｅのプラズマは電源を遮
断することにより、膜外へ逃げていき、膜中にとどまら
ないのでチャンネルトラップの原因となることはない。
【００３８】次に本発明の第２実施例について説明す
る。上記第１実施例ではａ−Ｓｉ層を固相成長する場合
にＨｅプラズマ中で行う例について述べたが、Ｈｅプラ
ズマ処理を行う場合の前処理として、Ｈ2 プラズマ処理
を行うことにより、更に固相成長膜中のトラップ密度を
小さくすることが出来る。
る。上記第１実施例ではａ−Ｓｉ層を固相成長する場合
にＨｅプラズマ中で行う例について述べたが、Ｈｅプラ
ズマ処理を行う場合の前処理として、Ｈ2 プラズマ処理
を行うことにより、更に固相成長膜中のトラップ密度を
小さくすることが出来る。
【００３９】これは、例えばガラス基板上にジシランガ
スの減圧ＣＶＤ法によりａ−Ｓｉ層を成膜後、Ｈ2 プラ
ズマ中でａ−Ｓｉ層を加熱することにより、膜中の酸素
をとりのぞくものである。
スの減圧ＣＶＤ法によりａ−Ｓｉ層を成膜後、Ｈ2 プラ
ズマ中でａ−Ｓｉ層を加熱することにより、膜中の酸素
をとりのぞくものである。
【００４０】Ｈ2 プラズマ処理の条件は以下の通りであ
る。 Ｈ2 ガス流速 ５０〜５００ＳＣＣＭ 加熱温度 ３００℃〜６００℃ 圧力 ０．１〜１Ｔｏｒｒ パワー（１３．５６ＭＨZ ）５０〜５００（Ｗ） 処理時間 ０．１〜２時間 Ｈ2 プラズマ処理後、Ｈｅのプラズマ雰囲気中で固相成
長させ膜を形成し、以下、上記第１実施例と同様にし
て、ＭＯＳＦＥＴを形成する。なお、このようにＨ2 プ
ラズマ処理を先に行うことにより、Ｈｅのプラズマ処理
の場合よりもトラップ密度Ｎｔを約半分に減少すること
ができる。
る。 Ｈ2 ガス流速 ５０〜５００ＳＣＣＭ 加熱温度 ３００℃〜６００℃ 圧力 ０．１〜１Ｔｏｒｒ パワー（１３．５６ＭＨZ ）５０〜５００（Ｗ） 処理時間 ０．１〜２時間 Ｈ2 プラズマ処理後、Ｈｅのプラズマ雰囲気中で固相成
長させ膜を形成し、以下、上記第１実施例と同様にし
て、ＭＯＳＦＥＴを形成する。なお、このようにＨ2 プ
ラズマ処理を先に行うことにより、Ｈｅのプラズマ処理
の場合よりもトラップ密度Ｎｔを約半分に減少すること
ができる。
【００４１】なお、前記各実施例ではジシランガスを使
用した例について説明したが、本発明は勿論これのみに
限定されるものではなく、例えばシランガスを使用した
ＣＶＤ法によりａ−Ｓｉ層を成膜する場合にでも適用で
きるものである。
用した例について説明したが、本発明は勿論これのみに
限定されるものではなく、例えばシランガスを使用した
ＣＶＤ法によりａ−Ｓｉ層を成膜する場合にでも適用で
きるものである。
【００４２】
【発明の効果】本発明の如く、ＴＦＴを形成する活性層
として、ａ−Ｓｉ層をＨｅプラズマ中で固相成長させる
ことにより、従来の方法では、８時間〜２４時間かかっ
ていた固相成長時間が、半分以下の４時間程度と大幅に
短縮できる。
として、ａ−Ｓｉ層をＨｅプラズマ中で固相成長させる
ことにより、従来の方法では、８時間〜２４時間かかっ
ていた固相成長時間が、半分以下の４時間程度と大幅に
短縮できる。
【００４３】その上、形成される固相成長膜中のトラッ
プ密度を非常に小さくできるので、そこに形成されるＴ
ＦＴのチャンネル移動度は２００ｃｍ2 ／Ｖ・ｓｅｃ、
と大きな値のものが得られ、スイッチング速度の早い素
子の実現が可能となる。
プ密度を非常に小さくできるので、そこに形成されるＴ
ＦＴのチャンネル移動度は２００ｃｍ2 ／Ｖ・ｓｅｃ、
と大きな値のものが得られ、スイッチング速度の早い素
子の実現が可能となる。
【図１】本発明の第１実施例のＴＦＴの製造工程説明図
の一部である。
の一部である。
【図２】本発明の第１実施例のＴＦＴの製造工程説明図
のうち図１の次工程説明図である。
のうち図１の次工程説明図である。
【図３】本発明の第１実施例のＴＦＴと従来法のＴＦＴ
の特性説明図である。
の特性説明図である。
１ ガラス基板 ２ ａ−Ｓｉ層 ２′ 固相成長膜 ３ ＳｉＯ2 膜 ４ ゲート酸化膜 ５ ゲート電極 ８ ＳｉＯ2 膜
Claims (4)
- 【請求項１】 ガラス基板上の非単結晶半導体層に形成
した薄膜トランジスタにおいて、 ガラス基板上にアモルファスシリコン層を成膜し、 このアモルファスシリコン層をヘリウムのプラズマ中で
アニールすることにより固相成長させ、この固相成長さ
せた層にトランジスタを形成したことを特徴とする薄膜
トランジスタの製造方法。 - 【請求項２】 ガラス基板上の非単結晶半導体層に形成
した薄膜トランジスタにおいて、 ガラス基板上にアモルファスシリコン層を成膜し、 このアモルファスシリコン層を水素のプラズマ中でアニ
ールして、さらにヘリウムのプラズマ中でアニールする
ことにより固相成長させ、この固相成長させた層にトラ
ンジスタを形成したことを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項３】 前記アモルファスシリコン層はジシラン
ガスを用いたＣＶＤ法で成膜したことを特徴とする請求
項１又は請求項２記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記アモルファスシリコン層はシランガ
スを用いたＣＶＤ法で成膜したことを特徴とする請求項
１又は請求項２記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12103693A JP3278237B2 (ja) | 1993-05-24 | 1993-05-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12103693A JP3278237B2 (ja) | 1993-05-24 | 1993-05-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333953A JPH06333953A (ja) | 1994-12-02 |
| JP3278237B2 true JP3278237B2 (ja) | 2002-04-30 |
Family
ID=14801236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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