JP3575698B2 - 多結晶半導体装置の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は多結晶半導体装置の製造方法に係り、特にガラス基板上の非単結晶シリコン(ポリシリコン、アモルファスシリコン等)膜に形成した薄膜トランジスタ(Thin Film Transistor、以下TFTという)の特性を改善するものである。
【0002】
【従来の技術】
ファクシミリ用のイメージセンサ等に用いるTFTは、通常石英基板あるいはガラス基板上に形成した多結晶シリコン、アモルファスシリコン等の非単結晶半導体層に形成される。
【0003】
従来、石英基板上のTFTは900℃以上の高温プロセスで形成されるが、ガラス基板上のTFTは600℃以下の低温で形成される。この低温プロセスによってTFTを形成するための非単結晶層も当然600℃以下の低温で形成する。
【0004】
即ち、ガラス基板上に例えばシラン(SiH4)ガスを用いたプラズマCVD法や減圧CVD法(LPCVD法)によりアモルファスシリコン(a−Si)層を成長させた後、固相成長させて結晶化して活性層とするものである。
【0005】
固相成長させるためには、(1)低温で長時間アニールする方法と(2)レーザーアニール法がある。
【0006】
(1)の長時間アニール法は例えば、550℃〜600℃の低温の窒素雰囲気中で8時間〜56時間加熱してa−Si層を結晶化するものである。この方法で形成した半導体層に形成したMOSFETにおけるN−チャンネルの移動度の最大値は35cm2/V・secが得られたという報告がある。しかし、しきい電圧が17V位と非常に高かった。
【0007】
また後者の(2)レーザーアニール法はa−Si層へのレーザー線照射によってこれを結晶化する方法であり、この方法で生成した半導体基板に形成したMOSFETにおけるN−チャンネルの移動度の最大値は100cm2/V・secに達するということもある。
【0008】
【発明が解決しようとする課題】
一般にMOSFETではチャンネルの移動度が高い程スイッチング速度の早い素子が得られる。
【0009】
ところが、前記(1)のシランガスを用いたa−Si層の長時間アニール法で形成した半導体基板に形成したMOSFETにおいては、N−チャンネルの移動度が最大でも35cm2/V・secであり、P−チャンネルの移動度については実用的な値を得ることができなかった。
【0010】
また(2)のレーザーアニール法で形成した半導体基板に形成したMOSFETのN−チャンネルの移動度は高い値が得られるが、この方法ではa−Si層を均一に固相成長させることが困難であり、特に液晶の如き大画面ディスプレイやラインセンサ用に用いるTFTを形成する場合の基板としては不適当であった。
【0011】
従って、本発明の目的はスイッチング速度が早く、液晶の如き大画面ディスプレイやラインセンサ用のTFTの形成を可能とする、ガラス基板上の非単結晶半導体層としてチャンネル移動度が大きく、広い面積にわたり均一な半導体層の形成を実現するものである。
【0012】
【課題を解決するための手段】
前記目的を達成するため、本発明者は鋭意研究の結果、ゲート電極、ゲート絶縁膜、チャネル形成領域とソース領域とドレイン領域を含む多結晶半導体層を有する絶縁基板上に形成された多結晶半導体装置の製造方法において、成膜後の前記多結晶半導体層の膜厚は500Å〜2000Åであって、リーク電流が1×10 -8 A以下となる膜厚であり、結晶化後の前記多結晶半導体層の酸素濃度は1×10 19 /cm 3 以下であり、前記多結晶半導体層の結晶粒径の平均粒径が250Å〜8000Åであり、且つ前記多結晶半導体層の平均粒径が、膜厚の1/2倍〜4倍であるように、アモルファスシリコン層を成膜する工程と、アニールにより、前記アモルファスシリコン層を多結晶シリコン層にする工程を含むことを特徴とする多結晶半導体装置の製造方法により、特性のよいTFTが得られることを見出した。
【0013】
ここで前記アモルファスシリコン層は、
加熱温度 500℃〜570℃
膜厚成長速度 50Å〜500Å/分
の条件で該基板上にジシランガスを用いたCVD法で成膜されることにより、特性のよいTFTが得られる。
【0014】
【実施例】
本発明の一実施例を図1〜図5によって説明する。
【0015】
図1、図2は本発明の一実施例であるTFTの一連の製造工程説明図、図3は非単結晶半導体層の特性図、図4、図5は本発明の一実施例に形成したTFTの特性図である。
【0016】
本発明の一実施例であるガラス基板上にC−MOSFETから成るTFTを形成する場合の製造工程を説明する。
【0017】
まず、非単結晶半導体層を形成するため、例えば日本電気ガラス社製のネオセラム(商品名)ガラス基板1を用意する。
【0018】
ネオセラムガラス基板は表1の如き組成である。
【0019】
【表1】
【0020】
ネオセラムガラス基板1上に本発明のジシラン(Si2H6)ガスを用いた減圧CVD法によりa−Si層2を約1000Åの厚さで成膜する(図1(a)参照)。
【0021】
成膜条件は以下の通りである。
Si2 H6 ガス 100SCCM
圧力 0.3Torr
Heガス 200SCCM
加熱温度 500℃〜570℃
膜厚成長速度(グロースレート) 50Å〜500Å/分
【0022】
次にa−Si層2を550℃〜600℃で8時間〜56時間加熱し固相成長させ固相成長した膜2′とする。
【0023】
固相成長した膜2′にフィールド酸化膜用のSiO2膜3をRFスパッタリングにより形成した後、レジストによりこのSiO2膜3をパターニングしてチャンネル部を開孔する(図1(b)参照)。
【0024】
SiO2膜3を含む基板上にゲート酸化膜4用のSiO2膜4′を形成する。
【0025】
ゲート酸化膜4としては、スパッタリングによるSiO2膜4′を用いることにより、耐圧性がよく、水素化により界面準位密度の低い酸化膜を得る(図1(c)参照)。
【0026】
成膜条件は以下の通りである。
O2圧 4ミリTorr
使用電力 1.5KW
成膜温度 150℃
ターゲットサブストレート(Ts) 150mm
膜厚 500Å〜1500Å
【0027】
次にこの上にゲート電極用のa−Si層5′を形成する(図1(c)参照)。
【0028】
レジストを用いた2段階のエッチングにより、ゲート電極のパターニングを行い、ゲート酸化膜4、ゲート電極5を形成する(図1(d)参照)。
【0029】
イオン打込み用のマスクとして、一方のチャンネル部開孔部にレジスト6を形成し、開孔部に例えばリン(P)イオンをドープする(図1(e)参照)。
【0030】
このレジスト6を剥離し、第2のイオン打ち込みのためのマスク用レジスト7を形成し、開孔部に例えばホウ素(B)イオンをドープし、C−MOSFETを形成する(図1(f)参照)。
【0031】
次にレジスト7を剥離後、N2雰囲気中で550℃〜600℃で24時間加熱し、ドーパントの活性化とゲートa−Si層5の結晶化を行う。
【0032】
さらに例えばH2雰囲気中で400℃、30分間加熱して水素化を行い、チャンネル層を含む半導体層の欠陥準位を減少させる(図2(a)参照)。
【0033】
この後、基板全体にスパッタリングによって層間絶縁膜としてSiO2膜8を形成する(図2(b)参照)。
【0034】
次にこのSiO2膜8にコンタクトホールを形成し、電極用のアルミニウム膜を成膜後、パターニングして、ガラス基板上の非単結晶半導体層中に低温プロセスによりC−MOSFETを完成する。
【0035】
本発明においてはガラス基板上にa−Si層の如き非単結晶Si層を形成するためにジシランガスを用いることを特徴とするが、ジシランガスを用いたa−Si膜とシランガスを用いたa−Si膜の特性を表2に示す。
【0036】
【表2】
【0037】
表2において、膜No.1〜5はジシランガスを用いて成膜したa−Si膜のデータであり、成膜条件は、He:200SCCM、圧力:0.3Torr、Si2H6:100SCCMである。また膜No.6はシランガスを用いて成膜したものであり、成膜条件は20%SiH4/He:800SCCM、圧力0.8Torrで成膜したものである。
【0038】
なお、膜No.5は膜厚が厚すぎるため、また膜No.6はシランガスを用いているため、本発明の実施例には含まれない。
【0039】
表2より明らかなように、No.6に示すシランガスを用いて成膜するとき、その酸素濃度が大きいことがわかる。酸素濃度が大きいと結晶粒が成長しにくい。本発明のように結晶粒径を大きく成長させるためには酸素濃度が、1×1019/cm3 以下と低いことにもとづく。
【0040】
また本発明におけるa−Si膜固相成長した膜等の非結晶Si膜の膜厚と平均粒径、移動度、しきい電圧等との関係を図3〜図5に示す。
【0041】
図3は膜厚が500Åのとき、図4は膜厚が1000Åのとき、図5は膜厚が2000Åのときの例を示す。
【0042】
図3により明らかなように、膜厚が500Åのとき平均粒径が、250Å以下になるとその移動度は急激に減少する。そして平均粒径が3000Å以上になると移動度のバラツキが大きくなる。図4、図5でも同様の傾向を有する。なお図3〜図5はそれぞれサンプル数n=10、nチャンネルの例を示す。
【0043】
一般に、移動度μは下式により得られる。
【0044】
【数1】
【0045】
ここでLは粒径、qは電荷、m*は有効質量、EBは粒界の障壁高さを示す。
【0046】
上記数式より明らかな如く、粒径が大きくなると移動度は比例して大きくなる筈であるが、実際は粒径が大きくなれば障壁高さが大きくなり、図3〜図5の如き状態を示すことがわかった。
【0047】
さらに平均粒径が大きくなれば、SiO2ゲート酸化膜の下に存在する粒数にバラツキが生じ、移動度が大きくバラツクことになる。
【0048】
また、図6で示す如く、膜厚が増加するとリーク電流が増大する、そして実用デバイスとしてみるとき、リーク電流を1×10−8(A)以下に抑えることが望まれる。したがって膜厚は2000Å程度までがリーク電流でみる限り実用範囲である。なお、図6はnチャンネルの例を示す。
【0049】
以上のことにより、移動度のことより膜厚の最小値は500Åが好ましく、リーク電流より膜厚の最大値は2000Åが好ましいものとなる。
【0050】
図7は本発明による非単結晶度半導体層に形成したMOSFETのVGーID特性図であり、縦軸は10−6(A)で示す。図7(a)はNチャンネルMOSFET特性であり、移動度は50cm2/V・secが得られる。
【0051】
図7(b)はPチャンネルMOSFETの特性であり、この場合も24cm2/V・secの移動度を得ることが出来る。
【0052】
また図8は本発明の一実施例により形成したC−MOSインバータの回路図(図8(a)参照)とその動作波形図(図8(b)参照)を示す。図8から明らかな如く、本発明のガラス基板上の非単結晶半導体層に低温プロセスで形成したTFTC−MOSインバータは500KHzに対して十分早いスイッチング速度を有するインバータを得ることが出来るのは明らかである。
【0053】
なお、この例のサンプルではガラス基板として、保谷ガラス社製のLE30(商品名)を用いている。
【0054】
また、この例のC−MOSFETのチャンネルの幅Wと長さLの関係はL/W=5/20である。
【0055】
【発明の効果】
本発明の如きガラス基板上にジシランガスを用いた低温プロセスによる非単結晶半導体層中にTFTを形成することにより、P−チャンネルの移動度が20cm2 /V・sec、以上、N−チャンネルの移動度が50cm2 /V・sec、以上と十分高い値のしかも移動度が大きいのみならず安定した特性を持ち、リーク電流が小さいTFTを形成することが出来る。しかもしきい電圧を10V以下と小さくすることができる。
【0056】
従って、図8にも例示する如く、スイッチング速度の早いインバータ等の素子をガラス基板の如く安い基板上に低温で形成することが出来、イメージセンサ、液晶ディスプレイ等のコトスダウンへの貢献は大きいものがある。
【図面の簡単な説明】
【図1】本発明の一実施例のTFTの製造工程説明図の一部である。
【図2】本発明の一実施例のTFTの製造工程説明図のうち図1の次工程説明図である。
【図3】本発明により形成した膜厚500Åにおける平均粒径と移動度及びしきい電圧特性図である。
【図4】本発明により形成した膜厚1000Åにおける平均粒径と移動度及びしきい電圧特性である。
【図5】本発明により形成した膜厚2000Åにおける平均粒径と移動度及びしきい電圧特性である。
【図6】本発明により形成した非単結晶Si膜の膜厚とリーク電流特性である。
【図7】本発明の一実施例のTFTの特性図である。
【図8】本発明の一実施例のTFTを用いた回路とその特性図である。
【符号の説明】
1 ガラス基板
2′固相成長した膜
3 SiO2膜
4 ゲート酸化膜
5 ゲート電極
8 SiO2膜
Claims (1)
- ゲート電極、ゲート絶縁膜、チャネル形成領域とソース領域とドレイン領域を含む多結晶半導体層を有する絶縁基板上に形成された多結晶半導体装置の製造方法において、
成膜後の前記多結晶半導体層の膜厚は500Å〜2000Åであって、リーク電流1×10 -8 A以下となる膜厚であり、結晶化後の前記多結晶半導体層の酸素濃度は1×10 19 /cm 3 以下であり、前記多結晶半導体層の結晶粒径の平均粒径が250Å〜8000Åであり、且つ前記多結晶半導体層の平均粒径が、膜厚の1/2倍〜4倍であるように、
加熱温度 500℃〜570℃
膜厚成長速度 50Å〜500Å/分
の条件で
該基板上にジシランガスを用いたCVD法でアモルファスシリコン層を成膜する工程と、
アニールにより、前記アモルファスシリコン層を多結晶シリコン層にする工程を含むことを特徴とする多結晶半導体装置の製造方法。
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