JP2917392B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2917392B2 JP2917392B2 JP9461090A JP9461090A JP2917392B2 JP 2917392 B2 JP2917392 B2 JP 2917392B2 JP 9461090 A JP9461090 A JP 9461090A JP 9461090 A JP9461090 A JP 9461090A JP 2917392 B2 JP2917392 B2 JP 2917392B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関わり、特に、大
粒径Si膜の形成方法、及びゲート絶縁膜の形成方法に関
する。
粒径Si膜の形成方法、及びゲート絶縁膜の形成方法に関
する。
［従来の技術］ 非晶質絶縁基板あるいは非晶質絶縁膜上に，結晶方位
の揃った結晶粒径の大きな多結晶シリコン薄膜、あるい
は単結晶シリコン薄膜を形成する方法は、SOI（Silicon
On Insulator）技術として知られている。｛参考文献
SOI構造形成技術，産業図書｝。大きく分類すると、
再結晶化法、エピタキシャル法、絶縁層埋め込み法、貼
り合わせ法という方法がある。再結晶化法は、レーザー
アニールあるいは電子ビームアニールによりシリコンを
溶融再結晶化させる方法と、溶融する温度までは昇温さ
せずに固相成長させる固相成長法の２つに分類される。
比較的低温で再結晶化できるという点で固相成長法が優
れている。550℃の低温熱処理にもかかわらずシリコン
薄膜の結晶粒が成長したという結果も報告されている。
｛参考文献 IEEE Electron Device Letters,vol.EDL−
8,No.8,p361,August 1987｝。さらに近年、SOIあるい
は、三次元ICや、大型液晶表示パネルや、高速で高解像
度の密着型イメージセンサ等へのニーズが高まるにつれ
て、低温で良質のゲート絶縁膜を形成する技術が重要と
なってきた。熱酸化法は、900〜1200℃程度の高温プロ
セスであるため、（１）安価なガラス基板上に素子を形
成できない。（２）不純物の横拡散。（３）三次元ICで
は下層部の素子に悪影響（不純物の拡散など）を与える
（４）poly−Siの熱酸化膜は絶縁耐圧が不十分で界面準
位密度が大きい等の問題がある。現在、CVD法や、光CVD
法や、プラズマCVD法などでゲート酸化膜を形成する技
術が検討されている。
の揃った結晶粒径の大きな多結晶シリコン薄膜、あるい
は単結晶シリコン薄膜を形成する方法は、SOI（Silicon
On Insulator）技術として知られている。｛参考文献
SOI構造形成技術，産業図書｝。大きく分類すると、
再結晶化法、エピタキシャル法、絶縁層埋め込み法、貼
り合わせ法という方法がある。再結晶化法は、レーザー
アニールあるいは電子ビームアニールによりシリコンを
溶融再結晶化させる方法と、溶融する温度までは昇温さ
せずに固相成長させる固相成長法の２つに分類される。
比較的低温で再結晶化できるという点で固相成長法が優
れている。550℃の低温熱処理にもかかわらずシリコン
薄膜の結晶粒が成長したという結果も報告されている。
｛参考文献 IEEE Electron Device Letters,vol.EDL−
8,No.8,p361,August 1987｝。さらに近年、SOIあるい
は、三次元ICや、大型液晶表示パネルや、高速で高解像
度の密着型イメージセンサ等へのニーズが高まるにつれ
て、低温で良質のゲート絶縁膜を形成する技術が重要と
なってきた。熱酸化法は、900〜1200℃程度の高温プロ
セスであるため、（１）安価なガラス基板上に素子を形
成できない。（２）不純物の横拡散。（３）三次元ICで
は下層部の素子に悪影響（不純物の拡散など）を与える
（４）poly−Siの熱酸化膜は絶縁耐圧が不十分で界面準
位密度が大きい等の問題がある。現在、CVD法や、光CVD
法や、プラズマCVD法などでゲート酸化膜を形成する技
術が検討されている。
［発明が解決しようとする課題］ しかしながら、従来の固相成長法では、非晶質シリコ
ン膜を堆積させた後、一旦大気中に取り出してから固相
成長工程にはいっていた。従って非晶質シリコン膜表面
には結晶成長の妨げとなる酸素やその他の不純物が吸着
しており充分に結晶成長していなかった。
ン膜を堆積させた後、一旦大気中に取り出してから固相
成長工程にはいっていた。従って非晶質シリコン膜表面
には結晶成長の妨げとなる酸素やその他の不純物が吸着
しており充分に結晶成長していなかった。
また、従来のゲート酸化膜形成方法では、やはりシリ
コン膜表面が一旦大気にさらされるので、従来プロセス
で形成された界面にはコンタミネーションが付着し、界
面準位密度の大きな界面となってしまい、TFTを作成し
た場合には、ON電流が少なく、サブシュレシュホルド領
域の立ち上がりが鈍い。
コン膜表面が一旦大気にさらされるので、従来プロセス
で形成された界面にはコンタミネーションが付着し、界
面準位密度の大きな界面となってしまい、TFTを作成し
た場合には、ON電流が少なく、サブシュレシュホルド領
域の立ち上がりが鈍い。
本発明は、この様な問題点を解決し、結晶粒径の大き
なシリコン膜を簡単な固相成長法によって形成し、さら
に界面準位密度の小さな酸化膜界面を作成して非常に優
れた特性を有するTFTを実現することを目的としてい
る。
なシリコン膜を簡単な固相成長法によって形成し、さら
に界面準位密度の小さな酸化膜界面を作成して非常に優
れた特性を有するTFTを実現することを目的としてい
る。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、基板上に非晶質半
導体薄膜を形成する工程と、前記非晶質半導体薄膜を大
気にさらすことなく前記非晶質半導体薄膜を熱処理して
結晶成長膜を形成する工程と、前記結晶成長膜を大気に
さらすことなく前記結晶成長膜上に第１酸化膜を形成す
る工程と、前記第１酸化膜と前記結晶成長膜をパターニ
ングする工程と、前記結晶成長膜の端面を酸化させて第
２酸化膜を形成する工程と、しかる後に前記第１酸化膜
上にゲート電極を形成して、前記結晶成長膜に選択的に
不純物を注入する工程とを有することを特徴とする。
導体薄膜を形成する工程と、前記非晶質半導体薄膜を大
気にさらすことなく前記非晶質半導体薄膜を熱処理して
結晶成長膜を形成する工程と、前記結晶成長膜を大気に
さらすことなく前記結晶成長膜上に第１酸化膜を形成す
る工程と、前記第１酸化膜と前記結晶成長膜をパターニ
ングする工程と、前記結晶成長膜の端面を酸化させて第
２酸化膜を形成する工程と、しかる後に前記第１酸化膜
上にゲート電極を形成して、前記結晶成長膜に選択的に
不純物を注入する工程とを有することを特徴とする。
本発明の半導体装置の製造方法は、前記第１酸化膜
は、プラズマ酸化法により形成されてなることを特徴と
する。
は、プラズマ酸化法により形成されてなることを特徴と
する。
本発明の半導体装置の製造方法は、前記第２酸化膜
は、プラズマ酸化法により形成されてなることを特徴と
する。
は、プラズマ酸化法により形成されてなることを特徴と
する。
本発明の半導体装置の製造方法は、モノシラン（Si
H4）あるいはジシラン（SiH6）あるいはトリシラン（Si
3H6）を少なくとも含む混合ガスを導入し、基板上に非
晶質半導体薄膜を形成する工程と、前記混合ガスを排気
した後前記非晶質半導体薄膜を大気に戻すことなく、も
しくは前記混合ガスを窒素ガスあるいはヘリウムガスあ
るいはアルゴンガス等のフ活性ガスに置換し、前記非晶
質半導体薄膜を結晶成長させて結晶成長膜を形成する工
程と、前記結晶成長膜表面を酸化させて第１酸化膜を形
成する工程と、前記第１酸化膜と前記結晶成長膜をパタ
ーニングする工程と、前記結晶成長膜の端面を酸化させ
て第２酸化膜を形成する工程と、しかる後に前記第１酸
化膜上にゲート電極を形成し、前記結晶成長膜に前記第
１酸化膜を介して不純物を注入する工程とを有すること
を特徴とする。
H4）あるいはジシラン（SiH6）あるいはトリシラン（Si
3H6）を少なくとも含む混合ガスを導入し、基板上に非
晶質半導体薄膜を形成する工程と、前記混合ガスを排気
した後前記非晶質半導体薄膜を大気に戻すことなく、も
しくは前記混合ガスを窒素ガスあるいはヘリウムガスあ
るいはアルゴンガス等のフ活性ガスに置換し、前記非晶
質半導体薄膜を結晶成長させて結晶成長膜を形成する工
程と、前記結晶成長膜表面を酸化させて第１酸化膜を形
成する工程と、前記第１酸化膜と前記結晶成長膜をパタ
ーニングする工程と、前記結晶成長膜の端面を酸化させ
て第２酸化膜を形成する工程と、しかる後に前記第１酸
化膜上にゲート電極を形成し、前記結晶成長膜に前記第
１酸化膜を介して不純物を注入する工程とを有すること
を特徴とする。
［実施例］ 第１図（ａ）に於て、１−１は非晶質絶縁基板であ
る。石英基板あるいはガラス基板などが用いられる。Si
O2で覆われたSi基板を用いることもある。石英基板ある
いはSiO2で覆われたSi基板を用いる場合は1200℃の高温
プロセスにも耐えることができるが、ガラス基板を用い
る場合は軟化温度が低いために約600℃以下の低温プロ
セスに制限される。また、ガラス基板は、酸化膜あるい
は窒化膜でコーテイングして基板からの不純物のしみだ
しを防止して用いられることもある。はじめに非晶質絶
縁基板１−１上にａ−Si膜１−２を堆積させる。該ａ−
Si膜１−２は一様で、微小な結晶子は含まれておらず結
晶成長の核が全く存在しないことが望ましい。堆積方法
としてはEB（Electron Beam）蒸着法やスパッタ法やCVD
法や光CVD法やプラズマCVD法がある。プラズマCVD法
は、光起電力素子や、フォトダイオードや、感光ドラム
などを作製する場合によく用いられる方法である。ａ−
Si:H膜を堆積させるには、シランガス（SiH4）をヘリウ
ムガス（He）あるいは水素ガス（H2）で適した濃度に希
釈し、高周波電圧を印加して、分解堆積させる。プラズ
マCVD法の場合は、基板温度が500℃以下でも成膜でき
る。前記シランガスの代わりにジシランガスあるいはト
リシランガスを用いると、さらに低い基板温度でも成膜
することが可能となる。また、デポ直前に水素プラズマ
あるいはアルゴンプラズマ処理を行えば、基板表面の清
浄化と成膜を連続的に行うことができる。第２図にプラ
ズマCVD装置のチェンバーの断面模式図を示す。２−１
はチェンバー、２−２は高周波電源、２−３は基板ホル
ダー、２−４は基板を示している。
る。石英基板あるいはガラス基板などが用いられる。Si
O2で覆われたSi基板を用いることもある。石英基板ある
いはSiO2で覆われたSi基板を用いる場合は1200℃の高温
プロセスにも耐えることができるが、ガラス基板を用い
る場合は軟化温度が低いために約600℃以下の低温プロ
セスに制限される。また、ガラス基板は、酸化膜あるい
は窒化膜でコーテイングして基板からの不純物のしみだ
しを防止して用いられることもある。はじめに非晶質絶
縁基板１−１上にａ−Si膜１−２を堆積させる。該ａ−
Si膜１−２は一様で、微小な結晶子は含まれておらず結
晶成長の核が全く存在しないことが望ましい。堆積方法
としてはEB（Electron Beam）蒸着法やスパッタ法やCVD
法や光CVD法やプラズマCVD法がある。プラズマCVD法
は、光起電力素子や、フォトダイオードや、感光ドラム
などを作製する場合によく用いられる方法である。ａ−
Si:H膜を堆積させるには、シランガス（SiH4）をヘリウ
ムガス（He）あるいは水素ガス（H2）で適した濃度に希
釈し、高周波電圧を印加して、分解堆積させる。プラズ
マCVD法の場合は、基板温度が500℃以下でも成膜でき
る。前記シランガスの代わりにジシランガスあるいはト
リシランガスを用いると、さらに低い基板温度でも成膜
することが可能となる。また、デポ直前に水素プラズマ
あるいはアルゴンプラズマ処理を行えば、基板表面の清
浄化と成膜を連続的に行うことができる。第２図にプラ
ズマCVD装置のチェンバーの断面模式図を示す。２−１
はチェンバー、２−２は高周波電源、２−３は基板ホル
ダー、２−４は基板を示している。
ａ−Si:H膜の成膜が終わったら、成膜にもちいたシラ
ンなどの反応ガスを排気し、チェンバー内を真空に引
く。このときの到達真空度は少なくとも１×10-5Torr以
下であることが望ましい。
ンなどの反応ガスを排気し、チェンバー内を真空に引
く。このときの到達真空度は少なくとも１×10-5Torr以
下であることが望ましい。
つづいて、チェンバー内の基板ホルダー２−３を徐々
に加熱して、前記ａ−Si:H膜１−２を固相成長させる。
このときの加熱温度は600℃または700℃を上限とする。
この様な低温アニールでは選択的に、結晶成長の活性化
エネルギーの小さな結晶方位を持つ結晶粒のみが成長
し、しかもゆっくりと大きく成長する。第１図（ｂ）に
おいて１−３は固相成長Si膜を示している。また第２図
の２−１で示した前記チェンバー内は窒素ガスやヘリウ
ムガスやアルゴンガス等の不活性ガス雰囲気でもよい。
ａ−Si:H膜からの水素放出が急激にならないように昇温
速度vupはなるべく小さくするのが望ましい。固相成長
終了後、降温速度vdownはvupよりも小さいほうがよい。
第３図（ａ）に固相成長アニール昇温カーブを示す。縦
軸はアニール温度、横軸は時間を示している。水素の放
出を徐々に行なうために450℃程度の温度でしばらくの
時間保持してアニールしてもよい。その昇温カーブを第
３図（ｂ）に示す。
に加熱して、前記ａ−Si:H膜１−２を固相成長させる。
このときの加熱温度は600℃または700℃を上限とする。
この様な低温アニールでは選択的に、結晶成長の活性化
エネルギーの小さな結晶方位を持つ結晶粒のみが成長
し、しかもゆっくりと大きく成長する。第１図（ｂ）に
おいて１−３は固相成長Si膜を示している。また第２図
の２−１で示した前記チェンバー内は窒素ガスやヘリウ
ムガスやアルゴンガス等の不活性ガス雰囲気でもよい。
ａ−Si:H膜からの水素放出が急激にならないように昇温
速度vupはなるべく小さくするのが望ましい。固相成長
終了後、降温速度vdownはvupよりも小さいほうがよい。
第３図（ａ）に固相成長アニール昇温カーブを示す。縦
軸はアニール温度、横軸は時間を示している。水素の放
出を徐々に行なうために450℃程度の温度でしばらくの
時間保持してアニールしてもよい。その昇温カーブを第
３図（ｂ）に示す。
続いて、固相成長Si膜を大気にさらすことなく連続し
て酸化膜を形成する。前工程で固相成長が終わったらチ
ェンバー内を再び真空にひく。真空度が約１×10-6Torr
以下程度になったところでチャンバー内に酸素ガスを導
入する。そして高周波電力を印加して酸素プラズマを発
生させ、前記固相成長Si膜１−３の表面をプラズマ酸化
させ、ゲート酸化膜１−４を形成する。前記チェンバー
内圧は0.1〜1Torr程度の酸素雰囲気とし、基板温度は室
温から500℃程度とする。200℃程度でも充分である。高
周波電力は100W〜1000Wの範囲で印加する。ゲート酸化
膜１−４はプラズマ酸化法ばかりではなく、N2Oガスと
シランガスの混合ガスをグロー放電分解させるプラズマ
CVD法で堆積させて作成してもよい。ゲート酸化膜１−
４形成後、約500℃以下のアニールにより前記ゲート酸
化膜１−４を緻密化させてもよい。
て酸化膜を形成する。前工程で固相成長が終わったらチ
ェンバー内を再び真空にひく。真空度が約１×10-6Torr
以下程度になったところでチャンバー内に酸素ガスを導
入する。そして高周波電力を印加して酸素プラズマを発
生させ、前記固相成長Si膜１−３の表面をプラズマ酸化
させ、ゲート酸化膜１−４を形成する。前記チェンバー
内圧は0.1〜1Torr程度の酸素雰囲気とし、基板温度は室
温から500℃程度とする。200℃程度でも充分である。高
周波電力は100W〜1000Wの範囲で印加する。ゲート酸化
膜１−４はプラズマ酸化法ばかりではなく、N2Oガスと
シランガスの混合ガスをグロー放電分解させるプラズマ
CVD法で堆積させて作成してもよい。ゲート酸化膜１−
４形成後、約500℃以下のアニールにより前記ゲート酸
化膜１−４を緻密化させてもよい。
次に前記ゲート酸化膜１−４をフォトリソグラフィ法
によりパターニングし、続いて固相成長Si膜をエッチン
グして第１図（ｄ）に示すように島状にする。成膜後、
この工程で初めて基板が大気に取り出される。
によりパターニングし、続いて固相成長Si膜をエッチン
グして第１図（ｄ）に示すように島状にする。成膜後、
この工程で初めて基板が大気に取り出される。
次に第１図（ｅ）に示されるように、島状にパターニ
ングされた固相成長Si膜の端面をプラズマ酸化法によっ
て酸化し、端面酸化膜１−５を形成する。プラズマ酸化
にはプラズマCVD装置を用いる。プラズマ酸化法につい
ては以前に述べたのでここでは説明を省略する。端面酸
化膜１−５の形成方法としてはプラズマ酸化法の他に熱
酸化法あるいは高圧酸化法などの方法も可能である。後
に述べるように、プラズマ酸化を用いるとゲート電極の
形成も連続で行なうことが出来る。
ングされた固相成長Si膜の端面をプラズマ酸化法によっ
て酸化し、端面酸化膜１−５を形成する。プラズマ酸化
にはプラズマCVD装置を用いる。プラズマ酸化法につい
ては以前に述べたのでここでは説明を省略する。端面酸
化膜１−５の形成方法としてはプラズマ酸化法の他に熱
酸化法あるいは高圧酸化法などの方法も可能である。後
に述べるように、プラズマ酸化を用いるとゲート電極の
形成も連続で行なうことが出来る。
プラズマ酸化が終わったらプラズマCVD装置のチェン
バー内を真空に引き、連続してリンあるいはボロンをド
ープしたdoped a−Si:H膜１−６を第１図（ｆ）に示さ
れるように堆積させる。リンをドープする場合はフォス
フィンガス（PH3）とシランガスとの混合ガス、ボロン
をドープする場合はジボランガス（B2H6）とシランガス
との混合ガスをそれぞれグロー放電分解することによっ
て成膜する。成膜条件の詳細はここでは省略するが不純
物の濃度は0.1〜10％程度が望ましい。doped a−Si:H膜
の成膜が終わったところでチャンバー内を窒素ガス等の
不活性ガスに置換し、基板を600℃程度に加熱し固相成
長させると非常に低抵抗なSi膜となる。ただしこの固相
成長はやらなくてもよい。
バー内を真空に引き、連続してリンあるいはボロンをド
ープしたdoped a−Si:H膜１−６を第１図（ｆ）に示さ
れるように堆積させる。リンをドープする場合はフォス
フィンガス（PH3）とシランガスとの混合ガス、ボロン
をドープする場合はジボランガス（B2H6）とシランガス
との混合ガスをそれぞれグロー放電分解することによっ
て成膜する。成膜条件の詳細はここでは省略するが不純
物の濃度は0.1〜10％程度が望ましい。doped a−Si:H膜
の成膜が終わったところでチャンバー内を窒素ガス等の
不活性ガスに置換し、基板を600℃程度に加熱し固相成
長させると非常に低抵抗なSi膜となる。ただしこの固相
成長はやらなくてもよい。
次にフォトリソグラフィ法により前記doped a−Si:H
膜１−６をパターニングしてゲート電極とし第１図
（ｇ）に改めて１−６として示す。
膜１−６をパターニングしてゲート電極とし第１図
（ｇ）に改めて１−６として示す。
続いて第１図（ｈ）に示すように、前記ゲート電極１
−６をマスクとして不純物をイオン注入し、自己整合的
にソース領域１−７およびドレイン領域１−８を形成す
る。前記不純物としては、Nchトランジスタを作製する
場合はP+あるいはAs+を用い、Pchトランジスタを作製す
る場合はB+等を用いる。不純物添加方法としては、イオ
ン注入法の他に、レーザードーピング法あるいはプラズ
マドーピング法などの方法がある。１−９で示される矢
印は不純物のイオンビームを表している。前記非晶質絶
縁基板１−１として石英基板を用いた場合には熱拡散法
を使うことができる。不純物濃度は、１×1015から１×
1020cm-3程度とする。
−６をマスクとして不純物をイオン注入し、自己整合的
にソース領域１−７およびドレイン領域１−８を形成す
る。前記不純物としては、Nchトランジスタを作製する
場合はP+あるいはAs+を用い、Pchトランジスタを作製す
る場合はB+等を用いる。不純物添加方法としては、イオ
ン注入法の他に、レーザードーピング法あるいはプラズ
マドーピング法などの方法がある。１−９で示される矢
印は不純物のイオンビームを表している。前記非晶質絶
縁基板１−１として石英基板を用いた場合には熱拡散法
を使うことができる。不純物濃度は、１×1015から１×
1020cm-3程度とする。
続いて第１図（ｉ）に示されるように、層間絶縁膜１
−10を積層する。該層間絶縁膜材料としては、酸化膜あ
るいは窒化膜などを用いる。絶縁性が良好ならば膜厚は
いくらでもよいが、数千Åから数μｍ程度が普通であ
る。窒化膜の形成方法としては、LPCVD法あるいはプラ
ズマCVD法などが簡単である。反応には、アンモニアガ
ス（NH3）とシランガスと窒素ガスの混合ガス、あるい
はシランガスと窒素ガスとの混合ガスなどを用いる。
−10を積層する。該層間絶縁膜材料としては、酸化膜あ
るいは窒化膜などを用いる。絶縁性が良好ならば膜厚は
いくらでもよいが、数千Åから数μｍ程度が普通であ
る。窒化膜の形成方法としては、LPCVD法あるいはプラ
ズマCVD法などが簡単である。反応には、アンモニアガ
ス（NH3）とシランガスと窒素ガスの混合ガス、あるい
はシランガスと窒素ガスとの混合ガスなどを用いる。
ここで、水素プラズマ法、あるいは水素イオン注入
法、あるいはプラズマ窒化膜からの水素の拡散法などの
方法で水素イオンを導入すると，ゲート酸化膜界面など
に存在するダングリングボンドなどの欠陥が不活性化さ
れる。この様な水素化工程は、層間絶縁膜１−10を積層
する前におこなってもよい。
法、あるいはプラズマ窒化膜からの水素の拡散法などの
方法で水素イオンを導入すると，ゲート酸化膜界面など
に存在するダングリングボンドなどの欠陥が不活性化さ
れる。この様な水素化工程は、層間絶縁膜１−10を積層
する前におこなってもよい。
次に第１図（ｊ）に示すように、前記層間絶縁膜及び
ゲート絶縁膜にコンタクトホールを形成し、コンタクト
電極を形成しソース電極１−11およびドレイン電極１−
12とする。該ソース電極及びドレイン電極は、アルミニ
ュウムなどの金属材料で形成する。この様にして薄膜ト
ランジスタが形成される。
ゲート絶縁膜にコンタクトホールを形成し、コンタクト
電極を形成しソース電極１−11およびドレイン電極１−
12とする。該ソース電極及びドレイン電極は、アルミニ
ュウムなどの金属材料で形成する。この様にして薄膜ト
ランジスタが形成される。
従来の固相成長法では、例えばａ−Si膜を堆積した後
固相成長アニールするためにチェンバーから大気に取り
出してからアニール炉に再び設置していた。このように
前記ａ−Si膜は大気にさらされてから固相成長するとい
う工程であった。従ってａ−Si膜表面は酸素をはじめ結
晶成長を妨げるような不純物によって汚染されており、
Si膜の結晶粒径を大きくさせたり結晶性を改善させるた
めに数十から数百時間という長いアニール時間が必要で
あった。
固相成長アニールするためにチェンバーから大気に取り
出してからアニール炉に再び設置していた。このように
前記ａ−Si膜は大気にさらされてから固相成長するとい
う工程であった。従ってａ−Si膜表面は酸素をはじめ結
晶成長を妨げるような不純物によって汚染されており、
Si膜の結晶粒径を大きくさせたり結晶性を改善させるた
めに数十から数百時間という長いアニール時間が必要で
あった。
さらに、従来の固相成長法を用いた薄膜トランジスタ
の製造方法では、ゲート酸化膜を形成するために、ａ−
Si:H膜を固相成長させた後チェンバーから取り出してい
たので、固相成長Si膜の表面が一旦大気にさらされてい
た。従って、表面には様々なコンタミネーションが付着
して汚染されていた。この様にして形成されたゲート酸
化膜界面は界面準位密度が大きくトランジスタ特性を劣
化させる原因となっていた。さらに、素子の信頼性や特
性の安定性を低下させる原因ともなっていた。
の製造方法では、ゲート酸化膜を形成するために、ａ−
Si:H膜を固相成長させた後チェンバーから取り出してい
たので、固相成長Si膜の表面が一旦大気にさらされてい
た。従って、表面には様々なコンタミネーションが付着
して汚染されていた。この様にして形成されたゲート酸
化膜界面は界面準位密度が大きくトランジスタ特性を劣
化させる原因となっていた。さらに、素子の信頼性や特
性の安定性を低下させる原因ともなっていた。
本発明によれば、ａ−Si:H膜の成膜と固相成長さらに
ゲート酸化膜界面を同一チェンバー内で連続して処理す
ることが出来る。従ってａ−Si:H膜の固相成長に要する
時間が短縮され数時間のアニールで結晶粒径の大きな優
れた結晶性の固相成長Si膜が得られる。さらに非常に清
浄なゲート酸化膜界面が形成されるので界面の界面順位
密度が低減し、信頼性の高い素子の実現が可能となる。
ゲート酸化膜界面を同一チェンバー内で連続して処理す
ることが出来る。従ってａ−Si:H膜の固相成長に要する
時間が短縮され数時間のアニールで結晶粒径の大きな優
れた結晶性の固相成長Si膜が得られる。さらに非常に清
浄なゲート酸化膜界面が形成されるので界面の界面順位
密度が低減し、信頼性の高い素子の実現が可能となる。
従来ゲート絶縁膜が適していなかったために、固相成
長された良好なSi膜を用いてTFTを作製しても充分な絶
縁耐圧や、良好な特性が得られていなかったが、本発明
により、非常に優れた固相成長TFTを実現することが可
能となる。
長された良好なSi膜を用いてTFTを作製しても充分な絶
縁耐圧や、良好な特性が得られていなかったが、本発明
により、非常に優れた固相成長TFTを実現することが可
能となる。
数十〜数百℃の基板温度で堆積可能なので、軟化温度
の低いガラス基板を用いることもできる。
の低いガラス基板を用いることもできる。
低温で熱酸化SiO2膜に近い特性を有するゲート絶縁膜
を得ることができるので、SOI技術の発展に大きく寄与
するものである。フォトリソグラフィ工程数はまったく
増えない。600℃以下の低温のプロセスでも作製が可能
なので、価格が安くて耐熱温度が低いガラス基板をもち
いることができる。優れたシリコン薄膜が得られるのに
かかわらずコストアップとはならない。
を得ることができるので、SOI技術の発展に大きく寄与
するものである。フォトリソグラフィ工程数はまったく
増えない。600℃以下の低温のプロセスでも作製が可能
なので、価格が安くて耐熱温度が低いガラス基板をもち
いることができる。優れたシリコン薄膜が得られるのに
かかわらずコストアップとはならない。
doped a−Si:H膜を固相成長させると、短時間のアニ
ールでより大きな結晶粒径に成長することが知られてい
る。ゲート電極としてdoped a−Si:H膜を固相成長させ
た低抵抗のSi膜を用いるのでゲート配線抵抗がきわめて
小さくなる。
ールでより大きな結晶粒径に成長することが知られてい
る。ゲート電極としてdoped a−Si:H膜を固相成長させ
た低抵抗のSi膜を用いるのでゲート配線抵抗がきわめて
小さくなる。
本発明によって得られたゲート絶縁膜と大粒径多結晶
シリコン薄膜を用いて薄膜トランジスタを作成すると、
優れた特性が得られる。従来に比べて、薄膜トランジス
タのON電流は増大しOFF電流は小さくなる。またスレッ
シュホルド電圧も小さくなりトランジスタ特性が大きく
改善される。ＮチャネルとＰチャネルとの特性の不釣合
いさも改善される。
シリコン薄膜を用いて薄膜トランジスタを作成すると、
優れた特性が得られる。従来に比べて、薄膜トランジス
タのON電流は増大しOFF電流は小さくなる。またスレッ
シュホルド電圧も小さくなりトランジスタ特性が大きく
改善される。ＮチャネルとＰチャネルとの特性の不釣合
いさも改善される。
非晶質絶縁基板上に優れた特性の薄膜トランジスタを
作製することが可能となるので、ドライバー回路を同一
基板上に集積したアクティブマトリクス基板に応用した
場合も十分な高速動作が実現される。ゲート配線抵抗も
きわめて小さくなるので基板の大面積化にも大きな効果
が期待される。さらに、電源電圧の低減、消費電流の低
減、信頼性の向上に対して大きな効果がある。また、60
0℃以下の低温プロセスによる作製も可能なので、アク
ティブマトリクス基板の低価格化及び大面積化に対して
もその効果は大きい。
作製することが可能となるので、ドライバー回路を同一
基板上に集積したアクティブマトリクス基板に応用した
場合も十分な高速動作が実現される。ゲート配線抵抗も
きわめて小さくなるので基板の大面積化にも大きな効果
が期待される。さらに、電源電圧の低減、消費電流の低
減、信頼性の向上に対して大きな効果がある。また、60
0℃以下の低温プロセスによる作製も可能なので、アク
ティブマトリクス基板の低価格化及び大面積化に対して
もその効果は大きい。
本発明を、光電変換素子とその走査回路を同一チップ
内に集積した密着型イメージセンサーに応用した場合に
は、読み取り速度の高速化、高解像度化、さらに階調を
とる場合に非常に大きな効果をうみだす。高解像度化が
達成されるとカラー読み取り用密着型イメージセンサー
への応用も容易となる。もちろん電源電圧の低減、消費
電流の低減、信頼性の向上に対してもその効果は大き
い。また低温プロセスによって作製することができるの
で、密着型イメージセンサーチップの長尺化が可能とな
り、一本のチッブでA4サイズあるいはA3サイズの様な大
型ファクシミリ用の読み取り装置を実現できる。従っ
て、センサーチップの二本継ぎのような手数がかかり信
頼性の悪い技術を回避することができ、実装歩留りも向
上される。
内に集積した密着型イメージセンサーに応用した場合に
は、読み取り速度の高速化、高解像度化、さらに階調を
とる場合に非常に大きな効果をうみだす。高解像度化が
達成されるとカラー読み取り用密着型イメージセンサー
への応用も容易となる。もちろん電源電圧の低減、消費
電流の低減、信頼性の向上に対してもその効果は大き
い。また低温プロセスによって作製することができるの
で、密着型イメージセンサーチップの長尺化が可能とな
り、一本のチッブでA4サイズあるいはA3サイズの様な大
型ファクシミリ用の読み取り装置を実現できる。従っ
て、センサーチップの二本継ぎのような手数がかかり信
頼性の悪い技術を回避することができ、実装歩留りも向
上される。
この他、高精細液晶テレビあるいは駆動回路を同一基
板上に集積したサーマルヘッドへの応用も可能となる。
板上に集積したサーマルヘッドへの応用も可能となる。
石英基板やガラス基板だけではなく、サファイア基板
（Al2O3）あるいはMgO・Al2O3,BP,CaF2等の結晶性絶縁
基板も用いることができる。
（Al2O3）あるいはMgO・Al2O3,BP,CaF2等の結晶性絶縁
基板も用いることができる。
以上実施例では薄膜トランジスタを例として説明した
が、通常のMOSトランジスタやバイポーラトランジスタ
あるいはヘテロ接合バイポーラトランジスタなど薄膜を
利用した素子に対しても、本発明を応用することができ
る。また、三次元デバイスのようなSOI技術を利用した
素子に対しても、本発明を応用することができる。
が、通常のMOSトランジスタやバイポーラトランジスタ
あるいはヘテロ接合バイポーラトランジスタなど薄膜を
利用した素子に対しても、本発明を応用することができ
る。また、三次元デバイスのようなSOI技術を利用した
素子に対しても、本発明を応用することができる。
なお実施例では、非晶質半導体薄膜の形成方法として
プラズマCVD装置を用いた場合について説明したが、EB
蒸着法やスパッタ法や減圧CVD法等他の方法を用いるこ
ともできる。また、固相成長やゲート酸化を同一チェン
バー内で行うとして説明したが、基板を大気に取り出さ
なければ別のチャンバーを用いても問題はない。
プラズマCVD装置を用いた場合について説明したが、EB
蒸着法やスパッタ法や減圧CVD法等他の方法を用いるこ
ともできる。また、固相成長やゲート酸化を同一チェン
バー内で行うとして説明したが、基板を大気に取り出さ
なければ別のチャンバーを用いても問題はない。
［発明の効果］ 以上の如く、本発明の構成によれば、清浄なゲート絶
縁膜界面が形成されるので、信頼性の高い素子の実現が
可能となる。
縁膜界面が形成されるので、信頼性の高い素子の実現が
可能となる。
第１図（ａ）から（ｊ）は、本発明の実施例を示す工程
断面図である。 第２図は、プラズマCVD装置のチャンバー断面図であ
る。 第３図（ａ）と（ｂ）は、固相成長のアニール条件示す
昇温カーブを示す図。 １−2;a−Si:H膜 １−3;固相成長Si膜 １−4;ゲート酸化膜 １−5;端面酸化膜 １−6;doped a−Si:H膜
断面図である。 第２図は、プラズマCVD装置のチャンバー断面図であ
る。 第３図（ａ）と（ｂ）は、固相成長のアニール条件示す
昇温カーブを示す図。 １−2;a−Si:H膜 １−3;固相成長Si膜 １−4;ゲート酸化膜 １−5;端面酸化膜 １−6;doped a−Si:H膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/20
Claims (4)
- 【請求項１】基板上に非晶質半導体薄膜を形成する工程
と、前記非晶質半導体薄膜を大気にさらすことなく前記
非晶質半導体薄膜を熱処理して結晶成長膜を形成する工
程と、前記結晶成長膜を大気にさらすことなく前記結晶
成長膜上に第１酸化膜を形成する工程と、前記第１酸化
膜と前記結晶成長膜をパターニングする工程と、前記結
晶成長膜の端面を酸化させて第２酸化膜を形成する工程
と、しかる後に前記第１酸化膜上にゲート電極を形成し
て、前記結晶成長膜に選択的に不純物を注入する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１酸化膜は、プラズマ酸化法により
形成されてなることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】前記第２酸化膜は、プラズマ酸化法により
形成されてなることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項４】モノシラン（SiH4）あるいはジシラン（Si
H6）あるいはトリシラン（Si3H6）を少なくとも含む混
合ガスを導入し、基板上に非晶質半導体薄膜を形成する
工程と、 前記混合ガスを排気した後前記非晶質半導体薄膜を大気
に戻すことなく、もしくは前記混合ガスを窒素ガスある
いはヘリウムガスあるいはアルゴンガス等のフ活性ガス
に置換し、前記非晶質半導体薄膜を結晶成長させて結晶
成長膜を形成する工程と、 前記結晶成長膜表面を酸化させて第１酸化膜を形成する
工程と、 前記第１酸化膜と前記結晶成長膜をパターニングする工
程と、 前記結晶成長膜の端面を酸化させて第２酸化膜を形成す
る工程と、 しかる後に前記第１酸化膜上にゲート電極を形成し、前
記結晶成長膜に前記第１酸化膜を介して不純物を注入す
る工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9461090A JP2917392B2 (ja) | 1990-04-10 | 1990-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9461090A JP2917392B2 (ja) | 1990-04-10 | 1990-04-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03292741A JPH03292741A (ja) | 1991-12-24 |
| JP2917392B2 true JP2917392B2 (ja) | 1999-07-12 |
Family
ID=14115018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9461090A Expired - Lifetime JP2917392B2 (ja) | 1990-04-10 | 1990-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917392B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985704A (en) | 1993-07-27 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| EP1421607A2 (en) | 2001-02-12 | 2004-05-26 | ASM America, Inc. | Improved process for deposition of semiconductor films |
| US7026219B2 (en) | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
| US6815007B1 (en) | 2002-03-04 | 2004-11-09 | Taiwan Semiconductor Manufacturing Company | Method to solve IMD-FSG particle and increase Cp yield by using a new tougher UFUN season film |
| US7294582B2 (en) | 2002-07-19 | 2007-11-13 | Asm International, N.V. | Low temperature silicon compound deposition |
| JP5005170B2 (ja) | 2002-07-19 | 2012-08-22 | エーエスエム アメリカ インコーポレイテッド | 超高品質シリコン含有化合物層の形成方法 |
| US7186630B2 (en) | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| US7092287B2 (en) | 2002-12-18 | 2006-08-15 | Asm International N.V. | Method of fabricating silicon nitride nanodots |
| US7629270B2 (en) | 2004-08-27 | 2009-12-08 | Asm America, Inc. | Remote plasma activated nitridation |
| US7966969B2 (en) | 2004-09-22 | 2011-06-28 | Asm International N.V. | Deposition of TiN films in a batch reactor |
| US7427571B2 (en) | 2004-10-15 | 2008-09-23 | Asm International, N.V. | Reactor design for reduced particulate generation |
| US7674726B2 (en) | 2004-10-15 | 2010-03-09 | Asm International N.V. | Parts for deposition reactors |
| US7718518B2 (en) | 2005-12-16 | 2010-05-18 | Asm International N.V. | Low temperature doped silicon layer formation |
| US7553516B2 (en) | 2005-12-16 | 2009-06-30 | Asm International N.V. | System and method of reducing particle contamination of semiconductor substrates |
| JP5121217B2 (ja) * | 2006-12-05 | 2013-01-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7851307B2 (en) | 2007-08-17 | 2010-12-14 | Micron Technology, Inc. | Method of forming complex oxide nanodots for a charge trap |
| US7833906B2 (en) | 2008-12-11 | 2010-11-16 | Asm International N.V. | Titanium silicon nitride deposition |
-
1990
- 1990-04-10 JP JP9461090A patent/JP2917392B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03292741A (ja) | 1991-12-24 |
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