JPH06112222A - 薄膜半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な工程でオフセットゲート構造およびＬ
ＤＤ構造を作成し、薄膜トランジスタのオフリーク電流
を低減することを目的とする。 【構成】 ゲート電極を多結晶シリコンで形成し、ソー
ス、およびドレイン領域を形成する前にゲート電極を酸
化させてこれを細らせ、オフセット領域を形成する。 【効果】 フォト工程の増加なしでオフォセットゲート
構造、およびＬＤＤ構造の薄膜トランジスタを作成でき
る。従って、低コストおよび高歩留まりでオフリーク電
流の低減が実現された。さらに、ゲート電極の低抵抗化
が実現された。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上に形成されるプレー
ナー型の薄膜半導体装置において、オン電流が大きく、
オフリーク電流の極めて少ない薄膜半導体装置の構造お
よびその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタのオン電流や易動度を
増大させるためは絶縁基板上に結晶性の優れた半導体薄
膜を形成することが必要であり、固相成長法あるいはレ
ーザーアニール法等の方法が知られている。｛ＳＯＩ構
造形成技術、産業図書｝また、通常の薄膜トランジスタ
のオフ領域におけるリーク電流は、ドレイン領域近傍の
電界強度に強く依存しており、ゲート電圧をオフ側に大
きくして行くとオフリーク電流は大きくはね上がる。オ
フリーク電流を低減させるためには、ＬＤＤ（Ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造あるいはオフセ
ットゲート構造を形成することが有効であることが知ら
れている。

【０００３】従来のＬＤＤ構造あるいはオフセットゲー
ト構造においては、異方性エッチングを利用してゲート
電極側壁を設けるなどの複雑な工程が必要であった。ま
た、チャネル部のオフセット領域は高抵抗であるため
に、オン電流が低減してしまうという問題点があった。
側壁を構成する絶縁膜を堆積させる工程も増す。

【０００４】このようなドレイン耐圧の低下を防ぐため
に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を形成する方法がある。このプロセスについて
図９及び図１０で簡単に説明する。図９及び図１０では
ゲ−ト電極形成から、層間絶縁膜形成までの工程を説明
する。図９（ａ）において９−１は絶縁性非晶質材料、
９−２はシリコン薄膜、９−３はゲ−ト絶縁膜、９−４
はゲ−ト電極をしめしている。

【０００５】次に、低濃度のイオン注入を行い、オフセ
ット領域９−５を形成する。ド−ズ量は１×１０¹¹ｃｍ
^-2〜１×１０¹³ｃｍ^-2程度の低濃度とし、Ｎｃｈならば
リン等のドナ−型の不純物を、またＰｃｈならばボロン
等のアクセプタ−型の不純物をイオン注入する。矢印９
−６はイオンビ−ムを示している。

【０００６】続いて、側壁を形成する工程にはいる。ま
ず、ＳｉＯ₂膜９−７を成膜する。その後、異方性エッ
チングによって該ＳｉＯ₂膜９−７をエッチングすると
図９（ｄ）９−８で示されるような側壁が形成される。
次に、図１０（ａ）に示されるようにゲ−ト電極９−４
および側壁９−８をマスクとしてイオン注入してソ−ス
領域９−９、およびドレイン領域９−１０を形成する。
該ソ−ス、ドレイン領域のド−ズ量は１×１０¹⁴〜１×
１０¹⁶ｃｍ^-2程度とし、前記オフセット領域９−５のド
−ズ量よりも多くする。

【０００７】図９（ｂ）に示されるように層間絶縁膜９
−１２を成膜し、活性化アニ−ルを行う。その後、コン
タクト電極を形成する工程に続く。

【０００８】

【発明が解決しようとする課題】以上述べた従来の方法
では異方性エッチングを行うために、マイクロ波プラズ
マエッチング法や、ＥＣＲエッチング法、あるいは低圧
マグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔ
ｃｈｉｎｇ）法等の方法がある。しかし、これらの方法
を例えば３０ｃｍ角の大型基板の処理に応用する場合に
は基板内のばらつきが問題となる。図９（ｄ）に示した
ような側壁９−８の微妙な形状を制御しなければならな
いのでこの問題は大きい。更に、ＳｉＯ₂ 膜９−７の膜
厚のばらつきも影響を与える。また、ＬＤＤ構造の構造
上の性質からオン電流が低減するという問題点がある。

【０００９】本発明は、上記のような従来のプロセスの
問題点を解決し、工程安定性に問題がある異方性エッチ
ング技術を用いないで優れたＬＤＤ型薄膜トランジスタ
を形成し、オフ電流が低く、オン電流の低減を最小限に
抑えた優れた薄膜トランジスタを作成する方法を提供す
ることを目的としている。

【００１０】本発明は、以上述べたような問題点を解決
し、簡単な工程でオフセットゲート構造あるいはＬＤＤ
構造をつくり込むことによって、きわめてオフリーク電
流が低く、オフ領域でのオフリーク電流の跳ね上がりを
抑え、しかもオン電流の大きな優れた３端子薄膜トラン
ジスタを実現することを目的としている。

【００１１】

【課題を解決するための手段】本発明は、ソース領域、
ドレイン領域、チャネル領域、ゲート絶縁膜および多結
晶シリコン薄膜により形成されたゲート電極を有するプ
レーナー型薄膜半導体装置において、該ゲート電極は熱
酸化膜に覆われ、さらにゲート酸化膜の下のソース領域
端部およびドレイン領域端部が前記ゲート電極とオーバ
ーラップしないことを特徴とする。

【００１２】さらに、薄膜半導体装置の製造方法に於
て、（ａ） 絶縁性非晶質材料上に第１の半導体層を形
成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上に多結晶シリコンによりゲ
ート電極を形成する工程、（ｃ） 前記ゲート電極をマ
スクとしてリン、ヒ素あるいはボロン等の不純物をイオ
ン注入することにより、前記ゲート電極に対して自己整
合的に、ソース領域、ドレイン領域を形成する工程、
（ｄ） 前記ゲート電極を熱酸化させることにより絶縁
膜を成膜し、ゲート電極を細らせるとともに、ソースお
よびドレイン領域を活性化させる工程、（ｅ） 層間絶
縁膜を積層する工程、（ｆ） 前記第１の半導体層との
コンタクトを形成するために、フォト工程により、前記
層間絶縁膜にコンタクトホールを形成し、電極を形成す
る工程を少なくとも有することを特徴とする。

【００１３】さらに、薄膜半導体装置の製造方法に於
て、（ａ） 絶縁性非晶質材料上に第１の半導体層を形
成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上に多結晶シリコンによりゲ
ート電極を形成する工程、（ｃ） 前記ゲート電極を熱
酸化させることにより絶縁膜を成膜し、ゲート電極を細
らせる工程、（ｄ） 前記ゲート電極をマスクとしてリ
ン、ヒ素あるいはボロン等の不純物をイオン注入するこ
とにより、前記ゲート電極に対して自己整合的に、ソー
ス領域、ドレイン領域を形成する工程、（ｅ） 層間絶
縁膜を積層する工程、（ｆ） アニールする工程、
（ｇ） 前記第１の半導体層とのコンタクトを形成する
ために、フォト工程により、前記層間絶縁膜にコンタク
トホールを形成し、電極を形成する工程を少なくとも有
することを特徴とする。

【００１４】本発明における第２の発明は、ソース領
域、ドレイン領域、チャネル領域、ゲート絶縁膜および
多結晶シリコン薄膜により形成されたゲート電極を有す
るプレーナー型薄膜半導体装置において、該ゲート電極
は熱酸化膜に覆われ、ゲート酸化膜の下のソース領域端
部およびドレイン領域端部が前記ゲート電極の酸化膜端
と重なり、さらに、ソース領域端部およびドレイン領域
端部とチャネル領域との間に低濃度に不純物添加された
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域を有することを特徴とする。

【００１５】さらに、薄膜半導体装置の製造方法に於
て、（ａ） 絶縁性非晶質材料上に第１の半導体層を形
成し、該半導体層上にゲート絶縁膜を成膜する工程、
（ｂ） 前記ゲート絶縁膜上に多結晶シリコンによりゲ
ート電極を形成する工程、（ｃ） 前記ゲート電極をマ
スクとしてリン、ヒ素あるいはボロン等の不純物をイオ
ン注入することにより、前記ゲート電極に対して自己整
合的に、ソース領域、ドレイン領域を形成する工程、
（ｄ） 前記ゲート電極を熱酸化させることにより絶縁
膜を成膜し、ゲート電極を細らせるとともに、ソースお
よびドレイン領域を活性化させる工程、（ｅ） 低濃度
のリン、ヒ素あるいはボロン等の不純物をイオン注入す
ることにより、前記ゲート電極に対して自己整合的に、
ＬＤＤ領域を形成する工程、（ｆ） 層間絶縁膜を積層
する工程、（ｇ） 前記第１の半導体層とのコンタクト
を形成するために、フォト工程により、前記層間絶縁膜
にコンタクトホールを形成し、電極を形成する工程を少
なくとも有することを特徴とする。

【００１６】

【実施例】本発明の薄膜トランジスタの断面構造を図１
に示す。本発明によって提案する２個の構造を示す。詳
しくは製造方法に沿って説明するのでまず簡単に説明す
る。図１（ａ）はオフセットゲート構造、図１（ｂ）は
ＬＤＤ構造を示している。１−１は絶縁性非晶質材料、
１−２は半導体薄膜、１−３はゲート絶縁膜、１−４は
ゲート電極、１−５は該ゲート電極を熱酸化させて形成
したゲート電極酸化膜、１−６はソース領域、１−７は
ドレイン領域、１−８は層間絶縁膜、１−９はソース電
極、１−１０はドレイン電極、１−１１はＬＤＤ領域を
示している。以下に、実施例１から２として、図１
（ａ）と（ｂ）の製造方法をそれぞれ説明する。（実施
例１）図１（ａ）に示した本発明のオフセットゲート構
造を有する薄膜トランジスタについて、製造プロセスに
そって説明する。

【００１７】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。もち
ろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法や
プラズマＣＶＤ法あるいはスパッタ法等で成膜された多
結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）を用いても本発明を実現することができ
る。

【００１８】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ₄ 分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。

【００１９】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００２０】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10 Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。

【００２１】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００２２】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパターニングする。

【００２３】次に図２（ｄ）に示されているように、ゲ
ート酸化膜２−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００２４】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルドープしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすること、およびＰｃｈ薄膜ト
ランジスタのスレッシュホルド電圧がプラス側にシフト
することを防ぐことを目的としている。前記非晶質シリ
コン膜のデポ膜厚が５００〜１５００Å程度の場合は、
ボロンのドーズ量は１×１０¹²〜５×１０¹²ｃｍ^-2程度
が適している。前記非晶質シリコン膜の膜厚が５００Å
以下の薄い場合にはボロンドーズ量を少なくし、目安と
しては１×１０¹²ｃｍ^-2以下にする。また、前記膜厚が
１５００Å以上の厚い場合にはボロンドーズ量を多く
し、目安としては５×１０¹²ｃｍ^-2以上にする。

【００２５】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００２６】次に図２（ｅ）に示されるように、ゲート
電極２−５を形成する。該ゲート電極材料としては多結
晶シリコン薄膜、あるいはモリブデンシリサイドやタン
グステンシリサイドやチタンシリサイドなどのようなシ
リサイド膜、あるいはアルミニュウムやクロムなどのよ
うな金属膜、あるいはＩＴＯやＳｎＯ₂ などのような透
明性導電膜などを用いることができる。成膜方法として
は、ＣＶＤ法、スパッタ法、真空蒸着法、プラズマＣＶ
Ｄ法等の方法があるが、ここでの詳しい説明は省略す
る。

【００２７】つぎに、図３（ａ）に示されるように前記
ゲート電極を酸化させてゲート電極酸化膜２−６を成膜
する。この工程によって、ゲート電極の表面のみを酸化
膜で覆う事が出来る。該ゲート電極酸化膜２−６の形成
方法としては前述したように、ＬＰＣＶＤ法、あるいは
光励起ＣＶＤ法、あるいはプラズマＣＶＤ法、ＥＣＲプ
ラズマＣＶＤ法、あるいは高真空蒸着法、あるいはプラ
ズマ酸化法、あるいは高圧酸化法などのような５００℃
以下の低温方法がある。

【００２８】次に図３（ｂ）に示すように、イオン注入
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図２（ｂ）におい
て、２−７は高濃度にイオン注入されたソース領域、お
よび２−８はドレイン領域を示している。

【００２９】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。２−９で示される矢印は不純物のイオンビームを
表している。前記絶縁性非晶質材料２−１として石英基
板を用いた場合には熱拡散法を使うことができる。不純
物ドーズ量は、１×１０¹⁴から１×１０¹⁷ｃｍ^-2程度と
する。不純物濃度に換算すると、ソース２−７およびド
レイン領域２−８で約１×１０¹⁹から１×１０²²ｃｍ^-3
程度である。

【００３０】イオン注入によってソース、ドレイン領域
を形成してからゲート電極を酸化させる方法もあり、こ
れは実施例２により後に説明する。

【００３１】次に、図３（ｃ）に示すように層間絶縁膜
２−１０を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ₃） とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
−ス領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ₂ ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。

【００３２】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１３を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。

【００３３】次に図３（ｄ）に示すように、層間絶縁膜
２−１０にコンタクトホールをフォトエッチングにより
形成する。そして同図に示すようにソース電極２−１１
およびドレイン電極２−１２を形成する。該ソース電極
及びドレイン電極は、アルミニュウムあるいはクロムな
どの金属材料で形成する。この様にして薄膜トランジス
タが形成される。

【００３４】（実施例２）シリコン薄膜形成からゲート
電極形成までの工程は、図４（ａ）から図４（ｅ）まで
の図で表わされている。これらの工程は実施例１の項で
述べた内容と同様なのでここでの詳しい説明は省略す
る。石英基板を用い、前記非単結晶半導体薄膜として固
相成長Ｓｉ薄膜を用いた場合を実施例として説明する。
もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ
法やプラズマＣＶＤ法あるいはスパッタ法等で成膜され
た多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）を用いても本発明を実現することが
できる。

【００３５】続いて、ゲート電極形成後の工程から説明
する。図５（ａ）に示されるように、イオン注入法によ
り、前記第１の半導体層にアクセプター型またはドナー
型の不純物をイオン注入し、自己整合的にソース領域お
よびドレイン領域を形成する。図５（ａ）において、２
−７は高濃度にイオン注入されたソース領域、および２
−８はドレイン領域を示している。詳しい説明はここで
は省略する。

【００３６】つぎに、図５（ｂ）に示されるように、前
記ゲート電極２−５を直接酸化させることによりゲート
電極酸化膜２−６を成膜する。該ゲート電極酸化膜の形
成方法はゲート酸化膜形成方法の説明の時に少し述べ
た。熱酸化法やプラズマ酸化法や高圧酸化法等の方法が
考えられる。熱酸化法に関しては前に述べたので省略す
る。プラズマ酸化法は、酸素プラズマ中でシリコン膜を
直接酸化させるもので、６００°Ｃ以下の低温でも酸化
膜が形成できるという特徴を持っている。高圧酸化法
は、高圧酸素雰囲気中でシリコンを直接酸化させるもの
である。約１００００Ｔｏｒｒから３７００００Ｔｏｒ
ｒという高圧酸素雰囲気中では６００°Ｃの低温で酸化
膜を形成することができる。ゲート酸化膜形成後なので
ゲート電極酸化膜はなるべく低温で形成することが望ま
しい。

【００３７】これ以降の工程は実施例１の図３（ｃ）か
らの工程と全く同じなので、ここでの説明は省略する。

【００３８】（実施例３）次に、図１（ｂ）で示された
本発明における第２の発明の実施例について説明する。
絶縁性非晶質材料上に、非単結晶半導体薄膜を成膜す
る。前記絶縁性非晶質材料としては、石英基板、ガラス
基板、窒化膜あるいはＳｉＯ₂ 膜等が用いられる。石英
基板を用いる場合はプロセス温度は１２００℃程度まで
許容されるが、ガラス基板を用いる場合は、６００℃以
下の低温プロセスに制限される。以下では、石英基板を
用い、前記非単結晶半導体薄膜として固相成長Ｓｉ薄膜
を用いた場合を実施例として説明する。シリコン薄膜形
成からゲート電極形成までの工程は図６（ａ）から図６
（ｅ）までに表わされている。これらの工程は実施例１
の項で述べた内容と同様なのでここでの詳しい説明は省
略する。

【００３９】続いて、ゲート電極形成後の工程から説明
する。図７（ａ）に示されるように、イオン注入法によ
り、前記第１の半導体層にアクセプター型またはドナー
型の不純物をイオン注入し、自己整合的にソース領域お
よびドレイン領域を形成する。図７（ａ）において、７
−５は高濃度にイオン注入されたソース領域、および７
−６はドレイン領域を示している。

【００４０】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。７−７で示される矢印は不純物のイオンビームを
表している。前記絶縁性非晶質材料７−１として石英基
板を用いた場合には熱拡散法を使うことができる。不純
物ドーズ量は、１×１０¹⁴から１×１０¹⁷ｃｍ^-2程度と
する。不純物濃度に換算すると、ソース領域７−５およ
びドレイン領域７−６で約１×１０¹⁹から１×１０²²ｃ
ｍ^-3程度である。

【００４１】つぎに、図７（ｂ）に示されるよう前記ゲ
ート電極７−４を酸化させてゲート電極酸化膜７−８を
形成する。該ゲート電極酸化膜の形成方法に関しては、
実施例１および実施例２において説明したのでここでの
詳しい説明は省略する。

【００４２】続いて図７（ｃ）に示すように、低濃度の
不純物元素の添加を行い、ＬＤＤ領域７−９を形成す
る。ゲート電極７−４をマスクとして自己整合的にＬＤ
Ｄ領域７−９を形成する。７−１０は不純物のイオンビ
ームをあらわしている。ソース、ドレイン領域と同様
に、Ｎｃｈ薄膜トランジスタの場合はドナー型の不純物
を、Ｐｃｈ薄膜トランジスタの場合はアクセプター型の
不純物を添加する。ＬＤＤ領域の不純物濃度は、前記ソ
ース、ドレイン領域の不純物濃度よりも少なくする。イ
オン注入法を用いる場合はイオン注入ドーズ量として
は、１×１０¹²〜１×１０¹⁴ｃｍ^-2程度とする。不純物
濃度では１×１０¹⁷〜１×１０¹⁹ｃｍ^-3程度となる。不
純物添加方法としては、イオン注入法の他に、先にも述
べたように、レーザードーピング法あるいはプラズマド
ーピング法などの方法がある。

【００４３】次に、層間絶縁膜７−１１を積層する。該
層間絶縁膜材料としては、酸化膜あるいは窒化膜などを
用いる。絶縁性が良好ならば膜厚はいくらでもよいが、
数千Åから数μｍ程度が普通である。窒化膜の形成方法
としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法など
が簡単である。反応には、アンモニアガス（ＮＨ₃）と
シランガスと窒素ガスとの混合ガス、あるいはシランガ
スと窒素ガスとの混合ガスなどを用いる。 続いて、前
記層間絶縁膜の緻密化と前記ソース領域及びドレイン領
域の活性化と結晶性の回復を目的として活性化アニール
を行う。活性化アニールの条件としては、Ｎ₂ ガス雰囲
気中で８００〜１０００℃程度に低温化し、アニール時
間を２０分〜１時間程度とする。９００〜１０００℃で
は２０分程度のアニールで不純物はかなり活性化され
る。８００〜９００℃では２０分から１時間のアニール
をする。一方、はじめに５００〜８００℃で１〜２０時
間程度のアニールにより結晶性を充分に回復させた後、
９００〜１０００℃の高温で活性化させるという２段階
活性化アニール法も効果がある。また、赤外線ランプや
ハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）法も効果がある。さらに
は、レーザービーム等を用いたレーザー活性化法を利用
することも効果がある。

【００４４】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜７−１１を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。

【００４５】次に、層間絶縁膜７−１１にコンタクトホ
ールをフォトエッチングにより形成する。そしてソース
電極７−１２およびドレイン電極７−１３を形成する。
該ソース電極及びドレイン電極は、アルミニュウムある
いはクロムあるいはモリブデンなどの金属材料で形成す
る。この様にして薄膜トランジスタが形成される。

【００４６】

【発明の効果】以上説明したように、実施例１および実
施例２で述べた本発明のようなオフセットゲート構造に
より、オフリーク電流の極めて低い薄膜トランジスタを
実現することができる。さらに、ゲート電極を直接酸化
させる事によってゲート電極を細らせ、ソース、ドレイ
ン端とチャネル層との間にオフセット領域を設けたの
で、フォト工程を増やす事なくオフセットゲート構造の
薄膜トランジスタを作成する事が可能となった。従来の
オフセットゲート構造薄膜トランジスタを作成するため
には従来技術の項で説明したとおり、側壁形成等の複雑
な工程を通さなくても低オフリーク電流の薄膜トランジ
スタを作成する事が出来るようになった。従って、作成
コストの低減、あるいは歩留まりの向上に対して極めて
大きな効果が期待される。また、ゲート電極はリン等の
不純物が高濃度に添加されたＮ型ｐｏｌｙ−Ｓｉで構成
されているため、これを酸化させるとその不純物が充分
活性化される。このように本発明はゲート電極配線抵抗
の低抵抗化に対しても極めて大きな効果がある。

【００４７】オフセットゲート構造では、オフセット領
域の抵抗が高いためにオン電流の低下と言う問題点が考
えられる。そこで、実施例１および実施例２で説明した
発明を応用してＬＤＤ構造を作製する方法を述べたのが
実施例３である。本発明のようなＬＤＤ構造により、オ
フリーク電流が極めて低いと同時にオン電流の大きな薄
膜トランジスタを実現することができる。実施例３の項
で述べたように、側壁形成のような複雑な工程およびフ
ォト工程を増やす事なしでＬＤＤ構造を作成する事が可
能となった。従来のＬＤＤ構造の薄膜トランジスタを作
製するには異方性エッチングによりゲート電極側壁をも
うけてＬＤＤ領域を形成していたが、本発明に依って、
このような複雑な工程を省略することが可能となった。
従って、製造コストの低減、歩留まり向上に大きな効果
がある。さらに、ゲート電極配線抵抗の低抵抗化に対し
ても極めて大きな効果がある。

【００４８】以上述べたように、本発明により、３端子
のままで、オン電流の低減が極めて少なく、オフリーク
電流のきわめて少ない薄膜トランジスタを非常に簡単な
工程で作製することが可能となった。本発明は非常に大
きな効果をもたらすものである。

【００４９】図８に、トランジスタ特性に対する本発明
の効果を図示して説明する。図８は、Ｎｃｈ薄膜トラン
ジスタの特性を示す図である。横軸はゲート電圧、縦軸
はドレイン電流を表している。８−１は従来の非オフセ
ットゲート構造薄膜トランジスタのトランジスタカーブ
である。大きなオン電流が得られるが、オフリーク電流
が大きく、オフ領域においてゲート電圧に依存したオフ
リーク電流のはねあがりが非常に大きい。８−２は従来
のオフセットゲート構造薄膜トランジスタのトランジス
タカーブである。オフリーク電流は低減されそのはね上
がりも抑えられているが、オン電流が低下してしまう。
これは、オフセット領域が高抵抗領域としてチャネル領
域に直列につながっているからである。これに対して本
発明により作製した薄膜トランジスタのトランジスタカ
ーブは８−３に示す曲線で示されている。本発明によ
り、非オフセットゲート構造薄膜トランジスタと同程度
のオン電流お確保したままで、オフリーク電流の低減が
実現される。

【００５０】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。

【００５１】本発明によって作製された薄膜トランジス
タは優れた特性を有する。従来に比べて、薄膜トランジ
スタのオフリーク電流は小さくなる。またスレッシュホ
ルド電圧も小さくなりトランジスタ特性が大きく改善さ
れる。また、簡単な工程でオフセットゲート構造を作成
できるので、低コスト化、および歩留り向上に大きな効
果がある。さらに、ゲート電極抵抗の低抵抗化に対して
も有効である。

【００５２】非晶質絶縁基板上に優れた特性の薄膜トラ
ンジスタを作製することが可能となるので、ドライバ−
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。オフ
リーク電流が非常に小さいことから画素の保持特性も向
上する。さらに、電源電圧の低減、消費電流の低減、信
頼性の向上に対して大きな効果がある。また、６００℃
以下の低温プロセスによる作製も可能なので、アクティ
ブマトリクス基板の低価格化及び大面積化に対してもそ
の効果は大きい。ハイビジョンパネル用のライトバルブ
の実現に対しても大きく貢献するものである。

【００５３】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００５４】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいは ＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂
等の結晶性絶縁基板も用いることができる。

【００５５】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００５６】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。

【図面の簡単な説明】

【図１】 （ａ）と（ｂ）は、本発明の薄膜トランジス
タの構造断面図である。

【図２】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。

【図３】 （ａ）から（ｄ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図３
（ａ）は、図２（ｅ）から続いている。

【図４】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。

【図５】 （ａ）と（ｂ）は、本発明の実施例を示す薄
膜トランジスタの工程断面図である。ただし、図５
（ａ）は、図４（ｅ）から続いている。

【図６】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。

【図７】 （ａ）から（ｄ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、図７
（ａ）は、図６（ｅ）から続いている。

【図８】 本発明の効果を示すＮｃｈ薄膜トランジスタ
の特性図である。

【図９】 （ａ）から（ｄ）は、従来のオフセットゲー
ト構造薄膜トランジスタを説明するための構造断面図で
ある。

【図１０】（ａ）と（ｂ）は、従来のオフセットゲート
構造薄膜トランジスタを説明するための構造断面図であ
る。ただし、図１０（ａ）は、図９（ｄ）から続いてい
る。

【符号の説明】

１− ３ ゲート絶縁膜 １− ４ ゲート電極 １− ５ ゲート電極酸化膜 １−１１ ＬＤＤ領域 ２− ４ ゲート絶縁膜 ２− ５ ゲート電極 ２− ６ ゲート電極酸化膜 ２− ７ ソース領域 ２− ８ ドレイン領域 ２−１３ オフセット領域 ７− ４ ゲート電極 ７− ８ ゲート電極酸化膜 ７− ９ ＬＤＤ領域 ８− １ 従来方法により作製した非オフセットゲート
構造Ｎｃｈ薄膜トランジスタの特性 ８− ２ 従来方法により作製したオフセットゲート構
造Ｎｃｈ薄膜トランジスタの特性 ８− ３ 本発明により作製したＮｃｈ薄膜トランジス
タの特性

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ソース領域、ドレイン領域、チャネル領
   域、ゲート絶縁膜および多結晶シリコン薄膜により形成
   されたゲート電極を有するプレーナー型薄膜半導体装置
   において、該ゲート電極は熱酸化膜に覆われ、さらにゲ
   ート酸化膜の下のソース領域端部およびドレイン領域端
   部が前記ゲート電極とオーバーラップしないことを特徴
   とする薄膜半導体装置。
2. 【請求項２】 請求項１の薄膜半導体装置の製造方法に
   於て、 （ａ） 絶縁性非晶質材料上に第１の半導体層を形成
   し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上に多結晶シリコンによりゲ
   ート電極を形成する工程、（ｃ） 前記ゲート電極をマ
   スクとしてリン、ヒ素あるいはボロン等の不純物をイオ
   ン注入することにより、前記ゲート電極に対して自己整
   合的に、ソース領域、ドレイン領域を形成する工程、 （ｄ） 前記ゲート電極を熱酸化させることにより絶縁
   膜を成膜し、ゲート電極を細らせるとともに、ソースお
   よびドレイン領域を活性化させる工程、 （ｅ） 層間絶縁膜を積層する工程、 （ｆ） 前記第１の半導体層とのコンタクトを形成する
   ために、フォト工程により、前記層間絶縁膜にコンタク
   トホールを形成し、電極を形成する工程を少なくとも有
   することを特徴とする薄膜半導体装置の製造方法。
3. 【請求項３】 請求項１の薄膜半導体装置の製造方法に
   於て、（ａ） 絶縁性非晶質材料上に第１の半導体層を
   形成し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上に多結晶シリコンによりゲ
   ート電極を形成する工程、（ｃ） 前記ゲート電極を熱
   酸化させることにより絶縁膜を成膜し、ゲート電極を細
   らせる工程、 （ｄ） 前記ゲート電極をマスクとしてリン、ヒ素ある
   いはボロン等の不純物をイオン注入することにより、前
   記ゲート電極に対して自己整合的に、ソース領域、ドレ
   イン領域を形成する工程、 （ｅ） 層間絶縁膜を積層する工程、 （ｆ） アニールする工程、 （ｇ） 前記第１の半導体層とのコンタクトを形成する
   ために、フォト工程により、前記層間絶縁膜にコンタク
   トホールを形成し、電極を形成する工程を少なくとも有
   することを特徴とする薄膜半導体装置の製造方法。
4. 【請求項４】 ソース領域、ドレイン領域、チャネル領
   域、ゲート絶縁膜および多結晶シリコン薄膜により形成
   されたゲート電極を有するプレーナー型薄膜半導体装置
   において、該ゲート電極は熱酸化膜に覆われ、ゲート酸
   化膜の下のソース領域端部およびドレイン領域端部が前
   記ゲート電極の酸化膜端と重なり、さらに、ソース領域
   端部およびドレイン領域端部とチャネル領域との間に低
   濃度に不純物添加されたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
   ｐｅｄ Ｄｒａｉｎ）領域を有することを特徴とする薄
   膜半導体装置。
5. 【請求項５】 請求項４の薄膜半導体装置の製造方法に
   於て、 （ａ） 絶縁性非晶質材料上に第１の半導体層を形成
   し、該半導体層上にゲート絶縁膜を成膜する工程、 （ｂ） 前記ゲート絶縁膜上に多結晶シリコンによりゲ
   ート電極を形成する工程、（ｃ） 前記ゲート電極をマ
   スクとしてリン、ヒ素あるいはボロン等の不純物をイオ
   ン注入することにより、前記ゲート電極に対して自己整
   合的に、ソース領域、ドレイン領域を形成する工程、 （ｄ） 前記ゲート電極を熱酸化させることにより絶縁
   膜を成膜し、ゲート電極を細らせるとともに、ソースお
   よびドレイン領域を活性化させる工程、 （ｅ） 低濃度のリン、ヒ素あるいはボロン等の不純物
   をイオン注入することにより、前記ゲート電極に対して
   自己整合的に、ＬＤＤ領域を形成する工程、 （ｆ） 層間絶縁膜を積層する工程、 （ｇ） 前記第１の半導体層とのコンタクトを形成する
   ために、フォト工程により、前記層間絶縁膜にコンタク
   トホールを形成し、電極を形成する工程を少なくとも有
   することを特徴とする薄膜半導体装置の製造方法。