JP2551724B2 - 薄膜半導体装置およびその製造方法 - Google Patents
薄膜半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極の配線抵抗
が非常に小さく、しかもオフリーク電極の極めて少ない
薄膜半導体装置およびその製造方法に関する。
が非常に小さく、しかもオフリーク電極の極めて少ない
薄膜半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、アクティブマトリ
クスパネルにおいて画素のスイッチング素子やドライバ
回路、あるいは密着型イメージセンサ、さらにはＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｉｅｓ）等に応用されている。
クスパネルにおいて画素のスイッチング素子やドライバ
回路、あるいは密着型イメージセンサ、さらにはＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｉｅｓ）等に応用されている。
【０００３】しかしながら、従来の薄膜トランジスタに
おいては、ゲート電極は不純物添加された多結晶シリコ
ン膜１層のみで形成されていた。この不純物添加多結晶
シリコン膜をたとえば３５００Åの厚さに堆積させたと
しても、そのシート抵抗は２０Ω／□程度にしか下がら
ないことが報告されている｛電子情報通信学会技術研究
報告、ＳＤＭ９１−１６４、電子情報通信学会、１９９
１年｝。
おいては、ゲート電極は不純物添加された多結晶シリコ
ン膜１層のみで形成されていた。この不純物添加多結晶
シリコン膜をたとえば３５００Åの厚さに堆積させたと
しても、そのシート抵抗は２０Ω／□程度にしか下がら
ないことが報告されている｛電子情報通信学会技術研究
報告、ＳＤＭ９１−１６４、電子情報通信学会、１９９
１年｝。
【０００４】この従来のゲート電極を液晶ディスプレイ
に応用した場合の問題点を以下に述べる。
に応用した場合の問題点を以下に述べる。
【０００５】第１の問題点は、ゲート線断線が線欠陥と
なり、この線欠陥が液晶ディスプレイの品質を低下さ
せ、歩留りを低下させることである。すなわち、液晶デ
ィスプレイの駆動方法としては、通常、ゲート線に左右
両側からゲート信号を入れる。例えばゲート線がある１
点で断線していても、ゲート線には両側からゲート信号
がくる。ところが、ゲート線の抵抗が高い場合にはゲー
ト信号の遅延が無視できなくなり、断線付近の画素の応
答の遅れが目立つようになる。また、ゲート線とソース
線の短絡が発生した場合にはこの短絡点の両側のゲート
線を切断して短絡の影響をなくしたいところだが、ゲー
ト線抵抗が高いために逆に線欠陥になってしまう。ゲー
ト線が低抵抗化できれば、この両側からくるゲート信号
の遅延は問題にならない程度に小さくなり、液晶ディス
プレイの表示画面にはなんら影響がでなくなる。
なり、この線欠陥が液晶ディスプレイの品質を低下さ
せ、歩留りを低下させることである。すなわち、液晶デ
ィスプレイの駆動方法としては、通常、ゲート線に左右
両側からゲート信号を入れる。例えばゲート線がある１
点で断線していても、ゲート線には両側からゲート信号
がくる。ところが、ゲート線の抵抗が高い場合にはゲー
ト信号の遅延が無視できなくなり、断線付近の画素の応
答の遅れが目立つようになる。また、ゲート線とソース
線の短絡が発生した場合にはこの短絡点の両側のゲート
線を切断して短絡の影響をなくしたいところだが、ゲー
ト線抵抗が高いために逆に線欠陥になってしまう。ゲー
ト線が低抵抗化できれば、この両側からくるゲート信号
の遅延は問題にならない程度に小さくなり、液晶ディス
プレイの表示画面にはなんら影響がでなくなる。
【０００６】第２の問題点は、フリッカすなわち画面の
ちらつき、あるいは表示ムラを抑えることができないこ
とがある。すなわち、ゲート線に矩形パルスを入力した
際に、ゲート線の時定数τ＝Ｒ×Ｃ（Ｒはゲート線抵
抗、Ｃはゲート線容量）が大きいと画面の中央部では、
前記矩形パルスの波形がなまってしまい画素トランジス
タの立ち上がり特性がばらつき、その結果、フリッカと
なって現れる。ゲート線抵抗が高いと時定数τが大きく
なるのでフリッカを抑えることはできない。
ちらつき、あるいは表示ムラを抑えることができないこ
とがある。すなわち、ゲート線に矩形パルスを入力した
際に、ゲート線の時定数τ＝Ｒ×Ｃ（Ｒはゲート線抵
抗、Ｃはゲート線容量）が大きいと画面の中央部では、
前記矩形パルスの波形がなまってしまい画素トランジス
タの立ち上がり特性がばらつき、その結果、フリッカと
なって現れる。ゲート線抵抗が高いと時定数τが大きく
なるのでフリッカを抑えることはできない。
【０００７】そして、従来のゲート電極を、大画面ある
いはハイビジョン液晶ディスプレイに応用していく場合
には上記の問題点は、さらに顕著になる。
いはハイビジョン液晶ディスプレイに応用していく場合
には上記の問題点は、さらに顕著になる。
【０００８】第３の問題点は、従来通りゲート電極を不
純物添加多結晶シリコン膜のみで構成した場合には、そ
の膜厚を５０００Åとしてもそのシート抵抗は１５Ω／
□程度にしか下がらない。さらに低抵抗化するには、膜
厚を５０００Å以上にすることが必要となる。しかし、
これでは素子の表面の凹凸が大きくなり、その上に形成
される膜あるいは配線の段差被覆性に問題を生じ、歩留
り低下の大きな要因となる。
純物添加多結晶シリコン膜のみで構成した場合には、そ
の膜厚を５０００Åとしてもそのシート抵抗は１５Ω／
□程度にしか下がらない。さらに低抵抗化するには、膜
厚を５０００Å以上にすることが必要となる。しかし、
これでは素子の表面の凹凸が大きくなり、その上に形成
される膜あるいは配線の段差被覆性に問題を生じ、歩留
り低下の大きな要因となる。
【０００９】第４の問題点は、低抵抗化を目的としてシ
リサイドを用いた場合に、石英基板に対するシリサイド
の応力が大きいことである。線膨張率の値を比べてみる
と石英基板が５．５×１０-7／ｄｅｇ．であるのに対し
て、ＭｏＳｉ2 が８．２５×１０-6／ｄｅｇ．、ＷＳｉ
2 が６．２５×１０-6／ｄｅｇ．程度と石英基板に対し
て１桁以上も大きい｛半導体研究２４、工業調査会、１
９８６年｝。従って、石英基板上のシリサイド膜は応力
を受けて、膜にクラック等が入りやすくなるものと考え
られる。これも歩留り低減の原因になる。
リサイドを用いた場合に、石英基板に対するシリサイド
の応力が大きいことである。線膨張率の値を比べてみる
と石英基板が５．５×１０-7／ｄｅｇ．であるのに対し
て、ＭｏＳｉ2 が８．２５×１０-6／ｄｅｇ．、ＷＳｉ
2 が６．２５×１０-6／ｄｅｇ．程度と石英基板に対し
て１桁以上も大きい｛半導体研究２４、工業調査会、１
９８６年｝。従って、石英基板上のシリサイド膜は応力
を受けて、膜にクラック等が入りやすくなるものと考え
られる。これも歩留り低減の原因になる。
【００１０】一方、薄膜トランジスタのオフ領域におけ
るリーク電流（以下、オフリーク電流という）が大きい
と、画素の保持特性が劣化する。このため、優れた液晶
ディスプレイを実現するには、オフリーク電流を低減さ
せることが必要となる。通常の薄膜トランジスタのオフ
リーク電流は、ドレイン領域近傍の電界強度に強く依存
しており、ゲート電圧をオフ側に大きくしてゆくとオフ
リーク電流は大きくはね上がる。オフリーク電流を低減
させるためには、ＬＤＤ（（Ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）構造あるいはオフセットゲート構造を形
成することが有効であることが従来より知られている。
るリーク電流（以下、オフリーク電流という）が大きい
と、画素の保持特性が劣化する。このため、優れた液晶
ディスプレイを実現するには、オフリーク電流を低減さ
せることが必要となる。通常の薄膜トランジスタのオフ
リーク電流は、ドレイン領域近傍の電界強度に強く依存
しており、ゲート電圧をオフ側に大きくしてゆくとオフ
リーク電流は大きくはね上がる。オフリーク電流を低減
させるためには、ＬＤＤ（（Ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）構造あるいはオフセットゲート構造を形
成することが有効であることが従来より知られている。
【００１１】しかし、従来のＬＤＤ構造あるいはオフセ
ットゲート構造を作製する場合には、異方性エッチング
を利用してゲート電極の側壁を設けるなどの複雑な工程
を必要としていた。
ットゲート構造を作製する場合には、異方性エッチング
を利用してゲート電極の側壁を設けるなどの複雑な工程
を必要としていた。
【００１２】すなわち、上記のような従来の方法の問題
点を解決するためには、ゲート電極のシート抵抗の値を
従来の３分の１の５〜８Ω／□程度に下げる必要があ
る。その方法のひとつとして、最下層に多結晶シリコン
膜、中間層にシリサイド膜、最上層に多結晶シリコン膜
を積層した３層構造を１回のフォトエッチングでパター
ニングし、その３層構造をゲート電極とする方法が提案
されている｛Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ
１２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａ
ｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ（Ｊａｐ
ａｎ Ｄｉｓｐｌａｙ １９９２）４５１｝。
点を解決するためには、ゲート電極のシート抵抗の値を
従来の３分の１の５〜８Ω／□程度に下げる必要があ
る。その方法のひとつとして、最下層に多結晶シリコン
膜、中間層にシリサイド膜、最上層に多結晶シリコン膜
を積層した３層構造を１回のフォトエッチングでパター
ニングし、その３層構造をゲート電極とする方法が提案
されている｛Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ
１２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａ
ｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ（Ｊａｐ
ａｎ Ｄｉｓｐｌａｙ １９９２）４５１｝。
【００１３】図１８は多結晶シリコン／シリサイド／多
結晶シリコンの３層膜を１回のフォトエッチングするこ
とによって形成されたゲート電極を含む薄膜トランジス
タの構造を示す断面図である。１８１は絶縁基板、１８
２は半導体薄膜、１８３はソース領域、１８４はドレイ
ン領域、１８５はゲート絶縁膜である。１８６は最下層
の多結晶シリコン膜、１８７は中間層のシリサイド膜、
１８８は最上層の多結晶シリコン膜を示しており、これ
らは３層ゲート電極を構成している。１８９は層間絶縁
膜、１９０はソース電極、１９１はドレイン電極であ
る。
結晶シリコンの３層膜を１回のフォトエッチングするこ
とによって形成されたゲート電極を含む薄膜トランジス
タの構造を示す断面図である。１８１は絶縁基板、１８
２は半導体薄膜、１８３はソース領域、１８４はドレイ
ン領域、１８５はゲート絶縁膜である。１８６は最下層
の多結晶シリコン膜、１８７は中間層のシリサイド膜、
１８８は最上層の多結晶シリコン膜を示しており、これ
らは３層ゲート電極を構成している。１８９は層間絶縁
膜、１９０はソース電極、１９１はドレイン電極であ
る。
【００１４】しかしながら、通常のゲート電極構造では
問題はないが、オフセットゲート構造を形成するために
さらに過剰にエッチングすると、シリサイド膜のエッチ
ングレートが最も大きいために、図１８に示すように、
中間層のシリサイド膜が速くエッチングされてオーバー
ハング形状になってしまう。このため、層間絶縁膜１８
９の段差上での被膜性が悪くなり、その上に形成される
配線の断線率が大きくなってしまう。このように、従来
の半導体装置の製造方法では、ゲート線を低抵抗化し、
かつオフセットゲート構造を実現することは難しかっ
た。
問題はないが、オフセットゲート構造を形成するために
さらに過剰にエッチングすると、シリサイド膜のエッチ
ングレートが最も大きいために、図１８に示すように、
中間層のシリサイド膜が速くエッチングされてオーバー
ハング形状になってしまう。このため、層間絶縁膜１８
９の段差上での被膜性が悪くなり、その上に形成される
配線の断線率が大きくなってしまう。このように、従来
の半導体装置の製造方法では、ゲート線を低抵抗化し、
かつオフセットゲート構造を実現することは難しかっ
た。
【００１５】
【発明が解決しようとする課題】本発明の目的は、この
ような低抵抗なゲート電極を用いてオフセットゲート構
造の薄膜半導体装置を従来のプロセスと比べても難しく
ない方法で実現させ、オフリーク電流が小さく、しかも
ゲート線抵抗の低い優れた薄膜半導体装置を提供するこ
とにある。
ような低抵抗なゲート電極を用いてオフセットゲート構
造の薄膜半導体装置を従来のプロセスと比べても難しく
ない方法で実現させ、オフリーク電流が小さく、しかも
ゲート線抵抗の低い優れた薄膜半導体装置を提供するこ
とにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ソース領域、ドレイン領
域、ゲート絶縁膜およびゲート電極を有するプレーナー
型薄膜半導体装置において、前記ゲート絶縁膜の上に形
成されるゲート電極は、最下層の不純物添加された多結
晶シリコン薄膜と、中間層のシリサイド膜と、これら２
層構造の上に積層された最上層の高抵抗の多結晶シリコ
ン膜とから構成される３層ゲート電極であり、前記最上
層の高抵抗の結晶シリコン膜のパターンは前記２層構造
の前記最下層の不純物添加された多結晶シリコン薄膜お
よび前記中間層のシリサイド膜のパターンよりも大き
く、かつ、前記２層構造のパターンを完全に覆っている
ことを特徴とする。
に、請求項１記載の発明は、ソース領域、ドレイン領
域、ゲート絶縁膜およびゲート電極を有するプレーナー
型薄膜半導体装置において、前記ゲート絶縁膜の上に形
成されるゲート電極は、最下層の不純物添加された多結
晶シリコン薄膜と、中間層のシリサイド膜と、これら２
層構造の上に積層された最上層の高抵抗の多結晶シリコ
ン膜とから構成される３層ゲート電極であり、前記最上
層の高抵抗の結晶シリコン膜のパターンは前記２層構造
の前記最下層の不純物添加された多結晶シリコン薄膜お
よび前記中間層のシリサイド膜のパターンよりも大き
く、かつ、前記２層構造のパターンを完全に覆っている
ことを特徴とする。
【００１７】請求項２記載の発明は、ソース領域、ドレ
イン領域、ゲート絶縁膜およびゲート電極を有するプレ
ーナー型薄膜半導体装置において、前記ゲート絶縁膜の
上に形成されるゲート電極は、最下層の不純物添加され
た多結晶シリコン薄膜と、中間層のシリサイド膜と、こ
れら２層構造の上に積層された最上層の多結晶シリコン
膜とから構成される３層ゲート電極であり、かつ前記最
上層の多結晶シリコン膜のパターンをマスクとした不純
物のイオン注入により形成されたＬＤＤ構造を有するこ
とを特徴とする。
イン領域、ゲート絶縁膜およびゲート電極を有するプレ
ーナー型薄膜半導体装置において、前記ゲート絶縁膜の
上に形成されるゲート電極は、最下層の不純物添加され
た多結晶シリコン薄膜と、中間層のシリサイド膜と、こ
れら２層構造の上に積層された最上層の多結晶シリコン
膜とから構成される３層ゲート電極であり、かつ前記最
上層の多結晶シリコン膜のパターンをマスクとした不純
物のイオン注入により形成されたＬＤＤ構造を有するこ
とを特徴とする。
【００１８】ここで、請求項２に記載の薄膜半導体装置
において、前記２層構造のパターン寸法は、前記最上層
の高抵抗の多結晶シリコン膜のパターン寸法よりも小さ
く、かつ、前記２層構造のパターンは、前記最上層の高
抵抗の多結晶シリコン膜のパターンにより完全に覆われ
ていてもよい。
において、前記２層構造のパターン寸法は、前記最上層
の高抵抗の多結晶シリコン膜のパターン寸法よりも小さ
く、かつ、前記２層構造のパターンは、前記最上層の高
抵抗の多結晶シリコン膜のパターンにより完全に覆われ
ていてもよい。
【００１９】請求項１または２に記載の薄膜半導体装置
において、前記ソース領域およびドレイン領域は、前記
最上層の高抵抗の多結晶シリコン膜のパターンに対して
自己整合的に形成されたものであってもよい。
において、前記ソース領域およびドレイン領域は、前記
最上層の高抵抗の多結晶シリコン膜のパターンに対して
自己整合的に形成されたものであってもよい。
【００２０】請求項１または２に記載の薄膜半導体装置
において、前記シリサイド膜は、コバルトシリサイド
（ＣｏＳｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、チ
タンシリサイド（ＴｉＳｉ2 ）、モリブデンシリサイド
（ＭｏＳｉ2 ）、およびタングステンシリサイド（ＷＳ
ｉ2 ）からなる群より選ばれた材料を含むものでもよ
い。
において、前記シリサイド膜は、コバルトシリサイド
（ＣｏＳｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、チ
タンシリサイド（ＴｉＳｉ2 ）、モリブデンシリサイド
（ＭｏＳｉ2 ）、およびタングステンシリサイド（ＷＳ
ｉ2 ）からなる群より選ばれた材料を含むものでもよ
い。
【００２１】請求項１または２に記載の薄膜半導体装置
において、前記３層ゲート電極における最下層の不純物
添加された多結晶シリコン薄膜は、リン、砒素、および
ボロンからなる群より選ばれた不純物元素が添加された
ものであってもよい。
において、前記３層ゲート電極における最下層の不純物
添加された多結晶シリコン薄膜は、リン、砒素、および
ボロンからなる群より選ばれた不純物元素が添加された
ものであってもよい。
【００２２】請求項７記載の発明は、（ａ）絶縁性非晶
質材料からなる基板上に第１の半導体層を形成し、該半
導体層上にゲート絶縁膜を形成する工程と、（ｂ）該ゲ
ート絶縁膜上に不純物添加された多結晶シリコン膜を成
膜する工程と、（ｃ）該不純物添加された多結晶シリコ
ン膜上にシリサイド膜を成膜する工程と、（ｄ）１回の
フォト工程により、前記不純物添加された多結晶シリコ
ン膜とシリサイド膜の２層膜を同時にパターニングする
工程と、（ｅ）前記パターニングされた２層膜の上に最
上層の高抵抗の多結晶シリコン膜を成膜する工程と、
（ｆ）レジストパターンを形成し、該レジストパターン
をマスクとしてエッチングを行い、前記最上層の高抵抗
の多結晶シリコン膜をレジストパターンと同じパターン
に加工する工程と、（ｇ）前記レジストパターンをマス
クとして不純物をイオン注入することにより、前記高抵
抗の多結晶シリコン膜のパターンに対して自己整合的に
前記第１の半導体層にソース領域およびドレイン領域を
形成する工程と、（ｈ）前記レジストパターンを剥離し
た後に、層間絶縁膜を成膜する工程と、（ｉ）フォト工
程により、前記層間絶縁膜にコンタクトホールを形成し
て前記ソース領域およびドレイン領域の上に電極を形成
する工程を少なくとも有することを特徴とする。
質材料からなる基板上に第１の半導体層を形成し、該半
導体層上にゲート絶縁膜を形成する工程と、（ｂ）該ゲ
ート絶縁膜上に不純物添加された多結晶シリコン膜を成
膜する工程と、（ｃ）該不純物添加された多結晶シリコ
ン膜上にシリサイド膜を成膜する工程と、（ｄ）１回の
フォト工程により、前記不純物添加された多結晶シリコ
ン膜とシリサイド膜の２層膜を同時にパターニングする
工程と、（ｅ）前記パターニングされた２層膜の上に最
上層の高抵抗の多結晶シリコン膜を成膜する工程と、
（ｆ）レジストパターンを形成し、該レジストパターン
をマスクとしてエッチングを行い、前記最上層の高抵抗
の多結晶シリコン膜をレジストパターンと同じパターン
に加工する工程と、（ｇ）前記レジストパターンをマス
クとして不純物をイオン注入することにより、前記高抵
抗の多結晶シリコン膜のパターンに対して自己整合的に
前記第１の半導体層にソース領域およびドレイン領域を
形成する工程と、（ｈ）前記レジストパターンを剥離し
た後に、層間絶縁膜を成膜する工程と、（ｉ）フォト工
程により、前記層間絶縁膜にコンタクトホールを形成し
て前記ソース領域およびドレイン領域の上に電極を形成
する工程を少なくとも有することを特徴とする。
【００２３】ここで、請求項７記載の薄膜半導体装置の
製造方法において、前記（ｆ）工程〜（ｉ）工程に代え
て、（ｆ′）レジストパターンを形成し、該レジストパ
ターンをマスクとしてエッチングを行い、前記最上層の
多結晶シリコン膜をレジストパターンと同じパターンに
加工する工程と、（ｇ′）前記レジストパターンを剥離
する工程と、（ｈ′）層間絶縁膜を成膜した後に、前記
最上層の多結晶シリコン膜のパターンをマスクとして不
純物をイオン注入することにより、前記最上層の多結晶
シリコン膜のパターンに対して自己整合的に前記第１の
半導体層にソース領域およびドレイン領域を形成すると
同時に、前記シリコン膜とシリサイド膜の２層膜のパタ
ーンに対して自己整合的にＬＤＤ領域を形成する工程
と、（ｉ′）フォト工程により、前記層間絶縁膜にコン
タクトホール形成して前記ソース領域およびドレイン領
域の上に電極を形成する工程を含むものでもよい。
製造方法において、前記（ｆ）工程〜（ｉ）工程に代え
て、（ｆ′）レジストパターンを形成し、該レジストパ
ターンをマスクとしてエッチングを行い、前記最上層の
多結晶シリコン膜をレジストパターンと同じパターンに
加工する工程と、（ｇ′）前記レジストパターンを剥離
する工程と、（ｈ′）層間絶縁膜を成膜した後に、前記
最上層の多結晶シリコン膜のパターンをマスクとして不
純物をイオン注入することにより、前記最上層の多結晶
シリコン膜のパターンに対して自己整合的に前記第１の
半導体層にソース領域およびドレイン領域を形成すると
同時に、前記シリコン膜とシリサイド膜の２層膜のパタ
ーンに対して自己整合的にＬＤＤ領域を形成する工程
と、（ｉ′）フォト工程により、前記層間絶縁膜にコン
タクトホール形成して前記ソース領域およびドレイン領
域の上に電極を形成する工程を含むものでもよい。
【００２４】請求項８記載の薄膜半導体装置の製造方法
において、前記（ｈ′）工程および（ｉ′）工程に代え
て、（ｈ″）前記最上層の多結晶シリコン膜のパターン
をマスクとして不純物をイオン注入することにより、前
記最上層の多結晶シリコン膜のパターンに対して自己整
合的に前記第１の半導体層にソース領域およびドレイン
領域を形成すると同時に、前記シリコン膜とシリサイド
膜の２層膜のパターンに対して自己整合的にＬＤＤ領域
を形成する工程と、（ｉ″）層間絶縁膜を成膜する工程
と、（ｊ）フォト工程により、前記層間絶縁膜にコンタ
クトホールを形成して前記ソース領域およびドレイン領
域の上に電極を形成する工程を含むものでもよい。
において、前記（ｈ′）工程および（ｉ′）工程に代え
て、（ｈ″）前記最上層の多結晶シリコン膜のパターン
をマスクとして不純物をイオン注入することにより、前
記最上層の多結晶シリコン膜のパターンに対して自己整
合的に前記第１の半導体層にソース領域およびドレイン
領域を形成すると同時に、前記シリコン膜とシリサイド
膜の２層膜のパターンに対して自己整合的にＬＤＤ領域
を形成する工程と、（ｉ″）層間絶縁膜を成膜する工程
と、（ｊ）フォト工程により、前記層間絶縁膜にコンタ
クトホールを形成して前記ソース領域およびドレイン領
域の上に電極を形成する工程を含むものでもよい。
【００２５】さらに、請求項７，８または９のいずれか
に記載の薄膜半導体装置の製造方法において、前記
（ｂ）工程における最下層不純物添加された多結晶シリ
コン薄膜の成膜は、多結晶シリコン薄膜へのイオン注入
法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、Ｐ
ＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）
法、スパッタ法、または拡散法の方法によりなされても
よい。
に記載の薄膜半導体装置の製造方法において、前記
（ｂ）工程における最下層不純物添加された多結晶シリ
コン薄膜の成膜は、多結晶シリコン薄膜へのイオン注入
法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、Ｐ
ＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）
法、スパッタ法、または拡散法の方法によりなされても
よい。
【００２６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２７】［実施例１］まずはじめに、本発明の薄膜
半導体装置の第１の実施例であるオフセットゲート構造
を有する薄膜トランジスタの断面構造を図１に示す。図
１において符号１は絶縁性透明基板、３は多結晶シリコ
ン膜、４はゲート絶縁膜である。５は最下層の不純物添
加された多結晶シリコン膜、６は中間層のシリサイド
膜、７は最上層の高抵抗の多結晶シリコン膜をそれぞれ
示し、これらは、３層ゲート電極を構成している。さら
に、８はソース領域、９はドレイン領域、１１は層間絶
縁膜、１２はソース電極、１３はドレイン電極をそれぞ
れ示す。最下層の不純物添加された多結晶シリコン膜５
と中間層のシリサイド膜６との２層構造のパターン端と
最上層の高抵抗の多結晶シリコン膜７のパターン端との
距離Ｌ1 をオフセット長と呼ぶ。
半導体装置の第１の実施例であるオフセットゲート構造
を有する薄膜トランジスタの断面構造を図１に示す。図
１において符号１は絶縁性透明基板、３は多結晶シリコ
ン膜、４はゲート絶縁膜である。５は最下層の不純物添
加された多結晶シリコン膜、６は中間層のシリサイド
膜、７は最上層の高抵抗の多結晶シリコン膜をそれぞれ
示し、これらは、３層ゲート電極を構成している。さら
に、８はソース領域、９はドレイン領域、１１は層間絶
縁膜、１２はソース電極、１３はドレイン電極をそれぞ
れ示す。最下層の不純物添加された多結晶シリコン膜５
と中間層のシリサイド膜６との２層構造のパターン端と
最上層の高抵抗の多結晶シリコン膜７のパターン端との
距離Ｌ1 をオフセット長と呼ぶ。
【００２８】次に、図１に示したようなオフセットゲー
ト構造薄膜トランジスタの製造方法を図２〜図１３を参
照して説明する。
ト構造薄膜トランジスタの製造方法を図２〜図１３を参
照して説明する。
【００２９】図２に示すように、絶縁性非晶質材料から
なる絶縁性透明基板１上に、非単結晶半導体薄膜２を成
膜する。ここで、上記絶縁性非晶質材料としては、石
英、ガラス、窒化膜あるいはＳｉＯ2 膜等が用いられ
る。絶縁性透明基板２１として石英基板を用いる場合は
プロセス温度は１２００℃程度まで許容されるが、ガラ
ス基板では、６００℃以下の低温プロセスに制限され
る。以下では、石英基板を用い、前記非単結晶半導体薄
膜２として固相成長Ｓｉ薄膜を用いた場合を実施例とし
て説明する。もちろん、固相成長Ｓｉ薄膜ばかりでな
く、減圧ＣＶＤ法やプラズマＣＶＤ法あるいはスパッタ
法等で成膜された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いても本発明を
実施することができる。
なる絶縁性透明基板１上に、非単結晶半導体薄膜２を成
膜する。ここで、上記絶縁性非晶質材料としては、石
英、ガラス、窒化膜あるいはＳｉＯ2 膜等が用いられ
る。絶縁性透明基板２１として石英基板を用いる場合は
プロセス温度は１２００℃程度まで許容されるが、ガラ
ス基板では、６００℃以下の低温プロセスに制限され
る。以下では、石英基板を用い、前記非単結晶半導体薄
膜２として固相成長Ｓｉ薄膜を用いた場合を実施例とし
て説明する。もちろん、固相成長Ｓｉ薄膜ばかりでな
く、減圧ＣＶＤ法やプラズマＣＶＤ法あるいはスパッタ
法等で成膜された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いても本発明を
実施することができる。
【００３０】図２に示すように石英基板１上に、プラズ
マＣＶＤ装置を用い、ＳｉＨ4 とＨ2 の混合ガスを、１
３．５ＭＨｚの高周波グロー放電により分解させて非晶
質Ｓｉ膜２２を堆積させる。ここで用いられる混合ガス
のＳｉＨ4 分圧は１０〜２０％、デポジット中の内圧は
０．５〜１．５ｔｏｒｒ程度である。基板温度は２５０
℃以下、特に１８０℃程度が適している。赤外吸収測定
より結合水素量を求めたところ約８原子％であった。非
晶質Ｓｉ膜２の堆積前のチャンバがフレオン洗浄されて
いる場合に、そのフレオン洗浄後に堆積した非晶質Ｓｉ
膜は２×１０18ｃｍ-3程度の弗素を含むことがある。こ
れを避けるため、本発明においては、フレオン洗浄後、
ダミーの堆積を行ってから、実際の堆積を行う。あるい
は、フレオン洗浄をせずに、ビーズ処理等の別の方法で
チャンバの洗浄を行う場合には、ダミーの堆積は不要と
なる。
マＣＶＤ装置を用い、ＳｉＨ4 とＨ2 の混合ガスを、１
３．５ＭＨｚの高周波グロー放電により分解させて非晶
質Ｓｉ膜２２を堆積させる。ここで用いられる混合ガス
のＳｉＨ4 分圧は１０〜２０％、デポジット中の内圧は
０．５〜１．５ｔｏｒｒ程度である。基板温度は２５０
℃以下、特に１８０℃程度が適している。赤外吸収測定
より結合水素量を求めたところ約８原子％であった。非
晶質Ｓｉ膜２の堆積前のチャンバがフレオン洗浄されて
いる場合に、そのフレオン洗浄後に堆積した非晶質Ｓｉ
膜は２×１０18ｃｍ-3程度の弗素を含むことがある。こ
れを避けるため、本発明においては、フレオン洗浄後、
ダミーの堆積を行ってから、実際の堆積を行う。あるい
は、フレオン洗浄をせずに、ビーズ処理等の別の方法で
チャンバの洗浄を行う場合には、ダミーの堆積は不要と
なる。
【００３１】続いて、非晶質Ｓｉ膜２を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
【００３２】次に、図３に示すように、非晶質Ｓｉ薄膜
２を固相成長させて固相成長シリコン薄膜２３を形成す
る。固相成長には、石英管により炉アニールを用いるの
が便利である。アニール雰囲気としては、窒素ガス、水
素ガス、アルゴンガス、ヘリウムガスなどを用いること
ができる。また、１×１０-6から１×１０-10 ｔｏｒｒ
の高真空雰囲気でアニールを行ってもよい。固相成長ア
ニール温度は５００℃〜７００℃とする。このような低
温アニールでは、結晶成長の活性化エネルギーの小さな
結晶方位を持つ結晶粒のみが選択的に成長し、しかもゆ
っくりと大きく成長する。本発明者の実験において、ア
ニール温度６００℃、アニール時間１６時間で固相成長
させることにより２μｍ以上の大粒径シリコン薄膜が得
られている。
２を固相成長させて固相成長シリコン薄膜２３を形成す
る。固相成長には、石英管により炉アニールを用いるの
が便利である。アニール雰囲気としては、窒素ガス、水
素ガス、アルゴンガス、ヘリウムガスなどを用いること
ができる。また、１×１０-6から１×１０-10 ｔｏｒｒ
の高真空雰囲気でアニールを行ってもよい。固相成長ア
ニール温度は５００℃〜７００℃とする。このような低
温アニールでは、結晶成長の活性化エネルギーの小さな
結晶方位を持つ結晶粒のみが選択的に成長し、しかもゆ
っくりと大きく成長する。本発明者の実験において、ア
ニール温度６００℃、アニール時間１６時間で固相成長
させることにより２μｍ以上の大粒径シリコン薄膜が得
られている。
【００３３】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法で作製したシリ
コン薄膜を本発明に用いることができる。
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法で作製したシリ
コン薄膜を本発明に用いることができる。
【００３４】次に、固相成長シリコン薄膜３を例えばフ
ォトリソグラフィ法によって図４に示すように島状にパ
ターニングする。
ォトリソグラフィ法によって図４に示すように島状にパ
ターニングする。
【００３５】次に、図５に示すように、パターニングさ
れた固相成長シリコン薄膜３上にゲート酸化膜４を形成
する。ゲート酸化膜の形成方法としてはＬＰＣＶＤ法、
あるいは光励起ＣＶＤ法、あるいはプラズマＣＶＤ法、
ＥＣＲプラズマＣＶＤ法、あるいは高真空蒸着法、ある
いはプラズマ酸化法、あるいは高圧酸化法などのような
５００℃以下の低温方法を挙げることができる。このよ
うな低温方法により成膜されたゲート酸化膜は、熱処理
することによってより緻密で界面準位の少ない優れた膜
となる。非晶質絶縁基板１として石英基板を用いる場合
は、熱酸化法によることができる。この熱酸化法にはド
ライ酸化法とウェット酸化法とがある。約８００℃以上
で酸化膜が生成されるが、石英基板を用いるには例えば
１０００℃以上のなるべく高い温度でドライ酸化させる
のが適している。上記ゲート酸化膜４の膜厚は、５００
Åから１５００Å程度が適している。
れた固相成長シリコン薄膜３上にゲート酸化膜４を形成
する。ゲート酸化膜の形成方法としてはＬＰＣＶＤ法、
あるいは光励起ＣＶＤ法、あるいはプラズマＣＶＤ法、
ＥＣＲプラズマＣＶＤ法、あるいは高真空蒸着法、ある
いはプラズマ酸化法、あるいは高圧酸化法などのような
５００℃以下の低温方法を挙げることができる。このよ
うな低温方法により成膜されたゲート酸化膜は、熱処理
することによってより緻密で界面準位の少ない優れた膜
となる。非晶質絶縁基板１として石英基板を用いる場合
は、熱酸化法によることができる。この熱酸化法にはド
ライ酸化法とウェット酸化法とがある。約８００℃以上
で酸化膜が生成されるが、石英基板を用いるには例えば
１０００℃以上のなるべく高い温度でドライ酸化させる
のが適している。上記ゲート酸化膜４の膜厚は、５００
Åから１５００Å程度が適している。
【００３６】ゲート酸化膜４の形成後、必要に応じてボ
ロンをチャネルイオン注入し、チャネルドープしてもよ
い。これは、Ｎｃｈ薄膜トランジスタのスレッシュホル
ド電圧がマイナス側にシフトすることを防ぐことを目的
としている。前記非晶質シリコン膜のデポ膜厚が５００
〜１５００Å程度の場合は、ボロンのドーズ量は１×１
０12〜５×１０12ｃｍ-2程度が適している。非晶質シリ
コン膜２３の膜厚を５００Å以下に薄くした場合にはボ
ロンドーズ量を少なくし、目安としては１×１０12ｃｍ
-2以下にする。また、上記非晶質シリコン膜２３の膜厚
を１５００Å以上に厚くした場合にはボロンのドーズ量
を多くし、目安としては５×１０12ｃｍ-2以上にする。
ロンをチャネルイオン注入し、チャネルドープしてもよ
い。これは、Ｎｃｈ薄膜トランジスタのスレッシュホル
ド電圧がマイナス側にシフトすることを防ぐことを目的
としている。前記非晶質シリコン膜のデポ膜厚が５００
〜１５００Å程度の場合は、ボロンのドーズ量は１×１
０12〜５×１０12ｃｍ-2程度が適している。非晶質シリ
コン膜２３の膜厚を５００Å以下に薄くした場合にはボ
ロンドーズ量を少なくし、目安としては１×１０12ｃｍ
-2以下にする。また、上記非晶質シリコン膜２３の膜厚
を１５００Å以上に厚くした場合にはボロンのドーズ量
を多くし、目安としては５×１０12ｃｍ-2以上にする。
【００３７】上記チャネルイオン注入に代えて、シリコ
ン膜２の堆積時にボロンを添加してもよい。これは、シ
リコン膜堆積時にチャンバ中にシランガスと共にジボラ
ンガス（Ｂ2 Ｈ6 ）を流して反応させることによって得
られる。
ン膜２の堆積時にボロンを添加してもよい。これは、シ
リコン膜堆積時にチャンバ中にシランガスと共にジボラ
ンガス（Ｂ2 Ｈ6 ）を流して反応させることによって得
られる。
【００３８】次に、３層ゲート電極の作製プロセスを説
明する。図６に示すようにゲート酸化膜４および絶縁性
透明基板１の上に、最下層の不純物添加された多結晶シ
リコン膜５を成膜する。まず、拡散法を用いた成膜方法
について説明する。ＬＰＣＶＤ法等の方法で多結晶シリ
コン膜を堆積させて、その後９００〜１０００℃のＰＯ
Ｃｌ3 拡散法によりＰを前記多結晶シリコン膜に添加す
る。このとき、多結晶シリコン膜上には薄い酸化膜が形
成されているので、フッ酸を含む水溶液で上記酸化膜を
除去する。イオン注入法によりＰを添加することもでき
る。その他にドープされた多結晶シリコン膜を堆積させ
ることにより最下層膜２５とする方法もある。これは、
ＳｉＯ2 ガスとＰＨ3 ガスの混合ガスを分解させること
により成膜する方法である。ＬＰＣＶＤ法では５００〜
７００℃での熱分解、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎ
ｈａｎｃｅｄ ＣＶＤ）法ではグロー放電分解によって
不純物添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ
法では３００℃程度で非晶質シリコン膜を成膜すること
ができる。前述したような固相成長法により、このドー
プされた非晶質シリコン膜を高品質な多結晶シリコン膜
に成長させることも有効な方法である。
明する。図６に示すようにゲート酸化膜４および絶縁性
透明基板１の上に、最下層の不純物添加された多結晶シ
リコン膜５を成膜する。まず、拡散法を用いた成膜方法
について説明する。ＬＰＣＶＤ法等の方法で多結晶シリ
コン膜を堆積させて、その後９００〜１０００℃のＰＯ
Ｃｌ3 拡散法によりＰを前記多結晶シリコン膜に添加す
る。このとき、多結晶シリコン膜上には薄い酸化膜が形
成されているので、フッ酸を含む水溶液で上記酸化膜を
除去する。イオン注入法によりＰを添加することもでき
る。その他にドープされた多結晶シリコン膜を堆積させ
ることにより最下層膜２５とする方法もある。これは、
ＳｉＯ2 ガスとＰＨ3 ガスの混合ガスを分解させること
により成膜する方法である。ＬＰＣＶＤ法では５００〜
７００℃での熱分解、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎ
ｈａｎｃｅｄ ＣＶＤ）法ではグロー放電分解によって
不純物添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ
法では３００℃程度で非晶質シリコン膜を成膜すること
ができる。前述したような固相成長法により、このドー
プされた非晶質シリコン膜を高品質な多結晶シリコン膜
に成長させることも有効な方法である。
【００３９】上記のような方法のいずれかにより１×１
０19ｃｍ-3以上のＰが添加された多結晶シリコン膜を５
００〜２０００Å程度堆積させる。
０19ｃｍ-3以上のＰが添加された多結晶シリコン膜を５
００〜２０００Å程度堆積させる。
【００４０】続いて図７に示すように、最下層膜２５の
上に中間層のシリサイド膜６を成膜し、多結晶シリコン
／シリサイド２層膜を形成する。成膜方法としては、別
々のルツボから金属とシリコンを同時に蒸着するコエバ
ポレイション法、あるいはスパッタリング法、あるいは
シラン（ＳｉＨ4 ）ガスと金属弗化物ガス（例えば、Ｍ
ｏＦ6 ，ＷＦ6 等）の熱分解によるＣＶＤ法等の方法を
選択することができる。シリサイド膜の組成比の制御性
が優れている点から、上記の方法のなかで金属とシリコ
ンの混晶ターゲットを用いたスパッタ法が好適である。
上に中間層のシリサイド膜６を成膜し、多結晶シリコン
／シリサイド２層膜を形成する。成膜方法としては、別
々のルツボから金属とシリコンを同時に蒸着するコエバ
ポレイション法、あるいはスパッタリング法、あるいは
シラン（ＳｉＨ4 ）ガスと金属弗化物ガス（例えば、Ｍ
ｏＦ6 ，ＷＦ6 等）の熱分解によるＣＶＤ法等の方法を
選択することができる。シリサイド膜の組成比の制御性
が優れている点から、上記の方法のなかで金属とシリコ
ンの混晶ターゲットを用いたスパッタ法が好適である。
【００４１】例えば、シリサイド膜としてＭｏＳｉ2 膜
を用いる場合には、ＭｏＳｉ3.5 等のようなストイキオ
メトリィよりもシリコンリッチな組成比を持つ混晶ター
ゲットを用いてスパッタリングする。これは成膜された
膜をストイキオメトリィな組成に近づけることと、応力
を緩和させることを目的としている。膜厚については、
先にも述べたように、シリサイド膜と石英基板とを比べ
るとその線膨張率は１桁以上も異なるので、シリサイド
膜の膜厚は厚くても２５００Å程度が限界である。これ
以上の膜厚にすると、膜自身にクラックがはいってしま
う可能性があるからである。
を用いる場合には、ＭｏＳｉ3.5 等のようなストイキオ
メトリィよりもシリコンリッチな組成比を持つ混晶ター
ゲットを用いてスパッタリングする。これは成膜された
膜をストイキオメトリィな組成に近づけることと、応力
を緩和させることを目的としている。膜厚については、
先にも述べたように、シリサイド膜と石英基板とを比べ
るとその線膨張率は１桁以上も異なるので、シリサイド
膜の膜厚は厚くても２５００Å程度が限界である。これ
以上の膜厚にすると、膜自身にクラックがはいってしま
う可能性があるからである。
【００４２】次に、フォトリソグラフィ法により図８に
示すように前記多結晶シリコン／シリサイド２層膜をパ
ターニングする。このとき、多結晶シリコン／シリサイ
ド２層膜のパターンの幅は、薄膜トランジスタのチャネ
ル長よりも少なくとも２μｍ以上細くする。上層のシリ
サイド膜６のエッチングレートの方が下層の多結晶シリ
コン膜５のエッチングレートよりも大きいので、オーバ
ーハングや逆テーパー形状とはならない。
示すように前記多結晶シリコン／シリサイド２層膜をパ
ターニングする。このとき、多結晶シリコン／シリサイ
ド２層膜のパターンの幅は、薄膜トランジスタのチャネ
ル長よりも少なくとも２μｍ以上細くする。上層のシリ
サイド膜６のエッチングレートの方が下層の多結晶シリ
コン膜５のエッチングレートよりも大きいので、オーバ
ーハングや逆テーパー形状とはならない。
【００４３】続いて図９に示すように、３層ゲート電極
の最上層となる高抵抗の多結晶シリコン膜７を成膜す
る。成膜方法については、これまでに述べてきた方法と
同様の方法を用いることができるので、その説明を省略
する。ただし、できるだけ４００℃以下の低温成膜方法
を用いればシリサイド膜６の表面酸化を防ぐことができ
る。ＬＰＣＶＤ法でも、４００℃以下のチャンバに基板
を載置した後に、チャンバを真空または減圧状態とし、
これを保持したままで所定の温度に昇温させて成膜すれ
ば問題はない。３層全体の厚さから考えると、最上層の
多結晶シリコン膜の膜厚はなるべく薄い方がよい。１０
００Å以下、できれば５００Å以下の膜厚が適してい
る。また、この膜には高抵抗とするため不純物を添加し
ない方がよい。
の最上層となる高抵抗の多結晶シリコン膜７を成膜す
る。成膜方法については、これまでに述べてきた方法と
同様の方法を用いることができるので、その説明を省略
する。ただし、できるだけ４００℃以下の低温成膜方法
を用いればシリサイド膜６の表面酸化を防ぐことができ
る。ＬＰＣＶＤ法でも、４００℃以下のチャンバに基板
を載置した後に、チャンバを真空または減圧状態とし、
これを保持したままで所定の温度に昇温させて成膜すれ
ば問題はない。３層全体の厚さから考えると、最上層の
多結晶シリコン膜の膜厚はなるべく薄い方がよい。１０
００Å以下、できれば５００Å以下の膜厚が適してい
る。また、この膜には高抵抗とするため不純物を添加し
ない方がよい。
【００４４】次に、図１０に示すように、多結晶シリコ
ン／シリサイド２層膜のパターンを完全に覆うようにレ
ジストマスク１０を形成し、最上層の高抵抗の多結晶シ
リコン膜７をエッチングする。多結晶シリコン／シリサ
イド２層膜のパターン端とレジストマスク１０のパター
ン端との距離をＬ1 とする。図中、Ｌ1 は、少なくとも
１μｍ以上に設定し、１〜１．５μｍ程度が適してい
る。最上層の高抵抗の多結晶シリコン膜７のパターンと
レジストマスク１０のパターンが同じになったところで
エッチングを終了する。エッチングはドライエッチング
装置を用いて行う。通常は、フレオンガス（ＣＦ4 ）を
プラズマ放電させることによって多結晶シリコンあるい
はシリサイド膜あるいはポリサイド膜等をプラズマエッ
チングする。このとき、酸素ガス（Ｏ2 ）を混合させる
とマスクとなっているレジストもエッチング除去しなが
らゲート電極を加工していくことができる。従って、テ
ーパー形状のゲート電極が形成される。Ｏ2 ガスのガス
分圧を大きくすると、よりなだらかなテーパー形状にな
る。このように、分圧比によりテーパー形状を制御する
ことができる。シリサイド膜６のエッチングレートは、
不純物添加され多結晶シリコン膜５のエッチングレート
よりも大きいので、多結晶シリコン／シリサイド２層膜
は逆テーパー形状にはならない。
ン／シリサイド２層膜のパターンを完全に覆うようにレ
ジストマスク１０を形成し、最上層の高抵抗の多結晶シ
リコン膜７をエッチングする。多結晶シリコン／シリサ
イド２層膜のパターン端とレジストマスク１０のパター
ン端との距離をＬ1 とする。図中、Ｌ1 は、少なくとも
１μｍ以上に設定し、１〜１．５μｍ程度が適してい
る。最上層の高抵抗の多結晶シリコン膜７のパターンと
レジストマスク１０のパターンが同じになったところで
エッチングを終了する。エッチングはドライエッチング
装置を用いて行う。通常は、フレオンガス（ＣＦ4 ）を
プラズマ放電させることによって多結晶シリコンあるい
はシリサイド膜あるいはポリサイド膜等をプラズマエッ
チングする。このとき、酸素ガス（Ｏ2 ）を混合させる
とマスクとなっているレジストもエッチング除去しなが
らゲート電極を加工していくことができる。従って、テ
ーパー形状のゲート電極が形成される。Ｏ2 ガスのガス
分圧を大きくすると、よりなだらかなテーパー形状にな
る。このように、分圧比によりテーパー形状を制御する
ことができる。シリサイド膜６のエッチングレートは、
不純物添加され多結晶シリコン膜５のエッチングレート
よりも大きいので、多結晶シリコン／シリサイド２層膜
は逆テーパー形状にはならない。
【００４５】次に図１１に示すように、イオン注入方に
より、第１の半導体層としての固相成長シリコン薄膜３
に対しアクセプター型またはドナー型の不純物をイオン
注入し、最上層の高抵抗の多結晶シリコン膜７のパター
ンに対して上記シリコン薄膜２３に自己整合的にソース
領域およびドレイン領域を形成する。図１１において、
８は高濃度にイオン注入されたソース領域を示し、９は
ドレイン領域を示している。
より、第１の半導体層としての固相成長シリコン薄膜３
に対しアクセプター型またはドナー型の不純物をイオン
注入し、最上層の高抵抗の多結晶シリコン膜７のパター
ンに対して上記シリコン薄膜２３に自己整合的にソース
領域およびドレイン領域を形成する。図１１において、
８は高濃度にイオン注入されたソース領域を示し、９は
ドレイン領域を示している。
【００４６】上記イオン注入のアクセプター型の不純物
としては、ボロン（Ｂ）等を用いることができる。ま
た、ドナー型の不純物としては、リン（Ｐ）あるいは砒
素（Ａｓ）等を用いることができる。不純物添加方法と
しては、イオン注入法の他に、イオンシャワードーピン
グ法あるいはレーザードーピング法あるはプラズマドー
ピング法などの方法を選択することができる。ただし、
イオン注入法あるいはイオンシャワードーピング法はゲ
ート酸化膜を通して不純物を添加することができるが、
レーザードーピング法あるいはプラズマドーピング法を
用いる場合には、不純物を添加する部分のシリコン表面
を露出させなけれなならない。ＩＢで示される矢印は不
純物のイオンビームを表している。前記絶縁性非晶質基
板１として石英基板を用いていれば熱拡散法を使うこと
ができる。不純物ドーズ量は、１×１０14から１×１０
17ｃｍ-2程度とする。不純物濃度に換算すると、ソース
領域８およびドレイン領域９は約１×１０19から１×１
０22ｃｍ-2程度である。
としては、ボロン（Ｂ）等を用いることができる。ま
た、ドナー型の不純物としては、リン（Ｐ）あるいは砒
素（Ａｓ）等を用いることができる。不純物添加方法と
しては、イオン注入法の他に、イオンシャワードーピン
グ法あるいはレーザードーピング法あるはプラズマドー
ピング法などの方法を選択することができる。ただし、
イオン注入法あるいはイオンシャワードーピング法はゲ
ート酸化膜を通して不純物を添加することができるが、
レーザードーピング法あるいはプラズマドーピング法を
用いる場合には、不純物を添加する部分のシリコン表面
を露出させなけれなならない。ＩＢで示される矢印は不
純物のイオンビームを表している。前記絶縁性非晶質基
板１として石英基板を用いていれば熱拡散法を使うこと
ができる。不純物ドーズ量は、１×１０14から１×１０
17ｃｍ-2程度とする。不純物濃度に換算すると、ソース
領域８およびドレイン領域９は約１×１０19から１×１
０22ｃｍ-2程度である。
【００４７】続いて図１２に示すようにレジストマスク
１０を剥離した後、層間絶縁膜１１を積層する。この層
間絶縁膜１１としては、酸化膜あるいは窒化膜などを用
いる。絶縁性が良好ならば膜厚は特定されないが、数千
Åから数μｍ程度が通常である。窒化膜の形成方法とし
ては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法などが簡
単である。反応には、アンモニアガス（ＮＨ3 ）とシラ
ンガスと窒素ガスとの混合ガス、あるいはシランガスと
窒素ガスとの混合ガスなどを用いる。続いて、前記層間
絶縁膜の緻密化と前記ソース領域およびドレイン領域の
活性化と結晶性の回復を目的として活性化アニールを行
う。この活性化アニールの条件としては、Ｎ2 ガス雰囲
気中で８００〜１０００℃程度に低温化し、アニール時
間を２０分〜１時間程度とする。９００〜１０００℃で
は２０分程度のアニールで不純物はかなり活性化され
る。８００〜９００℃では２０分から１時間のアニール
をする。一方、はじめに５００〜８００℃で１〜２０時
間程度のアニールにより結晶性を充分に回復させた後、
９００〜１０００℃の高温で活性化させるという２段階
活性化アニール法も効果がある。また、赤外線ランプや
ハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）法も効果がある。さらに
は、レーザービーム等を用いたレーザー活性化法を利用
することも効果がある。
１０を剥離した後、層間絶縁膜１１を積層する。この層
間絶縁膜１１としては、酸化膜あるいは窒化膜などを用
いる。絶縁性が良好ならば膜厚は特定されないが、数千
Åから数μｍ程度が通常である。窒化膜の形成方法とし
ては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法などが簡
単である。反応には、アンモニアガス（ＮＨ3 ）とシラ
ンガスと窒素ガスとの混合ガス、あるいはシランガスと
窒素ガスとの混合ガスなどを用いる。続いて、前記層間
絶縁膜の緻密化と前記ソース領域およびドレイン領域の
活性化と結晶性の回復を目的として活性化アニールを行
う。この活性化アニールの条件としては、Ｎ2 ガス雰囲
気中で８００〜１０００℃程度に低温化し、アニール時
間を２０分〜１時間程度とする。９００〜１０００℃で
は２０分程度のアニールで不純物はかなり活性化され
る。８００〜９００℃では２０分から１時間のアニール
をする。一方、はじめに５００〜８００℃で１〜２０時
間程度のアニールにより結晶性を充分に回復させた後、
９００〜１０００℃の高温で活性化させるという２段階
活性化アニール法も効果がある。また、赤外線ランプや
ハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）法も効果がある。さらに
は、レーザービーム等を用いたレーザー活性化法を利用
することも効果がある。
【００４８】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。このような水素
化工程は、層間絶縁膜２１１を積層する前に行ってもよ
く、あるいは、後述するソース電極とドレイン電極の形
成工程後に行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。このような水素
化工程は、層間絶縁膜２１１を積層する前に行ってもよ
く、あるいは、後述するソース電極とドレイン電極の形
成工程後に行ってもよい。
【００４９】次に図１３に示すように、層間絶縁膜１１
にコンタクトホールをフォトエッチングにより形成し、
これらコンタクトホール内にソース電極１２およびドレ
イン電極１３をそれぞれ形成する。ソース電極１２およ
びドレイン電極１３は、アルミニウム、クロムまたはモ
リブデンなどの金属材料で形成する。このようにして図
１に示したような構造のオフセットゲート構造薄膜トラ
ンジスタを形成することができる。
にコンタクトホールをフォトエッチングにより形成し、
これらコンタクトホール内にソース電極１２およびドレ
イン電極１３をそれぞれ形成する。ソース電極１２およ
びドレイン電極１３は、アルミニウム、クロムまたはモ
リブデンなどの金属材料で形成する。このようにして図
１に示したような構造のオフセットゲート構造薄膜トラ
ンジスタを形成することができる。
【００５０】本発明におけるシリサイド膜を用いた３層
ゲート電極によって、ゲート線のシート抵抗を、従来の
多結晶の場合の２５Ω／□から３分の１の８Ω／□程度
に低減することができる。従って、先にも述べたよう
に、液晶ディスプレイが抱える様々な問題点を解決する
ことができる。
ゲート電極によって、ゲート線のシート抵抗を、従来の
多結晶の場合の２５Ω／□から３分の１の８Ω／□程度
に低減することができる。従って、先にも述べたよう
に、液晶ディスプレイが抱える様々な問題点を解決する
ことができる。
【００５１】ゲート線には左右両側からゲート信号が送
られているので、ゲート線に断線が生じても、ゲート線
抵抗が十分に小さいので信号遅延が小さく、ディスプレ
イの画面表示にはなんら影響がない。従って、ソース線
とゲート線の短絡が生じていても、その短絡点の両側の
ゲート線を切断することによって短絡欠陥を救済するこ
とができる。このように、歩留り向上に対して大きな効
果がある。
られているので、ゲート線に断線が生じても、ゲート線
抵抗が十分に小さいので信号遅延が小さく、ディスプレ
イの画面表示にはなんら影響がない。従って、ソース線
とゲート線の短絡が生じていても、その短絡点の両側の
ゲート線を切断することによって短絡欠陥を救済するこ
とができる。このように、歩留り向上に対して大きな効
果がある。
【００５２】ゲート線抵抗が小さくなるので、ゲート線
の時定数τが低減する。従って、画面の中央と端での画
素トランジスタの立ち上がり特性が均一になる。その結
果、フリッカあるいは表示ムラを低減することができ
る。しかも、ゲート線のライン容量を低減させなくても
よいので、画素の保持特性が低下することはない。この
ように、本発明により、画素保持特性を低下させること
なく、フリッカあるいは表示ムラの極めて少ない液晶デ
ィスプレイを実現することができる。
の時定数τが低減する。従って、画面の中央と端での画
素トランジスタの立ち上がり特性が均一になる。その結
果、フリッカあるいは表示ムラを低減することができ
る。しかも、ゲート線のライン容量を低減させなくても
よいので、画素の保持特性が低下することはない。この
ように、本発明により、画素保持特性を低下させること
なく、フリッカあるいは表示ムラの極めて少ない液晶デ
ィスプレイを実現することができる。
【００５３】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求されることから４インチ程度の大きなＴＦＴパネ
ルを作製しなければならない。このように長いゲート線
を有するパネルを作製する場合に、本発明の効果は一段
と大きくなる。
のディスプレイとして構成するために、ライトバルブ等
が要求されることから４インチ程度の大きなＴＦＴパネ
ルを作製しなければならない。このように長いゲート線
を有するパネルを作製する場合に、本発明の効果は一段
と大きくなる。
【００５４】ゲート線が低抵抗化されるので、付加的な
画素保持容量線を廃止することが可能になる。従って、
開口率が向上し、その結果、非常に明るい液晶ディスプ
レイを実現することが可能となる。
画素保持容量線を廃止することが可能になる。従って、
開口率が向上し、その結果、非常に明るい液晶ディスプ
レイを実現することが可能となる。
【００５５】３層ゲート電極のうち、最下層を多結晶シ
リコン膜で形成したことにより、石英基板とシリサイド
膜との応力を緩和する効果が得られる。従って、膜のク
ラック等の熱膨張率の違いに起因する欠陥をなくすこと
ができる。シリサイド膜の石英基板への密着も改善され
るので、フォトエッチングの時に、密着力不足から生じ
る異常エッチを防ぐことができる。
リコン膜で形成したことにより、石英基板とシリサイド
膜との応力を緩和する効果が得られる。従って、膜のク
ラック等の熱膨張率の違いに起因する欠陥をなくすこと
ができる。シリサイド膜の石英基板への密着も改善され
るので、フォトエッチングの時に、密着力不足から生じ
る異常エッチを防ぐことができる。
【００５６】また、オフセットゲート構造薄膜トランジ
スタにおいては最上層の多結晶シリコン膜が高抵抗のた
めに、ゲート電極として機能しない。実効的にゲート電
極として働くのは多結晶シリコン／シリサイド２層膜の
みである。したがって、ソース、ドレイン領域は前記最
上層の高抵抗の多結晶シリコン膜のパターンに対して自
己整合的に形成されているために、前記多結晶シリコン
／シリサイド２層膜のパターン端と最上層の高抵抗の多
結晶シリコン膜のパターン端との距離がオフセット長Ｌ
1 となる。このように側壁の形成、あるいはゲート電極
の過剰エッチングのような工程を通さなくても簡単にオ
フセットゲート構造を有する薄膜トランジスタを作製す
ることができる。工程の簡略化ができるのでコストの低
減、および歩留り向上に対して大きな効果がある。
スタにおいては最上層の多結晶シリコン膜が高抵抗のた
めに、ゲート電極として機能しない。実効的にゲート電
極として働くのは多結晶シリコン／シリサイド２層膜の
みである。したがって、ソース、ドレイン領域は前記最
上層の高抵抗の多結晶シリコン膜のパターンに対して自
己整合的に形成されているために、前記多結晶シリコン
／シリサイド２層膜のパターン端と最上層の高抵抗の多
結晶シリコン膜のパターン端との距離がオフセット長Ｌ
1 となる。このように側壁の形成、あるいはゲート電極
の過剰エッチングのような工程を通さなくても簡単にオ
フセットゲート構造を有する薄膜トランジスタを作製す
ることができる。工程の簡略化ができるのでコストの低
減、および歩留り向上に対して大きな効果がある。
【００５７】［実施例２］図１４は本発明の薄膜半導体
装置の第２の実施例であるＬＤＤ構造薄膜トランジスタ
を説明するための構造断面図である。図１４において、
ソース領域８およびドレイン領域９は不純物が高濃度に
添加されており、ＬＤＤ領域１５の不純物濃度は低い。
最上層の多結晶シリコン膜１６をパターンを形成した後
に行うイオン注入により最上層の多結晶シリコン膜１６
のパターンを通過して不純物が添加された部分１５はＬ
ＤＤ領域になり、ゲート酸化膜のみを通過して不純物が
添加された部分は高濃度になり、ソース領域８およびド
レイン領域９となる。
装置の第２の実施例であるＬＤＤ構造薄膜トランジスタ
を説明するための構造断面図である。図１４において、
ソース領域８およびドレイン領域９は不純物が高濃度に
添加されており、ＬＤＤ領域１５の不純物濃度は低い。
最上層の多結晶シリコン膜１６をパターンを形成した後
に行うイオン注入により最上層の多結晶シリコン膜１６
のパターンを通過して不純物が添加された部分１５はＬ
ＤＤ領域になり、ゲート酸化膜のみを通過して不純物が
添加された部分は高濃度になり、ソース領域８およびド
レイン領域９となる。
【００５８】次に、図１４に示したＬＤＤ構造薄膜トラ
ンジスタの製造方法を図１５〜図１７を参照して説明す
る。
ンジスタの製造方法を図１５〜図１７を参照して説明す
る。
【００５９】本実施例の製造工程は先の実施例の製造工
程のうち図２から図９までに説明した工程と同じである
ので図１０以降の工程から説明する。先に述べたオフセ
ットゲート薄膜トランジスタの製造方法とは、最上層の
多結晶シリコン膜が低抵抗であることと、ソース領域お
よびドレイン領域を工程中のどこで形成するかという点
だけに相違がある。最上層の多結晶シリコンは、低抵抗
とするために不純物を添加した方がよい。図１０におい
てレジストマスク１０を剥離して図１５に示すような構
造を形成し、次に、図１６に示すように、層間絶縁膜１
１を成膜した後、イオン注入法により、固相成長シリコ
ン薄膜３に対しアクセプター型またはドナー型の不純物
をイオン注入し、前記最上層の多結晶シリコン膜１６の
パターンに対して自己整合的にソース領域８およびドレ
イン領域９を形成する。このとき、ソース領域８および
ドレイン領域９とゲート絶縁膜４との界面付近に不純物
の濃度ピークがくるようにイオン注入の加速エネルギー
を設定する。図中１５で示した部分は、最上層の多結晶
シリコン膜１６を通して不純物イオンが打ち込まれて前
記ソース領域８およびドレイン領域９に比べ不純物濃度
の低いＬＤＤ領域である。図１５および図１６において
３で示される部分はシリコン／シリサイド２層膜によっ
て不純物が完全に阻止されたチャネル領域である。この
ように１回のイオン注入により、自動的にＬＤＤ構造薄
膜トランジスタが形成される。
程のうち図２から図９までに説明した工程と同じである
ので図１０以降の工程から説明する。先に述べたオフセ
ットゲート薄膜トランジスタの製造方法とは、最上層の
多結晶シリコン膜が低抵抗であることと、ソース領域お
よびドレイン領域を工程中のどこで形成するかという点
だけに相違がある。最上層の多結晶シリコンは、低抵抗
とするために不純物を添加した方がよい。図１０におい
てレジストマスク１０を剥離して図１５に示すような構
造を形成し、次に、図１６に示すように、層間絶縁膜１
１を成膜した後、イオン注入法により、固相成長シリコ
ン薄膜３に対しアクセプター型またはドナー型の不純物
をイオン注入し、前記最上層の多結晶シリコン膜１６の
パターンに対して自己整合的にソース領域８およびドレ
イン領域９を形成する。このとき、ソース領域８および
ドレイン領域９とゲート絶縁膜４との界面付近に不純物
の濃度ピークがくるようにイオン注入の加速エネルギー
を設定する。図中１５で示した部分は、最上層の多結晶
シリコン膜１６を通して不純物イオンが打ち込まれて前
記ソース領域８およびドレイン領域９に比べ不純物濃度
の低いＬＤＤ領域である。図１５および図１６において
３で示される部分はシリコン／シリサイド２層膜によっ
て不純物が完全に阻止されたチャネル領域である。この
ように１回のイオン注入により、自動的にＬＤＤ構造薄
膜トランジスタが形成される。
【００６０】また、層間絶縁膜１１を堆積する前にイオ
ン注入を行えば、層間絶縁膜堆積後にイオン注入する場
合よりも低い加速エネルギーで不純物を打ち込むことが
できる。その後に、層間絶縁膜を成膜すればよい。
ン注入を行えば、層間絶縁膜堆積後にイオン注入する場
合よりも低い加速エネルギーで不純物を打ち込むことが
できる。その後に、層間絶縁膜を成膜すればよい。
【００６１】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。このような水素
化工程は、層間絶縁膜１１を積層する前に行ってもよ
い。あるいは、後述するソース電極８とドレイン電極９
を形成してから前記水素化工程を行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。このような水素
化工程は、層間絶縁膜１１を積層する前に行ってもよ
い。あるいは、後述するソース電極８とドレイン電極９
を形成してから前記水素化工程を行ってもよい。
【００６２】次に図１７に示すように、層間絶縁膜１１
およびゲート絶縁膜４にコンタクトホールをフォトエッ
チングにより形成する。そして同図に示すようにソース
電極１２およびドレイン電極１３を形成する。これらソ
ース電極１２およびドレイン電極１３は、アルミニウ
ム、クロムまたはモリブデンなどの金属材料で形成す
る。このようにしてＬＤＤ構造薄膜トランジスタを形成
することができる。
およびゲート絶縁膜４にコンタクトホールをフォトエッ
チングにより形成する。そして同図に示すようにソース
電極１２およびドレイン電極１３を形成する。これらソ
ース電極１２およびドレイン電極１３は、アルミニウ
ム、クロムまたはモリブデンなどの金属材料で形成す
る。このようにしてＬＤＤ構造薄膜トランジスタを形成
することができる。
【００６３】このようなＬＤＤ構造薄膜トランジスタに
関しては、１回のイオン注入によって自動的にソース領
域およびドレイン領域とＬＤＤ領域が形成される。この
ように簡単な工程でＬＤＤ構造薄膜トランジスタが作製
できるので、薄膜トランジスタのオフリーク電流低減に
対して非常に大きな効果がある。また、先に述べたオフ
セットゲート構造薄膜トランジスタではどうしてもオン
電流の低下が避けられないが、このＬＤＤ構造ではオン
電流の低下はほとんどない。
関しては、１回のイオン注入によって自動的にソース領
域およびドレイン領域とＬＤＤ領域が形成される。この
ように簡単な工程でＬＤＤ構造薄膜トランジスタが作製
できるので、薄膜トランジスタのオフリーク電流低減に
対して非常に大きな効果がある。また、先に述べたオフ
セットゲート構造薄膜トランジスタではどうしてもオン
電流の低下が避けられないが、このＬＤＤ構造ではオン
電流の低下はほとんどない。
【００６４】一方、シリサイド膜は非常に大きな凹凸の
表面を持っているが、最上層に多結晶シリコン膜を積層
させることにより、この凹凸はならされて平坦な表面を
得ることができる。その結果、このゲート電力上に積層
される酸化膜の密着が改善され、これにコンタクトホー
ルを空ける場合の異常エッチが解消される。
表面を持っているが、最上層に多結晶シリコン膜を積層
させることにより、この凹凸はならされて平坦な表面を
得ることができる。その結果、このゲート電力上に積層
される酸化膜の密着が改善され、これにコンタクトホー
ルを空ける場合の異常エッチが解消される。
【００６５】オフセットゲート構造あるいはＬＤＤ構造
を有しているので、オフリーク電流が低減される。従っ
て、画素の保持特性が改善される。さらに、消費電流の
低減に対しても大きな効果が期待される。
を有しているので、オフリーク電流が低減される。従っ
て、画素の保持特性が改善される。さらに、消費電流の
低減に対しても大きな効果が期待される。
【００６６】固相成長法を用いることによって、非晶質
絶対基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。
絶対基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。
【００６７】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果が大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズのような大型ファクシミリ用の読み取り装置を実現
できる。従って、センサーチップの二本継ぎのような手
数がかかり信頼性の悪い技術を回避することができ、実
装歩留りも向上される。
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果が大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズのような大型ファクシミリ用の読み取り装置を実現
できる。従って、センサーチップの二本継ぎのような手
数がかかり信頼性の悪い技術を回避することができ、実
装歩留りも向上される。
【００６８】石英基板やガラス基板だけではなく、サフ
ァイヤ基板あるいはＭｇＯ・Ａｌ2Ｏ3 ，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。
ァイヤ基板あるいはＭｇＯ・Ａｌ2Ｏ3 ，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。
【００６９】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。
【００７０】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作製する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作製する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
ゲート線の低抵抗化とともに、オフセットゲート電極構
造またはＬＤＤ構造を容易に形成することができるの
で、オフリーク電流も低減でき、薄膜トランジスタの特
性向上に対して非常に大きな効果が期待される。
ゲート線の低抵抗化とともに、オフセットゲート電極構
造またはＬＤＤ構造を容易に形成することができるの
で、オフリーク電流も低減でき、薄膜トランジスタの特
性向上に対して非常に大きな効果が期待される。
【図１】本発明の薄膜半導体装置の第１の実施例である
オフセットゲート構造の薄膜トランジスタを説明するた
めの構造断面図である。
オフセットゲート構造の薄膜トランジスタを説明するた
めの構造断面図である。
【図２】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図３】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図４】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図５】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図６】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図７】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図８】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図９】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。
程の一工程を説明するための断面図である。
【図１０】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。
工程の一工程を説明するための断面図である。
【図１１】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。
工程の一工程を説明するための断面図である。
【図１２】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。
工程の一工程を説明するための断面図である。
【図１３】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。
工程の一工程を説明するための断面図である。
【図１４】本発明の薄膜半導体装置の第２の実施例であ
るＬＤＤ構造の薄膜トランジスタを説明するための構造
断面図である。
るＬＤＤ構造の薄膜トランジスタを説明するための構造
断面図である。
【図１５】図１４に示した構造の薄膜トランジスタの製
造工程の一工程を説明するための断面図である。
造工程の一工程を説明するための断面図である。
【図１６】図１４に示した構造の薄膜トランジスタの製
造工程の一工程を説明するための断面図である。
造工程の一工程を説明するための断面図である。
【図１７】図１４に示した構造の薄膜トランジスタの製
造工程の一工程を説明するための断面図である。
造工程の一工程を説明するための断面図である。
【図１８】従来の技術の薄膜トランジスタの構造断面図
である。
である。
１ 絶縁性透明基板 ２ 非単結晶半導体薄膜 ３ 多結晶シリコン膜 ４ ゲート絶縁膜（ゲート酸化膜） ５ 最下層の不純物添加された多結晶シリコン膜 ６ 中間層のシリサイド膜 ７ 最上層の高抵抗の多結晶シリコン膜 ８ ソース領域 ９ ドレイン領域 １０ レジストマスク １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １５ ＬＤＤ領域 １６ 最上層の多結晶シリコン膜 Ｌ1 オフセット長 Ｌ2 オフセット長
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｃ (56)参考文献 特開 平４−360582（ＪＰ，Ａ) 特開 昭60−164363（ＪＰ，Ａ) 特開 昭61−48977（ＪＰ，Ａ)
Claims (10)
- 【請求項１】 ソース領域、ドレイン領域、ゲート絶縁
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、 前記ゲート絶縁膜の上に形成されるゲート電極は、最下
層の不純物添加された多結晶シリコン薄膜と、中間層の
シリサイド膜と、これら２層構造の上に積層された最上
層の高抵抗の多結晶シリコン膜とから構成される３層ゲ
ート電極であり、前記最上層の高抵抗の結晶シリコン膜
のパターンは前記２層構造の前記最下層の不純物添加さ
れた多結晶シリコン薄膜および前記中間層のシリサイド
膜のパターンよりも大きく、かつ、前記２層構造のパタ
ーンを完全に覆っていることを特徴とする薄膜半導体装
置。 - 【請求項２】 ソース領域、ドレイン領域、ゲート絶縁
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、 前記ゲート絶縁膜の上に形成されるゲート電極は、最下
層の不純物添加された多結晶シリコン薄膜と、中間層の
シリサイド膜と、これら２層構造の上に積層された最上
層の多結晶シリコン膜とから構成される３層ゲート電極
であり、かつ前記最上層の多結晶シリコン膜のパターン
をマスクとした不純物のイオン注入により形成されたＬ
ＤＤ構造を有することを特徴とする薄膜半導体装置。 - 【請求項３】 請求項２に記載の薄膜半導体装置におい
て、前記２層構造のパターン寸法は、前記最上層の高抵
抗の多結晶シリコン膜のパターン寸法よりも小さく、か
つ、前記２層構造のパターンは、前記最上層の高抵抗の
多結晶シリコン膜のパターンにより完全に覆われている
ことを特徴とする薄膜半導体装置。 - 【請求項４】 請求項１または２に記載の薄膜半導体装
置において、前記ソース領域およびドレイン領域は、前
記最上層の高抵抗の多結晶シリコン膜のパターンに対し
て自己整合的に形成されたものであることを特徴とする
薄膜半導体装置。 - 【請求項５】 請求項１または２に記載の薄膜半導体装
置において、前記シリサイド膜は、コバルトシリサイド
（ＣｏＳｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、チ
タンシリサイド（ＴｉＳｉ2 ）、モリブデンシリサイド
（ＭｏＳｉ2）、およびタングステンシリサイド（ＷＳ
ｉ2 ）からなる群より選ばれた材料を含むことを特徴と
する薄膜半導体装置。 - 【請求項６】 請求項１または２に記載の薄膜半導体装
置において、前記３層ゲート電極における最下層の不純
物添加された多結晶シリコン薄膜は、リン、砒素、およ
びボロンからなる群より選ばれた不純物元素が添加され
たものであることを特徴とする薄膜半導体装置。 - 【請求項７】 （ａ）絶縁性非晶質材料からなる基板上
に第１の半導体層を形成し、該半導体層上にゲート絶縁
膜を形成する工程と、 （ｂ）該ゲート絶縁膜上に不純物添加された多結晶シリ
コン膜を成膜する工程と、 （ｃ）該不純物添加された多結晶シリコン膜上にシリサ
イド膜を成膜する工程と、 （ｄ）１回のフォト工程により、前記不純物添加された
多結晶シリコン膜とシリサイド膜の２層膜を同時にパタ
ーニングする工程と、 （ｅ）前記パターニングされた２層膜の上に最上層の高
抵抗の多結晶シリコン膜を成膜する工程と、 （ｆ）レジストパターンを形成し、該レジストパターン
をマスクとしてエッチングを行い、前記最上層の高抵抗
の多結晶シリコン膜をレジストパターンと同じパターン
に加工する工程と、 （ｇ）前記レジストパターンをマスクとして不純物をイ
オン注入することにより、前記高抵抗の多結晶シリコン
膜のパターンに対して自己整合的に前記第１の半導体層
にソース領域およびドレイン領域を形成する工程と、 （ｈ）前記レジストパターンを剥離した後に、層間絶縁
膜を成膜する工程と、 （ｉ）フォト工程により、前記層間絶縁膜にコンタクト
ホールを形成して前記ソース領域およびドレイン領域の
上に電極を形成する工程を少なくとも有することを特徴
とする薄膜半導体装置の製造方法。 - 【請求項８】 請求項７記載の薄膜半導体装置の製造方
法において、 前記（ｆ）工程〜（ｉ）工程に代えて、 （ｆ′）レジストパターンを形成し、該レジストパター
ンをマスクとしてエッチングを行い、前記最上層の多結
晶シリコン膜をレジストパターンと同じパターンに加工
する工程と、 （ｇ′）前記レジストパターンを剥離する工程と、 （ｈ′）層間絶縁膜を成膜した後に、前記最上層の多結
晶シリコン膜のパターンをマスクとして不純物をイオン
注入することにより、前記最上層の多結晶シリコン膜の
パターンに対して自己整合的に前記第１の半導体層にソ
ース領域およびドレイン領域を形成すると同時に、前記
シリコン膜とシリサイド膜の２層膜のパターンに対して
自己整合的にＬＤＤ領域を形成する工程と、 （ｉ′）フォト工程により、前記層間絶縁膜にコンタク
トホール形成して前記ソース領域およびドレイン領域の
上に電極を形成する工程を含むことを特徴とする薄膜半
導体装置の製造方法。 - 【請求項９】 請求項８記載の薄膜半導体装置の製造方
法において、 前記（ｈ′）工程および（ｉ′）工程に代えて、 （ｈ″）前記最上層の多結晶シリコン膜のパターンをマ
スクとして不純物をイオン注入することにより、前記最
上層の多結晶シリコン膜のパターンに対して自己整合的
に前記第１の半導体層にソース領域およびドレイン領域
を形成すると同時に、前記シリコン膜とシリサイド膜の
２層膜のパターンに対して自己整合的にＬＤＤ領域を形
成する工程と、 （ｉ″）層間絶縁膜を成膜する工程と、 （ｊ）フォト工程により、前記層間絶縁膜にコンタクト
ホールを形成して前記ソース領域およびドレイン領域の
上に電極を形成する工程を含むことを特徴とする薄膜半
導体装置の製造方法。 - 【請求項１０】 請求項７，８または９のいずれかに記
載の薄膜半導体装置の製造方法において、前記（ｂ）工
程における最下層の不純物添加された多結晶シリコン薄
膜の成膜は、多結晶シリコン薄膜へのイオン注入法、Ｌ
ＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶ
Ｄ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、ス
パッタ法、または拡散法の方法によりなされることを特
徴とする薄膜半導体装置の製造方法。
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1993
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