JP3049807B2

JP3049807B2 - 薄膜半導体装置の製造方法

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Publication number: JP3049807B2
Application number: JP3088369A
Authority: JP
Inventors: 敏竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1991-04-19
Filing date: 1991-04-19
Publication date: 2000-06-05
Anticipated expiration: 2015-06-05
Also published as: JPH04320345A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上にオフ電流が極めて
少なく、さらにドレイン耐圧の高い薄膜半導体装置の製
造方法に関する。

【０００２】

【従来の技術】非晶質絶縁基板あるいは非晶質絶縁膜上
に，結晶方位の揃った結晶粒径の大きな多結晶シリコン
薄膜、あるいは単結晶シリコン薄膜を形成する方法は、
ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）
技術として知られている。｛ＳＯＩ構造形成技術，産業
図書｝。大きく分類すると、再結晶化法、エピタキシ
ャル法、絶縁層埋め込み法、貼り合わせ法という方法が
ある。再結晶化法は、レ−ザ−アニ−ルあるいは電子ビ
−ムアニ−ルによりシリコンを溶融再結晶化させる方法
と、溶融する温度までは昇温させずに固相成長させる固
相成長法の２つに分類される。比較的低温で再結晶化で
きるという点で固相成長法が優れている。５５０℃の低
温熱処理にもかかわらずシリコン薄膜の結晶粒が成長し
たという結果も報告されている。｛ＩＥＥＥＥｌｅｃ
ｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，ｖｏｌ．Ｅ
ＤＬ−８，Ｎｏ．８，ｐ３６１，Ａｕｇｕｓｔ１９８
７｝。

【０００３】

【発明が解決しようとする課題】しかしながらこのよう
に結晶性の優れたシリコン薄膜を用いて作成された薄膜
トランジスタはドレイン耐圧が小さくなる。欠陥が減少
したために低い印加電圧のもとでも空乏層がひろがりや
すくなることが原因の一つと考えられる。

【０００４】このようなドレイン耐圧の低下を防ぐため
に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉ
ｎ）構造を形成する方法がある。このプロセスについて
図３で簡単に説明する。図３ではゲ−ト電極形成から、
層間絶縁膜形成までの工程を説明する。図３（ａ）にお
いて３−１は絶縁性非晶質材料、３−２はシリコン薄
膜、３−３はゲ−ト絶縁膜、３−４はゲ−ト電極をしめ
している。

【０００５】次に、低濃度のイオン注入を行い、オフセ
ット領域３−５を形成する。ド−ズ量は１×１０¹¹ｃｍ
^-2〜１×１０¹³ｃｍ^-2程度の低濃度とし、Ｎｃｈならば
リン等のドナ−型の不純物を、またＰｃｈならばボロン
等のアクセプタ−型の不純物をイオン注入する。矢印３
−６はイオンビ−ムを示している。

【０００６】続いて、側壁を形成する工程にはいる。ま
ず、ＳｉＯ₂膜３−７を成膜する。その後、異方性エッ
チングによって該ＳｉＯ₂膜３−７をエッチングすると
図３（ｄ）３−８で示されるような側壁が形成される。
次に、図３（ｅ）に示されるようにゲ−ト電極３−４お
よび側壁３−８をマスクとしてイオン注入してソ−ス領
域３−９、およびドレイン領域３−１０を形成する。該
ソ−ス、ドレイン領域のド−ズ量は１×１０¹⁴〜１×１
０¹⁶ｃｍ^-2程度とし、前記オフセット領域３−５のド−
ズ量よりも多くする。

【０００７】図３（ｆ）に示されるように層間絶縁膜３
−１２を成膜し、活性化アニ−ルを行う。その後、コン
タクト電極を形成する工程にはいる。

【０００８】以上述べた従来の方法では異方性エッチン
グを行うために、マイクロ波プラズマエッチング法や、
ＥＣＲエッチング法、あるいは低圧マグネトロンＲＩＥ
（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法等の
方法がある。しかし、これらの方法を例えば３０ｃｍ角
の大型基板の処理に応用する場合には基板内のばらつき
が問題となる。図３（ｄ）に示したような側壁３−８の
微妙な形状を制御しなければならないのでこの問題は大
きい。更に、ＳｉＯ₂膜３−７の膜厚のばらつきも影響
を与える。また、ＬＤＤ構造の構造上の性質からオン電
流が低減するという問題点がある。

【０００９】本発明は、上記のような従来のプロセスの
問題点を解決し、工程安定性に問題がある異方性エッチ
ング技術を用いないで優れたＬＤＤ型薄膜トランジスタ
を形成し、オフ電流が低く、オン電流の低減を最小限に
抑えた優れた薄膜トランジスタを作成する方法を提供す
ることを目的としている。

【００１０】

【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、〔ａ〕絶縁性非晶質材料上に、非単結晶半導体薄膜を
形成し島状にパタ−ニングする工程、〔ｂ〕該島状にパタ−ニングされた非単結晶半導体薄
膜の上に、ゲ−ト絶縁膜を形成し、レジストマスクを形
成して該ゲ−ト絶縁膜をパタ−ニングして前記非単結晶
半導体薄膜の表面の１部を少なくとも露出させる工程、〔ｃ〕前記レジストマスクとゲ−ト酸化膜をマスクと
して高濃度のイオン注入を行い、コンタクト領域を形成
する工程、〔ｄ〕前記レジストマスクを剥離した後、低抵抗の不
純物添加半導体薄膜を成膜し、該不純物添加半導体薄膜
をパタ−ニングして前記ゲ−ト絶縁膜上にゲ−ト電極、
および、前記露出させた非単結晶半導体薄膜上にソ−
ス、ドレイン領域を形成する工程、〔ｅ〕前記ゲ−ト電極およびソ−ス、ドレイン領域を
マスクとして不純物イオンをイオン注入してオフセット
領域を形成する工程を少なくとも含むことを特徴とす
る。

【００１１】さらに、前記ゲ−ト電極、およびソ−ス、
ドレイン領域はそれぞれ分離され絶縁されていることを
特徴とする。

【００１２】さらに、前記オフセット領域の不純物濃度
は、前記コンタクト領域、及びソ−ス、ドレイン領域の
不純物濃度よりも小さいことを特徴とする。

【００１３】

【実施例】（実施例１）ＬＤＤ構造の薄膜トランジスタ
を作成する工程に沿って本発明の実施例１を説明する。

【００１４】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。前記非単結
晶半導体薄膜を形成するには、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法、スパッタ法、蒸着法、レ−ザ−アニ−ル法、
固相成長法等の方法がある。以下では、石英基板を用
い、前記非単結晶半導体薄膜として固相成長Ｓｉ薄膜を
用いた場合を実施例として説明する。固相成長Ｓｉ薄膜
ばかりでなく、多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏ
ｎｏｎＩｎｓｕｌａｔｏｒ）にも本発明を応用する
ことができる。

【００１５】図１（ａ）に示すように、プラズマＣＶＤ
装置を用い、ＳｉＨ₄とＨ₂の混合ガスを１３．５６ＭＨ
ｚの高周波グロ−放電により分解させて、非晶質Ｓｉ膜
１−２を石英基板１−１上に堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜１−２の堆積前にチェンバ−をフレオン
洗浄すると、続いて堆積させられた非晶質Ｓｉ膜は２
×１０¹⁸ｃｍ^-3の弗素を含んでいる。このような不純物
弗素を含有していると固相成長が充分に進まない。従っ
て、本発明においては、前記フレオン洗浄後、１時間程
度のダミーの堆積を行ってから、実際の堆積を行う。あ
るいは、フレオン洗浄を廃止し、ビ−ズ処理等の別の方
法でチェンバ−の洗浄を行う。

【００１６】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００１７】次に、前記非晶質薄膜１−２を固相成長さ
せる。固相成長方法は、石英管による炉アニ−ルが便利
である。アニ−ル雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニ−
ルを行ってもよい。固相成長アニ−ル温度は５００℃〜
７００℃とする。この様な低温アニ−ルでは選択的に、
結晶成長の活性化エネルギ−の小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニ−ル温度６００℃、アニ−
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。

【００１８】固相成長法ではなく、ＬＰＣＶＤ法、プラ
ズマＣＶＤ法、スパッタ法、蒸着法、ＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、あるいは
レ−ザ−アニ−ル法等によって非単結晶シリコン薄膜を
形成してもよい。

【００１９】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図１（ｂ）１−３に示されてい
るように島状にパタ−ニングする。

【００２０】次に図１（ｃ）に示されているように、ゲ
−ト酸化膜１−４を形成する。該ゲ−ト酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲ−ト酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板１−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがあるが、酸化温度は１０
００℃以上と高いが膜質が優れていることからｄｒｙ酸
化法の方が適している。

【００２１】酸化膜形成後、ボロンをチャネルイオン注
入してもよい。これは、Ｎｃｈ薄膜トランジスタのスレ
ッシュホルド電圧がマイナス側にシフトすることと、Ｐ
ｃｈ薄膜トランジスタのスレッシュホルド電圧がプラス
側にシフトすることを防ぐことを目的としている。前記
非晶質シリコン膜１−２のデポ膜厚が５００〜１５００
Å程度の場合は、ボロンのド−ズ量は１×１０¹²〜５×
１０¹²ｃｍ^-2程度が適している。前記非晶質シリコン膜
の膜厚が５００Å以下の薄い場合にはボロンド−ズ量を
少なくし、目安としては１×１０¹²ｃｍ^-2以下にする。
また、前記膜厚が１５００Å以上の厚い場合にはボロン
ド−ズ量を多くし、目安としては５×１０¹²ｃｍ^-2以上
にする。

【００２２】次に、レジストマスク１−６を形成し、ソ
−ス、ドレイン領域を形成する部分のゲ−ト酸化膜を剥
離して図１（ｄ）に示すような島状ゲ−ト酸化膜１−５
を形成する。

【００２３】次に図１（ｅ）に示されるように、不純物
元素のイオン注入によって、ソ−ス領域１−７、および
ドレイン領域１−８を形成する。このソ−ス、ドレイン
領域のイオンド−ズ量Ｎ_hは、１×１０¹⁹〜１×１０²¹
ｃｍ^-3程度が適している。

【００２４】前記ソ−ス領域１−７、及びドレイン領域
１−８はイオン注入法ばかりではなく、他の方法によっ
ても形成することができる。例えばプラズマド−ピング
法を用いることができる。平行平板型のプラズマＣＶＤ
装置を用い、フォスフィンガスあるいはジボランガスを
グロ−放電分解することによってリン、あるいはボロン
を基板上に析出させ、選択的にシリコン薄膜１−３に不
純物を添加することによってソ−ス、ドレイン領域を形
成するものである。その他、イオンシャワ−ド−ピング
法やレ−ザ−ド−ピング法なども有効な方法である。

【００２５】つづいて、図１（ｆ）のようにレジストマ
スク１−６を剥離する。

【００２６】ゲ−ト電極材料およびソ−ス、ドレインコ
ンタクト領域を構成する不純物添加シリコン薄膜１−１
０を成膜する。Ｎｃｈ薄膜トランジスタの場合はリン等
のドナ−型の不純物、Ｐｃｈ薄膜トランジスタの場合は
アクセプタ−型の不純物を添加する。フォスフィンガス
（ＰＨ₃）とシランガス（ＳｉＨ₄）との混合ガス、また
はジボランガス（Ｂ₂Ｈ₆）とシランガスとの混合ガスを
用いたプラズマＣＶＤ法でド−プト非晶質シリコン薄膜
を成膜した後、固相成長させる方法、またはＬＰＣＶＤ
法によりド−プト非晶質シリコンあるいは多結晶シリコ
ン薄膜を成膜し、必要に応じてアニ−ルする方法、また
は未添加シリコン薄膜を成膜した後、プレデポ等拡散に
よって不純物を添加する方法等がある。不純物濃度は１
×１０¹⁹ｃｍ^-3以上、望ましくは１×１０²⁰ｃｍ^-3以上
が望ましい。

【００２７】続いて次のフォト工程によって、ゲ−ト電
極およびソ−ス、ドレイン領域を同時に形成する。図１
（ｈ）において、１−１１はゲ−ト電極、１−１２はソ
−スコンタクト領域、１−１３はドレインコンタクト領
域を示している。ゲ−ト電極１−１１と前記ソ−スコン
タクト領域との間隔、及びゲ−ト電極と前記ドレインコ
ンタクト領域との間隔はＬＤＤ構造薄膜トランジスタの
オフセット領域の長さを決める重要なパラメ−タ−であ
る。値としては１μｍ以下が望ましい。

【００２８】次に低濃度のイオン注入を行い、図１
（ｉ）に示すようなオフセット領域１−１４を形成す
る。ゲ−ト電極１−１１とソ−スコンタクト領域１−１
２とドレインコンタクト領域１−１３をマスクとして自
己整合的にオフセット領域１−１４を形成する。ソ−
ス、ドレイン領域と同様に、Ｎｃｈ薄膜トランジスタの
場合はドナ−型の不純物を、Ｐｃｈ薄膜トランジスタの
場合はアクセプタ−型の不純物をイオン注入する。オフ
セット領域の不純物濃度は、前記ソ−ス、ドレイン領域
の不純物濃度よりも少なくする。イオン注入ド−ズ量と
しては、１×１０¹²〜１×１０¹⁴ｃｍ^-2程度とする。不
純物濃度では１×１０¹⁷〜１×１０¹⁹ｃｍ^-3程度とな
る。１−１５の矢印はイオンビ−ムを示している。不純
物添加方法としては、イオン注入法の他に、先にも述べ
たように、レ−ザ−ド−ピング法あるいはプラズマド−
ピング法などの方法がある。

【００２９】オフセット領域を形成した後、図１（ｊ）
に示されるように、層間絶縁膜１−１６を積層する。該
層間絶縁膜材料としては、酸化膜あるいは窒化膜などを
用いる。絶縁性が良好ならば膜厚はいくらでもよいが、
数千Åから数μｍ程度が普通である。酸化膜の形成方法
としてはＬＰＣＶＤ法、ＡＰＣＶＤ法、プラズマＣＶＤ
法、ＥＣＲプラズマＣＶＤ法、スパッタ法等の方法があ
る。窒化膜の形成方法としては、ＬＰＣＶＤ法あるいは
プラズマＣＶＤ法などが簡単である。反応には、アンモ
ニアガス（ＮＨ₃）とシランガスと窒素ガスとの混合ガ
ス、あるいはシランガスと窒素ガスとの混合ガスなどを
用いる。

【００３０】続いて、前記層間絶縁膜１−１６の緻密化
と前記ソ−ス、ドレイン領域およびオフセット領域の活
性化と結晶性の回復を目的として活性化アニ−ルを行
う。アニ−ル方法としては、１段階活性化アニ−ル法、
あるいは２段階活性化アニ−ル法等がある。２段階活性
化アニ−ル法について説明する。Ｎ₂ガス雰囲気中でま
ず６００〜８００℃程度の温度で、１〜２０時間程度の
１段階アニ−ルを行ってイオン注入されたオフセット領
域の結晶性を回復させる。６００℃程度の低温では１０
時間から２０時間のアニ−ルを行う。また、８００℃の
比較的高温では１時間から１０時間の短時間のアニ−ル
をする。このような１段階アニ−ルを行った後、１００
０℃以上の温度で１時間以内の２段階アニ−ルを行って
不純物イオンを活性化させる。以上のような２段階活性
化アニ−ルによって、ソ−ス、ドレイン領域の結晶性の
回復と活性化を行う。アニ−ル雰囲気は窒素だけではな
く水素ガス、アルゴンガス、ヘリウムガス、あるいは、
真空中でも良い。

【００３１】次に、水素化処理を行っても良い。水素プ
ラズマ法、あるいは水素イオン注入法、あるいはプラズ
マ窒化膜からの水素の拡散法などの方法で水素イオンを
導入すると，結晶粒界に存在するダングリングボンド
や、ゲ−ト酸化膜界面などに存在する欠陥や、ソ−ス、
ドレイン部とチャネル部との接合部に存在する欠陥が不
活性化される。この様な水素化工程は、層間絶縁膜１−
１６を積層する前におこなってもよい。または、後に述
べる、ソ−ス電極とドレイン電極を形成してから前記水
素化工程を行ってもよい。

【００３２】次に図１（ｋ）に示すように、前記層間絶
縁膜１−１６びゲ−ト絶縁膜１−５にコンタクトホ−ル
を形成し、コンタクト電極を形成してソ−ス電極１−１
７およびドレイン電極１−１８とする。該ソ−ス電極及
びドレイン電極は、アルミニュウムあるいはクロムなど
の金属材料で形成する。この様にして薄膜トランジスタ
が形成される。

【００３３】（実施例２）層間絶縁膜表面形状の平坦化
が必要となる場合は、図１（ｊ）においてＢＰＳＧ（ｂ
ｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）
膜を成膜し、低温リフロ−させることによってきわめて
平坦な層間絶縁膜を得ることができる。ＢＰＳＧ膜はＡ
ＰＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、スピン
オングラス法等の方法がある。７５０℃程度の低温でも
リフロ−することができる。図２に、リフロ−技術を用
いて作成した薄膜トランジスタについて説明する。絶縁
性非晶質材料２−１、シリコン薄膜２−２、ゲ−ト酸化
膜２−３、ソ−ス領域２−４、ドレイン領域２−５、ゲ
−ト電極２−６、オフセット領域２−７、ソ−スコンタ
クト領域２−８、ドレインコンタクト領域２−９、を形
成した後、前記の方法によりＢＰＳＧ膜２−１０を成膜
する。その後７５０〜９００℃程度の熱処理によって前
記ＢＰＳＧ膜をリフロ−し、第２図（ｂ）の２−１１に
示すような平坦な層間絶縁膜を形成する。

【００３４】

【発明の効果】以上説明したように、簡単な工程によっ
て自己整合的にＬＤＤ構造を実現できるのでオフ電流の
低減に対してきわめて大きな効果が期待される。さら
に、薄膜トランジスタのＯＦＦ領域に特有のＯＦＦリ−
ク電流のはねあがりを抑えることができる。ＬＤＤ構造
が簡単な工程で実現できるので、ドレイン耐圧が１００
Ｖ程度の高耐圧化が可能となる。さらに、オフセット領
域のイオン注入ド−ズ量によってもドレイン耐圧の値や
オフ電流の値を制御することができる。

【００３５】フォト工程数を増やすことなく優れたＬＤ
Ｄ構造を作成することが可能となる。

【００３６】ソ−ス、ドレイン領域とソ−ス、ドレイン
電極との間にそれぞれソ−ス、ドレインコンタクト領域
を設けたのでコンタクト抵抗が低減した。そのために十
分大きなオン電流を得ることができるようになった。つ
まり、従来ＬＤＤ構造の薄膜トランジスタはオン電流が
低下するという問題点が解決されたことになる。

【００３７】従来オフセット領域を形成するためには、
ゲ−ト電極に側壁を形成しなければならなかった。しか
し、この側壁の形成のためには、絶縁膜の膜厚やエッチ
ングの異方性を正確に制御しなければならなかった。本
発明によれば側壁を形成する必要は全くない。つまり工
程管理の困難な異方性エッチング技術を用いなくてもＬ
ＤＤ構造の薄膜トランジスタを作成することが可能とな
る。従って、工程の容易化、歩留りの向上に大きな効果
がある。

【００３８】自己整合的にソ−ス領域とドレイン領域が
形成されるので短チャネル化に対して効果があり、特性
のばらつきも少ない。チャネル領域の膜厚は１００〜１
０００Å程度と薄く、コンタクトを形成するソ−ス及び
ドレイン領域の膜厚は１０００Å以上と厚くできるので
コンタクト抵抗が小さくなる。その結果、薄膜トランジ
スタのサブスレシュホルド領域の立ち上がりは非常に急
峻となり、コンタクト抵抗に制限されないような大きな
オン電流が得られる。

【００３９】リフロ−技術を応用することによって平坦
な層間絶縁膜を得ることができるので、その上に形成さ
れる配線の断線がきわめて少なくなり、歩留りが更に向
上する。従って、本発明の効果が最大限に発揮される。
非晶質絶縁基板上に優れた特性の薄膜トランジスタを作
製することが可能となるので、ドライバ−回路を同一基
板上に集積したアクティブマトリクス基板に応用した場
合にも十分な高速動作が実現される。さらに、電源電圧
の低減、消費電流の低減、信頼性の向上に対して大きな
効果がある。また、６００℃以下の低温プロセスによる
作製も可能なので、アクティブマトリクス基板のてい価
格か及び大面積化に対してもその効果は大きい。

【００４０】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメ−ジセンサ−に応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラ−読み取り用密着型イメ−
ジセンサ−への応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメ−ジセンサ−チップの長尺化が
可能となり、一本のチップでＡ４判あるいはＡ３判の様
な大型ファクシミリ用の読み取り装置を実現できる。従
って、センサ−チップの二本継ぎのような手数がかかり
信頼性の悪い技術を回避することができ、実装歩留りも
向上される。

【００４１】石英基板やガラス基板だけではなく、サフ
ァイア基板（Ａｌ₂Ｏ₃）あるいはＭｇＯ・Ａｌ₂Ｏ₃，Ｂ
Ｐ，ＣａＦ₂等の結晶性絶縁基板も用いることができ
る。

【００４２】以上薄膜トランジスタを例として説明した
が、バイポ−ラトランジスタあろいはヘテロ接合バイポ
−ラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【図面の簡単な説明】

【図１】（ａ）から（ｋ）は、本発明における薄膜半導
体装置の製造方法を示す工程図である。

【図２】（ａ）から（ｂ）は、リフロ−技術を応用した
場合の本発明における薄膜半導体装置の製造方法を示す
工程図である。

【図３】（ａ）から（ｆ）は、従来のＬＤＤ構造薄膜ト
ランジスタの製造方法を示す工程図である。

【符号の説明】

１− ７ソ−スコンタクト領域１− ８ドレインコンタクト領域１−１１ゲ−ト電極１−１２ソ−ス領域１−１３ドレイン領域１−１４オフセット領域１−１６層間絶縁膜２−１０ＢＰＳＧ膜２−１１リフロ−された平坦な層間絶縁膜

Claims

(57)【特許請求の範囲】

【請求項１】絶縁性非晶質材料上に形成される薄膜半
導体装置に於て、〔ａ〕絶縁性非晶質材料上に、非単結晶半導体薄膜を
形成し島状にパタ−ニングする工程、〔ｂ〕該島状にパタ−ニングされた非単結晶半導体薄
膜の上に、ゲ−ト絶縁膜を形成し、レジストマスクを形
成して該ゲ−ト絶縁膜をパタ−ニングして前記非単結晶
半導体薄膜の表面の１部を少なくとも露出させる工程、〔ｃ〕前記レジストマスクとゲ−ト酸化膜をマスクと
して高濃度のイオン注入を行い、コンタクト領域を形成
する工程、〔ｄ〕前記レジストマスクを剥離した後、低抵抗の不
純物添加半導体薄膜を成膜し、該不純物添加半導体薄膜
をパタ−ニングして前記ゲ−ト絶縁膜上にゲ−ト電極、
および、前記露出させた非単結晶半導体薄膜上にソ−
ス、ドレイン領域を形成する工程、〔ｅ〕前記ゲ−ト電極およびソ−ス、ドレイン領域を
マスクとして不純物イオンをイオン注入してオフセット
領域を形成する工程を少なくとも含むことを特徴とする
薄膜半導体装置の製造方法。
【請求項２】前記ゲ−ト電極、およびソ−ス、ドレイ
ン領域はそれぞれ分離され絶縁されていることを特徴と
する請求項１記載の薄膜半導体装置の製造方法。
【請求項３】前記オフセット領域の不純物濃度は、前
記コンタクト領域、及びソ−ス、ドレイン領域の不純物
濃度よりも小さいことを特徴とする請求項１記載の薄膜
半導体装置の製造方法。