JPH07335890A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート線抵抗が小さく、オン電流が大きく、
ドレイン耐圧が高く、オフリーク電流の小さなＴＦＴを
作製し、特性の優れた液晶ディスプレイを実現する。 【構成】 多結晶シリコンゲート電極上に高融点金属膜
を製膜し、レーザーアニール法あるいはラピッドサーマ
ルアニール法により、ゲート電極をサリサイド化すると
同時に、多結晶シリコン膜の結晶成長と不純物の活性化
を達成する。 【効果】 ゲート線のシート抵抗が現状の２５Ω／□か
ら大幅に低減する。さらにドレイン耐圧が向上し、オフ
リーク電流が低減する。その結果、フリッカや表示ムラ
が少なく、さらに画素保持特性の優れた液晶ディスプレ
イが実現される。オン電流も大きいので、動作周波数の
高いドライバー回路を実現できる。さらに、ゲート線断
線等の欠陥救済ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上に形成されるプレー
ナー型の薄膜半導体装置において、ゲート電極の配線抵
抗が非常に小さく、しかもオン電流の極めて多い薄膜半
導体装置の製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタは、アクティブマトリ
クスパネルにおいて画素のスイッチング素子やドライバ
ー回路、或いは密着型イメージセンサー、さらにはＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｉｅｓ）等へ応用されている。しかしながら従
来の薄膜トランジスタにおいては、ゲート電極は不純物
添加された多結晶シリコン膜１層のみで形成されてい
た。該不純物添加多結晶シリコン膜をたとえば３５００
Å堆積させたとしても、そのシート抵抗は２０Ω／□程
度にしか下がらない。｛電子情報通信学会技術研究報
告、ＳＤＭ９１−１６４、電子情報通信学会、１９９１
年｝ 液晶ディスプレイにこの従来のゲート電極を応用した場
合の問題点を以下に述べる。第１の問題点は、ゲート線
断線が線欠陥となり液晶ディスプレイの品質を低下さ
せ、歩留まりを低下させることである。液晶ディスプレ
イの駆動方法としては、ゲート線に左右両側からゲート
信号を入れるのが普通である。例えばゲート線がある１
点で断線していても、ゲート線には両側からゲート信号
がくる。ところがゲート線の抵抗が高い場合にはゲート
信号の遅延が無視できなくなり、断線付近の画素の応答
の遅れが目立つようになる。また、ゲート線とソース線
の短絡が有った場合にはこの短絡点の両側のゲート線を
切断して短絡の影響をなくしたいところだが、ゲート線
抵抗が高いために逆に線欠陥になってしまう。ゲート線
が低抵抗化できれば、この両側からくるゲート信号の遅
延は問題にならない程度に小さくなり、液晶ディスプレ
イの表示画面にはなんら影響がでなくなる。

【０００３】第２の問題点は、フリッカ（画面のちらつ
き）や表示ムラを抑えることができないことである。ゲ
ート線に矩形パルスを入力した際に、ゲート線の時定数
τ＝Ｒ×Ｃ（Ｒはゲート線抵抗、Ｃはゲート線容量）が
大きいと画面の中央部では、前記矩形パルスの波形がな
まってしまい画素トランジスタの立ち上がり特性がばら
ついてしまうので、その結果、フリッカとなって現れ
る。ゲート線抵抗が高いと時定数τが大きくなるのでフ
リッカを抑えることができない。

【０００４】大画面あるいはハイビジョン液晶ディスプ
レイに応用していく場合には上記の問題点は、更に顕著
になる。

【０００５】第３の問題点は、従来通り不純物添加多結
晶シリコン膜を用いた場合には、その膜厚を５０００Å
としてもそのシート抵抗は１５Ω／□程度にしか下がら
ない。さらに低抵抗化するには、膜厚を５０００Å以上
にすることが必要となる。しかし、これでは素子の表面
の凹凸が大きくなり、その上に形成される膜あるいは配
線の段差被覆性が問題となり、歩留まり低下の大きな要
因となる。

【０００６】一方、ドライバー回路を内蔵した液晶ディ
スプレイにおいては、薄膜トランジスタのオン電流は大
きい方が、より大きな駆動周波数を実現する事が出来
る。従って、優れた液晶ディスプレイを実現するために
は、薄膜トランジスタのオン電流を増大させる事が必要
となる。例えば薄膜トランジスタの能動層としてシリコ
ン（Ｓｉ）膜を用いた場合は、単結晶に近い程オン電流
は大きくなる。従って、非晶質Ｓｉよりも多結晶Ｓｉの
方が有利である。Ｓｉ膜の結晶性を改善する方法として
は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）技術として知られている。｛ＳＯＩ構造形成技術，
産業図書｝。 大きく分類すると、再結晶化法、エピタ
キシャル法、絶縁層埋め込み法、貼り合わせ法という方
法がある。再結晶化法には、レーザーアニールあるいは
電子ビームアニールによりシリコンを溶融再結晶化させ
る方法と、溶融する温度までは昇温させずに固相成長さ
せる固相成長法あるいはハロゲンランプ等を用いたラピ
ッドサーマルアニール法等に分類される。比較的低温で
再結晶化できるという点で固相成長法が優れている。５
５０℃の低温熱処理にもかかわらずシリコン薄膜の結晶
粒が成長したという結果も報告されている。｛ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，
ｖｏｌ．ＥＤＬ−８，Ｎｏ．８，ｐ３６１，Ａｕｇｕｓ
ｔ １９８７｝。

【０００７】プラズマＣＶＤによって堆積させられた非
晶質シリコン薄膜（ａ−Ｓｉ）を固相成長させ、大粒径
化したシリコン薄膜を用いて作成された薄膜トランジス
タはオン電流がきわめて大きい。｛Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ Ｖｏｌ．２９，Ｎｏ．１２，ｐ．Ｌ２３８０，１９
９０｝ レーザーアニール法あるいは電子ビームアニール法ある
いはラピッドサーマルアニール法等は、６００℃以下の
低温で結晶性の優れた多結晶シリコンを形成する方法、
さらに、イオン注入された不純物の拡散を抑えつつその
活性化を達成する方法として注目を集めている。｛Ｅｘ
ｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １
９９３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ
ｎｃｅｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｍａｋｕｈａｒｉ，１
９９３，ｐｐ．４３１−４３３｝

【０００８】

【発明が解決しようとする課題】上記のような従来の方
法の問題点を解決するためには、ゲート電極のシート抵
抗の値を従来の３分に１の５〜８Ω／□程度に下げる必
要がある。その方法のひとつとして、シリサイド膜を用
いる方法がある。例えば、特開平０３−２３４０２８、
特開平０４−０９９３８５、特開平０４−１５００１
８、特開平０６−５７４３、特開平０２−３２８６、Ｕ
Ｓ８１０９２４７等に、その例がみられる。しかし、こ
れらの例では、フォト工程数が増加するため、コストア
ップや歩留まり低下というような不都合が生じる。そこ
で、最下層多結晶シリコン膜、中間層にシリサイド膜、
最上層に多結晶シリコン膜を積層した３層構造を１回の
フォトエッチングでパターニングする方法がある｛Ｐｒ
ｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ １２ｔｈ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅａｒ
ｃｈ Ｃｏｎｆｅｒｅｎｃｅ （Ｊａｐａｎ Ｄｉｓｐ
ｌａｙ １９９２） ｐ４５１｝。通常のゲート電極構
造では問題はないが、例えば、工程のばらつきにより過
剰にエッチングされたとすると、シリサイド膜のエッチ
ングレートが最も大きいために、図７に示す様に、中間
層のシリサイド膜が異常にエッチされてオーバーハング
形状になってしまう。従って、層間絶縁膜７−９の段差
上での被膜性が悪くなり、その上に形成される配線の断
線率が大きくなってしまう。図７は多結晶シリコン／シ
リサイド／多結晶シリコンの３層膜を１回のフォトエッ
チによってゲート電極とした場合の薄膜トランジスタの
断面図である。７−１は絶縁基板、７−２は半導体薄
膜、７−３はソース領域、７−４はドレイン領域、７−
５はゲート絶縁膜、７−６は最下層の多結晶シリコン
膜、７−７はシリサイド膜、７−８は最上層の多結晶シ
リコン膜を示しており、７−６と７−７と７−８とで３
層ゲート電極を構成している。７−９は層間絶縁膜、７
−１０はソース電極、７−１１はドレイン電極である。
このように、ゲート線を低抵抗化し、かつオフセットゲ
ート構造を実現する事は難しかった。

【０００９】従来のソース、ドレイン形成方法のよう
な、熱アニールによる活性化法では、図７に示すように
不純物の横拡散Ｙ_jが大きく、チャンネル長の減少とい
う不良が発生しやすい。これを解決するためにレーザー
アニール法あるいは電子ビームアニール法あるいはラピ
ッドサーマルアニール法等を応用する事が望ましい。し
かしながら、薄膜トランジスタに利用される多結晶シリ
コン膜は、光学吸収率が低く、さらに膜厚も薄いため、
そのままではレーザーアニール法あるいは電子ビームア
ニール法あるいはラピッドサーマルアニール法等の効果
が期待できない｛Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ
ｓ ｏｆ ｔｈｅ １９９３ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔ
ａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌ
ｓ，Ｍａｋｕｈａｒｉ，１９９３，ｐｐ．１００５−１
００７｝。そこで、なんらかの光吸収層を設ける事が必
要となる。

【００１０】本発明の概要は、高融点金属膜をエネルギ
ー吸収層として利用し、レーザーアニール法あるいはラ
ピッドサーマルアニール法によってゲート電極をサリサ
イド化させるとともに、多結晶シリコン膜を結晶成長さ
せ、さらに、不純物を活性化させるものである。

【００１１】本発明の目的は、このような低抵抗なゲー
ト電極を用いて均一性の良好な薄膜半導体装置を従来の
プロセスと比べても難しくない方法で実現させ、オン電
流が大きく、しかもゲート線抵抗の低い優れた薄膜半導
体装置を提供することである。さらには、表示特性の優
れた液晶表示装置を提供する事を目的としている。

【００１２】

【課題を解決するための手段】本発明は、ソース領域、
ドレイン領域、ゲート絶縁膜およびゲート電極を有する
上ゲート型薄膜半導体装置の製造方法において、（ａ）
絶縁性非晶質材料上に第１の半導体層を形成し、島状
にパターニングした後、該半導体層上にゲート絶縁膜を
形成する工程、（ｂ） 該ゲート絶縁膜上に非単結晶シ
リコン膜を成膜する工程、（ｃ） 該非単結晶シリコン
膜をパターニングし、ゲート電極を形成する工程、
（ｄ） 前記ゲート電極をマスクとしてリン、砒素ある
いはボロン等の不純物をイオン注入することにより、ソ
ース領域およびドレイン領域を形成する工程、（ｅ）
高融点金属膜を堆積させる工程、（ｆ） アニール法に
より、前記ゲート電極をサリサイド化（Ｓａｌｉｃｉｄ
ｅ）するとともに、前記第１の半導体層を結晶成長さ
せ、さらに前記イオン注入された不純物を活性化させて
ソース、ドレイン部を形成する工程、（ｇ） 前記サリ
サイド化工程において、サリサイド化未反応高融点金属
膜を選択的にエッチング除去して、サリサイドゲート電
極を形成する工程、（ｈ） 層間絶縁膜を成膜する工
程、（ｉ） フォト工程により、前記層間絶縁膜にコン
タクトホールを形成して電極を形成する工程を少なくと
も有することを特徴とする。

【００１３】さらに、前記高融点金属膜は、コバルト
（Ｃｏ）、またはパラジウム（Ｐｄ）、またはニッケル
（Ｎｉ）、またはチタン（Ｔｉ）、またはモリブデン
（Ｍｏ）、またはタングステン（Ｗ）、またはニオブ
（Ｎｂ）等であることを特徴とする。

【００１４】さらに、前記アニール法は、レーザーアニ
ールあるいはラピッドサーマルアニール（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）等であること
を特徴とする。

【００１５】さらに、ソース領域、ドレイン領域、ゲー
ト絶縁膜およびゲート電極を有する上ゲート型薄膜半導
体装置の製造方法において、（ａ） 絶縁性非晶質材料
上に第１の半導体層を形成し、島状にパターニングした
後、該半導体層上にゲート絶縁膜を形成する工程、
（ｂ） 該ゲート絶縁膜上に非単結晶シリコン膜を成膜
する工程、（ｃ） 該非単結晶シリコン膜をパターニン
グし、ゲート電極を形成する工程、（ｄ） 高融点金属
膜を堆積させる工程、（ｅ） アニール法により、前記
ゲート電極をサリサイド化するとともに、前記第１の半
導体層を結晶成長させる工程、（ｆ） 前記サリサイド
化工程において、サリサイド化未反応高融点金属膜を選
択的にエッチング除去して、サリサイドゲート電極を形
成する工程、（ｇ） 前記シリサイド化されたゲート電
極をマスクとしてリン、砒素あるいはボロン等の不純物
をイオン注入することにより、ソース領域およびドレイ
ン領域を形成する工程、（ｈ） 活性化処理により、前
記イオン注入された不純物を活性化させてソース、ドレ
イン部を形成する工程、（ｉ） 層間絶縁膜を成膜する
工程、（ｊ） フォト工程により、前記層間絶縁膜にコ
ンタクトホールを形成して電極を形成する工程を少なく
とも有することを特徴とする。

【００１６】さらに、前記高融点金属膜は、コバルト
（Ｃｏ）、またはパラジウム（Ｐｄ）、またはニッケル
（Ｎｉ）、またはチタン（Ｔｉ）、またはモリブデン
（Ｍｏ）、またはタングステン（Ｗ）、またはニオブ
（Ｎｂ）等であることを特徴とする。

【００１７】さらに、前記アニール法は、レーザーアニ
ールあるいはラピッドサーマルアニール（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）あるいは熱ア
ニール（Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等であること
を特徴とする。

【００１８】さらに、前記活性化処理は、レーザーアニ
ールあるいはラピッドサーマルアニール（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）等であること
を特徴とする。

【００１９】

【実施例】

（実施例１）まずはじめに本発明の製造方法により作製
した薄膜トランジスタの断面構造を図１に示す。１−１
は絶縁性透明基板、１−２は多結晶シリコン膜、１−３
はゲート絶縁膜、１−４は選択的にシリサイド化（サリ
サイド：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ
〈Ｓａｌｉｃｉｄｅ〉）されたサリサイド膜をそれぞれ
示している。さらに、１−５はソース領域、１−６はド
レイン領域、１−７は層間絶縁膜、１−８はソース電
極、１−９はドレイン電極をそれぞれ示している。

【００２０】以下に本発明の製造方法を説明する。

【００２１】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。もち
ろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法や
プラズマＣＶＤ法あるいはスパッタ法等で成膜された多
結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）あるいはＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ
Ｓａｐｐｈｉｒｅ）を用いても本発明を実現すること
ができる。

【００２２】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。

【００２３】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００２４】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。

【００２５】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００２６】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパターニングする。

【００２７】次に図２（ｄ）に示されているように、ゲ
ート酸化膜２−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００２８】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルドープしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのドーズ量は１×１０¹²
〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンドー
ズ量を少なくし、目安としては１．２×１０¹²ｃｍ^-2以
上２×１０¹²ｃｍ^-2以下にする。また、前記膜厚が１５
００Å以上の厚い場合にはボロンドーズ量を多くし、目
安としては５×１０¹²ｃｍ^-2以上にする。

【００２９】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００３０】次にゲート電極の作成プロセスに移る。図
２（ｅ）に示されているように多結晶シリコン膜を堆積
した後、フォトリソグラフィ法でパターニングする事に
より、多結晶シリコンゲート電極２−５を成膜する。多
結晶シリコン膜の製膜方法については前に述べたのでこ
こでの説明は省略する。通常はイントリンシックな多結
晶シリコン膜で構わないが、これを低抵抗化する方法に
ついて述べておく。まず、拡散法を用いた低抵抗化法に
ついて説明する。ＬＰＣＶＤ法等の方法で多結晶シリコ
ン膜を堆積させて、その後９００〜１０００℃のＰＯＣ
ｌ₃拡散法によりＰを前記多結晶シリコン膜に添加す
る。この時、該多結晶シリコン膜上には薄い酸化膜が皮
膜されているので、フッ酸を含む水溶液で該酸化膜を除
去する。イオン注入法によりＰを添加する方法もある。
その他にドープト多結晶シリコン膜を堆積させることに
より膜２−５とする方法もある。これは、ＳｉＯ₂ガス
とＰＨ₃ガスの混合ガスを分解させることにより成膜す
る方法である。ＬＰＣＶＤ法では５００〜７００℃での
熱分解、ＰＥＣＶＤ法ではグロー放電分解によって不純
物添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ法で
は３００℃程度で非晶質シリコン膜を成膜する事ができ
る。前述したような固相成長法により、このドープト非
晶質シリコン膜を高品質な多結晶シリコン膜に成長させ
ることも有効な方法である。

【００３１】上記のような方法で、イントリンシックあ
るいは１×１０¹⁹ｃｍ^-3以上のＰが添加された多結晶シ
リコン膜より成るゲート電極２−５が形成される。

【００３２】次に図３（ａ）に示すように、イオン注入
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図３（ａ）におい
て、３−６は高濃度にイオン注入されたソース領域、お
よび３−７はドレイン領域を示している。

【００３３】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。３−８で示される矢印は不純物のイオンビームを
表している。前記絶縁性非晶質材料２−１として石英基
板を用いた場合には熱拡散法を使うことができる。不純
物ドーズ量は、１×１０¹⁴から１×１０¹⁷ｃｍ^-2程度と
する。不純物濃度に換算すると、ソース２−１０および
ドレイン領域２−１１で約１×１０¹⁹から１×１０²²ｃ
ｍ^-3程度である。

【００３４】続いて図３（ｂ）に示されているように、
サリサイドを形成する高融点金属膜３−９を成膜する。
成膜方法としては、エバポレイション法、あるいはスパ
ッタリング法、あるいはＣＶＤ法等が用いられる。膜の
制御性が優れている点から、上記の方法のなかでスパッ
タ法がよく使われている。

【００３５】前記高融点金属膜としては、コバルト（Ｃ
ｏ）、またはパラジウム（Ｐｄ）、またはニッケル（Ｎ
ｉ）、またはチタン（Ｔｉ）、またはモリブデン（Ｍ
ｏ）、またはタングステン（Ｗ）、またはニオブ（Ｎ
ｂ）等を用いる。

【００３６】続いて、レーザーアニール法あるいはラピ
ッドサーマルアニール法あるいは電子ビームアニール法
等の方法でアニールする。このアニールにより、前記多
結晶シリコンゲート電極２−５の上のみが選択的にシリ
サイド反応を起こし（サリサイド化）、ＳｉＯ₂上の高
融点金属は未反応のままである。このようにしてサリサ
イド層３−１０が形成される。

【００３７】Ｃｏを用いたときはＣｏＳｉ₂が形成さ
れ、その比抵抗は２２〜２８μΩ・ｃｍ、１０００Åの
Ｃｏがサリサイド反応することにより形成されるサリサ
イド膜厚は３５６０Åとなり、その時必要なＳｉ膜厚は
３６６０Åである。つまり、前記多結晶シリコンゲート
電極膜厚を３６６０Åとし、Ｃｏ膜厚を１０００Åとし
てサリサイド反応させるとＣｏＳｉ₂が３５６０Å成長
するという事である。またＰｄを用いたときはＰｄ₂Ｓ
ｉが形成され、その比抵抗は３０〜３５μΩ・ｃｍ、１
０００ÅのＰｄで形成されるサリサイド膜厚は１４４０
Åとなり、その時必要なＳｉ膜厚は６８０Åである。ま
たＮｉを用いたときはＮｉＳｉが形成され、その比抵抗
は１２〜１５μΩ・ｃｍ、１０００ÅのＮｉで形成され
るサリサイド膜厚は１７６０Åとなり、その時必要なＳ
ｉ膜厚は１８３０Åである。またＴｉを用いたときはＴ
ｉＳｉ₂が形成され、その比抵抗は１３〜１６μΩ・ｃ
ｍ、１０００ÅのＴｉで形成されるサリサイド膜厚は２
３７０Åとなり、その時必要なＳｉ膜厚は２２７０Åで
ある。またＭｏを用いたときはＭｏＳｉ₂が形成され、
その比抵抗は１２０〜１３０μΩ・ｃｍ、１０００Åの
Ｍｏで形成されるサリサイド膜厚は２５９０Åとなり、
その時必要なＳｉ膜厚は２５６０Åである。またＷを用
いたときはＷＳｉ₂が形成され、その比抵抗は６０〜７
０μΩ・ｃｍとなる。またＮｂを用いたときはＮｂＳｉ
₂が形成され、その比抵抗は約６０μΩ・、ｃｍ１００
０ÅのＮｂで形成されるサリサイド膜厚は２３９０Åと
なり、その時必要なＳｉ膜厚は２２２０Åである。

【００３８】このように、高融点金属の種類により、サ
リサイド反応に要する膜厚が異なるので、目的とするサ
リサイド膜とその膜厚により、前記多結晶シリコンゲー
ト電極２−５と高融点金属の膜厚をコントロールしなけ
ればならない。

【００３９】一方、レーザーアニールに用いるレーザー
ビームの波長は、膜厚１００〜１０００Åのシリコン薄
膜あるいはシリサイド薄膜に吸収される波長であるこ
と、それに充分なエネルギー密度を備えている必要があ
る。Ａｒレーザーあるいはエキシマレーザー等が適して
いる。レーザーのビーム径は数十μｍ、ビームエネルギ
ーは１〜数十Ｗに設定する。シリコン膜にこのレーザー
をあてると、シリコン膜は結晶成長する。波長３０８ｎ
ｍのＸｅＣｌエキシマレーザーによるパルスレーザーア
ニールも有利である。大面積領域をレーザーアニールす
るために、レーザービームをスポットに絞らないで数百
μｍ程度の長尺型にする方法もある。

【００４０】また、ラピッドサーマルアニール法では、
アニールに要する時間は、数〜数十秒である。ＬＳＩの
浅い接合を作製するために使われている。光源として
は、ハロゲンランプ、アークランプ、タングステンラン
プ等を用いる。アニールする膜の膜厚や膜の種類によっ
て、ランプの種類を選択する。

【００４１】次に図３（ｄ）に示されるように、前記サ
リサイド化工程における未反応の高融点金属を選択的に
取り除き、セルフアラインで多結晶シリコンゲート電極
２−５をシリサイド化してサリサイドゲート電極３−１
２を形成する。

【００４２】この時、代表的な選択エッチ液としては、
ＣｏＳｉ₂に対しては（３ＨＣｌ：Ｈ₂Ｏ₂）、Ｐｄ₂Ｓｉ
に対しては（Ｋｌ：ｌ₂）、ＮｉＳｉに対しては（ＨＮ
Ｏ₃）、ＴｉＳｉ₂に対しては（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂）、
ＭｏＳｉ₂に対しては（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂）、ＮｂＳｉ
₂に対しては（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂）が挙げられる。

【００４３】続いて図３（ｅ）に示すように層間絶縁膜
３−１３を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ₃）とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。

【００４４】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１１を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。

【００４５】次に図４に示すように、層間絶縁膜３−１
３にコンタクトホールをフォトエッチングにより形成す
る。そして同図に示すようにソース電極４−１およびド
レイン電極４−２を形成する。該ソース電極及びドレイ
ン電極は、アルミニュウムあるいはクロムなどの金属材
料で形成する。この様にして薄膜トランジスタが形成さ
れる。

【００４６】（実施例２）次に第２の発明について説明
する。工程の初期は第１の発明（実施例１）と共通なの
で、まず図２を用いて説明する。

【００４７】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。もち
ろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法や
プラズマＣＶＤ法あるいはスパッタ法等で成膜された多
結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）あるいはＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ
Ｓａｐｐｈｉｒｅ）を用いても本発明を実現すること
ができる。

【００４８】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。

【００４９】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００５０】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。

【００５１】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００５２】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパターニングする。

【００５３】次に図２（ｄ）に示されているように、ゲ
ート酸化膜２−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００５４】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルドープしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのドーズ量は１×１０¹²
〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンドー
ズ量を少なくし、目安としては１．２×１０¹²ｃｍ^-2以
上２×１０¹²ｃｍ^-2以下にする。また、前記膜厚が１５
００Å以上の厚い場合にはボロンドーズ量を多くし、目
安としては５×１０¹²ｃｍ^-2以上にする。

【００５５】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００５６】次にゲート電極の作成プロセスに移る。図
２（ｅ）に示されているように多結晶シリコン膜を堆積
した後、フォトリソグラフィ法でパターニングする事に
より、多結晶シリコンゲート電極２−５を成膜する。多
結晶シリコン膜の製膜方法については前に述べたのでこ
こでの説明は省略する。通常はイントリンシックな多結
晶シリコン膜で構わないが、これを低抵抗化する方法に
ついて述べておく。まず、拡散法を用いた低抵抗化法に
ついて説明する。ＬＰＣＶＤ法等の方法で多結晶シリコ
ン膜を堆積させて、その後９００〜１０００℃のＰＯＣ
ｌ₃拡散法によりＰを前記多結晶シリコン膜に添加す
る。この時、該多結晶シリコン膜上には薄い酸化膜が皮
膜されているので、フッ酸を含む水溶液で該酸化膜を除
去する。イオン注入法によりＰを添加する方法もある。
その他にドープト多結晶シリコン膜を堆積させることに
より膜２−５とする方法もある。これは、ＳｉＯ₂ガス
とＰＨ₃ガスの混合ガスを分解させることにより成膜す
る方法である。ＬＰＣＶＤ法では５００〜７００℃での
熱分解、ＰＥＣＶＤ法ではグロー放電分解によって不純
物添加多結晶シリコ０ン膜が成膜される。ＰＥＣＶＤ法
では３００℃程度で非晶質シリコン膜を成膜する事がで
きる。前述したような固相成長法により、このドープト
非晶質シリコン膜を高品質な多結晶シリコン膜に成長さ
せることも有効な方法である。

【００５７】上記のような方法で、イントリンシックあ
るいは１×１０¹⁹ｃｍ^-3以上のＰが添加された多結晶シ
リコン膜より成るゲート電極２−５が形成される。

【００５８】続いて、図５を用いて説明する。第１の発
明（実施例１）では、ここでイオン注入を行ったが、こ
れから説明する第２の発明では、ここで サリサイドを
形成する高融点金属膜５−１を成膜する。

【００５９】図５（ｂ）に示す。成膜方法としては、エ
バポレイション法、あるいはスパッタリング法、あるい
はＣＶＤ法等が用いられる。膜の制御性が優れている点
から、上記の方法のなかでスパッタ法がよく使われてい
る。

【００６０】前記高融点金属膜としては、コバルト（Ｃ
ｏ）、またはパラジウム（Ｐｄ）、またはニッケル（Ｎ
ｉ）、またはチタン（Ｔｉ）、またはモリブデン（Ｍ
ｏ）、またはタングステン（Ｗ）、またはニオブ（Ｎ
ｂ）等を用いる。

【００６１】続いて、レーザーアニール法あるいはラピ
ッドサーマルアニール法あるいは電子ビームアニール法
等の方法でアニールする。このアニールにより、前記多
結晶シリコンゲート電極２−５の上のみが選択的にシリ
サイド反応を起こし（サリサイド化）、ＳｉＯ₂上の高
融点金属は未反応のままである。このようにしてサリサ
イド層５−２が形成される。

【００６２】Ｃｏを用いたときはＣｏＳｉ₂が形成さ
れ、その比抵抗は２２〜２８μΩ・ｃｍ、１０００Åの
Ｃｏがサリサイド反応することにより形成されるサリサ
イド膜厚は３５６０Åとなり、その時必要なＳｉ膜厚は
３６６０Åである。つまり、前記多結晶シリコンゲート
電極膜厚を３６６０Åとし、Ｃｏ膜厚を１０００Åとし
てサリサイド反応させるとＣｏＳｉ₂が３５６０Å成長
するという事である。またＰｄを用いたときはＰｄ₂Ｓ
ｉが形成され、その比抵抗は３０〜３５μΩ・ｃｍ、１
０００ÅのＰｄで形成されるサリサイド膜厚は１４４０
Åとなり、その時必要なＳｉ膜厚は６８０Åである。ま
たＮｉを用いたときはＮｉＳｉが形成され、その比抵抗
は１２〜１５μΩ・ｃｍ、１０００ÅのＮｉで形成され
るサリサイド膜厚は１７６０Åとなり、その時必要なＳ
ｉ膜厚は１８３０Åである。またＴｉを用いたときはＴ
ｉＳｉ₂が形成され、その比抵抗は１３〜１６μΩ・ｃ
ｍ、１０００ÅのＴｉで形成されるサリサイド膜厚は２
３７０Åとなり、その時必要なＳｉ膜厚は２２７０Åで
ある。またＭｏを用いたときはＭｏＳｉ₂が形成され、
その比抵抗は１２０〜１３０μΩ・ｃｍ、１０００Åの
Ｍｏで形成されるサリサイド膜厚は２５９０Åとなり、
その時必要なＳｉ膜厚は２５６０Åである。またＷを用
いたときはＷＳｉ₂が形成され、その比抵抗は６０〜７
０μΩ・ｃｍとなる。またＮｂを用いたときはＮｂＳｉ
₂が形成され、その比抵抗は約６０μΩ・、ｃｍ、１０
００ÅのＮｂで形成されるサリサイド膜厚は２３９０Å
となり、その時必要なＳｉ膜厚は２２２０Åである。

【００６３】このように、高融点金属の種類により、サ
リサイド反応に要する膜厚が異なるので、目的とするサ
リサイド膜とその膜厚により、前記多結晶シリコンゲー
ト電極２−５と高融点金属の膜厚をコントロールしなけ
ればならない。

【００６４】一方、レーザーアニールに用いるレーザー
ビームの波長は、膜厚１００〜１０００Åのシリコン薄
膜あるいはシリサイド薄膜に吸収される波長であるこ
と、それに充分なエネルギー密度を備えている必要があ
る。Ａｒレーザーあるいはエキシマレーザー等が適して
いる。レーザーのビーム径は数十μｍ、ビームエネルギ
ーは１〜数十Ｗに設定する。シリコン膜にこのレーザー
をあてると、シリコン膜は結晶成長する。波長３０８ｎ
ｍのＸｅＣｌエキシマレーザーによるパルスレーザーア
ニールも有利である。大面積領域をレーザーアニールす
るために、レーザービームをスポットに絞らないで数百
μｍ程度の長尺型にする方法もある。

【００６５】また、ラピッドサーマルアニール法では、
アニールに要する時間は、数〜数十秒である。ＬＳＩの
浅い接合を作製するために使われている。光源として
は、ハロゲンランプ、アークランプ、タングステンラン
プ等を用いる。アニールする膜の膜厚や膜の種類によっ
て、ランプの種類を選択する。

【００６６】次に図５（ｃ）に示されるように、前記サ
リサイド化工程における未反応の高融点金属を選択的に
取り除き、セルフアラインで多結晶シリコンゲート電極
２−５をシリサイド化してサリサイドゲート電極５−２
を形成する。

【００６７】この時、代表的な選択エッチ液としては、
ＣｏＳｉ₂に対しては（３ＨＣｌ：Ｈ₂Ｏ₂）、Ｐｄ₂Ｓｉ
に対しては（Ｋｌ：ｌ₂）、ＮｉＳｉに対しては（ＨＮ
Ｏ₃）、ＴｉＳｉ₂に対しては（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂）、
ＭｏＳｉ₂に対しては（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂）、ＮｂＳｉ
₂に対しては（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂）が挙げられる。

【００６８】次に図５（ｄ）に示すように、イオン注入
法により、前記第１の半導体層にアクセプター型または
ドナー型の不純物をイオン注入し、自己整合的にソース
領域およびドレイン領域を形成する。図５（ｄ）におい
て、５−４は高濃度にイオン注入されたソース領域、お
よび５−５はドレイン領域を示している。

【００６９】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。５−６で示される矢印は不純物のイオンビームを
表している。前記絶縁性非晶質材料５−７として石英基
板を用いた場合には熱拡散法を使うことができる。不純
物ドーズ量は、１×１０¹⁴から１×１０¹⁷ｃｍ^-2程度と
する。不純物濃度に換算すると、ソース５−４およびド
レイン領域５−５で約１×１０¹⁹から１×１０²²ｃｍ^-3
程度である。

【００７０】続いて図５（ｅ）に示すように層間絶縁膜
５−８を積層する。該層間絶縁膜材料としては、酸化膜
あるいは窒化膜などを用いる。絶縁性が良好ならば膜厚
はいくらでもよいが、数千Åから数μｍ程度が普通であ
る。窒化膜の形成方法としては、ＬＰＣＶＤ法あるいは
プラズマＣＶＤ法などが簡単である。反応には、アンモ
ニアガス（ＮＨ₃）とシランガスと窒素ガスとの混合ガ
ス、あるいはシランガスと窒素ガスとの混合ガスなどを
用いる。

【００７１】続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化処理を行う。赤外線ランプやハロゲンラ
ンプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ）法、さらには、レーザービーム等を
用いたレーザー活性化法を利用する。これらの活性化処
理では、不純物の横方向拡散長を小さく抑える事が出来
る。

【００７２】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜５−８を積層する前におこなっても
よい。または、後に述べる、ソース電極とドレイン電極
を形成してから前記水素化工程を行ってもよい。

【００７３】次に図６に示すように、層間絶縁膜５−８
にコンタクトホールをフォトエッチングにより形成す
る。そして同図に示すようにソース電極６−１およびド
レイン電極６−２を形成する。該ソース電極及びドレイ
ン電極は、アルミニュウムあるいはクロムなどの金属材
料で形成する。この様にして薄膜トランジスタが形成さ
れる。

【００７４】

【発明の効果】以上説明したように、本発明により、ゲ
ート線の低抵抗化とともに、多結晶シリコンの結晶性を
改善し、ソース、ドレイン領域の不純物の横方向の拡散
を低減できるというように、薄膜トランジスタの特性向
上に対して非常に大きな効果が期待される。従って、液
晶表示装置の表示特性の改善に対して、非常に大きな効
果が期待される。

【００７５】本発明のようなサリサイド膜を用いたゲー
ト電極によって、ゲート線のシート抵抗を、従来の多結
晶シリコンの場合の２５Ω／□から大幅に低減すること
が出来る。例えばサリサイド膜厚を３０００Åとした場
合、そのシート抵抗は、ＣｏＳｉ₂では０．７〜０．９
Ω／□、Ｐｄ₂Ｓｉでは１．０〜１．２Ω／□、ＮｉＳ
ｉでは０．４〜０．５Ω／□、ＴｉＳｉ₂では０．４〜
０．５Ω／□、ＭｏＳｉ₂では４．０〜４．３Ω／□、
ＮｂＳｉ₂では約２Ω／□となる。

【００７６】反応温度は、ＴｉＳｉ₂およびＭｏＳｉ₂で
は５００℃以上であるが、その他のシリサイド膜では４
００℃以下なので低温プロセスの多結晶シリコン薄膜ト
ランジスタの製造プロセスに適している。最も低抵抗化
が実現されるのはＮｉＳｉあるいはＴｉＳｉ₂である。

【００７７】このように、ゲート線の低抵抗化が実現さ
れるため、先にも述べたように、液晶ディスプレイが抱
える様々な問題点を解決することが出来る。

【００７８】ゲート線には左右両側からゲート信号が送
られているので、ゲート線に断線が生じても、ゲート線
抵抗が十分に小さいので信号遅延が小さく、ディスプレ
イの画面表示にはなんら影響ない。従って、ソース線と
ゲート線の短絡が生じていても、その短絡点の両側のゲ
ート線を切断する事によって短絡欠陥を救済することが
出来る。このように、歩留まり向上に対して大きな効果
がある。

【００７９】ゲート線抵抗が小さくなるので、ゲート線
の時定数τが低減する。従って、画面の中央と端での画
素トランジスタの立ち上がり特性が均一になる。その結
果、フリッカ或いは表示ムラを低減する事が出来る。し
かも、ゲート線のライン容量を低減させなくてもよいの
で、画素の保持特性が低下する事はない。このように、
本発明により、画素保持特性を低下させる事なく、フリ
ッカ或いは表示ムラの極めて少ない液晶ディスプレイを
実現する事が出来る。

【００８０】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求される事から２〜４インチ程度の大きなＴＦＴパ
ネルを作成しなければならない。従って、４〜１０ｃｍ
程度の長いゲート線が必要となり、ゲート線材料の比抵
抗が、表示特性に大きな影響を与える。この様に長いゲ
ート線を有するパネルを作製する場合に、本発明の効果
は一段と大きくなる。

【００８１】ゲート線が低抵抗化されるので、付加的な
画素保持容量線を廃止する事が可能になる。従って、開
口率が向上し、その結果、非常に明るい液晶ディスプレ
イを実現する事が可能となる。

【００８２】サリサイド化処理に、レーザーアニール法
あるいはラピッドサーマルアニール法を用いているの
で、ソース、ドレイン領域の不純物の横方向拡散を抑え
る事が出来る。従って、短チャネル化という不良を抑え
る事が可能になったため、多結晶シリコン隔膜トランジ
スタのオフリーク電流が低減し、しかもドレイン耐圧が
向上する。本発明を応用して液晶表示装置を作製した場
合には、画素の保持特性が改善される。さらに、消費電
流の低減に対しても大きな効果が期待される。

【００８３】ラピッドサーマルアニール法を用いると、
処理時間の短縮化、工程の簡略化に効果がある。

【００８４】フォト工程は通常と同じ１回である。次
に、第１の発明の効果について、図２、３、４に沿って
説明する。図３（ａ）〜（ｃ）に示すように、ソース、
ドレイン領域の不純物イオンをイオン注入した後に、高
融点金属膜を堆積させ、その後レーザーアニール法ある
いはラピッドサーマルアニール法等の方法で多結晶シリ
コンゲート電極２−５のみをサリサイド化させる。ま
た、この高融点金属膜は、レーザー及びランプのエネル
ギーの吸収層として働き、そのために、ソース、ドレイ
ン領域の活性化が達成されるとともに、半導体層２−３
が結晶成長する。このように、光吸収層のない透明基板
上の半導体膜を、レーザーアニール法あるいはラピッド
サーマルアニール法等の方法で結晶成長させる場合の問
題点も、同時に解決される。熱アニール法を用いていな
いので不純物の横方向拡散も抑えられている。また、こ
のサリサイド反応工程のみで、ソース、ドレイン領域の
活性化が達成されるので、特別に活性化処理工程を行う
必要はない。この様に、工程の短縮に対しても効果があ
る。

【００８５】次に、第２の発明の効果について、図２、
５、６に沿って説明する。図５（ａ）〜（ｄ）に示すよ
うに、高融点金属膜５−１を堆積させ、サリサイド化を
行ってから、ソース、ドレイン領域の不純物イオンをイ
オン注入する。そのためサリサイド化工程において不純
物の横方向拡散は、全く心配いらない。従って、サリサ
イド化工程として、簡単な熱アニール法を用いる事が可
能である。第１の発明と同様に、レーザーアニール法あ
るいはラピッドサーマルアニール法等の方法も利用する
事が出来る。また、この高融点金属膜は、レーザー及び
ランプのエネルギーの吸収層として働き、そのために、
第１の発明と同様に、半導体層２−３が結晶成長する。

【００８６】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。サリサイド化工程における多結晶シリコ
ン膜の結晶成長により、薄膜トランジスタのオン電流が
極めて大きくなる。従って、ドライバー回路を同一基板
に内蔵したアクティブマトリックス基板に応用した場合
には、極めて高い動作周波数を有する液晶ディスプレイ
の実現が可能となる。

【００８７】ゲート線の低抵抗化は、固相成長等の方法
で改善された薄膜トランジスタの特性を最大限に引き出
し、非常に優れた液晶ディスプレイを実現する上で大き
な効果がある。

【００８８】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００８９】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂
等の結晶性絶縁基板も用いることができる。

【００９０】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００９１】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施例を示す薄膜トランジスタの構
造断面図である。

【図２】 （ａ）から（ｅ）は、第１の発明の実施例を
示す薄膜トランジスタの工程断面図である。

【図３】 （ａ）から（ｅ）は、第１の発明の実施例を
示す薄膜トランジスタの工程断面図である。ただし、図
３（ａ）は、図２（ｅ）から続いている。

【図４】 第１の発明の実施例を示す薄膜トランジスタ
の工程断面図である。ただし、図３（ｅ）から続いてい
る。

【図５】 （ａ）から（ｅ）は、第２の発明の実施例を
示す薄膜トランジスタの工程断面図である。ただし、図
５（ａ）は、図２（ｅ）から続いている。

【図６】 第２の発明の実施例を示す薄膜トランジスタ
の工程断面図である。ただし、図５（ｅ）から続いてい
る。

【図７】 従来の技術を説明するための薄膜トランジス
タの構造断面図である。

【符号の説明】

１− ３ ゲート絶縁膜 １− ４ サリサイドゲート電極サリサイドゲート電極 １− ５ ソース領域 １− ６ ドレイン領域 ２− １ 絶縁性透明基板 ２− ３ 多結晶シリコン薄膜 ２− ４ ゲート絶縁膜 ２− ５ 多結晶シリコンゲート電極 ３− ６ ソース領域 ３− ７ ドレイン領域 ３− ９ 高融点金属膜 ３−１０ サリサイド層 ３−１２ サリサイドゲート電極 ３−１３ 層間絶縁膜 ５− １ 高融点金属膜 ５− ２ サリサイドゲート電極 ５− ４ ソース領域 ５− ５ ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｔ 29/40 Ａ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ソース領域、ドレイン領域、ゲート絶縁
   膜およびゲート電極を有する上ゲート型薄膜半導体装置
   の製造方法において、（ａ） 絶縁性非晶質材料上に第
   １の半導体層を形成し、島状にパターニングした後、該
   半導体層上にゲート絶縁膜を形成する工程、（ｂ） 該
   ゲート絶縁膜上に非単結晶シリコン膜を成膜する工程、
   （ｃ） 該非単結晶シリコン膜をパターニングし、ゲー
   ト電極を形成する工程、（ｄ） 前記ゲート電極をマス
   クとしてリン、砒素あるいはボロン等の不純物をイオン
   注入することにより、ソース領域およびドレイン領域を
   形成する工程、（ｅ） 高融点金属膜を堆積させる工
   程、（ｆ） アニール法により、前記ゲート電極をサリ
   サイド化（Ｓａｌｉｃｉｄｅ）するとともに、前記第１
   の半導体層を結晶成長させ、さらに前記イオン注入され
   た不純物を活性化させてソース、ドレイン部を形成する
   工程、（ｇ） 前記サリサイド化工程において、サリサ
   イド化未反応高融点金属膜を選択的にエッチング除去し
   て、サリサイドゲート電極を形成する工程、（ｈ） 層
   間絶縁膜を成膜する工程、（ｉ） フォト工程により、
   前記層間絶縁膜にコンタクトホールを形成して電極を形
   成する工程を少なくとも有することを特徴とする薄膜半
   導体装置の製造方法。
2. 【請求項２】 請求項１の高融点金属膜は、コバルト
   （Ｃｏ）、またはパラジウム（Ｐｄ）、またはニッケル
   （Ｎｉ）、またはチタン（Ｔｉ）、またはモリブデン
   （Ｍｏ）、またはタングステン（Ｗ）、またはニオブ
   （Ｎｂ）等であることを特徴とする薄膜半導体装置の製
   造方法。
3. 【請求項３】 請求項１及び２のアニール法は、レーザ
   ーアニール法あるいはラピッドサーマルアニール（Ｒａ
   ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）法等
   であることを特徴とする薄膜半導体装置の製造方法。
4. 【請求項４】 ソース領域、ドレイン領域、ゲート絶縁
   膜およびゲート電極を有する上ゲート型薄膜半導体装置
   の製造方法において、（ａ） 絶縁性非晶質材料上に第
   １の半導体層を形成し島状にパターニングした後、該半
   導体層上にゲート絶縁膜を形成する工程、（ｂ） 該ゲ
   ート絶縁膜上に非単結晶シリコン膜を成膜する工程、
   （ｃ） 該非単結晶シリコン膜をパターニングし、ゲー
   ト電極を形成する工程、（ｄ） 高融点金属膜を堆積さ
   せる工程、（ｅ） アニール法により、前記ゲート電極
   をサリサイド化するとともに、前記第１の半導体層を結
   晶成長させる工程、（ｆ） 前記サリサイド化工程にお
   いて、サリサイド化未反応高融点金属膜を選択的にエッ
   チング除去して、サリサイドゲート電極を形成する工
   程、（ｇ） 前記シリサイド化されたゲート電極をマス
   クとしてリン、砒素あるいはボロン等の不純物をイオン
   注入することにより、ソース領域およびドレイン領域を
   形成する工程、（ｈ） 活性化処理により、前記イオン
   注入された不純物を活性化させてソース、ドレイン部を
   形成する工程、（ｉ） 層間絶縁膜を成膜する工程、
   （ｊ） フォト工程により、前記層間絶縁膜にコンタク
   トホールを形成して電極を形成する工程を少なくとも有
   することを特徴とする薄膜半導体装置の製造方法。
5. 【請求項５】 請求項４の高融点金属膜は、コバルト
   （Ｃｏ）、またはパラジウム（Ｐｄ）、またはニッケル
   （Ｎｉ）、またはチタン（Ｔｉ）、またはモリブデン
   （Ｍｏ）、またはタングステン（Ｗ）、またはニオブ
   （Ｎｂ）等であることを特徴とする薄膜半導体装置の製
   造方法。
6. 【請求項６】 請求項４及び５のアニール法は、レーザ
   ーアニール法あるいはラピッドサーマルアニール（Ｒａ
   ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）法あ
   るいは熱アニール（Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法
   等であることを特徴とする薄膜半導体装置の製造方法。
7. 【請求項７】 請求項４及び５の活性化処理は、レーザ
   ーアニール法あるいはラピッドサーマルアニール（Ｒａ
   ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）法等
   であることを特徴とする薄膜半導体装置の製造方法。