JP3186182B2 - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Description
【０００１】
【産業上の利用分野】本発明は、石英基板あるいはガラ
ス基板のような絶縁性非晶質材料上にオフ電流の極めて
少ない薄膜半導体装置の製造方法に関する。
ス基板のような絶縁性非晶質材料上にオフ電流の極めて
少ない薄膜半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の絶縁ゲート型薄膜トランジスタの
ソース領域およびドレイン領域形成方法を図５に示す。
第１の半導体層５−１、ゲート絶縁膜５−２の上にゲー
ト電極５−３を形成した後、該ゲート電極５−３をマス
クとしてドナー型あるいはアクセプター型の不純物元素
をイオン注入することによってソース領域５−４および
ドレイン領域５−５を形成していた。つまり、不純物元
素は前記ゲート絶縁膜５−２を通して第１の半導体層に
注入されていたことになる。なお、５−６の矢印は不純
物のイオンビームを示している。
ソース領域およびドレイン領域形成方法を図５に示す。
第１の半導体層５−１、ゲート絶縁膜５−２の上にゲー
ト電極５−３を形成した後、該ゲート電極５−３をマス
クとしてドナー型あるいはアクセプター型の不純物元素
をイオン注入することによってソース領域５−４および
ドレイン領域５−５を形成していた。つまり、不純物元
素は前記ゲート絶縁膜５−２を通して第１の半導体層に
注入されていたことになる。なお、５−６の矢印は不純
物のイオンビームを示している。
【０００３】また、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅ
ｄ ｄｒａｉｎ）のようなオフセットゲート構造を形成
するには、異方性エッチングを利用してゲート電極側壁
を設けるなどの複雑な工程が必要であった。
ｄ ｄｒａｉｎ）のようなオフセットゲート構造を形成
するには、異方性エッチングを利用してゲート電極側壁
を設けるなどの複雑な工程が必要であった。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の方法によれば、ゲート絶縁膜を構成している
元素、例えば酸素（Ｏ）あるいは窒素（Ｎ）等がノック
オン効果によって入射イオンと共にソース領域及びドレ
イン領域まで導入されてしまう。｛イオンインプランテ
ーション、昭晃堂｝ そして、ソース領域及びドレイン
領域に取り込まれた酸素や窒素は格子間原子等のような
欠陥準位を形成する。この欠陥準位は薄膜トランジスタ
のリーク電流増大の要因となる。｛Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２２ｔｈ Ｃｏｎ
ｆｅｒｅｎｃｅ ｏｎ ＳｏｌｉｄＳｔａｔｅ Ｄｅｖ
ｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄａ
ｉ，１９９０，ｐｐ．１３５−１３７｝本発明は、以上
述べたようなリーク電流増大の主要因となる欠陥準位の
発生を防止すると同時に、簡単な工程でＬＤＤ構造をつ
くり込むことによって、きわめてリーク電流の低い優れ
た薄膜トランジスタを実現することを目的としている。
うな従来の方法によれば、ゲート絶縁膜を構成している
元素、例えば酸素（Ｏ）あるいは窒素（Ｎ）等がノック
オン効果によって入射イオンと共にソース領域及びドレ
イン領域まで導入されてしまう。｛イオンインプランテ
ーション、昭晃堂｝ そして、ソース領域及びドレイン
領域に取り込まれた酸素や窒素は格子間原子等のような
欠陥準位を形成する。この欠陥準位は薄膜トランジスタ
のリーク電流増大の要因となる。｛Ｅｘｔｅｎｄｅｄ
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述べたようなリーク電流増大の主要因となる欠陥準位の
発生を防止すると同時に、簡単な工程でＬＤＤ構造をつ
くり込むことによって、きわめてリーク電流の低い優れ
た薄膜トランジスタを実現することを目的としている。
【０００５】
【課題を解決するための手段】この発明は、基板上に形
成されたソース・ドレイン領域を有する薄膜半導体装置
の製造方法において、前記基板上に第１の半導体層を形
成し、該第１の半導体層上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極の端部から両
側に所定の幅を残して前記ゲート絶縁膜をエッチングす
ることにより前記第１の半導体層の一部を露出させ、イ
オン注入ホールを形成する工程と、 前記第１の半導体層
に対して、前記イオン注入ホールを通して不純物イオン
を注入することにより不純物を高濃度で含む前記ソース
・ドレイン領域を形成するとともに、前記ゲート電極の
両側に残された前記ゲート絶縁膜を通して不純物イオン
を注入することにより不純物の少ない領域を同時に形成
する工程とを有することを特徴とする。この発明は、基
板上に形成されたソース・ドレイン領域を有する薄膜半
導体装置において、前記基板上に形成された第１の半導
体層と、該第１の半導体層上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の端部から両側
に所定の幅を残して前記ゲート絶縁膜をエッチングする
ことにより形成された、前記第１の半導体層の一部を露
出させるイオン注入ホールと、 前記第１の半導体層に対
して、前記イオン注入ホールを通して不純物イオンを注
入することにより形成された不純物を高濃度で含む前記
ソース・ドレイン領域と、前記ゲート電極の両側に残さ
れた前記ゲート絶縁膜を通して不純物イオンを注入する
ことにより同時に形成された不純物の少ない領域とを有
することを特徴とする。
成されたソース・ドレイン領域を有する薄膜半導体装置
の製造方法において、前記基板上に第１の半導体層を形
成し、該第１の半導体層上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極の端部から両
側に所定の幅を残して前記ゲート絶縁膜をエッチングす
ることにより前記第１の半導体層の一部を露出させ、イ
オン注入ホールを形成する工程と、 前記第１の半導体層
に対して、前記イオン注入ホールを通して不純物イオン
を注入することにより不純物を高濃度で含む前記ソース
・ドレイン領域を形成するとともに、前記ゲート電極の
両側に残された前記ゲート絶縁膜を通して不純物イオン
を注入することにより不純物の少ない領域を同時に形成
する工程とを有することを特徴とする。この発明は、基
板上に形成されたソース・ドレイン領域を有する薄膜半
導体装置において、前記基板上に形成された第１の半導
体層と、該第１の半導体層上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の端部から両側
に所定の幅を残して前記ゲート絶縁膜をエッチングする
ことにより形成された、前記第１の半導体層の一部を露
出させるイオン注入ホールと、 前記第１の半導体層に対
して、前記イオン注入ホールを通して不純物イオンを注
入することにより形成された不純物を高濃度で含む前記
ソース・ドレイン領域と、前記ゲート電極の両側に残さ
れた前記ゲート絶縁膜を通して不純物イオンを注入する
ことにより同時に形成された不純物の少ない領域とを有
することを特徴とする。
【０００６】
【実施例】本発明のイオン注入方法を用いて薄膜トラン
ジスタを作成する工程に沿って実施例１を説明する。
ジスタを作成する工程に沿って実施例１を説明する。
【０００７】絶縁性非晶質材料上に、非単結晶半導体薄
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ2膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。固相
成長Ｓｉ薄膜ばかりでなく、多結晶Ｓｉ薄膜やＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）にも本
発明を応用することができる。
膜を成膜する。前記絶縁性非晶質材料としては、石英基
板、ガラス基板、窒化膜あるいはＳｉＯ2膜等が用いら
れる。石英基板を用いる場合はプロセス温度は１２００
℃程度まで許容されるが、ガラス基板を用いる場合は、
６００℃以下の低温プロセスに制限される。以下では、
石英基板を用い、前記非単結晶半導体薄膜として固相成
長Ｓｉ薄膜を用いた場合を実施例として説明する。固相
成長Ｓｉ薄膜ばかりでなく、多結晶Ｓｉ薄膜やＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）にも本
発明を応用することができる。
【０００８】プラズマＣＶＤ装置を用い、図１（ａ）に
示すように石英基板１−１上に、ＳｉＨ4とＨ2の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜１−２を堆積させる。前記混合ガス
のＳｉＨ4分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜１−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
18ｃｍ-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。
示すように石英基板１−１上に、ＳｉＨ4とＨ2の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜１−２を堆積させる。前記混合ガス
のＳｉＨ4分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜１−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
18ｃｍ-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。
【０００９】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。
【００１０】次に、前記非晶質薄膜１−２を固相成長さ
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０-6から１×１０-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図１（ｂ）にお
いて、１−３は固相成長シリコン薄膜を示している。
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０-6から１×１０-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図１（ｂ）にお
いて、１−３は固相成長シリコン薄膜を示している。
【００１１】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。
【００１２】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図１（ｃ）に示されているよう
に島状にパターニングする。
リソグラフィ法によって図１（ｃ）に示されているよう
に島状にパターニングする。
【００１３】次に図１（ｄ）に示されているように、ゲ
ート酸化膜１−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板１−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがあるが、酸化温度は１０
００℃以上と高いが膜質が優れていることからｄｒｙ酸
化法の方が適している。
ート酸化膜１−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板１−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがあるが、酸化温度は１０
００℃以上と高いが膜質が優れていることからｄｒｙ酸
化法の方が適している。
【００１４】酸化膜形成後、必要に応じてボロンをチャ
ネルイオン注入し、チャネルドープしてもよい。これ
は、Ｎｃｈ薄膜トランジスタのスレッシュホルド電圧が
マイナス側にシフトすることを防ぐことを目的としてい
る。前記非晶質シリコン膜のデポ膜厚が５００〜１５０
０Å程度の場合は、ボロンのドーズ量は１×１０12〜５
×１０12ｃｍ-2程度が適している。前記非晶質シリコン
膜の膜厚が５００Å以下の薄い場合にはボロンドーズ量
を少なくし、目安としては１×１０12ｃｍ-2以下にす
る。また、前記膜厚が１５００Å以上の厚い場合にはボ
ロンドーズ量を多くし、目安としては５×１０12ｃｍ-2
以上にする。
ネルイオン注入し、チャネルドープしてもよい。これ
は、Ｎｃｈ薄膜トランジスタのスレッシュホルド電圧が
マイナス側にシフトすることを防ぐことを目的としてい
る。前記非晶質シリコン膜のデポ膜厚が５００〜１５０
０Å程度の場合は、ボロンのドーズ量は１×１０12〜５
×１０12ｃｍ-2程度が適している。前記非晶質シリコン
膜の膜厚が５００Å以下の薄い場合にはボロンドーズ量
を少なくし、目安としては１×１０12ｃｍ-2以下にす
る。また、前記膜厚が１５００Å以上の厚い場合にはボ
ロンドーズ量を多くし、目安としては５×１０12ｃｍ-2
以上にする。
【００１５】チャネルイオン注入のかわりに、１−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ2Ｈ6）を流して反応させることによ
って得られる。
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ2Ｈ6）を流して反応させることによ
って得られる。
【００１６】次に図１（ｅ）に示されるように、ゲート
電極１−５を形成する。該ゲート電極材料としては多結
晶シリコン薄膜、あるいはモリブデンシリサイドやタン
グステンシリサイドやチタンシリサイドなどのようなシ
リサイド膜、あるいはアルミニュウムやクロムなどのよ
うな金属膜、あるいはＩＴＯやＳｎＯ2 などのような透
明性導電膜などを用いることができる。成膜方法として
は、ＣＶＤ法、スパッタ法、真空蒸着法、プラズマＣＶ
Ｄ法等の方法があるが、ここでの詳しい説明は省略す
る。
電極１−５を形成する。該ゲート電極材料としては多結
晶シリコン薄膜、あるいはモリブデンシリサイドやタン
グステンシリサイドやチタンシリサイドなどのようなシ
リサイド膜、あるいはアルミニュウムやクロムなどのよ
うな金属膜、あるいはＩＴＯやＳｎＯ2 などのような透
明性導電膜などを用いることができる。成膜方法として
は、ＣＶＤ法、スパッタ法、真空蒸着法、プラズマＣＶ
Ｄ法等の方法があるが、ここでの詳しい説明は省略す
る。
【００１７】続いて図２（ａ）に示すように、フォトリ
ソグラフィ法によりゲート絶縁膜１−４にイオン注入ホ
ール１−６を形成し、前記第１の半導体層の１部を露出
させる。この時、前記ゲート電極１−５のパターン端と
前記イオン注入ホール１−６のパターン端との距離Ｌ
は、１．５μｍ以上かつ４μｍ以下となるようにパター
ニングする。同図において前記Ｌを１−７で表してい
る。図中ではゲート電極の両側にＬが等しくなるように
示しているが、これは必ずしも等しくならなくてもよ
い。
ソグラフィ法によりゲート絶縁膜１−４にイオン注入ホ
ール１−６を形成し、前記第１の半導体層の１部を露出
させる。この時、前記ゲート電極１−５のパターン端と
前記イオン注入ホール１−６のパターン端との距離Ｌ
は、１．５μｍ以上かつ４μｍ以下となるようにパター
ニングする。同図において前記Ｌを１−７で表してい
る。図中ではゲート電極の両側にＬが等しくなるように
示しているが、これは必ずしも等しくならなくてもよ
い。
【００１８】次にイオン注入法により、前記第１の半導
体層にアクセプター型またはドナー型の不純物をイオン
注入し、自己整合的にソース領域およびドレイン領域を
形成する。この時図２（ｂ）に示すようにイオン注入ホ
ール１−６によって半導体層表面が露出している部分は
半導体層に直接イオンが注入されるので高濃度不純物領
域Ｎ+あるいはＰ+となる。直接半導体層にイオン注入す
るので注入エネルギーは小さくてよい。５０ｋｅＶ以下
で充分である。一方、ゲート電極パターン端とイオン注
入ホールパターン端との間の領域１−７（Ｌの領域）
は、ゲート絶縁膜１−４を通してイオンが注入されるの
で、イオンは少なくとも約１０００Å以上あるＳｉＯ2
層を通して注入されることとなる。従って、ＬＳＳ理論
（Ｌｉｎｄｈａｒｄ，Ｓｃｈａｒｆｆ ａｎｄ Ｓｃｈ
ｉｏｔｔ ｔｈｅｏｒｙ）より、半導体層の領域１−７
は不純物の少ないＬＤＤ領域となる。図２（ｂ）におい
て、１−８は高濃度にイオン注入されたソース領域、お
よび１−９はドレイン領域を示し、１−１０は不純物の
ないＬＤＤ領域を示している。
体層にアクセプター型またはドナー型の不純物をイオン
注入し、自己整合的にソース領域およびドレイン領域を
形成する。この時図２（ｂ）に示すようにイオン注入ホ
ール１−６によって半導体層表面が露出している部分は
半導体層に直接イオンが注入されるので高濃度不純物領
域Ｎ+あるいはＰ+となる。直接半導体層にイオン注入す
るので注入エネルギーは小さくてよい。５０ｋｅＶ以下
で充分である。一方、ゲート電極パターン端とイオン注
入ホールパターン端との間の領域１−７（Ｌの領域）
は、ゲート絶縁膜１−４を通してイオンが注入されるの
で、イオンは少なくとも約１０００Å以上あるＳｉＯ2
層を通して注入されることとなる。従って、ＬＳＳ理論
（Ｌｉｎｄｈａｒｄ，Ｓｃｈａｒｆｆ ａｎｄ Ｓｃｈ
ｉｏｔｔ ｔｈｅｏｒｙ）より、半導体層の領域１−７
は不純物の少ないＬＤＤ領域となる。図２（ｂ）におい
て、１−８は高濃度にイオン注入されたソース領域、お
よび１−９はドレイン領域を示し、１−１０は不純物の
ないＬＤＤ領域を示している。
【００１９】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。１−１１で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料１−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ -2程度
とする。不純物濃度に換算すると、ソース１−８および
ドレイン領域１−９で約１×１０19から１×１０22ｃｍ
-3程度、オフセット領域１−１０で約１×１０15から１
×１０18ｃｍ-3程度である。また、注入エネルギーは前
述したように、５０ｋｅＶ以下でも充分である。
ロン（Ｂ）等を用いる。前記ドナー型の不純物として
は、リン（Ｐ）あるいはひ素（Ａｓ）等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法あるいはプラズマドーピング法などの方法が
ある。１−１１で示される矢印は不純物のイオンビーム
を表している。前記絶縁性非晶質材料１−１として石英
基板を用いた場合には熱拡散法を使うことができる。不
純物ドーズ量は、１×１０14から１×１０17ｃｍ -2程度
とする。不純物濃度に換算すると、ソース１−８および
ドレイン領域１−９で約１×１０19から１×１０22ｃｍ
-3程度、オフセット領域１−１０で約１×１０15から１
×１０18ｃｍ-3程度である。また、注入エネルギーは前
述したように、５０ｋｅＶ以下でも充分である。
【００２０】次に、図２（ｃ）に示すように層間絶縁膜
１−１２を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ3）とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ2ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
１−１２を積層する。該層間絶縁膜材料としては、酸化
膜あるいは窒化膜などを用いる。絶縁性が良好ならば膜
厚はいくらでもよいが、数千Åから数μｍ程度が普通で
ある。窒化膜の形成方法としては、ＬＰＣＶＤ法あるい
はプラズマＣＶＤ法などが簡単である。反応には、アン
モニアガス（ＮＨ3）とシランガスと窒素ガスとの混合
ガス、あるいはシランガスと窒素ガスとの混合ガスなど
を用いる。 続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ2ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。
【００２１】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜１−１７を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると，結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜１−１７を積層する前におこなって
もよい。または、後に述べる、ソース電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。
【００２２】次に図２（ｄ）に示すように、層間絶縁膜
１−１２にコンタクトホール１−１３をフォトエッチン
グにより形成する。
１−１２にコンタクトホール１−１３をフォトエッチン
グにより形成する。
【００２３】そして図２（ｅ）に示すようにソース電極
１−１４およびドレイン電極１−１５を形成する。該ソ
ース電極及びドレイン電極は、アルミニュウムあるいは
クロムなどの金属材料で形成する。この様にして薄膜ト
ランジスタが形成される。
１−１４およびドレイン電極１−１５を形成する。該ソ
ース電極及びドレイン電極は、アルミニュウムあるいは
クロムなどの金属材料で形成する。この様にして薄膜ト
ランジスタが形成される。
【００２４】
【発明の効果】以上説明したように、ＳｉＯ2膜を通さ
ないで不純物イオンをイオン注入するので注入不純物に
よるノックオン効果が防止される。そのために、ソー
ス、ドレイン領域への酸素、あるいは窒素等の押し出し
が防止される。従って、イオン注入によるＳｉ膜への損
傷や欠陥準位の生成が低減される。このために、薄膜ト
ランジスタ等の薄膜半導体デバイスにおいて、そのリー
ク電流を大きく低減することが実現できる。さらに、今
述べたようにソース、ドレイン領域の欠陥が低減するこ
とからその比抵抗が減少することになる。このために薄
膜トランジスタのオン時の抵抗値が低減することとな
り、その結果、オン電流が増大する。本発明によれば、
このように大きな効果が得られる。
ないで不純物イオンをイオン注入するので注入不純物に
よるノックオン効果が防止される。そのために、ソー
ス、ドレイン領域への酸素、あるいは窒素等の押し出し
が防止される。従って、イオン注入によるＳｉ膜への損
傷や欠陥準位の生成が低減される。このために、薄膜ト
ランジスタ等の薄膜半導体デバイスにおいて、そのリー
ク電流を大きく低減することが実現できる。さらに、今
述べたようにソース、ドレイン領域の欠陥が低減するこ
とからその比抵抗が減少することになる。このために薄
膜トランジスタのオン時の抵抗値が低減することとな
り、その結果、オン電流が増大する。本発明によれば、
このように大きな効果が得られる。
【００２５】さらに、１回のイオン注入工程により、Ｌ
ＤＤ領域が形成されるためにドレイン端での電界集中が
緩和される。従ってリーク電流が低減する。従来異方性
エッチングによりゲート電極側壁をもうけてＬＤＤ領域
を形成していたが、このような複雑な工程を省略するこ
とが可能となった。
ＤＤ領域が形成されるためにドレイン端での電界集中が
緩和される。従ってリーク電流が低減する。従来異方性
エッチングによりゲート電極側壁をもうけてＬＤＤ領域
を形成していたが、このような複雑な工程を省略するこ
とが可能となった。
【００２６】以上述べたように、ソース、ドレイン領域
に欠陥準位を生成することなく、非常に簡単な工程でＬ
ＤＤ構造を作製することができるので、リーク電流の極
めて低い薄膜トランジスタを形成する上で、本発明は非
常に大きな効果をもたらすものである。
に欠陥準位を生成することなく、非常に簡単な工程でＬ
ＤＤ構造を作製することができるので、リーク電流の極
めて低い薄膜トランジスタを形成する上で、本発明は非
常に大きな効果をもたらすものである。
【００２７】図３に、トランジスタ特性に対する本発明
の効果を図示して説明する。図３は、Ｎｃｈ薄膜トラン
ジスタの特性を示す図である。横軸はゲート電圧、縦軸
はドレイン電流を表している。３−１は従来のトランジ
スタカーブである。これに対して本発明により作製した
薄膜トランジスタのトランジスタカーブは３−２に示す
曲線で示されている。本発明により、リーク電流の低減
が実現される。
の効果を図示して説明する。図３は、Ｎｃｈ薄膜トラン
ジスタの特性を示す図である。横軸はゲート電圧、縦軸
はドレイン電流を表している。３−１は従来のトランジ
スタカーブである。これに対して本発明により作製した
薄膜トランジスタのトランジスタカーブは３−２に示す
曲線で示されている。本発明により、リーク電流の低減
が実現される。
【００２８】図４は本発明において、ゲート電極パター
ン端とイオン注入ホールパターン端との距離Ｌの効果を
説明する図である。これまでの実験の結果、多結晶シリ
コン膜に不純物原子をイオン注入し１０００℃程度で活
性化アニールを行うと、注入された不純物原子は約１μ
ｍ横方向に拡散することがわかっている。この結果がこ
の図に反映されている。同図において、４−１はＬ＝１
μｍの時のトランジスタカーブを示し、４−２はＬ＝
１．５μｍの時のトランジスタカーブを示している。不
純物の横方向拡散長が約１μｍあるために、Ｌ＝１μｍ
の場合はソース、ドレイン領域がゲート電極の下まで入
り込んでくる。従って４−１のカーブで示したようにゲ
ート電圧負の場合のドレイン電流すなわちリーク電流
は、ゲート電圧に依存して大きくはね上がる。これに対
して本発明においては、Ｌ≧１．５μｍとしたので不純
物が横方向に拡散してもソース、ドレイン領域がゲート
電極の下までは入り込んでくることはない。Ｌ＝１．５
μｍの場合、片側で約０．５μｍのオフセット領域が形
成されることとなる。従って４−２のカーブで示したよ
うにリーク電流のゲート電圧に依存した跳ね上がりがま
ったくなくなる。ただし、ＬＤＤ領域の影響でチャネル
抵抗が大きくなり、オン電流が低下することとなる。従
ってＬを大きくし過ぎるとオン電流が極めて小さくなっ
てしまう。Ｌ＝４．５μｍの場合のカーブを４−３に示
した。ＬＤＤ領域は片側で約３．５μｍにもなり、チャ
ネル抵抗が大きすぎて極端にオン電流が低下してしま
う。従って本発明においては、Ｌ≦４μｍと規定した。
ン端とイオン注入ホールパターン端との距離Ｌの効果を
説明する図である。これまでの実験の結果、多結晶シリ
コン膜に不純物原子をイオン注入し１０００℃程度で活
性化アニールを行うと、注入された不純物原子は約１μ
ｍ横方向に拡散することがわかっている。この結果がこ
の図に反映されている。同図において、４−１はＬ＝１
μｍの時のトランジスタカーブを示し、４−２はＬ＝
１．５μｍの時のトランジスタカーブを示している。不
純物の横方向拡散長が約１μｍあるために、Ｌ＝１μｍ
の場合はソース、ドレイン領域がゲート電極の下まで入
り込んでくる。従って４−１のカーブで示したようにゲ
ート電圧負の場合のドレイン電流すなわちリーク電流
は、ゲート電圧に依存して大きくはね上がる。これに対
して本発明においては、Ｌ≧１．５μｍとしたので不純
物が横方向に拡散してもソース、ドレイン領域がゲート
電極の下までは入り込んでくることはない。Ｌ＝１．５
μｍの場合、片側で約０．５μｍのオフセット領域が形
成されることとなる。従って４−２のカーブで示したよ
うにリーク電流のゲート電圧に依存した跳ね上がりがま
ったくなくなる。ただし、ＬＤＤ領域の影響でチャネル
抵抗が大きくなり、オン電流が低下することとなる。従
ってＬを大きくし過ぎるとオン電流が極めて小さくなっ
てしまう。Ｌ＝４．５μｍの場合のカーブを４−３に示
した。ＬＤＤ領域は片側で約３．５μｍにもなり、チャ
ネル抵抗が大きすぎて極端にオン電流が低下してしま
う。従って本発明においては、Ｌ≦４μｍと規定した。
【００２９】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。フォト工程はまったく増えないので、優
れたシリコン薄膜が得られるのにかかわらずコストアッ
プとはならない。
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。フォト工程はまったく増えないので、優
れたシリコン薄膜が得られるのにかかわらずコストアッ
プとはならない。
【００３０】本発明によって作製された薄膜トランジス
タは優れた特性を有する。従来に比べて、薄膜トランジ
スタのリーク電流は小さくなる。またスレッシュホルド
電圧も小さくなりトランジスタ特性が大きく改善され
る。
タは優れた特性を有する。従来に比べて、薄膜トランジ
スタのリーク電流は小さくなる。またスレッシュホルド
電圧も小さくなりトランジスタ特性が大きく改善され
る。
【００３１】非晶質絶縁基板上に優れた特性の薄膜トラ
ンジスタを作製することが可能となるので、ドライバー
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。リー
ク電流が非常に小さいことから保持特性も向上する。さ
らに、電源電圧の低減、消費電流の低減、信頼性の向上
に対して大きな効果がある。また、６００℃以下の低温
プロセスによる作製も可能なので、アクティブマトリク
ス基板の低価格化及び大面積化に対してもその効果は大
きい。
ンジスタを作製することが可能となるので、ドライバー
回路を同一基板上に集積したアクティブマトリクス基板
に応用した場合にも十分な高速動作が実現される。リー
ク電流が非常に小さいことから保持特性も向上する。さ
らに、電源電圧の低減、消費電流の低減、信頼性の向上
に対して大きな効果がある。また、６００℃以下の低温
プロセスによる作製も可能なので、アクティブマトリク
ス基板の低価格化及び大面積化に対してもその効果は大
きい。
【００３２】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。
【００３３】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ2Ｏ3，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。
ァイア基板あるいはＭｇＯ・Ａｌ2Ｏ3，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。
【００３４】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。
【００３５】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。
【図１】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。
薄膜トランジスタの工程断面図である。
【図２】 （ａ）から（ｅ）は、本発明の実施例を示す
薄膜トランジスタの工程断面図である。ただし、（ａ）
は、図１（ｅ）から続いている。
薄膜トランジスタの工程断面図である。ただし、（ａ）
は、図１（ｅ）から続いている。
【図３】 本発明の効果を示すＮｃｈ薄膜トランジスタ
の特性図である。
の特性図である。
【図４】 本発明において、Ｌの効果を示すＮｃｈ薄膜
トランジスタの特性図である。
トランジスタの特性図である。
【図５】 従来の製造方法を説明するための薄膜トラン
ジスタ断面図である。
ジスタ断面図である。
１− ４ ゲート絶縁膜 １− ５ ゲート電極 １− ６ イオン注入ホール １− ７ ゲート電極パターン端とイオン注入ホールパ
ターン端との距離Ｌ １− ８ ソース領域 １− ９ ドレイン領域 １−１０ ＬＤＤ領域 １−１１ イオンビーム ３− １ 従来方法により作製したＮｃｈ薄膜トランジ
スタの特性 ３− ２ 本発明により作製したＮｃｈ薄膜トランジス
タの特性 ４− １ Ｌ＝１μｍの場合のＮｃｈ薄膜トランジスタ
の特性 ４− ２ Ｌ＝１．５μｍの場合のＮｃｈ薄膜トランジ
スタの特性 ４− ３ Ｌ＝４．５μｍの場合のＮｃｈ薄膜トランジ
スタの特性
ターン端との距離Ｌ １− ８ ソース領域 １− ９ ドレイン領域 １−１０ ＬＤＤ領域 １−１１ イオンビーム ３− １ 従来方法により作製したＮｃｈ薄膜トランジ
スタの特性 ３− ２ 本発明により作製したＮｃｈ薄膜トランジス
タの特性 ４− １ Ｌ＝１μｍの場合のＮｃｈ薄膜トランジスタ
の特性 ４− ２ Ｌ＝１．５μｍの場合のＮｃｈ薄膜トランジ
スタの特性 ４− ３ Ｌ＝４．５μｍの場合のＮｃｈ薄膜トランジ
スタの特性
Claims (2)
- 【請求項１】 基板上に形成されたソース・ドレイン領
域を有する薄膜半導体装置の製造方法において、 前記基板上に第１の半導体層を形成し、該第１の半導体
層上にゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極の端部から両側に所定の幅を残して前記
ゲート絶縁膜をエッチングすることにより前記第１の半
導体層の一部を露出させ、イオン注入ホールを形成する
工程と、 前記第１の半導体層に対して、前記イオン注入ホールを
通して不純物イオンを注入することにより不純物を高濃
度で含む前記ソース・ドレイン領域を形成するととも
に、前記ゲート電極の両側に残された前記ゲート絶縁膜
を通して不純物イオンを注入することにより不純物の少
ない領域を同時に形成する工程と を有することを特徴と
する薄膜半導体装置の製造方法。 - 【請求項２】 基板上に形成されたソース・ドレイン領
域を有する薄膜半導体装置において、 前記基板上に形成された第１の半導体層と、該第１の半
導体層上にゲート絶縁膜を介して形成されたゲート電極
と、前記ゲート電極の端部から両側に所定の幅を残して前記
ゲート絶縁膜をエッチングすることにより形成された、
前記第１の半導体層の一部を露出させるイオン注入ホー
ルと、 前記第１の半導体層に対して、前記イオン注入ホールを
通して不純物イオンを注入することにより形成された不
純物を高濃度で含む前記ソース・ドレイン領域と、前記
ゲート電極の両側に残された前記ゲート絶縁膜を通して
不純物イオンを注入することにより同時に形成された不
純物の少ない領域と を有することを特徴とする薄膜半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06699992A JP3186182B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06699992A JP3186182B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275448A JPH05275448A (ja) | 1993-10-22 |
| JP3186182B2 true JP3186182B2 (ja) | 2001-07-11 |
Family
ID=13332215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06699992A Expired - Lifetime JP3186182B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186182B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717237B2 (ja) | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| TW297142B (ja) * | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| TW299897U (en) | 1993-11-05 | 1997-03-01 | Semiconductor Energy Lab | A semiconductor integrated circuit |
| US5576231A (en) * | 1993-11-05 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode |
| JP3330736B2 (ja) * | 1994-07-14 | 2002-09-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100540130B1 (ko) * | 1998-04-23 | 2006-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
-
1992
- 1992-03-25 JP JP06699992A patent/JP3186182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275448A (ja) | 1993-10-22 |
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