JP2874175B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2874175B2 JP2874175B2 JP1055654A JP5565489A JP2874175B2 JP 2874175 B2 JP2874175 B2 JP 2874175B2 JP 1055654 A JP1055654 A JP 1055654A JP 5565489 A JP5565489 A JP 5565489A JP 2874175 B2 JP2874175 B2 JP 2874175B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関する。
［従来の技術］ 絶縁ゲイト型電界効果トランジスタのチャンネル領域
の少なくとも一部が、非晶質、微結晶または多結晶のい
わゆる非単結晶より成る半導体装置は、例えば、ａ−Si
（非晶質シリコン）TFT（薄膜トランジスタ）、poly−S
i（多結晶シリコン）TFT等が開発され、液晶表示パネル
等に応用され、商品化されている。
の少なくとも一部が、非晶質、微結晶または多結晶のい
わゆる非単結晶より成る半導体装置は、例えば、ａ−Si
（非晶質シリコン）TFT（薄膜トランジスタ）、poly−S
i（多結晶シリコン）TFT等が開発され、液晶表示パネル
等に応用され、商品化されている。
このうち、CVD法等で形成されるpoly−SiTFTは、ａ−
Siを素子材とした場合と比べて電界効果移動度が１ケタ
以上優れているが、それでもｃ−Siを素子材としたMOS
−FETと比べると十分な特性とは言えない。その原因の
１つとして、チャンネル領域を成すpoly−Si膜が、成膜
時にはほとんど水素を含んでいないため、結晶粒界部に
多数のトラップが存在していることがある。従って、TF
T特性を向上させるには、トラップを水素等の元素で終
端化することが有効である。
Siを素子材とした場合と比べて電界効果移動度が１ケタ
以上優れているが、それでもｃ−Siを素子材としたMOS
−FETと比べると十分な特性とは言えない。その原因の
１つとして、チャンネル領域を成すpoly−Si膜が、成膜
時にはほとんど水素を含んでいないため、結晶粒界部に
多数のトラップが存在していることがある。従って、TF
T特性を向上させるには、トラップを水素等の元素で終
端化することが有効である。
そこで、poly−SiTFTの特性を向上させる方法とし
て、水素プラズマ処理、水素イオンインプラ処理、水素
イオンシャワー処理、非晶質窒化シリコンをプラズマCV
D法で形成し水素化を行う等の方法が検討されている。
て、水素プラズマ処理、水素イオンインプラ処理、水素
イオンシャワー処理、非晶質窒化シリコンをプラズマCV
D法で形成し水素化を行う等の方法が検討されている。
［発明が解決しようとする課題］ しかし、従来の水素ガスによるプラズマ処理では、TF
TのVth（しきい値電圧）のシフト、ゲート耐圧不良等の
プラズマ損傷による不良が多発し、実用化を困難にして
いた。
TのVth（しきい値電圧）のシフト、ゲート耐圧不良等の
プラズマ損傷による不良が多発し、実用化を困難にして
いた。
また、イオンインプラ処理、イオンシャワー処理は、
処理装置が大がかりで、高価なものとなる。さらに、ゲ
ート耐圧不良も発生し易い等の問題がある。
処理装置が大がかりで、高価なものとなる。さらに、ゲ
ート耐圧不良も発生し易い等の問題がある。
非晶質窒化シリコンをプラズマCVD法で形成し水素化
する方法は、ゲート耐圧不良等のプラズマ損傷による不
良が起こり難くなるものの、水素プラズマ処理等に比べ
て、TFT特性向上の効果が少ない等の問題がある。
する方法は、ゲート耐圧不良等のプラズマ損傷による不
良が起こり難くなるものの、水素プラズマ処理等に比べ
て、TFT特性向上の効果が少ない等の問題がある。
そこで、本発明はTFT特性向上の効果を確保しつつ、
前述のプラズマ損傷による不良を皆無にする半導体装置
の製造方法を提供することを目的とする。
前述のプラズマ損傷による不良を皆無にする半導体装置
の製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明は、上述の課題を解決するために、絶縁ゲイト
型電界効果トランジスタのチャネル領域の少なくとも一
部が非単結晶半導体膜からなる半導体装置の製造方法で
あって、基板上に前記非単結晶半導体膜を形成した後
に、高周波が印加される第１電極手段と、前記基板を保
持する第１電極手段の面積よりも大きな面積を有する第
２電極手段とを有する平板型プラズマCVD装置を用い
て、前記基板を水素もしくはアンモニアのうちの少なく
とも一方を含むプラズマ雰囲気に浸すことを特徴とす
る。
型電界効果トランジスタのチャネル領域の少なくとも一
部が非単結晶半導体膜からなる半導体装置の製造方法で
あって、基板上に前記非単結晶半導体膜を形成した後
に、高周波が印加される第１電極手段と、前記基板を保
持する第１電極手段の面積よりも大きな面積を有する第
２電極手段とを有する平板型プラズマCVD装置を用い
て、前記基板を水素もしくはアンモニアのうちの少なく
とも一方を含むプラズマ雰囲気に浸すことを特徴とす
る。
［実施例］ 第１図は本発明の実施例における半導体装置の製造工
程図の一例を示す。尚、第１図はpoly−SiTFT製造工程
図の一例を示してある。
程図の一例を示す。尚、第１図はpoly−SiTFT製造工程
図の一例を示してある。
第１図に於て、（ａ）は、ガラス、フ石英等の絶縁基
板101上に、多結晶シリコン層を減圧CVD法等で形成し、
該多結晶シリコン層をパターン形成し、続いて、ゲート
絶縁膜102を形成する工程である。該ゲート絶縁膜102
は、熱酸化法で形成する方法（高温プロセス）とCVD法
もしくはプラズマCVD法等で600℃程度以下の低温（望ま
しくは、500℃以下）で形成する方法（低温プロセス）
がある。また、該多結晶シリコン層は、減圧CVD法に限
らず、例えば、蒸着法、プラズマCVD法等で非晶質シリ
コンを形成した後で600℃程度の熱処理で固相成長させ
る等の方法もある。（ｂ）は、ゲート電極103を形成
後、ソース、ドレイン領域104をイオン注入法、熱拡散
法、レーザドーピング法等で形成し、層間絶縁膜105をC
VD法、スッパタ法、プラズマCVD法等で形成する工程で
ある。（ｃ）は、半導体装置を水素若しくはアンモニア
（NH3）のうちの少なくとも一方を含むプラズマ雰囲気
中に浸す工程である。装置としては、ａ−Si成膜用とし
て広く普及している平行平板型プラズマCVD装置を用い
ることが出来る。基板を150℃〜300℃程度に加熱し、反
応室内にガスを導入し、高周波エネルギー等により、上
述のガスを化学的活性状態にする。そのプラズマ雰囲気
中に半導体装置を30分〜２時間程度浸すことで、結晶粒
界部に存在するトラップを終端化することが出来る。
尚、プラズマ処理を行った後で、少なくとも水素を含む
雰囲気中で300℃〜450℃の程度の熱処理を行うと特性の
向上に効果があった。（ｄ）は、層間絶縁膜105にコン
タクト穴106を開け、配線107を形成する工程である。
板101上に、多結晶シリコン層を減圧CVD法等で形成し、
該多結晶シリコン層をパターン形成し、続いて、ゲート
絶縁膜102を形成する工程である。該ゲート絶縁膜102
は、熱酸化法で形成する方法（高温プロセス）とCVD法
もしくはプラズマCVD法等で600℃程度以下の低温（望ま
しくは、500℃以下）で形成する方法（低温プロセス）
がある。また、該多結晶シリコン層は、減圧CVD法に限
らず、例えば、蒸着法、プラズマCVD法等で非晶質シリ
コンを形成した後で600℃程度の熱処理で固相成長させ
る等の方法もある。（ｂ）は、ゲート電極103を形成
後、ソース、ドレイン領域104をイオン注入法、熱拡散
法、レーザドーピング法等で形成し、層間絶縁膜105をC
VD法、スッパタ法、プラズマCVD法等で形成する工程で
ある。（ｃ）は、半導体装置を水素若しくはアンモニア
（NH3）のうちの少なくとも一方を含むプラズマ雰囲気
中に浸す工程である。装置としては、ａ−Si成膜用とし
て広く普及している平行平板型プラズマCVD装置を用い
ることが出来る。基板を150℃〜300℃程度に加熱し、反
応室内にガスを導入し、高周波エネルギー等により、上
述のガスを化学的活性状態にする。そのプラズマ雰囲気
中に半導体装置を30分〜２時間程度浸すことで、結晶粒
界部に存在するトラップを終端化することが出来る。
尚、プラズマ処理を行った後で、少なくとも水素を含む
雰囲気中で300℃〜450℃の程度の熱処理を行うと特性の
向上に効果があった。（ｄ）は、層間絶縁膜105にコン
タクト穴106を開け、配線107を形成する工程である。
尚、第１図は製造工程の一例であり、半導体素子をプ
ラズマ雰囲気にさらす工程はゲート電極形成前に行うこ
とも配線形成後に行うこともできる。
ラズマ雰囲気にさらす工程はゲート電極形成前に行うこ
とも配線形成後に行うこともできる。
また、チャンネル領域に不純物をドーピングして、Vt
h（しきい値電圧）を制御することもできる。水素若し
くはアンモニア等でプラズマ処理を行うと、Ｎチャンネ
ルトランジスタがデプレッション方向にVthがシフト
し、Ｐチャンネルトランジスタがエンハンスメント方向
にシフトするが、チャンネル領域に1015〜1019/cm3程度
の不純物をドープすることで、Vthを制御することがで
きる。例えば、第１図において、ゲート電極を形成する
前に、イオンインプラ法等でＢ（ボロン）等の不純物を
1011〜1013/cm2程度のドーズ量で打ち込む等の方法があ
る。特に、ドーズ量が前述の値程度であれば、Ｐチャン
ネルトランジスタ、Ｎチャンネルトランジスタ共オフ電
流が最小になるように、Vthを制御することができる。
従って、CMOS型のTFT素子を形成する場合においてもPc
h,Nchを選択的にチャンネルドープせずに、全面を同一
の工程でチャンネルドープすることもできる。
h（しきい値電圧）を制御することもできる。水素若し
くはアンモニア等でプラズマ処理を行うと、Ｎチャンネ
ルトランジスタがデプレッション方向にVthがシフト
し、Ｐチャンネルトランジスタがエンハンスメント方向
にシフトするが、チャンネル領域に1015〜1019/cm3程度
の不純物をドープすることで、Vthを制御することがで
きる。例えば、第１図において、ゲート電極を形成する
前に、イオンインプラ法等でＢ（ボロン）等の不純物を
1011〜1013/cm2程度のドーズ量で打ち込む等の方法があ
る。特に、ドーズ量が前述の値程度であれば、Ｐチャン
ネルトランジスタ、Ｎチャンネルトランジスタ共オフ電
流が最小になるように、Vthを制御することができる。
従って、CMOS型のTFT素子を形成する場合においてもPc
h,Nchを選択的にチャンネルドープせずに、全面を同一
の工程でチャンネルドープすることもできる。
続いて、従来、半導体素子をプラズマ雰囲気にさらす
工程で多発したプラズマ損傷による不良の対策に関して
述べる。我々は、プラズマ損傷によるダメージを皆無に
すべくプラズマの状態とダメージとの相関を調べた。そ
の結果以下に述べることが明らかとなった。
工程で多発したプラズマ損傷による不良の対策に関して
述べる。我々は、プラズマ損傷によるダメージを皆無に
すべくプラズマの状態とダメージとの相関を調べた。そ
の結果以下に述べることが明らかとなった。
（１）平行平板型プラズマCVD装置でプラズマ処理を行
った場合、高周波を印加する電極側と基板を保持する電
極側でプラズマが非対称である場合に、プラズマ損傷に
よるダメージが発生し難くなる。特に、プラズマの強い
発光領域が高周波を印加する基板側だけに生じ、基板側
にはプラズマの強い発光領域が存在しない非対称プラズ
マでは、ダメージの発生が皆無であった。
った場合、高周波を印加する電極側と基板を保持する電
極側でプラズマが非対称である場合に、プラズマ損傷に
よるダメージが発生し難くなる。特に、プラズマの強い
発光領域が高周波を印加する基板側だけに生じ、基板側
にはプラズマの強い発光領域が存在しない非対称プラズ
マでは、ダメージの発生が皆無であった。
（２）平行平板型プラズマCVD装置が大型になる程、プ
ラズマの対称性が向上し、ダメージが発生し易くなる。
その結果、プラズマ処理プロセスの量産化が極めて困難
となっていた。
ラズマの対称性が向上し、ダメージが発生し易くなる。
その結果、プラズマ処理プロセスの量産化が極めて困難
となっていた。
（３）大型のプラズマCVD装置であっても、高周波印加
側と基板側で電極の面積比を変えると、プラズマの対称
性を崩すことができる。高周波印加側の電極面積を基板
側と比べて小さくすることが重要である。特に、高周波
側を基板側を0.8程度以下（望ましくは0.6程度以下）の
面積にすると、プラズマの対称性が崩れてダメージの発
生が皆無になる。
側と基板側で電極の面積比を変えると、プラズマの対称
性を崩すことができる。高周波印加側の電極面積を基板
側と比べて小さくすることが重要である。特に、高周波
側を基板側を0.8程度以下（望ましくは0.6程度以下）の
面積にすると、プラズマの対称性が崩れてダメージの発
生が皆無になる。
（４）電極間隔を広げることでも、プラズマの対称性を
崩し、ダメージを抑えることができる。具体的には40mm
以上、望ましくは50mm以上電極間隔を離すとダメージが
大幅に低減される。
崩し、ダメージを抑えることができる。具体的には40mm
以上、望ましくは50mm以上電極間隔を離すとダメージが
大幅に低減される。
以上述べたように、本発明によれば、プラズマ損傷に
よる不良を皆無にして、TFT特性の大幅な向上が実現さ
れる。
よる不良を皆無にして、TFT特性の大幅な向上が実現さ
れる。
尚、第１図では、poly−SiTFT製造工程に本発明を適
用した場合を例としたが、本発明はこれに限定されるも
のではない。本発明は、チャンネル領域の少なくとも一
部が多結晶である絶縁ゲート型電界効果トランジスタ全
てに対して有効である。また、チャンネル領域の少なく
とも一部が微結晶であるトランジスタや、スパッタ法や
蒸着法等で形成した水素化が不十分な非晶質半導体がチ
ャンネル領域の一部を成すトランジスタにおいても本発
明は有効である。
用した場合を例としたが、本発明はこれに限定されるも
のではない。本発明は、チャンネル領域の少なくとも一
部が多結晶である絶縁ゲート型電界効果トランジスタ全
てに対して有効である。また、チャンネル領域の少なく
とも一部が微結晶であるトランジスタや、スパッタ法や
蒸着法等で形成した水素化が不十分な非晶質半導体がチ
ャンネル領域の一部を成すトランジスタにおいても本発
明は有効である。
また、チャンネル領域が単結晶であっても、三次元IC
の様に再結晶化または固相成長させたシリコン層に素子
を形成する場合、結晶内に亜粒界等の欠陥を生じ易い。
その場合、本発明に基づく半導体装置の製造方法で、欠
陥の終端化を行うと特性の向上に効果がある。
の様に再結晶化または固相成長させたシリコン層に素子
を形成する場合、結晶内に亜粒界等の欠陥を生じ易い。
その場合、本発明に基づく半導体装置の製造方法で、欠
陥の終端化を行うと特性の向上に効果がある。
さらに、HBT（ヘテロバイポーラトランジスタ）等の
ヘテロ接合界面の欠陥密度の低減に対しても本発明は有
効である。特に、ヘテロ接合を形成する二つの半導体層
のうちの少なくとも一方が、非単結晶半導体よりなる場
合は、本発明によるプラズマ処理により、膜中及び界面
の欠陥を同時に低減することが出来る。
ヘテロ接合界面の欠陥密度の低減に対しても本発明は有
効である。特に、ヘテロ接合を形成する二つの半導体層
のうちの少なくとも一方が、非単結晶半導体よりなる場
合は、本発明によるプラズマ処理により、膜中及び界面
の欠陥を同時に低減することが出来る。
また、非単結晶半導体を素子材とした太陽電池・光セ
ンサやバイポーラトランジスタ、静電誘導トランジスタ
をはじめとして本発明は幅広く半導体プロセス全般に応
用することができる。
ンサやバイポーラトランジスタ、静電誘導トランジスタ
をはじめとして本発明は幅広く半導体プロセス全般に応
用することができる。
［発明の効果］ 以上述べたように、本発明によればpoly−SiTFT等の
チャンネル領域の少なくとも一部が非単結晶半導体より
なる絶縁ゲイト型電界効果トランジスタの高性能化を、
プラズマ損傷等による不良もなく実現できる。また、本
発明は絶縁ゲイト型電界効果トランジスタに限らず、半
導体プロセス全般に渡り広く応用することができ、その
効果はきわめて大きい。
チャンネル領域の少なくとも一部が非単結晶半導体より
なる絶縁ゲイト型電界効果トランジスタの高性能化を、
プラズマ損傷等による不良もなく実現できる。また、本
発明は絶縁ゲイト型電界効果トランジスタに限らず、半
導体プロセス全般に渡り広く応用することができ、その
効果はきわめて大きい。
第１図（ａ）〜（ｄ）は本発明の実施例の半導体装置の
製造工程図である。 101……絶縁基板 102……ゲート絶縁膜 103……ゲート電極 104……ソース、ドレイン領域 105……層間絶縁膜 106……コンタクト穴 107……配線
製造工程図である。 101……絶縁基板 102……ゲート絶縁膜 103……ゲート電極 104……ソース、ドレイン領域 105……層間絶縁膜 106……コンタクト穴 107……配線
Claims (1)
- 【請求項１】絶縁ゲイト型電界効果トランジスタのチャ
ネル領域の少なくとも一部が非単結晶半導体膜からなる
半導体装置の製造方法であって、 基板上に前記非単結晶半導体膜を形成した後に、 高周波が印加される第１電極手段と、前記基板を保持す
る第１電極手段の面積よりも大きな面積を有する第２電
極手段とを有する平板型プラズマCVD装置を用いて、前
記基板を水素もしくはアンモニアのうちの少なくとも一
方を含むプラズマ雰囲気に浸すことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055654A JP2874175B2 (ja) | 1989-03-08 | 1989-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055654A JP2874175B2 (ja) | 1989-03-08 | 1989-03-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02234437A JPH02234437A (ja) | 1990-09-17 |
| JP2874175B2 true JP2874175B2 (ja) | 1999-03-24 |
Family
ID=13004827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055654A Expired - Fee Related JP2874175B2 (ja) | 1989-03-08 | 1989-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874175B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738315B2 (ja) * | 1994-11-22 | 1998-04-08 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| KR100465637B1 (ko) * | 1998-06-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 박막트랜지스터의제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639117A (ja) * | 1986-06-30 | 1988-01-14 | Matsushita Electric Ind Co Ltd | 半導体薄膜形成装置 |
| JPS63119520A (ja) * | 1986-11-07 | 1988-05-24 | Agency Of Ind Science & Technol | 非晶質シリコン合金堆積法及び装置 |
| JPS63220516A (ja) * | 1987-03-10 | 1988-09-13 | Sharp Corp | プラズマ励起気相反応装置 |
| JPS63299324A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | ペンタエリストール共エステル化合物及びその組成物 |
-
1989
- 1989-03-08 JP JP1055654A patent/JP2874175B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02234437A (ja) | 1990-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |