JP3557565B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP3557565B2 JP3557565B2 JP24873494A JP24873494A JP3557565B2 JP 3557565 B2 JP3557565 B2 JP 3557565B2 JP 24873494 A JP24873494 A JP 24873494A JP 24873494 A JP24873494 A JP 24873494A JP 3557565 B2 JP3557565 B2 JP 3557565B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- semiconductor layer
- film
- film semiconductor
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の薄膜トランジスタの製造方法には、ガラス基板等からなる絶縁基板上に実質的に水素を含有しないアモルファスシリコン薄膜を形成し、このアモルファスシリコン薄膜にエキシマレーザを照射することにより該アモルファスシリコン薄膜を多結晶化してポリシリコン薄膜とした後、このポリシリコン薄膜上にプラズマＣＶＤにより絶縁膜を堆積すると同時に前記ポリシリコン薄膜を水素化してそのダングリングボンドを減らすようにしたものがある。
この場合に、ポリシリコン薄膜上にプラズマＣＶＤにより絶縁膜を堆積すると同時にポリシリコン薄膜を水素化してそのダングリングボンドを減らすようにして、絶縁膜の堆積とポリシリコン薄膜の水素化を一度のプラズマＣＶＤで同時に行うことにより、独自の水素化工程を省略して製造工程数を少なくしていた。また、このような製造方法により、エキシマレーザ照射による多結晶化は液相成長であるので、ポリシリコン薄膜の結晶構造を良くできる。
【０００３】
【発明が解決しようとする課題】
しかしながら上記従来の薄膜トランジスタの製造方法は、以下の問題点があった。
図１４及び図１５は従来の製造方法による薄膜トランジスタの特性を示し、図１４はｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの特性を示す図であり、図１５はｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図である。これらの図から明らかなように、ゲート電圧ＶＧＳが０ｖのときにドレイン・ソース電流ＩＤＳが最小とならず、大きくずれているため、動作時におけるゲート電圧の設定が煩雑である。また、そのずれ量にばらつきがあるため、再現性が悪く量産品の均一性が得られない。
この発明はかかる従来の問題を解決するためのものであり、ドレイン・ソース電流が最小となるゲート電圧のばらつきを小さくすることができる薄膜トランジスタの製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
この発明は上記目的を達成するために、絶縁基板上に薄膜半導体層を形成する工程と、前記薄膜半導体層上に保護膜およびマスクを形成する工程と、前記マスクに対応する領域を除く前記薄膜半導体層の領域に不純物を注入する工程と、前記マスクおよび前記保護膜を除去する工程と、前記薄膜半導体層に注入した不純物の活性化処理を行う工程と、前記薄膜半導体層の水素化処理を行う工程と、前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成する工程と、を具備し、前記薄膜半導体層に注入した不純物の活性化処理を行う工程、前記薄膜半導体層の水素化処理を行う工程および前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成する工程をこの順に行うことを特徴とする。
【０００５】
【作用】
したがってこの発明によれば、不純物の活性化処理後に水素化処理を行なう製造方法を採ることにより、ドレイン・ソース電流が最小となるゲート電圧のばらつきを小さくすることができ、その結果、動作時におけるゲート電圧の設定が容易で、かつ再現性の優れた薄膜トランジスタを得ることができる。
【０００６】
【実施例】
図１ないし図１１は、この発明の薄膜トランジスタの製造工程を示す断面図である。これらの図を順に参照しながら、薄膜トランジスタの製造方法について説明する。
【０００７】
まず、図１に示すように、ガラス基板等からなる絶縁基板１を洗浄した後、スパッタ装置により、絶縁基板１の上面に酸化シリコン（ＳｉＯ２）等の下地絶縁膜２をスパッタリング法により約１０００Åの膜厚となるように堆積（デポジット）する。下地絶縁膜２の堆積後、図２に示すように、水素化アモルファスシリコン（ａ−Ｓｉ）薄膜の半導体層３をプラズマＣＶＤにより約５００Åの膜厚となるように堆積する。この場合、絶縁基板１の温度を２００〜３５０℃程度望ましくは２５０℃程度とし、１０〜２０ＳＣＣＭ程度のモノシラン（ＳｉＨ４）とその１０倍程度の水素（Ｈ２）との混合ガスを用いて、半導体層３の膜厚が４００〜１０００Å程度望ましくは５００Å程度となるようにする。すると、水素化アモルファスシリコン薄膜の半導体層３の水素含有量は１０〜２０ａｔｏｍｉｃ％程度に増加する。従って、後の工程でエキシマレーザ照射により高エネルギーを与えたとき水素が突沸して欠陥が生じるのを回避するために、前もって脱水素処理を行う。この場合、窒素（Ｎ２）雰囲気中において４５０℃程度の温度で１時間程度の熱処理を行い、水素含有量が３ａｔｏｍｉｃ％以下望ましくは１ａｔｏｍｉｃ％以下となるようにする。
【０００８】
次に、図３に示すように、脱水素処理後のアモルファスシリコン薄膜の半導体層３に、５２０ｍＪ／ｃｍ２及び２７５ｍＪ／ｃｍ２のエネルギー密度でエキシマレーザをそれぞれ１回ずつ照射し、多結晶化してポリシリコン薄膜の半導体層３を形成する。その後図４に示すように、ポリシリコン薄膜の半導体層３の上面に酸化シリコンの保護膜４をスパッタリングにより約２００Åの膜厚で堆積する。さらに図５に示すように、半導体層３のソース・ドレイン形成領域以外の領域に対応する部分の上面にフォトレジスト膜５をパターン形成する。次に、このフォトレジスト膜５をマスクとして、半導体層３のソース・ドレイン形成領域にリンイオンやボロンイオン等の不純物をイオンドーピングにより注入して不純物注入領域３ａを形成する。イオンドーピングの条件としては、ｎ型半導体の場合には、１％のホスフィン（ＰＨ３）と９９％の水素との混合ガスを用い、リンイオンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０５／ｃｍ２で注入する。また、ｐ型半導体の場合には、１％のジボラン（Ｂ２Ｈ６）及び９９％の水素との混合ガスを用い、ボロンイオンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０５／ｃｍ２で注入する。その後、フォトレジスト膜５及び保護膜４を除去する。
【０００９】
次に、図６に示すようにエキシマレーザをエネルギー密度２７０ｍＪ／ｃｍ２程度で５回照射して、半導体膜３の不純物注入領域３ａを活性化する。その活性化の後に、半導体膜３の格子欠陥を囲む原子群がもつ不飽和結合であるダングリングボンドを低減させるために、４％の水素及び９６％の窒素の雰囲気中において、約３５０℃で９０分の水素化処理（水素原子との共有結合）を行なう。なお、他の方法としてプラズマ水素化を行なっても良い。プラズマ水素化処理の場合には、プラズマ中で水素原子を励起させるので容易に共有結合を図ることができる。
【００１０】
次に、図７に示すように、素子分離により、不要な部分の半導体膜３を除去する。この状態では、半導体膜３の中央部はチャネル領域３ｂとされ、その両側は活性化不純物領域３ａからなるソース・ドレイン領域とされている。その後、図８に示すように、全表面に酸化シリコン膜と窒化シリコン（Ｓｉ３Ｎ４）膜とからなるゲート絶縁膜６（これをパッシベーション膜と称している）を形成する。すなわち、この発明の特徴は、不純物注入領域３ａを活性化した後、パッシベーション膜としてのゲート絶縁膜６の形成前に水素化処理を行なう点にある。
ゲート絶縁膜６の形成の方法は、まず全表面にスパッタリングにより酸化シリコン膜を堆積し、次いでこの酸化シリコン膜の表面にモノシランとアンモニア（ＮＨ３）と窒素とからなる混合ガスを用いたプラズマＣＶＤにより、窒化シリコン膜を堆積する。その後、チャネル領域３ｂに対応する部分のゲート絶縁膜７の上面にＣｒからなるゲート電極７をパターン形成する。
【００１１】
次に、図９に示すように、全表面に窒化シリコン等からなる層間絶縁膜８を形成する。次に、ソース・ドレイン領域である不純物領域３ａに対応する部分の層間絶縁膜８及びゲート絶縁膜６にコンタクトホール９を形成する。次に、図１０に示すように、コンタクトホール９を介してソース・ドレイン領域と接続されるアルミニウム（Ａｌ）等からなる導体でソース・ドレイン電極１０を層間絶縁膜８の上面にパターン形成する。かくして得られた薄膜トランジスタは、以下に記述するようにゲート電圧が０ｖのときにドレイン・ソース電流が最小となる。
【００１２】
図１２及び図１３にこの実施例の製造方法による薄膜トランジスタの特性を示し、図１２はｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図であり、図１３はｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図である。これらの図から明らかなように、ｎＭＯＳトランジスタもｐＭＯＳトランジスタも共にゲート電圧ＶＧＳが０ｖのときにドレイン・ソース電流ＩＤＳが最小となる。したがって、動作時におけるゲート電圧の設定が容易で、かつ再現性に優れた効果が得られる。さらに、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの電気的特性に対称性があるので、ＣＭＯＳトランジスタを構成する場合にゲート電圧の設定が容易となり、優れたスイッチング特性をもつという効果も得られる。
【００１３】
なお、上記実施例では、この発明を通常のＭＯＳ構造の薄膜トランジスタに適用した場合について説明したが、他の実施例として、通常のＭＯＳ構造の薄膜トランジスタと比較して、耐圧の向上等を図って高信頼化したＬＤＤ構造の薄膜トランジスタにも適用することができる。例えば、図１１（図１０と同一名称部分には同一の符号を付した）に示すＬＤＤ構造の薄膜トランジスタにこの発明を適用した断面図では、半導体膜３の中央部をチャネル領域３ｂとし、その両側を不純物濃度の低いソース・ドレイン領域３ｃとし、さらにその両側を不純物濃度の高いソース・ドレイン領域３ｄとした構造となっている。このＬＤＤ構造の薄膜トランジスタを製造する場合には、不純物濃度の低いソース・ドレイン領域３ｃおよび不純物濃度の高いソース・ドレイン領域３ｄを形成すべき部分に低濃度の不純物を注入し、次いでフォトレジスト膜を除去し、次いで不純物濃度の高いソース・ドレイン領域３ｄを形成すべき部分以外の部分の上面に別のフォトレジスト膜を形成し、この別のフォトレジスト膜をマスクとして不純物濃度の高いソース・ドレイン領域３ｄを形成すべき部分に高濃度の不純物を注入するようにすればよい。
【００１４】
さらに、上記実施例では、この発明をトップゲート型のコプラナ構造の薄膜トランジスタに適用した場合について説明したが、スタガ構造やバックゲート型の構造の薄膜トランジスタにも適用し得ることはもちろんである。バックゲート型の場合、絶縁基板の上面にゲート電極およびゲート絶縁膜を形成し、その上にアモルファスシリコン薄膜の半導体層を堆積し、このアモルファスシリコン薄膜を多結晶化してポリシリコン薄膜の半導体層とし、リンイオンやボロンイオン等の不純物を注入する。この場合にも、注入した不純物の活性化の後に、ポリシリコン薄膜の水素化処理を行ない、その後ポリシリコン薄膜上にパッシベーション膜をプラズマＣＶＤにより堆積する。
【００１５】
【発明の効果】
この発明によれば、絶縁基板上に薄膜半導体層を形成し、前記薄膜半導体層上に保護膜およびマスクを形成し、前記マスクに対応する領域を除く前記薄膜半導体層の領域に不純物を注入し、前記マスクおよび前記保護膜を除去し、前記薄膜半導体層に注入した不純物の活性化処理を行い、前記薄膜半導体層の水素化処理を行い、前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成するものであって、前記薄膜半導体層に注入した不純物の活性化処理を行った後、該薄膜半導体層の水素化処理を行し、その後に前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成することにより、ドレイン・ソース電流が最小となるゲート電圧のばらつきを小さくできるので、動作時におけるゲート電圧の設定が容易で、かつ再現性に優れた薄膜トランジスタを実現することが可能となる。
【図面の簡単な説明】
【図１】絶縁基板１の上面に下地絶縁膜２をスパッタリングにより堆積する工程を示す断面図。
【図２】薄膜の半導体層３をプラズマＣＶＤにより堆積する工程を示す断面図。
【図３】薄膜の半導体層３にエキシマレーザを照射して多結晶化する工程を示す断面図。
【図４】半導体層３の上面に酸化シリコンの保護膜４をスパッタリングにより堆積する工程を示す断面図。
【図５】半導体層３のソース・ドレイン形成領域以外の領域に対応する部分の上面にフォトレジスト膜５をパターン形成する工程を示す断面図。
【図６】エキシマレーザを照射して半導体膜３の不純物注入領域３ａを活性化する工程を示す断面図。
【図７】不要な部分の半導体膜３を除去する工程を示す断面図。
【図８】全表面に酸化シリコン膜と窒化シリコン膜とからなるゲート絶縁膜６を形成する工程を示す断面図。
【図９】全表面に窒化シリコン等からなる層間絶縁膜８を形成する工程を示す断面図。
【図１０】コンタクトホール９を介してソース・ドレイン領域と接続されるソース・ドレイン電極１０を層間絶縁膜８の上面にパターン形成する工程を示す断面図。
【図１１】ＬＤＤ構造の薄膜トランジスタの製造方法にこの発明を適用した断面図。
【図１２】この発明によるｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの特性を示す図。
【図１３】この発明によるｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図。
【図１４】従来のｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの特性を示す図。
【図１５】従来のｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図。
【符号の説明】
１ 絶縁基板
２ 下地絶縁膜
３ 半導体層
３ａ 不純物注入領域
３ｂ チャネル領域
４ 保護膜
５ フォトレジスト膜
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ コンタクトホール
１０ ソース・ドレイン電極
【産業上の利用分野】
この発明は、薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の薄膜トランジスタの製造方法には、ガラス基板等からなる絶縁基板上に実質的に水素を含有しないアモルファスシリコン薄膜を形成し、このアモルファスシリコン薄膜にエキシマレーザを照射することにより該アモルファスシリコン薄膜を多結晶化してポリシリコン薄膜とした後、このポリシリコン薄膜上にプラズマＣＶＤにより絶縁膜を堆積すると同時に前記ポリシリコン薄膜を水素化してそのダングリングボンドを減らすようにしたものがある。
この場合に、ポリシリコン薄膜上にプラズマＣＶＤにより絶縁膜を堆積すると同時にポリシリコン薄膜を水素化してそのダングリングボンドを減らすようにして、絶縁膜の堆積とポリシリコン薄膜の水素化を一度のプラズマＣＶＤで同時に行うことにより、独自の水素化工程を省略して製造工程数を少なくしていた。また、このような製造方法により、エキシマレーザ照射による多結晶化は液相成長であるので、ポリシリコン薄膜の結晶構造を良くできる。
【０００３】
【発明が解決しようとする課題】
しかしながら上記従来の薄膜トランジスタの製造方法は、以下の問題点があった。
図１４及び図１５は従来の製造方法による薄膜トランジスタの特性を示し、図１４はｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの特性を示す図であり、図１５はｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図である。これらの図から明らかなように、ゲート電圧ＶＧＳが０ｖのときにドレイン・ソース電流ＩＤＳが最小とならず、大きくずれているため、動作時におけるゲート電圧の設定が煩雑である。また、そのずれ量にばらつきがあるため、再現性が悪く量産品の均一性が得られない。
この発明はかかる従来の問題を解決するためのものであり、ドレイン・ソース電流が最小となるゲート電圧のばらつきを小さくすることができる薄膜トランジスタの製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
この発明は上記目的を達成するために、絶縁基板上に薄膜半導体層を形成する工程と、前記薄膜半導体層上に保護膜およびマスクを形成する工程と、前記マスクに対応する領域を除く前記薄膜半導体層の領域に不純物を注入する工程と、前記マスクおよび前記保護膜を除去する工程と、前記薄膜半導体層に注入した不純物の活性化処理を行う工程と、前記薄膜半導体層の水素化処理を行う工程と、前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成する工程と、を具備し、前記薄膜半導体層に注入した不純物の活性化処理を行う工程、前記薄膜半導体層の水素化処理を行う工程および前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成する工程をこの順に行うことを特徴とする。
【０００５】
【作用】
したがってこの発明によれば、不純物の活性化処理後に水素化処理を行なう製造方法を採ることにより、ドレイン・ソース電流が最小となるゲート電圧のばらつきを小さくすることができ、その結果、動作時におけるゲート電圧の設定が容易で、かつ再現性の優れた薄膜トランジスタを得ることができる。
【０００６】
【実施例】
図１ないし図１１は、この発明の薄膜トランジスタの製造工程を示す断面図である。これらの図を順に参照しながら、薄膜トランジスタの製造方法について説明する。
【０００７】
まず、図１に示すように、ガラス基板等からなる絶縁基板１を洗浄した後、スパッタ装置により、絶縁基板１の上面に酸化シリコン（ＳｉＯ２）等の下地絶縁膜２をスパッタリング法により約１０００Åの膜厚となるように堆積（デポジット）する。下地絶縁膜２の堆積後、図２に示すように、水素化アモルファスシリコン（ａ−Ｓｉ）薄膜の半導体層３をプラズマＣＶＤにより約５００Åの膜厚となるように堆積する。この場合、絶縁基板１の温度を２００〜３５０℃程度望ましくは２５０℃程度とし、１０〜２０ＳＣＣＭ程度のモノシラン（ＳｉＨ４）とその１０倍程度の水素（Ｈ２）との混合ガスを用いて、半導体層３の膜厚が４００〜１０００Å程度望ましくは５００Å程度となるようにする。すると、水素化アモルファスシリコン薄膜の半導体層３の水素含有量は１０〜２０ａｔｏｍｉｃ％程度に増加する。従って、後の工程でエキシマレーザ照射により高エネルギーを与えたとき水素が突沸して欠陥が生じるのを回避するために、前もって脱水素処理を行う。この場合、窒素（Ｎ２）雰囲気中において４５０℃程度の温度で１時間程度の熱処理を行い、水素含有量が３ａｔｏｍｉｃ％以下望ましくは１ａｔｏｍｉｃ％以下となるようにする。
【０００８】
次に、図３に示すように、脱水素処理後のアモルファスシリコン薄膜の半導体層３に、５２０ｍＪ／ｃｍ２及び２７５ｍＪ／ｃｍ２のエネルギー密度でエキシマレーザをそれぞれ１回ずつ照射し、多結晶化してポリシリコン薄膜の半導体層３を形成する。その後図４に示すように、ポリシリコン薄膜の半導体層３の上面に酸化シリコンの保護膜４をスパッタリングにより約２００Åの膜厚で堆積する。さらに図５に示すように、半導体層３のソース・ドレイン形成領域以外の領域に対応する部分の上面にフォトレジスト膜５をパターン形成する。次に、このフォトレジスト膜５をマスクとして、半導体層３のソース・ドレイン形成領域にリンイオンやボロンイオン等の不純物をイオンドーピングにより注入して不純物注入領域３ａを形成する。イオンドーピングの条件としては、ｎ型半導体の場合には、１％のホスフィン（ＰＨ３）と９９％の水素との混合ガスを用い、リンイオンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０５／ｃｍ２で注入する。また、ｐ型半導体の場合には、１％のジボラン（Ｂ２Ｈ６）及び９９％の水素との混合ガスを用い、ボロンイオンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０５／ｃｍ２で注入する。その後、フォトレジスト膜５及び保護膜４を除去する。
【０００９】
次に、図６に示すようにエキシマレーザをエネルギー密度２７０ｍＪ／ｃｍ２程度で５回照射して、半導体膜３の不純物注入領域３ａを活性化する。その活性化の後に、半導体膜３の格子欠陥を囲む原子群がもつ不飽和結合であるダングリングボンドを低減させるために、４％の水素及び９６％の窒素の雰囲気中において、約３５０℃で９０分の水素化処理（水素原子との共有結合）を行なう。なお、他の方法としてプラズマ水素化を行なっても良い。プラズマ水素化処理の場合には、プラズマ中で水素原子を励起させるので容易に共有結合を図ることができる。
【００１０】
次に、図７に示すように、素子分離により、不要な部分の半導体膜３を除去する。この状態では、半導体膜３の中央部はチャネル領域３ｂとされ、その両側は活性化不純物領域３ａからなるソース・ドレイン領域とされている。その後、図８に示すように、全表面に酸化シリコン膜と窒化シリコン（Ｓｉ３Ｎ４）膜とからなるゲート絶縁膜６（これをパッシベーション膜と称している）を形成する。すなわち、この発明の特徴は、不純物注入領域３ａを活性化した後、パッシベーション膜としてのゲート絶縁膜６の形成前に水素化処理を行なう点にある。
ゲート絶縁膜６の形成の方法は、まず全表面にスパッタリングにより酸化シリコン膜を堆積し、次いでこの酸化シリコン膜の表面にモノシランとアンモニア（ＮＨ３）と窒素とからなる混合ガスを用いたプラズマＣＶＤにより、窒化シリコン膜を堆積する。その後、チャネル領域３ｂに対応する部分のゲート絶縁膜７の上面にＣｒからなるゲート電極７をパターン形成する。
【００１１】
次に、図９に示すように、全表面に窒化シリコン等からなる層間絶縁膜８を形成する。次に、ソース・ドレイン領域である不純物領域３ａに対応する部分の層間絶縁膜８及びゲート絶縁膜６にコンタクトホール９を形成する。次に、図１０に示すように、コンタクトホール９を介してソース・ドレイン領域と接続されるアルミニウム（Ａｌ）等からなる導体でソース・ドレイン電極１０を層間絶縁膜８の上面にパターン形成する。かくして得られた薄膜トランジスタは、以下に記述するようにゲート電圧が０ｖのときにドレイン・ソース電流が最小となる。
【００１２】
図１２及び図１３にこの実施例の製造方法による薄膜トランジスタの特性を示し、図１２はｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図であり、図１３はｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図である。これらの図から明らかなように、ｎＭＯＳトランジスタもｐＭＯＳトランジスタも共にゲート電圧ＶＧＳが０ｖのときにドレイン・ソース電流ＩＤＳが最小となる。したがって、動作時におけるゲート電圧の設定が容易で、かつ再現性に優れた効果が得られる。さらに、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの電気的特性に対称性があるので、ＣＭＯＳトランジスタを構成する場合にゲート電圧の設定が容易となり、優れたスイッチング特性をもつという効果も得られる。
【００１３】
なお、上記実施例では、この発明を通常のＭＯＳ構造の薄膜トランジスタに適用した場合について説明したが、他の実施例として、通常のＭＯＳ構造の薄膜トランジスタと比較して、耐圧の向上等を図って高信頼化したＬＤＤ構造の薄膜トランジスタにも適用することができる。例えば、図１１（図１０と同一名称部分には同一の符号を付した）に示すＬＤＤ構造の薄膜トランジスタにこの発明を適用した断面図では、半導体膜３の中央部をチャネル領域３ｂとし、その両側を不純物濃度の低いソース・ドレイン領域３ｃとし、さらにその両側を不純物濃度の高いソース・ドレイン領域３ｄとした構造となっている。このＬＤＤ構造の薄膜トランジスタを製造する場合には、不純物濃度の低いソース・ドレイン領域３ｃおよび不純物濃度の高いソース・ドレイン領域３ｄを形成すべき部分に低濃度の不純物を注入し、次いでフォトレジスト膜を除去し、次いで不純物濃度の高いソース・ドレイン領域３ｄを形成すべき部分以外の部分の上面に別のフォトレジスト膜を形成し、この別のフォトレジスト膜をマスクとして不純物濃度の高いソース・ドレイン領域３ｄを形成すべき部分に高濃度の不純物を注入するようにすればよい。
【００１４】
さらに、上記実施例では、この発明をトップゲート型のコプラナ構造の薄膜トランジスタに適用した場合について説明したが、スタガ構造やバックゲート型の構造の薄膜トランジスタにも適用し得ることはもちろんである。バックゲート型の場合、絶縁基板の上面にゲート電極およびゲート絶縁膜を形成し、その上にアモルファスシリコン薄膜の半導体層を堆積し、このアモルファスシリコン薄膜を多結晶化してポリシリコン薄膜の半導体層とし、リンイオンやボロンイオン等の不純物を注入する。この場合にも、注入した不純物の活性化の後に、ポリシリコン薄膜の水素化処理を行ない、その後ポリシリコン薄膜上にパッシベーション膜をプラズマＣＶＤにより堆積する。
【００１５】
【発明の効果】
この発明によれば、絶縁基板上に薄膜半導体層を形成し、前記薄膜半導体層上に保護膜およびマスクを形成し、前記マスクに対応する領域を除く前記薄膜半導体層の領域に不純物を注入し、前記マスクおよび前記保護膜を除去し、前記薄膜半導体層に注入した不純物の活性化処理を行い、前記薄膜半導体層の水素化処理を行い、前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成するものであって、前記薄膜半導体層に注入した不純物の活性化処理を行った後、該薄膜半導体層の水素化処理を行し、その後に前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成することにより、ドレイン・ソース電流が最小となるゲート電圧のばらつきを小さくできるので、動作時におけるゲート電圧の設定が容易で、かつ再現性に優れた薄膜トランジスタを実現することが可能となる。
【図面の簡単な説明】
【図１】絶縁基板１の上面に下地絶縁膜２をスパッタリングにより堆積する工程を示す断面図。
【図２】薄膜の半導体層３をプラズマＣＶＤにより堆積する工程を示す断面図。
【図３】薄膜の半導体層３にエキシマレーザを照射して多結晶化する工程を示す断面図。
【図４】半導体層３の上面に酸化シリコンの保護膜４をスパッタリングにより堆積する工程を示す断面図。
【図５】半導体層３のソース・ドレイン形成領域以外の領域に対応する部分の上面にフォトレジスト膜５をパターン形成する工程を示す断面図。
【図６】エキシマレーザを照射して半導体膜３の不純物注入領域３ａを活性化する工程を示す断面図。
【図７】不要な部分の半導体膜３を除去する工程を示す断面図。
【図８】全表面に酸化シリコン膜と窒化シリコン膜とからなるゲート絶縁膜６を形成する工程を示す断面図。
【図９】全表面に窒化シリコン等からなる層間絶縁膜８を形成する工程を示す断面図。
【図１０】コンタクトホール９を介してソース・ドレイン領域と接続されるソース・ドレイン電極１０を層間絶縁膜８の上面にパターン形成する工程を示す断面図。
【図１１】ＬＤＤ構造の薄膜トランジスタの製造方法にこの発明を適用した断面図。
【図１２】この発明によるｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの特性を示す図。
【図１３】この発明によるｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図。
【図１４】従来のｎＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの特性を示す図。
【図１５】従来のｐＭＯＳトランジスタのゲート電圧ＶＧＳに対するドレイン・ソース電流ＩＤＳの特性を示す図。
【符号の説明】
１ 絶縁基板
２ 下地絶縁膜
３ 半導体層
３ａ 不純物注入領域
３ｂ チャネル領域
４ 保護膜
５ フォトレジスト膜
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ コンタクトホール
１０ ソース・ドレイン電極
Claims (4)
- 絶縁基板上に薄膜半導体層を形成する工程と、
前記薄膜半導体層上に保護膜およびマスクを形成する工程と、
前記マスクに対応する領域を除く前記薄膜半導体層の領域に不純物を注入する工程と、
前記マスクおよび前記保護膜を除去する工程と、
前記薄膜半導体層に注入した不純物の活性化処理を行う工程と、
前記薄膜半導体層の水素化処理を行う工程と、
前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成する工程と、
を具備し、前記薄膜半導体層に注入した不純物の活性化処理を行う工程、前記薄膜半導体層の水素化処理を行う工程および前記薄膜半導体層の上面にゲート絶縁膜およびゲート電極を形成する工程をこの順に行うことを特徴とする薄膜トランジスタの製造方法。 - 前記薄膜半導体層を多結晶化した後に、前記保護膜およびマスクを形成することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
- 前記薄膜半導体層の多結晶化は、前記絶縁基板上にアモルファスシリコンからなる前記薄膜半導体層を形成し、エキシマレーザを照射して行うことを特徴とする請求項２記載の薄膜トランジスタの製造方法。
- 前記不純物の活性化は、エキシマレーザを照射して行うことを特徴とする請求項３記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24873494A JP3557565B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24873494A JP3557565B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204198A JPH08204198A (ja) | 1996-08-09 |
| JP3557565B2 true JP3557565B2 (ja) | 2004-08-25 |
Family
ID=17182570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24873494A Expired - Lifetime JP3557565B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557565B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4059292B2 (ja) * | 1996-09-26 | 2008-03-12 | セイコーエプソン株式会社 | 表示装置 |
| JP5414708B2 (ja) * | 2011-02-01 | 2014-02-12 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-09-16 JP JP24873494A patent/JP3557565B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204198A (ja) | 1996-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6346486B2 (en) | Transistor device and method of forming the same | |
| US6541313B2 (en) | Transistor and process for fabricating the same | |
| JP3869189B2 (ja) | 薄膜トランジスタの作製方法 | |
| KR20000074450A (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JPH03116875A (ja) | 薄膜電界効果トランジスタ及び薄膜電界効果トランジスタの製造方法 | |
| KR100522436B1 (ko) | 덮개층을 이용한 다결정 실리콘 박막 소자 제조 방법 | |
| JP3557565B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3374455B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5770486A (en) | Method of forming a transistor with an LDD structure | |
| JPS6276772A (ja) | 電界効果型トランジスタの製造方法 | |
| JP3211340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0766415A (ja) | 半導体装置の製造方法及び薄膜トランジスタ | |
| JP3063018B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3075498B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JP2874175B2 (ja) | 半導体装置の製造方法 | |
| JP4387477B2 (ja) | 半導体素子の製造方法 | |
| JP3181901B2 (ja) | 薄膜トランジスタ | |
| KR0167667B1 (ko) | 반도체 제조방법 | |
| JP4278857B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07193246A (ja) | Ｃｍｏｓ薄膜トランジスタおよびその製造方法 | |
| JPH03200319A (ja) | 多結晶シリコンの形成方法 | |
| JPH05235039A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001094108A (ja) | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031210 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040304 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040329 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040503 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |