JPH08204198A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH08204198A JPH08204198A JP24873494A JP24873494A JPH08204198A JP H08204198 A JPH08204198 A JP H08204198A JP 24873494 A JP24873494 A JP 24873494A JP 24873494 A JP24873494 A JP 24873494A JP H08204198 A JPH08204198 A JP H08204198A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタにおいて、ドレイン・ソー
ス電流が最小となるゲート電圧のばらつきを小さくす
る。 【構成】 絶縁基板１の上面に下地絶縁層２を堆積し、
さらにその上面に水素化アモルファスシリコン薄膜半導
体層３を堆積する。この薄膜半導体層３の上面に酸化シ
リコンの保護膜４を堆積し、その上面にフォトレジスト
膜５をパターン形成し、このフォトレジスト膜をマスク
としてソース及びドレインとなる領域３ａに不純物を注
入し、注入した不純物の活性化処理を行なった後、該薄
膜半導体層３の水素化処理を行い、その後に該薄膜半導
体層３の上面にゲート絶縁膜６を形成する。その結果、
ドレイン・ソース電流が最小となるゲート電圧のばらつ
きを小さくできる。
ス電流が最小となるゲート電圧のばらつきを小さくす
る。 【構成】 絶縁基板１の上面に下地絶縁層２を堆積し、
さらにその上面に水素化アモルファスシリコン薄膜半導
体層３を堆積する。この薄膜半導体層３の上面に酸化シ
リコンの保護膜４を堆積し、その上面にフォトレジスト
膜５をパターン形成し、このフォトレジスト膜をマスク
としてソース及びドレインとなる領域３ａに不純物を注
入し、注入した不純物の活性化処理を行なった後、該薄
膜半導体層３の水素化処理を行い、その後に該薄膜半導
体層３の上面にゲート絶縁膜６を形成する。その結果、
ドレイン・ソース電流が最小となるゲート電圧のばらつ
きを小さくできる。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタの製造方法に
は、ガラス基板等からなる絶縁基板上に実質的に水素を
含有しないアモルファスシリコン薄膜を形成し、このア
モルファスシリコン薄膜にエキシマレーザを照射するこ
とにより該アモルファスシリコン薄膜を多結晶化してポ
リシリコン薄膜とした後、このポリシリコン薄膜上にプ
ラズマＣＶＤにより絶縁膜を堆積すると同時に前記ポリ
シリコン薄膜を水素化してそのダングリングボンドを減
らすようにしたものがある。この場合に、ポリシリコン
薄膜上にプラズマＣＶＤにより絶縁膜を堆積すると同時
にポリシリコン薄膜を水素化してそのダングリングボン
ドを減らすようにして、絶縁膜の堆積とポリシリコン薄
膜の水素化を一度のプラズマＣＶＤで同時に行うことに
より、独自の水素化工程を省略して製造工程数を少なく
していた。また、このような製造方法により、エキシマ
レーザ照射による多結晶化は液相成長であるので、ポリ
シリコン薄膜の結晶構造を良くできる。
は、ガラス基板等からなる絶縁基板上に実質的に水素を
含有しないアモルファスシリコン薄膜を形成し、このア
モルファスシリコン薄膜にエキシマレーザを照射するこ
とにより該アモルファスシリコン薄膜を多結晶化してポ
リシリコン薄膜とした後、このポリシリコン薄膜上にプ
ラズマＣＶＤにより絶縁膜を堆積すると同時に前記ポリ
シリコン薄膜を水素化してそのダングリングボンドを減
らすようにしたものがある。この場合に、ポリシリコン
薄膜上にプラズマＣＶＤにより絶縁膜を堆積すると同時
にポリシリコン薄膜を水素化してそのダングリングボン
ドを減らすようにして、絶縁膜の堆積とポリシリコン薄
膜の水素化を一度のプラズマＣＶＤで同時に行うことに
より、独自の水素化工程を省略して製造工程数を少なく
していた。また、このような製造方法により、エキシマ
レーザ照射による多結晶化は液相成長であるので、ポリ
シリコン薄膜の結晶構造を良くできる。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
の薄膜トランジスタの製造方法は、以下の問題点があっ
た。図１４及び図１５は従来の製造方法による薄膜トラ
ンジスタの特性を示し、図１４はｎＭＯＳトランジスタ
のゲート電圧ＶGSに対するドレイン電流ＩDSの特性を示
す図であり、図１５はｐＭＯＳトランジスタのゲート電
圧ＶGSに対するドレイン・ソース電流ＩDSの特性を示す
図である。これらの図から明らかなように、ゲート電圧
ＶGSが０ｖのときにドレイン・ソース電流ＩDSが最小と
ならず、大きくずれているため、動作時におけるゲート
電圧の設定が煩雑である。また、そのずれ量にばらつき
があるため、再現性が悪く量産品の均一性が得られな
い。この発明はかかる従来の問題を解決するためのもの
であり、ドレイン・ソース電流が最小となるゲート電圧
のばらつきを小さくすることができる薄膜トランジスタ
の製造方法を提供することを目的とする。
の薄膜トランジスタの製造方法は、以下の問題点があっ
た。図１４及び図１５は従来の製造方法による薄膜トラ
ンジスタの特性を示し、図１４はｎＭＯＳトランジスタ
のゲート電圧ＶGSに対するドレイン電流ＩDSの特性を示
す図であり、図１５はｐＭＯＳトランジスタのゲート電
圧ＶGSに対するドレイン・ソース電流ＩDSの特性を示す
図である。これらの図から明らかなように、ゲート電圧
ＶGSが０ｖのときにドレイン・ソース電流ＩDSが最小と
ならず、大きくずれているため、動作時におけるゲート
電圧の設定が煩雑である。また、そのずれ量にばらつき
があるため、再現性が悪く量産品の均一性が得られな
い。この発明はかかる従来の問題を解決するためのもの
であり、ドレイン・ソース電流が最小となるゲート電圧
のばらつきを小さくすることができる薄膜トランジスタ
の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は上記目的を達
成するために、絶縁基板上の薄膜半導体層に注入した不
純物の活性化処理を行なった後、該薄膜半導体層の水素
化処理を行い、その後に該薄膜半導体層の上面にパッシ
ベーション膜を形成する。
成するために、絶縁基板上の薄膜半導体層に注入した不
純物の活性化処理を行なった後、該薄膜半導体層の水素
化処理を行い、その後に該薄膜半導体層の上面にパッシ
ベーション膜を形成する。
【０００５】
【作用】したがってこの発明によれば、不純物の活性化
処理後に水素化処理を行なう製造方法を採ることによ
り、ドレイン・ソース電流が最小となるゲート電圧のば
らつきを小さくすることができ、その結果、動作時にお
けるゲート電圧の設定が容易で、かつ再現性の優れた薄
膜トランジスタを得ることができる。
処理後に水素化処理を行なう製造方法を採ることによ
り、ドレイン・ソース電流が最小となるゲート電圧のば
らつきを小さくすることができ、その結果、動作時にお
けるゲート電圧の設定が容易で、かつ再現性の優れた薄
膜トランジスタを得ることができる。
【０００６】
【実施例】図１ないし図１１は、この発明の薄膜トラン
ジスタの製造工程を示す断面図である。これらの図を順
に参照しながら、薄膜トランジスタの製造方法について
説明する。
ジスタの製造工程を示す断面図である。これらの図を順
に参照しながら、薄膜トランジスタの製造方法について
説明する。
【０００７】まず、図１に示すように、ガラス基板等か
らなる絶縁基板１を洗浄した後、スパッタ装置により、
絶縁基板１の上面に酸化シリコン（ＳｉＯ2）等の下地
絶縁膜２をスパッタリング法により約１０００Åの膜厚
となるように堆積（デポジット）する。下地絶縁膜２の
堆積後、図２に示すように、水素化アモルファスシリコ
ン（ａ−Ｓｉ）薄膜の半導体層３をプラズマＣＶＤによ
り約５００Åの膜厚となるように堆積する。この場合、
絶縁基板１の温度を２００〜３５０℃程度望ましくは２
５０℃程度とし、１０〜２０ＳＣＣＭ程度のモノシラン
（ＳｉＨ4）とその１０倍程度の水素（Ｈ2）との混合ガ
スを用いて、半導体層３の膜厚が４００〜１０００Å程
度望ましくは５００Å程度となるようにする。すると、
水素化アモルファスシリコン薄膜の半導体層３の水素含
有量は１０〜２０ａｔｏｍｉｃ％程度に増加する。従っ
て、後の工程でエキシマレーザ照射により高エネルギー
を与えたとき水素が突沸して欠陥が生じるのを回避する
ために、前もって脱水素処理を行う。この場合、窒素
（Ｎ2）雰囲気中において４５０℃程度の温度で１時間
程度の熱処理を行い、水素含有量が３ａｔｏｍｉｃ％以
下望ましくは１ａｔｏｍｉｃ％以下となるようにする。
らなる絶縁基板１を洗浄した後、スパッタ装置により、
絶縁基板１の上面に酸化シリコン（ＳｉＯ2）等の下地
絶縁膜２をスパッタリング法により約１０００Åの膜厚
となるように堆積（デポジット）する。下地絶縁膜２の
堆積後、図２に示すように、水素化アモルファスシリコ
ン（ａ−Ｓｉ）薄膜の半導体層３をプラズマＣＶＤによ
り約５００Åの膜厚となるように堆積する。この場合、
絶縁基板１の温度を２００〜３５０℃程度望ましくは２
５０℃程度とし、１０〜２０ＳＣＣＭ程度のモノシラン
（ＳｉＨ4）とその１０倍程度の水素（Ｈ2）との混合ガ
スを用いて、半導体層３の膜厚が４００〜１０００Å程
度望ましくは５００Å程度となるようにする。すると、
水素化アモルファスシリコン薄膜の半導体層３の水素含
有量は１０〜２０ａｔｏｍｉｃ％程度に増加する。従っ
て、後の工程でエキシマレーザ照射により高エネルギー
を与えたとき水素が突沸して欠陥が生じるのを回避する
ために、前もって脱水素処理を行う。この場合、窒素
（Ｎ2）雰囲気中において４５０℃程度の温度で１時間
程度の熱処理を行い、水素含有量が３ａｔｏｍｉｃ％以
下望ましくは１ａｔｏｍｉｃ％以下となるようにする。
【０００８】次に、図３に示すように、脱水素処理後の
アモルファスシリコン薄膜の半導体層３に、５２０ｍＪ
／ｃｍ2及び２７５ｍＪ／ｃｍ2のエネルギー密度でエキ
シマレーザをそれぞれ１回ずつ照射し、多結晶化してポ
リシリコン薄膜の半導体層３を形成する。その後図４に
示すように、ポリシリコン薄膜の半導体層３の上面に酸
化シリコンの保護膜４をスパッタリングにより約２００
Åの膜厚で堆積する。さらに図５に示すように、半導体
層３のソース・ドレイン形成領域以外の領域に対応する
部分の上面にフォトレジスト膜５をパターン形成する。
次に、このフォトレジスト膜５をマスクとして、半導体
層３のソース・ドレイン形成領域にリンイオンやボロン
イオン等の不純物をイオンドーピングにより注入して不
純物注入領域３ａを形成する。イオンドーピングの条件
としては、ｎ型半導体の場合には、１％のホスフィン
（ＰＨ3）と９９％の水素との混合ガスを用い、リンイ
オンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０5
／ｃｍ2で注入する。また、ｐ型半導体の場合には、１
％のジボラン（Ｂ2Ｈ6）及び９９％の水素との混合ガス
を用い、ボロンイオンを加速エネルギー２０ｋｅＶ、ド
ーズ量２×１０5／ｃｍ2で注入する。その後、フォトレ
ジスト膜５及び保護膜４を除去する。
アモルファスシリコン薄膜の半導体層３に、５２０ｍＪ
／ｃｍ2及び２７５ｍＪ／ｃｍ2のエネルギー密度でエキ
シマレーザをそれぞれ１回ずつ照射し、多結晶化してポ
リシリコン薄膜の半導体層３を形成する。その後図４に
示すように、ポリシリコン薄膜の半導体層３の上面に酸
化シリコンの保護膜４をスパッタリングにより約２００
Åの膜厚で堆積する。さらに図５に示すように、半導体
層３のソース・ドレイン形成領域以外の領域に対応する
部分の上面にフォトレジスト膜５をパターン形成する。
次に、このフォトレジスト膜５をマスクとして、半導体
層３のソース・ドレイン形成領域にリンイオンやボロン
イオン等の不純物をイオンドーピングにより注入して不
純物注入領域３ａを形成する。イオンドーピングの条件
としては、ｎ型半導体の場合には、１％のホスフィン
（ＰＨ3）と９９％の水素との混合ガスを用い、リンイ
オンを加速エネルギー２０ｋｅＶ、ドーズ量２×１０5
／ｃｍ2で注入する。また、ｐ型半導体の場合には、１
％のジボラン（Ｂ2Ｈ6）及び９９％の水素との混合ガス
を用い、ボロンイオンを加速エネルギー２０ｋｅＶ、ド
ーズ量２×１０5／ｃｍ2で注入する。その後、フォトレ
ジスト膜５及び保護膜４を除去する。
【０００９】次に、図６に示すようにエキシマレーザを
エネルギー密度２７０ｍＪ／ｃｍ2程度で５回照射し
て、半導体膜３の不純物注入領域３ａを活性化する。そ
の活性化の後に、半導体膜３の格子欠陥を囲む原子群が
もつ不飽和結合であるダングリングボンドを低減させる
ために、４％の水素及び９６％の窒素の雰囲気中におい
て、約３５０℃で９０分の水素化処理（水素原子との共
有結合）を行なう。なお、他の方法としてプラズマ水素
化を行なっても良い。プラズマ水素化処理の場合には、
プラズマ中で水素原子を励起させるので容易に共有結合
を図ることができる。
エネルギー密度２７０ｍＪ／ｃｍ2程度で５回照射し
て、半導体膜３の不純物注入領域３ａを活性化する。そ
の活性化の後に、半導体膜３の格子欠陥を囲む原子群が
もつ不飽和結合であるダングリングボンドを低減させる
ために、４％の水素及び９６％の窒素の雰囲気中におい
て、約３５０℃で９０分の水素化処理（水素原子との共
有結合）を行なう。なお、他の方法としてプラズマ水素
化を行なっても良い。プラズマ水素化処理の場合には、
プラズマ中で水素原子を励起させるので容易に共有結合
を図ることができる。
【００１０】次に、図７に示すように、素子分離によ
り、不要な部分の半導体膜３を除去する。この状態で
は、半導体膜３の中央部はチャネル領域３ｂとされ、そ
の両側は活性化不純物領域３ａからなるソース・ドレイ
ン領域とされている。その後、図８に示すように、全表
面に酸化シリコン膜と窒化シリコン（Ｓｉ3Ｎ4）膜とか
らなるゲート絶縁膜６（これをパッシベーション膜と称
している）を形成する。すなわち、この発明の特徴は、
不純物注入領域３ａを活性化した後、パッシベーション
膜としてのゲート絶縁膜６の形成前に水素化処理を行な
う点にある。ゲート絶縁膜６の形成の方法は、まず全表
面にスパッタリングにより酸化シリコン膜を堆積し、次
いでこの酸化シリコン膜の表面にモノシランとアンモニ
ア（ＮＨ3）と窒素とからなる混合ガスを用いたプラズ
マＣＶＤにより、窒化シリコン膜を堆積する。その後、
チャネル領域３ｂに対応する部分のゲート絶縁膜７の上
面にＣｒからなるゲート電極７をパターン形成する。
り、不要な部分の半導体膜３を除去する。この状態で
は、半導体膜３の中央部はチャネル領域３ｂとされ、そ
の両側は活性化不純物領域３ａからなるソース・ドレイ
ン領域とされている。その後、図８に示すように、全表
面に酸化シリコン膜と窒化シリコン（Ｓｉ3Ｎ4）膜とか
らなるゲート絶縁膜６（これをパッシベーション膜と称
している）を形成する。すなわち、この発明の特徴は、
不純物注入領域３ａを活性化した後、パッシベーション
膜としてのゲート絶縁膜６の形成前に水素化処理を行な
う点にある。ゲート絶縁膜６の形成の方法は、まず全表
面にスパッタリングにより酸化シリコン膜を堆積し、次
いでこの酸化シリコン膜の表面にモノシランとアンモニ
ア（ＮＨ3）と窒素とからなる混合ガスを用いたプラズ
マＣＶＤにより、窒化シリコン膜を堆積する。その後、
チャネル領域３ｂに対応する部分のゲート絶縁膜７の上
面にＣｒからなるゲート電極７をパターン形成する。
【００１１】次に、図９に示すように、全表面に窒化シ
リコン等からなる層間絶縁膜８を形成する。次に、ソー
ス・ドレイン領域である不純物領域３ａに対応する部分
の層間絶縁膜８及びゲート絶縁膜６にコンタクトホール
９を形成する。次に、図１０に示すように、コンタクト
ホール９を介してソース・ドレイン領域と接続されるア
ルミニウム（Ａｌ）等からなる導体でソース・ドレイン
電極１０を層間絶縁膜８の上面にパターン形成する。か
くして得られた薄膜トランジスタは、以下に記述するよ
うにゲート電圧が０ｖのときにドレイン・ソース電流が
最小となる。
リコン等からなる層間絶縁膜８を形成する。次に、ソー
ス・ドレイン領域である不純物領域３ａに対応する部分
の層間絶縁膜８及びゲート絶縁膜６にコンタクトホール
９を形成する。次に、図１０に示すように、コンタクト
ホール９を介してソース・ドレイン領域と接続されるア
ルミニウム（Ａｌ）等からなる導体でソース・ドレイン
電極１０を層間絶縁膜８の上面にパターン形成する。か
くして得られた薄膜トランジスタは、以下に記述するよ
うにゲート電圧が０ｖのときにドレイン・ソース電流が
最小となる。
【００１２】図１２及び図１３にこの実施例の製造方法
による薄膜トランジスタの特性を示し、図１２はｎＭＯ
Ｓトランジスタのゲート電圧ＶGSに対するドレイン・ソ
ース電流ＩDSの特性を示す図であり、図１３はｐＭＯＳ
トランジスタのゲート電圧ＶGSに対するドレイン・ソー
ス電流ＩDSの特性を示す図である。これらの図から明ら
かなように、ｎＭＯＳトランジスタもｐＭＯＳトランジ
スタも共にゲート電圧ＶGSが０ｖのときにドレイン・ソ
ース電流ＩDSが最小となる。したがって、動作時におけ
るゲート電圧の設定が容易で、かつ再現性に優れた効果
が得られる。さらに、ｎＭＯＳトランジスタ及びｐＭＯ
Ｓトランジスタの電気的特性に対称性があるので、ＣＭ
ＯＳトランジスタを構成する場合にゲート電圧の設定が
容易となり、優れたスイッチング特性をもつという効果
も得られる。
による薄膜トランジスタの特性を示し、図１２はｎＭＯ
Ｓトランジスタのゲート電圧ＶGSに対するドレイン・ソ
ース電流ＩDSの特性を示す図であり、図１３はｐＭＯＳ
トランジスタのゲート電圧ＶGSに対するドレイン・ソー
ス電流ＩDSの特性を示す図である。これらの図から明ら
かなように、ｎＭＯＳトランジスタもｐＭＯＳトランジ
スタも共にゲート電圧ＶGSが０ｖのときにドレイン・ソ
ース電流ＩDSが最小となる。したがって、動作時におけ
るゲート電圧の設定が容易で、かつ再現性に優れた効果
が得られる。さらに、ｎＭＯＳトランジスタ及びｐＭＯ
Ｓトランジスタの電気的特性に対称性があるので、ＣＭ
ＯＳトランジスタを構成する場合にゲート電圧の設定が
容易となり、優れたスイッチング特性をもつという効果
も得られる。
【００１３】なお、上記実施例では、この発明を通常の
ＭＯＳ構造の薄膜トランジスタに適用した場合について
説明したが、他の実施例として、通常のＭＯＳ構造の薄
膜トランジスタと比較して、耐圧の向上等を図って高信
頼化したＬＤＤ構造の薄膜トランジスタにも適用するこ
とができる。例えば、図１１（図１０と同一名称部分に
は同一の符号を付した）に示すＬＤＤ構造の薄膜トラン
ジスタにこの発明を適用した断面図では、半導体膜３の
中央部をチャネル領域３ｂとし、その両側を不純物濃度
の低いソース・ドレイン領域３ｃとし、さらにその両側
を不純物濃度の高いソース・ドレイン領域３ｄとした構
造となっている。このＬＤＤ構造の薄膜トランジスタを
製造する場合には、不純物濃度の低いソース・ドレイン
領域３ｃおよび不純物濃度の高いソース・ドレイン領域
３ｄを形成すべき部分に低濃度の不純物を注入し、次い
でフォトレジスト膜を除去し、次いで不純物濃度の高い
ソース・ドレイン領域３ｄを形成すべき部分以外の部分
の上面に別のフォトレジスト膜を形成し、この別のフォ
トレジスト膜をマスクとして不純物濃度の高いソース・
ドレイン領域３ｄを形成すべき部分に高濃度の不純物を
注入するようにすればよい。
ＭＯＳ構造の薄膜トランジスタに適用した場合について
説明したが、他の実施例として、通常のＭＯＳ構造の薄
膜トランジスタと比較して、耐圧の向上等を図って高信
頼化したＬＤＤ構造の薄膜トランジスタにも適用するこ
とができる。例えば、図１１（図１０と同一名称部分に
は同一の符号を付した）に示すＬＤＤ構造の薄膜トラン
ジスタにこの発明を適用した断面図では、半導体膜３の
中央部をチャネル領域３ｂとし、その両側を不純物濃度
の低いソース・ドレイン領域３ｃとし、さらにその両側
を不純物濃度の高いソース・ドレイン領域３ｄとした構
造となっている。このＬＤＤ構造の薄膜トランジスタを
製造する場合には、不純物濃度の低いソース・ドレイン
領域３ｃおよび不純物濃度の高いソース・ドレイン領域
３ｄを形成すべき部分に低濃度の不純物を注入し、次い
でフォトレジスト膜を除去し、次いで不純物濃度の高い
ソース・ドレイン領域３ｄを形成すべき部分以外の部分
の上面に別のフォトレジスト膜を形成し、この別のフォ
トレジスト膜をマスクとして不純物濃度の高いソース・
ドレイン領域３ｄを形成すべき部分に高濃度の不純物を
注入するようにすればよい。
【００１４】さらに、上記実施例では、この発明をトッ
プゲート型のコプラナ構造の薄膜トランジスタに適用し
た場合について説明したが、スタガ構造やバックゲート
型の構造の薄膜トランジスタにも適用し得ることはもち
ろんである。バックゲート型の場合、絶縁基板の上面に
ゲート電極およびゲート絶縁膜を形成し、その上にアモ
ルファスシリコン薄膜の半導体層を堆積し、このアモル
ファスシリコン薄膜を多結晶化してポリシリコン薄膜の
半導体層とし、リンイオンやボロンイオン等の不純物を
注入する。この場合にも、注入した不純物の活性化の後
に、ポリシリコン薄膜の水素化処理を行ない、その後ポ
リシリコン薄膜上にパッシベーション膜をプラズマＣＶ
Ｄにより堆積する。
プゲート型のコプラナ構造の薄膜トランジスタに適用し
た場合について説明したが、スタガ構造やバックゲート
型の構造の薄膜トランジスタにも適用し得ることはもち
ろんである。バックゲート型の場合、絶縁基板の上面に
ゲート電極およびゲート絶縁膜を形成し、その上にアモ
ルファスシリコン薄膜の半導体層を堆積し、このアモル
ファスシリコン薄膜を多結晶化してポリシリコン薄膜の
半導体層とし、リンイオンやボロンイオン等の不純物を
注入する。この場合にも、注入した不純物の活性化の後
に、ポリシリコン薄膜の水素化処理を行ない、その後ポ
リシリコン薄膜上にパッシベーション膜をプラズマＣＶ
Ｄにより堆積する。
【００１５】
【発明の効果】この発明によれば、絶縁基板上の薄膜半
導体層に注入した不純物の活性化処理を行なった後、該
薄膜半導体層の水素化処理を行い、その後に該薄膜半導
体層の上面にパッシベーション膜を形成することによ
り、ドレイン・ソース電流が最小となるゲート電圧のば
らつきを小さくできるので、動作時におけるゲート電圧
の設定が容易で、かつ再現性に優れた薄膜トランジスタ
を実現することが可能となる。
導体層に注入した不純物の活性化処理を行なった後、該
薄膜半導体層の水素化処理を行い、その後に該薄膜半導
体層の上面にパッシベーション膜を形成することによ
り、ドレイン・ソース電流が最小となるゲート電圧のば
らつきを小さくできるので、動作時におけるゲート電圧
の設定が容易で、かつ再現性に優れた薄膜トランジスタ
を実現することが可能となる。
【図１】絶縁基板１の上面に下地絶縁膜２をスパッタリ
ングにより堆積する工程を示す断面図。
ングにより堆積する工程を示す断面図。
【図２】薄膜の半導体層３をプラズマＣＶＤにより堆積
する工程を示す断面図。
する工程を示す断面図。
【図３】薄膜の半導体層３にエキシマレーザを照射して
多結晶化する工程を示す断面図。
多結晶化する工程を示す断面図。
【図４】半導体層３の上面に酸化シリコンの保護膜４を
スパッタリングにより堆積する工程を示す断面図。
スパッタリングにより堆積する工程を示す断面図。
【図５】半導体層３のソース・ドレイン形成領域以外の
領域に対応する部分の上面にフォトレジスト膜５をパタ
ーン形成する工程を示す断面図。
領域に対応する部分の上面にフォトレジスト膜５をパタ
ーン形成する工程を示す断面図。
【図６】エキシマレーザを照射して半導体膜３の不純物
注入領域３ａを活性化する工程を示す断面図。
注入領域３ａを活性化する工程を示す断面図。
【図７】不要な部分の半導体膜３を除去する工程を示す
断面図。
断面図。
【図８】全表面に酸化シリコン膜と窒化シリコン膜とか
らなるゲート絶縁膜６を形成する工程を示す断面図。
らなるゲート絶縁膜６を形成する工程を示す断面図。
【図９】全表面に窒化シリコン等からなる層間絶縁膜８
を形成する工程を示す断面図。
を形成する工程を示す断面図。
【図１０】コンタクトホール９を介してソース・ドレイ
ン領域と接続されるソース・ドレイン電極１０を層間絶
縁膜８の上面にパターン形成する工程を示す断面図。
ン領域と接続されるソース・ドレイン電極１０を層間絶
縁膜８の上面にパターン形成する工程を示す断面図。
【図１１】ＬＤＤ構造の薄膜トランジスタの製造方法に
この発明を適用した断面図。
この発明を適用した断面図。
【図１２】この発明によるｎＭＯＳトランジスタのゲー
ト電圧ＶGSに対するドレイン電流ＩDSの特性を示す図。
ト電圧ＶGSに対するドレイン電流ＩDSの特性を示す図。
【図１３】この発明によるｐＭＯＳトランジスタのゲー
ト電圧ＶGSに対するドレイン・ソース電流ＩDSの特性を
示す図。
ト電圧ＶGSに対するドレイン・ソース電流ＩDSの特性を
示す図。
【図１４】従来のｎＭＯＳトランジスタのゲート電圧Ｖ
GSに対するドレイン電流ＩDSの特性を示す図。
GSに対するドレイン電流ＩDSの特性を示す図。
【図１５】従来のｐＭＯＳトランジスタのゲート電圧Ｖ
GSに対するドレイン・ソース電流ＩDSの特性を示す図。
GSに対するドレイン・ソース電流ＩDSの特性を示す図。
１ 絶縁基板 ２ 下地絶縁膜 ３ 半導体層 ３ａ 不純物注入領域 ３ｂ チャネル領域 ４ 保護膜 ５ フォトレジスト膜 ６ ゲート絶縁膜 ７ ゲート電極 ８ 層間絶縁膜 ９ コンタクトホール １０ ソース・ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 21/268 Ｚ Ｈ０１Ｌ 29/78 ６１６ Ａ
Claims (8)
- 【請求項１】絶縁基板上の薄膜半導体層に注入した不純
物の活性化処理を行なった後、該薄膜半導体層の水素化
処理を行い、その後に該薄膜半導体層の上面にパッシベ
ーション膜を形成することを特徴とする薄膜トランジス
タの製造方法。 - 【請求項２】前記絶縁基板上の薄膜半導体層に注入した
不純物の活性化処理は該薄膜半導体層を多結晶化した後
に行なうことを特徴とする請求項１記載の薄膜トランジ
スタの製造方法。 - 【請求項３】前記薄膜トランジスタはトップゲート型の
構造であることを特徴とする請求項１又は２記載の薄膜
トランジスタの製造方法。 - 【請求項４】前記薄膜トランジスタはスタガ構造である
ことを特徴とする請求項１又は２記載の薄膜トランジス
タの製造方法。 - 【請求項５】前記薄膜トランジスタはバックゲート型の
構造であることを特徴とする請求項１又は２記載の薄膜
トランジスタの製造方法。 - 【請求項６】不純物濃度の高い領域と不純物濃度の低い
領域とを前記薄膜半導体層に有するＬＤＤ構造のトラン
ジスタに適用することを特徴とする請求項１又は２記載
の薄膜トランジスタの製造方法。 - 【請求項７】前記水素化処理はプラズマ水素化処理であ
ることを特徴とする請求項１ないし６のいずれか１つに
記載の薄膜トランジスタの製造方法。 - 【請求項８】前記薄膜トランジスタはＣＭＯＳトランジ
スタを構成することを特徴とする請求項１ないし７のい
ずれか１つに記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24873494A JP3557565B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24873494A JP3557565B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204198A true JPH08204198A (ja) | 1996-08-09 |
| JP3557565B2 JP3557565B2 (ja) | 2004-08-25 |
Family
ID=17182570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24873494A Expired - Lifetime JP3557565B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557565B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148446A (ja) * | 1996-09-26 | 2007-06-14 | Seiko Epson Corp | 表示装置 |
| JP2011124596A (ja) * | 2011-02-01 | 2011-06-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1994
- 1994-09-16 JP JP24873494A patent/JP3557565B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148446A (ja) * | 1996-09-26 | 2007-06-14 | Seiko Epson Corp | 表示装置 |
| JP2011124596A (ja) * | 2011-02-01 | 2011-06-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3557565B2 (ja) | 2004-08-25 |
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