JP2001094108A - 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 - Google Patents
電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法Info
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- JP2001094108A JP2001094108A JP26835099A JP26835099A JP2001094108A JP 2001094108 A JP2001094108 A JP 2001094108A JP 26835099 A JP26835099 A JP 26835099A JP 26835099 A JP26835099 A JP 26835099A JP 2001094108 A JP2001094108 A JP 2001094108A
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Abstract
(57)【要約】
【課題】絶縁不良を起こしにくく信頼性の向上した電界
効果トランジスタ、トランジスタアレイ基板、およびそ
の製造方法を提供することにある。 【解決手段】絶縁性基板上に形成された非単結晶シリコ
ン薄膜にレジストパターンをマスクとして不純物をイオ
ン注入し、更に、同一のレジストパターンをマスクとし
て非単結晶シリコン薄膜をエッチングし、非単結晶シリ
コン薄膜の膜厚を低減する。そして、電界効果トランジ
スタ２２の半導体層２は、ソース・ドレインを形成した
高濃度ドーピングシリコン層２ｃを含み、コンデンサ２
４は、電界効果トランジスタに接続された電極を構成し
た高濃度ドーピングシリコン層４を有し、これらの高濃
度ドーピングシリコン層は、同一の膜厚、不純物濃度を
有している。また、電界効果トランジスタの半導体層に
おいて、高濃度不純物ドーピングシリコン層の膜厚は、
チャネル部２ａの膜厚よりも薄く形成されている。
効果トランジスタ、トランジスタアレイ基板、およびそ
の製造方法を提供することにある。 【解決手段】絶縁性基板上に形成された非単結晶シリコ
ン薄膜にレジストパターンをマスクとして不純物をイオ
ン注入し、更に、同一のレジストパターンをマスクとし
て非単結晶シリコン薄膜をエッチングし、非単結晶シリ
コン薄膜の膜厚を低減する。そして、電界効果トランジ
スタ２２の半導体層２は、ソース・ドレインを形成した
高濃度ドーピングシリコン層２ｃを含み、コンデンサ２
４は、電界効果トランジスタに接続された電極を構成し
た高濃度ドーピングシリコン層４を有し、これらの高濃
度ドーピングシリコン層は、同一の膜厚、不純物濃度を
有している。また、電界効果トランジスタの半導体層に
おいて、高濃度不純物ドーピングシリコン層の膜厚は、
チャネル部２ａの膜厚よりも薄く形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、ガラス基板上に
形成された電界効果トランジスタ、これを備えたトラン
ジスタアレイ基板、およびその製造方法に関する。
形成された電界効果トランジスタ、これを備えたトラン
ジスタアレイ基板、およびその製造方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置では、駆動回路をア
レイ基板上に一体に作り込むという要求に応えるべく、
多結晶シリコン（ｐ−Ｓｉ）系の半導体層を用いた薄膜
トランジスタ（以下ＴＦＴと称する）の研究開発が進め
られている。
レイ基板上に一体に作り込むという要求に応えるべく、
多結晶シリコン（ｐ−Ｓｉ）系の半導体層を用いた薄膜
トランジスタ（以下ＴＦＴと称する）の研究開発が進め
られている。
【０００３】ＴＦＴの構造としては、非晶質シリコンＴ
ＦＴで一般的なボトムゲート・逆スタガ型、単結晶シリ
コンＭＯＳＦＥＴで一般的なトップゲート・コプレーナ
型に大別されるが、トップゲート・コプレーナ型の方が
ＴＦＴ性能に優れる場合が多く、今後主流になっていく
ものと思われる。
ＦＴで一般的なボトムゲート・逆スタガ型、単結晶シリ
コンＭＯＳＦＥＴで一般的なトップゲート・コプレーナ
型に大別されるが、トップゲート・コプレーナ型の方が
ＴＦＴ性能に優れる場合が多く、今後主流になっていく
ものと思われる。
【０００４】ＴＦＴの構造にトップゲート・コプレーナ
型を用いた場合、チャネルとなる半導体層を島状にエッ
チング加工し、それを覆うようにゲート絶縁膜としての
ＳｉＯ２やＴＥＯＳ等の酸化シリコン膜をＣＶＤ（ケミ
カル・ベーパ・デポジション）により成膜し、次いでゲ
ート電極を形成するの方法が一般的である。さらに、ゲ
ート電極を形成後、半導体中のソース・ドレイン領域
部、およびＬＤＤ（ライトリー・ドープド・ドレイン）
部のキャリア濃度調整のため、PまたはＢといった不純
物を、ゲート絶縁膜であるＳｉＯ２を通過させて、下層
にある半導体層にイオン注入する。
型を用いた場合、チャネルとなる半導体層を島状にエッ
チング加工し、それを覆うようにゲート絶縁膜としての
ＳｉＯ２やＴＥＯＳ等の酸化シリコン膜をＣＶＤ（ケミ
カル・ベーパ・デポジション）により成膜し、次いでゲ
ート電極を形成するの方法が一般的である。さらに、ゲ
ート電極を形成後、半導体中のソース・ドレイン領域
部、およびＬＤＤ（ライトリー・ドープド・ドレイン）
部のキャリア濃度調整のため、PまたはＢといった不純
物を、ゲート絶縁膜であるＳｉＯ２を通過させて、下層
にある半導体層にイオン注入する。
【０００５】なお、通常、ＴＦＴアレイ基板には、ＴＦ
Ｔ以外に電位保持用のコンデンサをマトリクス状に配置
させることが必要であるが、コンデンサを形成する誘電
体としては、ゲート絶縁膜としてのＳｉＯ２を兼用する
のが簡便である。この場合、コンデンサの一方の電極は
ＴＦＴ部と同一プロセスの半導体層となる。もう一方の
電極はゲート電極を構成する金属膜で同時に形成する。
Ｔ以外に電位保持用のコンデンサをマトリクス状に配置
させることが必要であるが、コンデンサを形成する誘電
体としては、ゲート絶縁膜としてのＳｉＯ２を兼用する
のが簡便である。この場合、コンデンサの一方の電極は
ＴＦＴ部と同一プロセスの半導体層となる。もう一方の
電極はゲート電極を構成する金属膜で同時に形成する。
【０００６】つまり、トップゲート・コプレーナ型で
は、下部電極を、例えば多結晶シリコン膜、誘電体にゲ
ート絶縁膜の酸化シリコン膜、上部電極をゲート電極材
料金属としたＭＯＳ（メタル・オキサイド・セミコンダ
クタ）構造のコンデンサを用いることになり、容量の均
一化のため所望のバイアス電圧を印加した状態で駆動さ
れる。
は、下部電極を、例えば多結晶シリコン膜、誘電体にゲ
ート絶縁膜の酸化シリコン膜、上部電極をゲート電極材
料金属としたＭＯＳ（メタル・オキサイド・セミコンダ
クタ）構造のコンデンサを用いることになり、容量の均
一化のため所望のバイアス電圧を印加した状態で駆動さ
れる。
【０００７】
【発明が解決しようとする課題】ところで、多結晶シリ
コン薄膜の製法としては、非晶質シリコン薄膜をレーザ
光やランプ光を用いて再結晶化させる手法が一般的であ
るが、この場合、結晶粒界で膜表面に突起が生成され、
その表面が凸凹になってしまう傾向がある。特に、Ｘｅ
Ｃｌ等のエキシマレーザを用いた光アニールにより非晶
質シリコン薄膜を溶融、再結晶化させる手法では顕著と
なり、この凹凸の程度は、エキシマレーザアニール（Ｅ
ＬＡ）の条件、出発材料に用いた非晶質シリコン薄膜の
膜質、膜厚等に依存し、凹凸の高さが５０ｎｍに達する
場合もある。
コン薄膜の製法としては、非晶質シリコン薄膜をレーザ
光やランプ光を用いて再結晶化させる手法が一般的であ
るが、この場合、結晶粒界で膜表面に突起が生成され、
その表面が凸凹になってしまう傾向がある。特に、Ｘｅ
Ｃｌ等のエキシマレーザを用いた光アニールにより非晶
質シリコン薄膜を溶融、再結晶化させる手法では顕著と
なり、この凹凸の程度は、エキシマレーザアニール（Ｅ
ＬＡ）の条件、出発材料に用いた非晶質シリコン薄膜の
膜質、膜厚等に依存し、凹凸の高さが５０ｎｍに達する
場合もある。
【０００８】このような凹凸部分では、その上を覆うゲ
ート絶縁膜としての酸化シリコン膜の耐電圧が低くな
り、絶縁不良を起こす恐れがある。特に、前述したよう
にＭＯＳ構造の容量を用い、バイアス電圧を常に印加す
る場合、絶縁不良の問題をより頻繁に起こしやすい。
ート絶縁膜としての酸化シリコン膜の耐電圧が低くな
り、絶縁不良を起こす恐れがある。特に、前述したよう
にＭＯＳ構造の容量を用い、バイアス電圧を常に印加す
る場合、絶縁不良の問題をより頻繁に起こしやすい。
【０００９】本発明は上記問題点に鑑みなされたもの
で、その目的は、絶縁不良を起こしにくく信頼性の向上
した電界効果トランジスタ、トランジスタアレイ基板、
およびその製造方法を提供することにある。
で、その目的は、絶縁不良を起こしにくく信頼性の向上
した電界効果トランジスタ、トランジスタアレイ基板、
およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明によれば大きく分けて２つのアプローチが
ある。１つは、電界効果トランジスタおよびコンデンサ
を備えたトランジスタアレイ基板において、コンデンサ
ヘのバイアス電圧印加が不要となるように、コンデンサ
部の多結晶シリコン膜に不純物ドーピングを行い、導電
性を高めることによって、ＭＩＭ（金属−インシュレー
ター金属）構造のような固定容量キャパシタとすること
である。常に高電圧を印加する必要がなくなり、絶縁破
壊の確立が大幅に低下する。
め、この発明によれば大きく分けて２つのアプローチが
ある。１つは、電界効果トランジスタおよびコンデンサ
を備えたトランジスタアレイ基板において、コンデンサ
ヘのバイアス電圧印加が不要となるように、コンデンサ
部の多結晶シリコン膜に不純物ドーピングを行い、導電
性を高めることによって、ＭＩＭ（金属−インシュレー
ター金属）構造のような固定容量キャパシタとすること
である。常に高電圧を印加する必要がなくなり、絶縁破
壊の確立が大幅に低下する。
【００１１】この場合、電界効果トランジスタのソース
・ドレインを形成する不純物ドーピングと同時に、コン
デンサ部の多結晶シリコン膜への不純物ドーピングを行
うことにより、工程を増加させることなく絶縁破壊対策
が可能となる。そのためには、従来と異なり、ゲート電
極形成前に電界効果トランジスタのソース・ドレイン領
域への不純物ドーピングを行うことが必要となる。
・ドレインを形成する不純物ドーピングと同時に、コン
デンサ部の多結晶シリコン膜への不純物ドーピングを行
うことにより、工程を増加させることなく絶縁破壊対策
が可能となる。そのためには、従来と異なり、ゲート電
極形成前に電界効果トランジスタのソース・ドレイン領
域への不純物ドーピングを行うことが必要となる。
【００１２】なお、ここで、コンデンサ部の多結晶シリ
コン膜への不純物ドーピングをＳｉＯ２膜を突き抜けさ
せて行うと、ＳｉＯ２膜の格子が破壊され、さらに膜中
にPまたはＢといった不純物が残留することになり、こ
れらがＳｉＯ２膜の耐圧を低下させることがある。そこ
で、ＳｉＯ２膜形成前に多結晶シリコン膜に直接、不純
物ドーピングを行うことが望ましい。
コン膜への不純物ドーピングをＳｉＯ２膜を突き抜けさ
せて行うと、ＳｉＯ２膜の格子が破壊され、さらに膜中
にPまたはＢといった不純物が残留することになり、こ
れらがＳｉＯ２膜の耐圧を低下させることがある。そこ
で、ＳｉＯ２膜形成前に多結晶シリコン膜に直接、不純
物ドーピングを行うことが望ましい。
【００１３】すなわち、この発明に係るトランジスタア
レイ基板は、絶縁性基板上にシリコンを主成分とする半
導体層が島状に分離形成されてチャネル部を形成した電
界効果トランジスタと、上記絶縁基板上に設けられ上記
電界効果トランジスタに接続されたコンデンサと、を備
え、上記電界効果トランジスタの半導体層は、ソース・
ドレインを形成したｎ型もしくはｐ型の高濃度ドーピン
グシリコン層を含み、上記コンデンサは、上記電界効果
トランジスタに接続された電極を構成した高濃度ドーピ
ングシリコン層を有し、上記コンデンサの高濃度ドーピ
ングシリコン層は、上記電界効果トランジスタのｎ型も
しくはｐ型の高濃度ドーピングシリコン層と同一の膜
厚、不純物濃度を有していることを特徴としている。
レイ基板は、絶縁性基板上にシリコンを主成分とする半
導体層が島状に分離形成されてチャネル部を形成した電
界効果トランジスタと、上記絶縁基板上に設けられ上記
電界効果トランジスタに接続されたコンデンサと、を備
え、上記電界効果トランジスタの半導体層は、ソース・
ドレインを形成したｎ型もしくはｐ型の高濃度ドーピン
グシリコン層を含み、上記コンデンサは、上記電界効果
トランジスタに接続された電極を構成した高濃度ドーピ
ングシリコン層を有し、上記コンデンサの高濃度ドーピ
ングシリコン層は、上記電界効果トランジスタのｎ型も
しくはｐ型の高濃度ドーピングシリコン層と同一の膜
厚、不純物濃度を有していることを特徴としている。
【００１４】もう１つのアプローチは、電界効果トラン
ジスタおよびトランジスタアレイ基板において、多結晶
シリコン膜の凹凸を低減させることである。これには多
結晶シリコン膜形成後、表面をエッチングして平滑化さ
せればよい。
ジスタおよびトランジスタアレイ基板において、多結晶
シリコン膜の凹凸を低減させることである。これには多
結晶シリコン膜形成後、表面をエッチングして平滑化さ
せればよい。
【００１５】多結晶シリコン膜の膜厚を全体的に減らし
ながら突起部分を積極的にエッチングすることで平滑性
が改善され、コンデンサの耐圧が上昇する。ただし、電
界効果トランジスタのチャネル部までエッチングするこ
とは好ましくない。膜厚の減少と、チャネル表面へのエ
ッチングダメージによる欠陥準位形成とにより、電界効
果トランジスタの移動度低下を招いてしまうからであ
る。
ながら突起部分を積極的にエッチングすることで平滑性
が改善され、コンデンサの耐圧が上昇する。ただし、電
界効果トランジスタのチャネル部までエッチングするこ
とは好ましくない。膜厚の減少と、チャネル表面へのエ
ッチングダメージによる欠陥準位形成とにより、電界効
果トランジスタの移動度低下を招いてしまうからであ
る。
【００１６】そこで、電界効果トランジスタのチャネル
部分はエッチングせず、コンデンサ部の多結晶シリコン
膜をエッチング平坦化させ、膜厚を減らすことが最も有
効な解決策となる。具体的には、前述したコンデンサ部
の多結晶シリコン膜への不純物ドーピングの前あるいは
後に、同一マスクを用いて多結晶シリコン膜をエッチン
グし平坦化すればよい。
部分はエッチングせず、コンデンサ部の多結晶シリコン
膜をエッチング平坦化させ、膜厚を減らすことが最も有
効な解決策となる。具体的には、前述したコンデンサ部
の多結晶シリコン膜への不純物ドーピングの前あるいは
後に、同一マスクを用いて多結晶シリコン膜をエッチン
グし平坦化すればよい。
【００１７】別の方法として、コンデンサとなる部分に
おいて、再結晶化前の非晶質シリコン薄膜の膜厚をエッ
チングにより減らしておくと、再結晶化プロセスで結晶
粒径の小さい多結晶シリコン膜が得られる。粒径の小さ
い多結晶シリコン膜は凹凸も少なく、コンデンサの耐圧
が向上する。この場合も、チャネル部分まで小粒径にな
らないよう、チャネル部はエッチングしないことが重要
である。
おいて、再結晶化前の非晶質シリコン薄膜の膜厚をエッ
チングにより減らしておくと、再結晶化プロセスで結晶
粒径の小さい多結晶シリコン膜が得られる。粒径の小さ
い多結晶シリコン膜は凹凸も少なく、コンデンサの耐圧
が向上する。この場合も、チャネル部分まで小粒径にな
らないよう、チャネル部はエッチングしないことが重要
である。
【００１８】すなわち、この発明に係る電界効果トラン
ジスタは、絶縁基板上に島状に形成されているとともに
シリコンを主成分とする半導体層を備え、上記半導体層
は、チャネル部と、チャネル部に隣接して設けられソー
ス・ドレイン領域を形成した高濃度不純物ドーピングシ
リコン層と、を有し、上記高濃度不純物ドーピングシリ
コン層の膜厚が、上記チャネル部の膜厚よりも薄いこと
を特徴としている。
ジスタは、絶縁基板上に島状に形成されているとともに
シリコンを主成分とする半導体層を備え、上記半導体層
は、チャネル部と、チャネル部に隣接して設けられソー
ス・ドレイン領域を形成した高濃度不純物ドーピングシ
リコン層と、を有し、上記高濃度不純物ドーピングシリ
コン層の膜厚が、上記チャネル部の膜厚よりも薄いこと
を特徴としている。
【００１９】また、この発明に係るトランジスタアレイ
基板は、絶縁性基板上にシリコンを主成分とする半導体
層が島状に分離形成されてチャネル部を形成した電界効
果トランジスタと、上記絶縁基板上に設けられ上記電界
効果トランジスタに接続されたコンデンサと、を備え、
上記電界効果トランジスタに接続された上記コンデンサ
の一方の電極は、高濃度不純物ドーピングされたシリコ
ンを主成分とする半導体層からなり、その膜厚は、上記
電界効果トランジスタのチャネル部の半導体層の膜厚よ
りも薄いことを特徴としている。
基板は、絶縁性基板上にシリコンを主成分とする半導体
層が島状に分離形成されてチャネル部を形成した電界効
果トランジスタと、上記絶縁基板上に設けられ上記電界
効果トランジスタに接続されたコンデンサと、を備え、
上記電界効果トランジスタに接続された上記コンデンサ
の一方の電極は、高濃度不純物ドーピングされたシリコ
ンを主成分とする半導体層からなり、その膜厚は、上記
電界効果トランジスタのチャネル部の半導体層の膜厚よ
りも薄いことを特徴としている。
【００２０】更に、この発明に係るトランジスタアレイ
基板の製造方法は、絶縁性基板上に非単結晶シリコン薄
膜を形成する工程と、フォトリソグラフィによるレジス
トパターンをマスクとして上記非単結晶シリコン薄膜に
不純物をイオン注入する工程と、上記レジストパターン
をマスクとして上記非単結晶シリコン薄膜をエッチング
し、上記非単結晶シリコン薄膜の膜厚を減らす工程と、
を備えたことを特徴としている。
基板の製造方法は、絶縁性基板上に非単結晶シリコン薄
膜を形成する工程と、フォトリソグラフィによるレジス
トパターンをマスクとして上記非単結晶シリコン薄膜に
不純物をイオン注入する工程と、上記レジストパターン
をマスクとして上記非単結晶シリコン薄膜をエッチング
し、上記非単結晶シリコン薄膜の膜厚を減らす工程と、
を備えたことを特徴としている。
【００２１】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について詳細に説明する。まず、この
発明の実施の形態に係る製造方法により製造される駆動
回路一体型の液晶表示装置用のトップゲート型のＴＦＴ
アレイ基板の構成を概略的に説明する。
発明の実施の形態について詳細に説明する。まず、この
発明の実施の形態に係る製造方法により製造される駆動
回路一体型の液晶表示装置用のトップゲート型のＴＦＴ
アレイ基板の構成を概略的に説明する。
【００２２】図１に示すように、ＴＦＴアレイ基板３０
は透明なガラス基板１上に形成されたｐチャネルＴＦＴ
２０、ｎチャネルＴＦＴ２２、およびコンデンサ２４を
備えている。すなわち、ガラス基板１の主面上には、ア
ンダーコート層としてＳｉＮｘ膜１４、ＳｉＯ２膜１５
が順に形成され、ＳｉＯ２膜上には、島状に加工された
半導体層２、３、４が形成されている。
は透明なガラス基板１上に形成されたｐチャネルＴＦＴ
２０、ｎチャネルＴＦＴ２２、およびコンデンサ２４を
備えている。すなわち、ガラス基板１の主面上には、ア
ンダーコート層としてＳｉＮｘ膜１４、ＳｉＯ２膜１５
が順に形成され、ＳｉＯ２膜上には、島状に加工された
半導体層２、３、４が形成されている。
【００２３】ｎチャネルＴＦＴ２２の半導体層２は、中
央部に位置したノンドープのチャネル領域２ａと、チャ
ネル領域２ａに両側に隣接して位置しＰが低濃度にドー
ピングされた低不純物濃度（ＬＤＤ）領域２ｂと、更
に、ＬＤＤ領域２ｂの両側に隣接して位置しＰが高濃度
にドーピングされた低抵抗領域（ソース・ドレイン領
域）２ｃと、を有している。
央部に位置したノンドープのチャネル領域２ａと、チャ
ネル領域２ａに両側に隣接して位置しＰが低濃度にドー
ピングされた低不純物濃度（ＬＤＤ）領域２ｂと、更
に、ＬＤＤ領域２ｂの両側に隣接して位置しＰが高濃度
にドーピングされた低抵抗領域（ソース・ドレイン領
域）２ｃと、を有している。
【００２４】また、ｐチャネルＴＦＴ２０の半導体層３
は、中央部に位置したノンドープのチャネル領域３ａ
と、チャネル領域３ａに両側に隣接して位置しＢが高濃
度にドーピングされた低抵抗領域（ソース・ドレイン領
域)３ｃと、を有している。コンデンサ２４の半導体層
４は、Ｐが高濃度にドーピングされた低抵抗領域（コン
デンサ下部電極）となっている。
は、中央部に位置したノンドープのチャネル領域３ａ
と、チャネル領域３ａに両側に隣接して位置しＢが高濃
度にドーピングされた低抵抗領域（ソース・ドレイン領
域)３ｃと、を有している。コンデンサ２４の半導体層
４は、Ｐが高濃度にドーピングされた低抵抗領域（コン
デンサ下部電極）となっている。
【００２５】そして、これらの半導体層２、３、４を覆
うようにゲート絶縁膜５が全面に形成されている。ゲー
ト絶縁膜５上において、ｎチャネルＴＦＴ２２のチャネ
ル領域２ａに対応する領域にはゲート電極６が形成さ
れ、ｐチャネルＴＦＴ２０のチャネル領域３ａに対応す
る領域にはゲート電極７がそれぞれ形成されている。更
に、ゲート絶縁膜５上において、半導体層４に対応する
領域には、コンデンサ上部電極８が形成されている。
うようにゲート絶縁膜５が全面に形成されている。ゲー
ト絶縁膜５上において、ｎチャネルＴＦＴ２２のチャネ
ル領域２ａに対応する領域にはゲート電極６が形成さ
れ、ｐチャネルＴＦＴ２０のチャネル領域３ａに対応す
る領域にはゲート電極７がそれぞれ形成されている。更
に、ゲート絶縁膜５上において、半導体層４に対応する
領域には、コンデンサ上部電極８が形成されている。
【００２６】更に、基板の上面全体に層間絶縁膜９が形
成され、この層間絶縁膜９上にソース電極１０、１２、
ドレイン電極１１、１３が形成されている。ｎチャネル
ＴＦＴ２２のソース電極１０およびドレイン電極１１
は、層間絶縁膜９およびゲート絶縁膜５に形成されたコ
ンタクトホールを介して、半導体層２の低抵抗領域２ｃ
にそれぞれ接続されている。ソース電極１０の他端は、
コンタクトホールを介して半導体層４に接続されてい
る。
成され、この層間絶縁膜９上にソース電極１０、１２、
ドレイン電極１１、１３が形成されている。ｎチャネル
ＴＦＴ２２のソース電極１０およびドレイン電極１１
は、層間絶縁膜９およびゲート絶縁膜５に形成されたコ
ンタクトホールを介して、半導体層２の低抵抗領域２ｃ
にそれぞれ接続されている。ソース電極１０の他端は、
コンタクトホールを介して半導体層４に接続されてい
る。
【００２７】また、ｐチャネルＴＦＴ３のソース電極１
２およびドレイン電極１３は、層間絶縁膜９およびゲー
ト絶縁膜５に形成されたコンタクトホールを介して、半
導体層３の低抵抗領域３ｃにそれぞれ接続されている。
そして、これらソース、ドレイン電極および層間絶縁膜
に重ねて、保護膜２６が形成されている。
２およびドレイン電極１３は、層間絶縁膜９およびゲー
ト絶縁膜５に形成されたコンタクトホールを介して、半
導体層３の低抵抗領域３ｃにそれぞれ接続されている。
そして、これらソース、ドレイン電極および層間絶縁膜
に重ねて、保護膜２６が形成されている。
【００２８】次に、上記構成を有するＴＦＴアレイ基板
３０の製造方法について説明する。まず、図２（ａ）に
示すように、外形寸法５５０mm×６５０mm、厚さ０．７
mmのガラス基板１の一主面上に、アンダーコート膜とし
てＳｉＮｘ膜１４およびＳｉＯ２膜１５、更に、非晶質
シリコン（ａ−Ｓｉ）膜１６の３層をプラズマＣＶＤ法
により、４００℃で連続的に成膜する。それぞれの膜厚
は、ＳｉＮｘ膜１４が０．０５μｍ、ＳｉＯ２膜１５が
０．１μｍ、ａ−Ｓｉ膜１６が０．０５μmに成膜され
ている。
３０の製造方法について説明する。まず、図２（ａ）に
示すように、外形寸法５５０mm×６５０mm、厚さ０．７
mmのガラス基板１の一主面上に、アンダーコート膜とし
てＳｉＮｘ膜１４およびＳｉＯ２膜１５、更に、非晶質
シリコン（ａ−Ｓｉ）膜１６の３層をプラズマＣＶＤ法
により、４００℃で連続的に成膜する。それぞれの膜厚
は、ＳｉＮｘ膜１４が０．０５μｍ、ＳｉＯ２膜１５が
０．１μｍ、ａ−Ｓｉ膜１６が０．０５μmに成膜され
ている。
【００２９】次に、ａ−Ｓｉ膜１６に水素が多量に混入
している場合、この水素を抜くために上記の基板を５０
０℃で１時間程度のアニールを行う。脱水素を行うこと
で、次工程のＥＬＡによる多結晶化の際、水素によるア
ブレーションを防ぐことができる。ただし、ａ−Ｓｉ膜
１６に水素が多量に混入していない場合、即ち水素濃度
がおよそ１atomic％以下の場合には、脱水素工程を行わ
なくてもよい。
している場合、この水素を抜くために上記の基板を５０
０℃で１時間程度のアニールを行う。脱水素を行うこと
で、次工程のＥＬＡによる多結晶化の際、水素によるア
ブレーションを防ぐことができる。ただし、ａ−Ｓｉ膜
１６に水素が多量に混入していない場合、即ち水素濃度
がおよそ１atomic％以下の場合には、脱水素工程を行わ
なくてもよい。
【００３０】続いて、ａ−Ｓｉ膜１６に波長３０８ｎｍ
のＸｅＣｌエキシマレーザを照射して多結晶化し、多結
晶シリコン（ｐ−Ｓｉ）膜とする。ＸｅＣｌエキシマレ
ーザは光学系により線状ビームとし、エネルギー密度は
３００〜４５０mJ／cm２程度が適当である。この線状ビ
ームを走査することにより大面積ａ−Ｓｉを多結晶化す
ることができる。結晶化によって形成されたｐ−Ｓｉ膜
の膜厚は、突起部以外の平坦部で０．０４５μｍ、粒界
の突起部分で０．０７５μｍとなる。
のＸｅＣｌエキシマレーザを照射して多結晶化し、多結
晶シリコン（ｐ−Ｓｉ）膜とする。ＸｅＣｌエキシマレ
ーザは光学系により線状ビームとし、エネルギー密度は
３００〜４５０mJ／cm２程度が適当である。この線状ビ
ームを走査することにより大面積ａ−Ｓｉを多結晶化す
ることができる。結晶化によって形成されたｐ−Ｓｉ膜
の膜厚は、突起部以外の平坦部で０．０４５μｍ、粒界
の突起部分で０．０７５μｍとなる。
【００３１】次に、図２（ｂ）に示すように、ｐ−Ｓｉ
膜をフォトリソグラフィによって島状にエッチング加工
し、半導体層２、３、４とする。この際、ｐ−Ｓｉ膜の
エッチングには、テーパーエッチングができるように、
例えば中性ラジカルを用いたマイクロ波ダウンフローエ
ッチングで、酸素ラジカルによってレジストを後退させ
ながらエッチングを行う。
膜をフォトリソグラフィによって島状にエッチング加工
し、半導体層２、３、４とする。この際、ｐ−Ｓｉ膜の
エッチングには、テーパーエッチングができるように、
例えば中性ラジカルを用いたマイクロ波ダウンフローエ
ッチングで、酸素ラジカルによってレジストを後退させ
ながらエッチングを行う。
【００３２】続いて、図２（ｃ）に示すように、フォト
リソグラフィによって、ｐチャネルＴＦＴ２２を形成す
る半導体層３全面と、ｎチャネルＴＦＴ２０のチャネル
部２ａおよびＬＤＤ領域２ｂとなる部分をフォトレジス
ト１７で保護し、半導体層２の両端部および半導体層４
にＰを高濃度でドーピングする。これにより、ｎチャネ
ルＴＦＴ２２の低抵抗領域（ソース・ドレイン領域）２
ｃ、および低抵抗領域（コンデンサ下部電極）４を形成
する。
リソグラフィによって、ｐチャネルＴＦＴ２２を形成す
る半導体層３全面と、ｎチャネルＴＦＴ２０のチャネル
部２ａおよびＬＤＤ領域２ｂとなる部分をフォトレジス
ト１７で保護し、半導体層２の両端部および半導体層４
にＰを高濃度でドーピングする。これにより、ｎチャネ
ルＴＦＴ２２の低抵抗領域（ソース・ドレイン領域）２
ｃ、および低抵抗領域（コンデンサ下部電極）４を形成
する。
【００３３】ドーピングにはイオン注入を用い、ドーズ
量５Ｅ１４／cm２、加速電圧１０ｋＶ程度が適当であ
る。このイオンドーピング法は、プラズマを立てること
により発生したイオンを加速電極により加速させてドー
ピングを行うものであり、ドーピング装置の構成が簡単
でかつ大面積にイオンをドーピングするのに適した方法
である。なお、Ｐの注入量は、５Ｅ１３／ｃｍ２以上２
Ｅ５／ｃｍ２以下、かつイオン注入時の加速電圧が１ｋ
Ｖ以上２０ｋＶ以下に設定されていることが望ましい。
量５Ｅ１４／cm２、加速電圧１０ｋＶ程度が適当であ
る。このイオンドーピング法は、プラズマを立てること
により発生したイオンを加速電極により加速させてドー
ピングを行うものであり、ドーピング装置の構成が簡単
でかつ大面積にイオンをドーピングするのに適した方法
である。なお、Ｐの注入量は、５Ｅ１３／ｃｍ２以上２
Ｅ５／ｃｍ２以下、かつイオン注入時の加速電圧が１ｋ
Ｖ以上２０ｋＶ以下に設定されていることが望ましい。
【００３４】従来のプロセスでは、Ｐの高濃度ドーピン
グをゲート絶縁膜であるＳｉＯ２の上から行っているた
め、Pの一部がＳｉＯ２中に留まってしまい効率良くｐ
−Ｓｉ膜に注入できない、また、５０ｋＶ以上の高加速
電圧を用いければないので基板が加熱され、レジストが
焼けこげてしまう等の問題があった。そこで、従来のＰ
の高濃度ドーピングでは、十分な処理能力を得るため、
１０〜３０%程度の高濃度ＰＨ３ガスを使っていたが、
処理装置のプラズマ室内がＰの堆積で汚れ、１ヶ月程度
の短期間でクリーニングメンテナンスをする必要が生
じ、装置の稼動率を高めることが困難であった。
グをゲート絶縁膜であるＳｉＯ２の上から行っているた
め、Pの一部がＳｉＯ２中に留まってしまい効率良くｐ
−Ｓｉ膜に注入できない、また、５０ｋＶ以上の高加速
電圧を用いければないので基板が加熱され、レジストが
焼けこげてしまう等の問題があった。そこで、従来のＰ
の高濃度ドーピングでは、十分な処理能力を得るため、
１０〜３０%程度の高濃度ＰＨ３ガスを使っていたが、
処理装置のプラズマ室内がＰの堆積で汚れ、１ヶ月程度
の短期間でクリーニングメンテナンスをする必要が生
じ、装置の稼動率を高めることが困難であった。
【００３５】本実施の形態においては、ゲート絶縁膜１
５を介することなく直接、半導体層２、４へドーピング
を行うため、１０ｋＶ程度の低加速電圧でよく、また、
Ｐもほぼ１００％ｐ−Ｓｉ膜中に注入される。このた
め、ＰＨ３ガスをＨ２で１％程度の低濃度まで希釈して
も十分な注入が可能である。この場合、処理装置のプラ
ズマ室内へのＰの堆積が少なく、メンテナンスの周期を
６ヶ月以上に伸ばすことができ、装置の稼働率が大幅に
向上する。
５を介することなく直接、半導体層２、４へドーピング
を行うため、１０ｋＶ程度の低加速電圧でよく、また、
Ｐもほぼ１００％ｐ−Ｓｉ膜中に注入される。このた
め、ＰＨ３ガスをＨ２で１％程度の低濃度まで希釈して
も十分な注入が可能である。この場合、処理装置のプラ
ズマ室内へのＰの堆積が少なく、メンテナンスの周期を
６ヶ月以上に伸ばすことができ、装置の稼働率が大幅に
向上する。
【００３６】ドーピングに続いて、図２（ｄ）に示すよ
うに、フォトレジスト１７を酸素プラズマ等でアッシン
グする。アッシングによってｐ−Ｓｉ膜の表面に酸化シ
リコンが形成されるため、これをフッ酸溶液でエッチン
グ除去する。この際、Ｐの高濃度ドーピングを行った低
抵抗領域２ｃおよび４は、アッシングによる酸化シリコ
ン形成量が非ドーピング面よりも多いため、フッ酸溶液
でのエッチング後に５ｎｍ程度の段差が形成される。
うに、フォトレジスト１７を酸素プラズマ等でアッシン
グする。アッシングによってｐ−Ｓｉ膜の表面に酸化シ
リコンが形成されるため、これをフッ酸溶液でエッチン
グ除去する。この際、Ｐの高濃度ドーピングを行った低
抵抗領域２ｃおよび４は、アッシングによる酸化シリコ
ン形成量が非ドーピング面よりも多いため、フッ酸溶液
でのエッチング後に５ｎｍ程度の段差が形成される。
【００３７】次に、図２（ｅ）に示すように、気相成長
法の一つとして、例えばプラズマＣＤ法により、半導体
層２、３、４を覆うように酸化シリコンＳｉＯ２を０．
１μｍの厚さに成膜し、ゲート絶縁膜５とする。成膜ガ
スとしては、少なくともＳｉおよびＯを含むガスを用
い、本実施の形態では、テトラエトキシシランおよびＯ
２の混合ガスを用いた。
法の一つとして、例えばプラズマＣＤ法により、半導体
層２、３、４を覆うように酸化シリコンＳｉＯ２を０．
１μｍの厚さに成膜し、ゲート絶縁膜５とする。成膜ガ
スとしては、少なくともＳｉおよびＯを含むガスを用
い、本実施の形態では、テトラエトキシシランおよびＯ
２の混合ガスを用いた。
【００３８】成膜ガスとしては、この他に、例えばＳｉ
Ｈ４とＮ２Ｏや、Ｓｉ２Ｈ６とＮ２を用いることがで
き、また、低圧にすることでＳｉＨ４とＯ２との組み合
わせも用いることができる。
Ｈ４とＮ２Ｏや、Ｓｉ２Ｈ６とＮ２を用いることがで
き、また、低圧にすることでＳｉＨ４とＯ２との組み合
わせも用いることができる。
【００３９】続いて、図３（ａ）に示すように、スパッ
タリング法によりＭｏＷ合金を０．３μmの厚さに成膜
し、フォトリソグラフィによりエッチングしてゲート電
極６、７、コンデンサ上部電極８をそれぞれ形成する。
また、このエッチングには、垂直エッチングができるよ
うに、例えば反応性イオンを用いた異方性ドライエッチ
ングを用いる。
タリング法によりＭｏＷ合金を０．３μmの厚さに成膜
し、フォトリソグラフィによりエッチングしてゲート電
極６、７、コンデンサ上部電極８をそれぞれ形成する。
また、このエッチングには、垂直エッチングができるよ
うに、例えば反応性イオンを用いた異方性ドライエッチ
ングを用いる。
【００４０】そして、図３（ｂ）に示すように、これら
の電極６、７、８をマスクとして、例えばＰの低濃度ド
ーピングを行い、ｎチャネルＴＦＴ２２のチャネル領域
２ａおよびＬＬＤ領域２ｂを形成する。ドーピングには
イオンドーピング法を用い、その際、ドーズ畳２Ｅ１３
／cm２、加速電圧９０ｋＶ程度が適当である。また、高
濃度ドーピングと同様に、１％ＰＨ３ガスを用いるとよ
い。
の電極６、７、８をマスクとして、例えばＰの低濃度ド
ーピングを行い、ｎチャネルＴＦＴ２２のチャネル領域
２ａおよびＬＬＤ領域２ｂを形成する。ドーピングには
イオンドーピング法を用い、その際、ドーズ畳２Ｅ１３
／cm２、加速電圧９０ｋＶ程度が適当である。また、高
濃度ドーピングと同様に、１％ＰＨ３ガスを用いるとよ
い。
【００４１】同じ低濃度のガスを用いた場合、高濃度ド
ーピングと低濃度ドーピングとの２工程を同一の処理装
置で行っても、ドーピング量の制御精度が不安定になる
心配が少なく、工程切換え時に安定化のための余計な時
間をかける必要がなくなる。
ーピングと低濃度ドーピングとの２工程を同一の処理装
置で行っても、ドーピング量の制御精度が不安定になる
心配が少なく、工程切換え時に安定化のための余計な時
間をかける必要がなくなる。
【００４２】次に、図３（ｃ）に示すように、フォトリ
ソグラフィにより、nチャネルＴＦＴ２２を形成する部
分２と、コンデンサを形成する部分４とをフォトレジス
ト１８で保護し、例えばＢの高濃度ドーピングを行う。
これにより、ｐチャネルＴＦＴ２０のチャネル領域３ａ
および低抵抗領域（ソース・ドレイン領域）３ｃを形成
する。ドーピングにはイオン注入を用い、ドーズ量２Ｅ
１５／cm２、加速電圧７０ｋＶ程度が適当である。
ソグラフィにより、nチャネルＴＦＴ２２を形成する部
分２と、コンデンサを形成する部分４とをフォトレジス
ト１８で保護し、例えばＢの高濃度ドーピングを行う。
これにより、ｐチャネルＴＦＴ２０のチャネル領域３ａ
および低抵抗領域（ソース・ドレイン領域）３ｃを形成
する。ドーピングにはイオン注入を用い、ドーズ量２Ｅ
１５／cm２、加速電圧７０ｋＶ程度が適当である。
【００４３】ドーピング後、フォトレジスト１８を酸素
プラズマ等でアッシングし、次に、ドーピングしたイオ
ンを活性化させるために、基板全体を窒素雰囲気中で５
００℃、１時間のアニールを行う。他の方法として、Ｅ
ＬＡや赤外線ランプを用いた光アニールにより活性化を
行うことも可能である。光アニールによる活性化は、基
板にかかる温度をより低温とすることが可能なため、低
コストのガラスを用いることができる。
プラズマ等でアッシングし、次に、ドーピングしたイオ
ンを活性化させるために、基板全体を窒素雰囲気中で５
００℃、１時間のアニールを行う。他の方法として、Ｅ
ＬＡや赤外線ランプを用いた光アニールにより活性化を
行うことも可能である。光アニールによる活性化は、基
板にかかる温度をより低温とすることが可能なため、低
コストのガラスを用いることができる。
【００４４】次に、半導体層２、３、４中に存在するダ
ングリングボンドを終端するために、基板を水素のプラ
ズマ中にさらし、いわゆる水素化を行う。この水素化は
次の工程の酸化シリコンを成膜するプラズマＣＶＤ装置
中にて行うことにより、水素化した後、大気に触れるこ
となく連続して層間絶縁膜９を形成することが可能とな
る。すなわち、図３（ｄ）に示すように、上述したプラ
ズマＣＶＤ装置により、水素化と連続して基板全面に酸
化シリコンなどの層間絶縁膜９を成膜する。
ングリングボンドを終端するために、基板を水素のプラ
ズマ中にさらし、いわゆる水素化を行う。この水素化は
次の工程の酸化シリコンを成膜するプラズマＣＶＤ装置
中にて行うことにより、水素化した後、大気に触れるこ
となく連続して層間絶縁膜９を形成することが可能とな
る。すなわち、図３（ｄ）に示すように、上述したプラ
ズマＣＶＤ装置により、水素化と連続して基板全面に酸
化シリコンなどの層間絶縁膜９を成膜する。
【００４５】続いて、図３（ｅ）に示すように、低抵抗
領域２ｃ、３ｃおよび半導体層４の一部領域上のゲート
絶縁膜５と層間絶縁膜９とをフォトリソグラフィによっ
てエッチング除去し、コンタクトホールを形成する。そ
して、スパッタリング法によってＡｌを０．５μmの膜
厚に成膜する。この際、Ａｌ膜は、コンタクトホールを
介して低抵抗領域２ｃ、３ｃに接続される。そして、フ
ォトリソグラフィによってＡｌ膜をパターニングするこ
とにより、ソース電極１０、１２、ドレイン電極１１、
１３を形成する。
領域２ｃ、３ｃおよび半導体層４の一部領域上のゲート
絶縁膜５と層間絶縁膜９とをフォトリソグラフィによっ
てエッチング除去し、コンタクトホールを形成する。そ
して、スパッタリング法によってＡｌを０．５μmの膜
厚に成膜する。この際、Ａｌ膜は、コンタクトホールを
介して低抵抗領域２ｃ、３ｃに接続される。そして、フ
ォトリソグラフィによってＡｌ膜をパターニングするこ
とにより、ソース電極１０、１２、ドレイン電極１１、
１３を形成する。
【００４６】その後、基板全体を覆うように保護膜２６
を形成することにより、ｐチャネルＴＦＴ２０、ｎチャ
ネルＴＦＴ２２、およびコンデンサ２４を備えた所望の
ＴＦＴアレイ基板３０が得られる。
を形成することにより、ｐチャネルＴＦＴ２０、ｎチャ
ネルＴＦＴ２２、およびコンデンサ２４を備えた所望の
ＴＦＴアレイ基板３０が得られる。
【００４７】以上のように構成されたアレイ基板の製造
方法によれば、コンデンサ部２４の多結晶シリコン膜全
面に不純物ドーピングを行い、導電性を高めることによ
って、ＭＩＭ（金属−インシュレーター金属）構造のよ
うな固定容量キャパシタとしている。そのため、コンデ
ンサ２４ヘのバイアス電圧印加が不要となり、絶縁破壊
の確立を大幅に低下することができる。
方法によれば、コンデンサ部２４の多結晶シリコン膜全
面に不純物ドーピングを行い、導電性を高めることによ
って、ＭＩＭ（金属−インシュレーター金属）構造のよ
うな固定容量キャパシタとしている。そのため、コンデ
ンサ２４ヘのバイアス電圧印加が不要となり、絶縁破壊
の確立を大幅に低下することができる。
【００４８】この場合、ＴＦＴのソース・ドレインを形
成する不純物ドーピングと同時に、コンデンサ部２４の
多結晶シリコン膜への不純物ドーピングを行うことによ
り、工程を増加させることなく絶縁破壊対策が可能とな
る。また、ゲート絶縁膜としてのＳｉＯ２膜形成前に多
結晶シリコン膜に直接、不純物ドーピングを行うことに
より、ＳｉＯ２膜の格子が破壊、膜中にPまたはＢとい
った不純物が残留することを防止し、ＳｉＯ２膜の耐圧
性を向上させることができる。
成する不純物ドーピングと同時に、コンデンサ部２４の
多結晶シリコン膜への不純物ドーピングを行うことによ
り、工程を増加させることなく絶縁破壊対策が可能とな
る。また、ゲート絶縁膜としてのＳｉＯ２膜形成前に多
結晶シリコン膜に直接、不純物ドーピングを行うことに
より、ＳｉＯ２膜の格子が破壊、膜中にPまたはＢとい
った不純物が残留することを防止し、ＳｉＯ２膜の耐圧
性を向上させることができる。
【００４９】また、ゲート絶縁膜はコンデンサ２４の誘
電体を構成しているため、Ｐ、Ｂの濃度は、いずれも１
Ｅ１８／ｃｍ３以下に設定されている。
電体を構成しているため、Ｐ、Ｂの濃度は、いずれも１
Ｅ１８／ｃｍ３以下に設定されている。
【００５０】従って、本製造方法によれば、コンデンサ
の絶縁不良を起こしにくく信頼性の向上したＴＦＴアレ
イ基板を製造することができる。
の絶縁不良を起こしにくく信頼性の向上したＴＦＴアレ
イ基板を製造することができる。
【００５１】次に、この発明の第２の実施の形態に係る
アレイ基板の製造方法について説明する。なお、製造さ
れるアレイ基板は上述した実施の形態におけるアレイ基
板とほぼ同一であり、同一の部分には同一の参照符号を
付してその詳細な説明を省略する。
アレイ基板の製造方法について説明する。なお、製造さ
れるアレイ基板は上述した実施の形態におけるアレイ基
板とほぼ同一であり、同一の部分には同一の参照符号を
付してその詳細な説明を省略する。
【００５２】まず、図４（ａ）に示すように、外形寸法
５５０mm×６５０mm、厚さ０．７mmのガラス基板１の一
主面上に、アンダーコート膜としてＳｉＮｘ膜１４およ
びＳｉＯ２膜１５、更に、非晶質シリコン（ａ−Ｓｉ）
膜１６の３層をプラズマＣＶＤ法により、４００℃で連
続的に成膜する。それぞれの膜厚は、ＳｉＮｘ膜１４が
０．０５μｍ、ＳｉＯ２膜１５が０．１μｍ、ａ−Ｓｉ
膜１６が０．０５μmに成膜されている。
５５０mm×６５０mm、厚さ０．７mmのガラス基板１の一
主面上に、アンダーコート膜としてＳｉＮｘ膜１４およ
びＳｉＯ２膜１５、更に、非晶質シリコン（ａ−Ｓｉ）
膜１６の３層をプラズマＣＶＤ法により、４００℃で連
続的に成膜する。それぞれの膜厚は、ＳｉＮｘ膜１４が
０．０５μｍ、ＳｉＯ２膜１５が０．１μｍ、ａ−Ｓｉ
膜１６が０．０５μmに成膜されている。
【００５３】次に、ａ−Ｓｉ膜１６に水素が多量に混入
している場合、この水素を抜くために上記の基板を５０
０℃で１時間程度のアニールを行う。
している場合、この水素を抜くために上記の基板を５０
０℃で１時間程度のアニールを行う。
【００５４】続いて、ａ−Ｓｉ膜１６に波長３０８ｎｍ
のＸｅＣｌエキシマレーザを照射して多結晶化し、多結
晶シリコン（ｐ−Ｓｉ）膜とする。ＸｅＣｌエキシマレ
ーザは光学系により線状ビームとし、エネルギー密度は
３００〜４５０mJ／cm２程度が適当である。この線状ビ
ームを走査することにより大面積ａ−Ｓｉを多結晶化す
ることができる。結晶化によって形成されたｐ−Ｓｉ膜
の膜厚は、突起部以外の平坦部で０．０４５μｍ、粒界
の突起部分で０．０７５μｍとなる。
のＸｅＣｌエキシマレーザを照射して多結晶化し、多結
晶シリコン（ｐ−Ｓｉ）膜とする。ＸｅＣｌエキシマレ
ーザは光学系により線状ビームとし、エネルギー密度は
３００〜４５０mJ／cm２程度が適当である。この線状ビ
ームを走査することにより大面積ａ−Ｓｉを多結晶化す
ることができる。結晶化によって形成されたｐ−Ｓｉ膜
の膜厚は、突起部以外の平坦部で０．０４５μｍ、粒界
の突起部分で０．０７５μｍとなる。
【００５５】次に、図４（ｂ）に示すように、ｐ−Ｓｉ
膜をフォトリソグラフィによって島状にエッチング加工
し、半導体層２、３、４とする。この際、ｐ−Ｓｉ膜の
エッチングには、テーパーエッチングができるように、
例えば中性ラジカルを用いたマイクロ波ダウンフローエ
ッチングで、酸素ラジカルによってレジストを後退させ
ながらエッチングを行う。
膜をフォトリソグラフィによって島状にエッチング加工
し、半導体層２、３、４とする。この際、ｐ−Ｓｉ膜の
エッチングには、テーパーエッチングができるように、
例えば中性ラジカルを用いたマイクロ波ダウンフローエ
ッチングで、酸素ラジカルによってレジストを後退させ
ながらエッチングを行う。
【００５６】続いて、図４（ｃ）に示すように、フォト
リソグラフィによって、ｐチャネルＴＦＴ２２を形成す
る半導体層３と、ｎチャネルＴＦＴ２０のチャネル部２
ａおよびＬＤＤ領域２ｂとなる部分をフォトレジスト１
７で保護し、半導体層２の両端部および半導体層４にＰ
を高濃度でドーピングする。これにより、ｎチャネルＴ
ＦＴ２２の低抵抗領域（ソース・ドレイン領域）２ｃ、
および低抵抗領域（コンデンサ下部電極）４を形成す
る。ドーピングにはイオン注入を用い、ドーズ量５Ｅ１
４／cm２、加速電圧１０ｋＶ程度が適当である。
リソグラフィによって、ｐチャネルＴＦＴ２２を形成す
る半導体層３と、ｎチャネルＴＦＴ２０のチャネル部２
ａおよびＬＤＤ領域２ｂとなる部分をフォトレジスト１
７で保護し、半導体層２の両端部および半導体層４にＰ
を高濃度でドーピングする。これにより、ｎチャネルＴ
ＦＴ２２の低抵抗領域（ソース・ドレイン領域）２ｃ、
および低抵抗領域（コンデンサ下部電極）４を形成す
る。ドーピングにはイオン注入を用い、ドーズ量５Ｅ１
４／cm２、加速電圧１０ｋＶ程度が適当である。
【００５７】次に、ドーピングされた低抵抗領域２ｃお
よび４における突起を減らすために、フォトレジスト１
７をマスクとして低抵抗領域２ｃおよび４をハーフエッ
チングする。この際、中性ラジカルを用いたマイクロ波
ダウンフローエッチングでエッチングを行う。
よび４における突起を減らすために、フォトレジスト１
７をマスクとして低抵抗領域２ｃおよび４をハーフエッ
チングする。この際、中性ラジカルを用いたマイクロ波
ダウンフローエッチングでエッチングを行う。
【００５８】突起部分のエッチング速度は平坦部の約２
倍となるため、ハーフエッチング後の膜厚は、平坦部が
０．０２５μｍ、粒界の突起部分が０．０３５μmとな
る。ハーフエッチングによって突起の高さが、０．０３
μmから０．０１μmに改善され、平坦化される。
倍となるため、ハーフエッチング後の膜厚は、平坦部が
０．０２５μｍ、粒界の突起部分が０．０３５μmとな
る。ハーフエッチングによって突起の高さが、０．０３
μmから０．０１μmに改善され、平坦化される。
【００５９】この後、図４（ｄ）に示すように、レジス
トを酸素プラズマ等でアッシングし除去する。アッシン
グによってｐ−Ｓｉ膜の表面に酸化シリコンが形成され
るため、これをフッ酸溶液でエッチング除去する。
トを酸素プラズマ等でアッシングし除去する。アッシン
グによってｐ−Ｓｉ膜の表面に酸化シリコンが形成され
るため、これをフッ酸溶液でエッチング除去する。
【００６０】次に、図４（ｅ）に示すように、気相成長
法の一つとして、例えばプラズマＣＤ法により、半導体
層２、３、４を覆うように酸化シリコンＳｉＯ２を０．
１μｍの厚さに成膜し、ゲート絶縁膜５とする。成膜ガ
スとしては、少なくともＳｉおよびＯを含むガスを用
い、本実施の形態では、テトラエトキシシランおよびＯ
２の混合ガスを用いた。
法の一つとして、例えばプラズマＣＤ法により、半導体
層２、３、４を覆うように酸化シリコンＳｉＯ２を０．
１μｍの厚さに成膜し、ゲート絶縁膜５とする。成膜ガ
スとしては、少なくともＳｉおよびＯを含むガスを用
い、本実施の形態では、テトラエトキシシランおよびＯ
２の混合ガスを用いた。
【００６１】成膜ガスとしては、この他に、例えばＳｉ
Ｈ４とＮ２Ｏや、Ｓｉ２Ｈ６とＮ２を用いることがで
き、また、低圧にすることでＳｉＨ４とＯ２との組み合
わせも用いることができる。
Ｈ４とＮ２Ｏや、Ｓｉ２Ｈ６とＮ２を用いることがで
き、また、低圧にすることでＳｉＨ４とＯ２との組み合
わせも用いることができる。
【００６２】続いて、図４（ｆ）に示すように、スパッ
タリング法によりＭｏＷ合金を０．３μmの厚さに成膜
し、フォトリソグラフィによりエッチングしてゲート電
極６、７、コンデンサ上部電極８をそれぞれ形成する。
また、このエッチングには、垂直エッチングができるよ
うに、例えば反応性イオンを用いた異方性ドライエッチ
ングを用いる。なお、このフォトリソグラフィは、上述
したハーフエッチングによる段差で形成された合わせマ
ークを用いてパターン合わせを行う。
タリング法によりＭｏＷ合金を０．３μmの厚さに成膜
し、フォトリソグラフィによりエッチングしてゲート電
極６、７、コンデンサ上部電極８をそれぞれ形成する。
また、このエッチングには、垂直エッチングができるよ
うに、例えば反応性イオンを用いた異方性ドライエッチ
ングを用いる。なお、このフォトリソグラフィは、上述
したハーフエッチングによる段差で形成された合わせマ
ークを用いてパターン合わせを行う。
【００６３】そして、図４（ｇ）に示すように、これら
の電極６、７、８をマスクとして、例えばＰの低濃度ド
ーピングを行い、ｎチャネルＴＦＴ２２のチャネル領域
２ａおよびＬＬＤ領域２ｂを形成する。ドーピングには
イオンドーピング法を用い、その際、ドーズ畳２Ｅ１３
／cm２、加速電圧９０ｋＶ程度が適当である。
の電極６、７、８をマスクとして、例えばＰの低濃度ド
ーピングを行い、ｎチャネルＴＦＴ２２のチャネル領域
２ａおよびＬＬＤ領域２ｂを形成する。ドーピングには
イオンドーピング法を用い、その際、ドーズ畳２Ｅ１３
／cm２、加速電圧９０ｋＶ程度が適当である。
【００６４】次に、図５（ａ）に示すように、フォトリ
ソグラフィにより、nチャネルＴＦＴ２２を形成する部
分２と、コンデンサを形成する部分４とをフォトレジス
ト１８で保護し、例えばＢの高濃度ドーピングを行う。
これにより、ｐチャネルＴＦＴ２０のチャネル領域３ａ
および低抵抗領域（ソース・ドレイン領域）３ｃを形成
する。ドーピングにはイオン注入を用い、ドーズ量２Ｅ
１５／cm２、加速電圧７０ｋＶ程度が適当である。
ソグラフィにより、nチャネルＴＦＴ２２を形成する部
分２と、コンデンサを形成する部分４とをフォトレジス
ト１８で保護し、例えばＢの高濃度ドーピングを行う。
これにより、ｐチャネルＴＦＴ２０のチャネル領域３ａ
および低抵抗領域（ソース・ドレイン領域）３ｃを形成
する。ドーピングにはイオン注入を用い、ドーズ量２Ｅ
１５／cm２、加速電圧７０ｋＶ程度が適当である。
【００６５】ドーピング後、フォトレジスト１８を酸素
プラズマ等でアッシングし、次に、ドーピングしたイオ
ンを活性化させるために、基板全体を窒素雰囲気中で５
００℃、１時間のアニールを行う。他の方法として、Ｅ
ＬＡや赤外線ランプを用いた光アニールにより活性化を
行うことも可能である。
プラズマ等でアッシングし、次に、ドーピングしたイオ
ンを活性化させるために、基板全体を窒素雰囲気中で５
００℃、１時間のアニールを行う。他の方法として、Ｅ
ＬＡや赤外線ランプを用いた光アニールにより活性化を
行うことも可能である。
【００６６】次に、半導体層２、３、４中に存在するダ
ングリングボンドを終端するために、基板を水素のプラ
ズマ中にさらし、いわゆる水素化を行う。この水素化は
次の工程の酸化シリコンを成膜するプラズマＣＶＤ装置
中にて行うことにより、水素化した後、大気に触れるこ
となく連続して層間絶縁膜９を形成することが可能とな
る。すなわち、図５（ｂ）に示すように、上述したプラ
ズマＣＶＤ装置により、水素化と連続して基板全面に酸
化シリコンなどの層間絶縁膜９を成膜する。
ングリングボンドを終端するために、基板を水素のプラ
ズマ中にさらし、いわゆる水素化を行う。この水素化は
次の工程の酸化シリコンを成膜するプラズマＣＶＤ装置
中にて行うことにより、水素化した後、大気に触れるこ
となく連続して層間絶縁膜９を形成することが可能とな
る。すなわち、図５（ｂ）に示すように、上述したプラ
ズマＣＶＤ装置により、水素化と連続して基板全面に酸
化シリコンなどの層間絶縁膜９を成膜する。
【００６７】続いて、図５（ｃ）に示すように、低抵抗
領域２ｃ、３ｃおよび半導体層４の一部領域上のゲート
絶縁膜５と層間絶縁膜９とをフォトリソグラフィによっ
てエッチング除去し、コンタクトホールを形成する。そ
して、スパッタリング法によってＡｌを０．５μmの膜
厚に成膜する。この際、Ａｌ膜は、コンタクトホールを
介して低抵抗領域２ｃ、３ｃに接続される。そして、フ
ォトリソグラフィによってＡｌ膜をパターニングするこ
とにより、ソース電極１０、１２、ドレイン電極１１、
１３を形成する。
領域２ｃ、３ｃおよび半導体層４の一部領域上のゲート
絶縁膜５と層間絶縁膜９とをフォトリソグラフィによっ
てエッチング除去し、コンタクトホールを形成する。そ
して、スパッタリング法によってＡｌを０．５μmの膜
厚に成膜する。この際、Ａｌ膜は、コンタクトホールを
介して低抵抗領域２ｃ、３ｃに接続される。そして、フ
ォトリソグラフィによってＡｌ膜をパターニングするこ
とにより、ソース電極１０、１２、ドレイン電極１１、
１３を形成する。
【００６８】その後、基板全体を覆うように保護膜２６
を形成することにより、ｐチャネルＴＦＴ２０、ｎチャ
ネルＴＦＴ２２、およびコンデンサ２４を備えた所望の
ＴＦＴアレイ基板３０が得られる。
を形成することにより、ｐチャネルＴＦＴ２０、ｎチャ
ネルＴＦＴ２２、およびコンデンサ２４を備えた所望の
ＴＦＴアレイ基板３０が得られる。
【００６９】以上のように構成された第２の実施の形態
に係るアレイ基板の製造方法によれば、多結晶シリコン
膜形成後、表面をエッチングして多結晶シリコン膜の凹
凸を低減させ平滑化している。すなわち、多結晶シリコ
ン膜にドーピングした後、多結晶シリコン膜の膜厚を全
体的に減らしながら突起部分を積極的にエッチングする
ことで平滑性を改善することにより、コンデンサの耐圧
性を向上させることができる。
に係るアレイ基板の製造方法によれば、多結晶シリコン
膜形成後、表面をエッチングして多結晶シリコン膜の凹
凸を低減させ平滑化している。すなわち、多結晶シリコ
ン膜にドーピングした後、多結晶シリコン膜の膜厚を全
体的に減らしながら突起部分を積極的にエッチングする
ことで平滑性を改善することにより、コンデンサの耐圧
性を向上させることができる。
【００７０】この際、コンデンサ部の多結晶シリコン膜
への不純物ドーピングの前あるいは後に、同一マスクを
用いて多結晶シリコン膜をエッチングすることにより、
ＴＦＴのチャネル部分はエッチングせず、コンデンサ部
の多結晶シリコン膜をエッチング平坦化させ、膜厚を減
らすことができる。これにより、膜厚の減少と、チャネ
ル表面へのエッチングダメージによる欠陥の発生、およ
びＴＦＴの移動度低下を招くことなく、コンデンサの耐
圧性を向上させることができる。
への不純物ドーピングの前あるいは後に、同一マスクを
用いて多結晶シリコン膜をエッチングすることにより、
ＴＦＴのチャネル部分はエッチングせず、コンデンサ部
の多結晶シリコン膜をエッチング平坦化させ、膜厚を減
らすことができる。これにより、膜厚の減少と、チャネ
ル表面へのエッチングダメージによる欠陥の発生、およ
びＴＦＴの移動度低下を招くことなく、コンデンサの耐
圧性を向上させることができる。
【００７１】従って、本製造方法によれば、より一層、
コンデンサの絶縁不良を起こしにくく信頼性の向上した
ＴＦＴアレイ基板を製造することができる。
コンデンサの絶縁不良を起こしにくく信頼性の向上した
ＴＦＴアレイ基板を製造することができる。
【００７２】なお、ｎチャネルＴＦＴ２２において、高
濃度ドーピングシリコン層２ｃの膜厚は２０ｎｍ以上５
０ｎｍ以下に設定され、低濃度ドーピングシリコン層２
ｂの膜厚、および、チャネル部２ａのシリコン層の膜厚
は、いずれも４０ｎｍ以上７０ｎｍ以下に設定され、こ
れらの膜厚の差は５ｎｍから４０ｎｍの範囲に設定され
ていることが望ましい。
濃度ドーピングシリコン層２ｃの膜厚は２０ｎｍ以上５
０ｎｍ以下に設定され、低濃度ドーピングシリコン層２
ｂの膜厚、および、チャネル部２ａのシリコン層の膜厚
は、いずれも４０ｎｍ以上７０ｎｍ以下に設定され、こ
れらの膜厚の差は５ｎｍから４０ｎｍの範囲に設定され
ていることが望ましい。
【００７３】次に、この発明の第３の実施の形態に係る
アレイ基板の製造方法について説明する。なお、製造さ
れるアレイ基板は上述した第１の実施の形態におけるア
レイ基板とほぼ同一であり、同一の部分には同一の参照
符号を付してその詳細な説明を省略する。
アレイ基板の製造方法について説明する。なお、製造さ
れるアレイ基板は上述した第１の実施の形態におけるア
レイ基板とほぼ同一であり、同一の部分には同一の参照
符号を付してその詳細な説明を省略する。
【００７４】まず、図６（ａ）に示すように、外形寸法
５５０mm×６５０mm、厚さ０．７mmのガラス基板１の一
主面上に、アンダーコート膜としてＳｉＮｘ膜１４およ
びＳｉＯ２膜１５、更に、非晶質シリコン（ａ−Ｓｉ）
膜１６の３層をプラズマＣＶＤ法により、４００℃で連
続的に成膜する。それぞれの膜厚は、ＳｉＮｘ膜１４が
０．０５μｍ、ＳｉＯ２膜１５が０．１μｍ、ａ−Ｓｉ
膜１６が０．０５μmに成膜されている。
５５０mm×６５０mm、厚さ０．７mmのガラス基板１の一
主面上に、アンダーコート膜としてＳｉＮｘ膜１４およ
びＳｉＯ２膜１５、更に、非晶質シリコン（ａ−Ｓｉ）
膜１６の３層をプラズマＣＶＤ法により、４００℃で連
続的に成膜する。それぞれの膜厚は、ＳｉＮｘ膜１４が
０．０５μｍ、ＳｉＯ２膜１５が０．１μｍ、ａ−Ｓｉ
膜１６が０．０５μmに成膜されている。
【００７５】次に、ａ−Ｓｉ膜１６に水素が多量に混入
している場合、この水素を抜くために上記の基板を５０
０℃で１時間程度のアニールを行う。
している場合、この水素を抜くために上記の基板を５０
０℃で１時間程度のアニールを行う。
【００７６】続いて、図６（ｂ）に示すように、フォト
リソグラフィによって、ｐチャネルＴＦＴ２２を形成す
る半導体層３と、ｎチャネルＴＦＴ２０のチャネル部２
ａおよびＬＤＤ領域２ｂとなる部分をフォトレジスト１
７で保護し、ａ−Ｓｉ膜１６にＰを高濃度でドーピング
する。これにより、ｎチャネルＴＦＴ２２の低抵抗領域
（ソース・ドレイン領域）２ｃ、および低抵抗領域（コ
ンデンサ下部電極）４となる部分を形成する。ドーピン
グにはイオン注入を用い、ドーズ量５Ｅ１４／ｃｍ２、
加速電圧１０ｋＶ程度が適当である。
リソグラフィによって、ｐチャネルＴＦＴ２２を形成す
る半導体層３と、ｎチャネルＴＦＴ２０のチャネル部２
ａおよびＬＤＤ領域２ｂとなる部分をフォトレジスト１
７で保護し、ａ−Ｓｉ膜１６にＰを高濃度でドーピング
する。これにより、ｎチャネルＴＦＴ２２の低抵抗領域
（ソース・ドレイン領域）２ｃ、および低抵抗領域（コ
ンデンサ下部電極）４となる部分を形成する。ドーピン
グにはイオン注入を用い、ドーズ量５Ｅ１４／ｃｍ２、
加速電圧１０ｋＶ程度が適当である。
【００７７】次に、ドーピングされた低抵抗領域２ｃお
よび４における突起を減らすために、フォトレジスト１
７をマスクとして低抵抗領域２ｃおよび４をハーフエッ
チングする。この際、中性ラジカルを用いたマイクロ波
ダウンフローエッチングでエッチングを行う。ハーフエ
ッチング後の低抵抗領域の膜厚は、０．０３μmとな
る。
よび４における突起を減らすために、フォトレジスト１
７をマスクとして低抵抗領域２ｃおよび４をハーフエッ
チングする。この際、中性ラジカルを用いたマイクロ波
ダウンフローエッチングでエッチングを行う。ハーフエ
ッチング後の低抵抗領域の膜厚は、０．０３μmとな
る。
【００７８】この後、図６（ｃ）に示すように、フォト
レジスト１７を酸素プラズマ等でアッシングし除去す
る。アッシングによってｐ−Ｓｉ膜の表面に酸化シリコ
ンが形成されるため、これをフッ酸溶液でエッチング除
去する。
レジスト１７を酸素プラズマ等でアッシングし除去す
る。アッシングによってｐ−Ｓｉ膜の表面に酸化シリコ
ンが形成されるため、これをフッ酸溶液でエッチング除
去する。
【００７９】続いて、上記のように部分的にハーフエッ
チングしたａ−Ｓｉ膜１６に波長３０８ｎｍのＸｅＣｌ
エキシマレーザを照射して多結晶化し、多結晶シリコン
（ｐ−Ｓｉ）膜とする。ＸｅＣｌエキシマレーザは光学
系により線状ビームとし、エネルギー密度は３００〜４
５０mJ／cm２程度が適当である。この線状ビームを走査
することにより大面積ａ−Ｓｉを多結晶化することがで
きる。
チングしたａ−Ｓｉ膜１６に波長３０８ｎｍのＸｅＣｌ
エキシマレーザを照射して多結晶化し、多結晶シリコン
（ｐ−Ｓｉ）膜とする。ＸｅＣｌエキシマレーザは光学
系により線状ビームとし、エネルギー密度は３００〜４
５０mJ／cm２程度が適当である。この線状ビームを走査
することにより大面積ａ−Ｓｉを多結晶化することがで
きる。
【００８０】ＴＦＴチャネル部のｐ−Ｓｉ層で大粒径結
晶が得られるようにエネルギー密度を選択すると、膜厚
の薄いコンデンサ部分のｐ−Ｓｉ層では微小粒径の結晶
が得られる。ＴＦＴチャネル部のｐ−Ｓｉ層の平均結晶
粒径が０．８μm、ハーフエッチングしたコンデンサ部
分４のｐ−Ｓｉ層の平均結晶粒径が０．０５μm程度と
なる。この場合、粒界の突起の高さは、ＴＦＴチャネル
部が０．０３μmに対して、ハーフエッチングしたコン
デンサ部分４は０．０１μmと小さくなる。
晶が得られるようにエネルギー密度を選択すると、膜厚
の薄いコンデンサ部分のｐ−Ｓｉ層では微小粒径の結晶
が得られる。ＴＦＴチャネル部のｐ−Ｓｉ層の平均結晶
粒径が０．８μm、ハーフエッチングしたコンデンサ部
分４のｐ−Ｓｉ層の平均結晶粒径が０．０５μm程度と
なる。この場合、粒界の突起の高さは、ＴＦＴチャネル
部が０．０３μmに対して、ハーフエッチングしたコン
デンサ部分４は０．０１μmと小さくなる。
【００８１】なお、ハーフエッチングした高濃度ドーピ
ングシリコン層およびコンデンサ部のｐ−Ｓｉ層の結晶
粒径は、０．０１μm以上０．２μm以下、低濃度ドーピ
ングシリコン層およびチャネル部のシリコン層の結晶粒
径は、０．２μm以上２．０μm以下であることが望まし
い。
ングシリコン層およびコンデンサ部のｐ−Ｓｉ層の結晶
粒径は、０．０１μm以上０．２μm以下、低濃度ドーピ
ングシリコン層およびチャネル部のシリコン層の結晶粒
径は、０．２μm以上２．０μm以下であることが望まし
い。
【００８２】次に、図６（ｄ）に示すように、ｐ−Ｓｉ
膜をフォトリソグラフィによって島状にエッチング加工
し、半導体層２、３、４とする。この際、ｐ−Ｓｉ膜の
エッチングには、テーパーエッチングができるように、
例えば中性ラジカルを用いたマイクロ波ダウンフローエ
ッチングで、酸素ラジカルによってレジストを後退させ
ながらエッチングを行う。その後、フォトレジストを酸
素プラズマ等でアッシングする。
膜をフォトリソグラフィによって島状にエッチング加工
し、半導体層２、３、４とする。この際、ｐ−Ｓｉ膜の
エッチングには、テーパーエッチングができるように、
例えば中性ラジカルを用いたマイクロ波ダウンフローエ
ッチングで、酸素ラジカルによってレジストを後退させ
ながらエッチングを行う。その後、フォトレジストを酸
素プラズマ等でアッシングする。
【００８３】続いて、図６（ｅ）に示すように、気相成
長法の一つとして、例えばプラズマＣＤ法により、半導
体層２、３、４を覆うように酸化シリコンＳｉＯを０．
１μｍの厚さに成膜し、ゲート絶縁膜５とする。成膜ガ
スとしては、少なくともＳｉおよびＯを含むガスを用
い、本実施の形態では、テトラエトキシシランおよびＯ
２の混合ガスを用いた。
長法の一つとして、例えばプラズマＣＤ法により、半導
体層２、３、４を覆うように酸化シリコンＳｉＯを０．
１μｍの厚さに成膜し、ゲート絶縁膜５とする。成膜ガ
スとしては、少なくともＳｉおよびＯを含むガスを用
い、本実施の形態では、テトラエトキシシランおよびＯ
２の混合ガスを用いた。
【００８４】成膜ガスとしては、この他に、例えばＳｉ
Ｈ４とＮ２Ｏや、Ｓｉ２Ｈ６とＮ２を用いることがで
き、また、低圧にすることでＳｉＨ４とＯ２との組み合
わせも用いることができる。
Ｈ４とＮ２Ｏや、Ｓｉ２Ｈ６とＮ２を用いることがで
き、また、低圧にすることでＳｉＨ４とＯ２との組み合
わせも用いることができる。
【００８５】次に、図７（ａ）に示すように、スパッタ
リング法によりＭｏＷ合金を０．３μmの厚さに成膜
し、フォトリソグラフィによりエッチングしてゲート電
極６、７、コンデンサ上部電極８をそれぞれ形成する。
また、このエッチングには、垂直エッチングができるよ
うに、例えば反応性イオンを用いた異方性ドライエッチ
ングを用いる。なお、このフォトリソグラフィは、上述
したハーフエッチングによる段差で形成された合わせマ
ークを用いてパターン合わせを行う。
リング法によりＭｏＷ合金を０．３μmの厚さに成膜
し、フォトリソグラフィによりエッチングしてゲート電
極６、７、コンデンサ上部電極８をそれぞれ形成する。
また、このエッチングには、垂直エッチングができるよ
うに、例えば反応性イオンを用いた異方性ドライエッチ
ングを用いる。なお、このフォトリソグラフィは、上述
したハーフエッチングによる段差で形成された合わせマ
ークを用いてパターン合わせを行う。
【００８６】そして、図７（ｂ）に示すように、これら
の電極６、７、８をマスクとして、例えばＰの低濃度ド
ーピングを行い、ｎチャネルＴＦＴ２２のチャネル領域
２ａおよびＬＬＤ領域２ｂを形成する。ドーピングには
イオンドーピング法を用い、その際、ドーズ畳２Ｅ１３
／cm２、加速電圧９０ｋＶ程度が適当である。
の電極６、７、８をマスクとして、例えばＰの低濃度ド
ーピングを行い、ｎチャネルＴＦＴ２２のチャネル領域
２ａおよびＬＬＤ領域２ｂを形成する。ドーピングには
イオンドーピング法を用い、その際、ドーズ畳２Ｅ１３
／cm２、加速電圧９０ｋＶ程度が適当である。
【００８７】次に、図７（ｃ）に示すように、フォトリ
ソグラフィにより、nチャネルＴＦＴ２２を形成する部
分２と、コンデンサを形成する部分４とをフォトレジス
ト１８で保護し、例えばＢの高濃度ドーピングを行う。
これにより、ｐチャネルＴＦＴ２０のチャネル領域３ａ
および低抵抗領域（ソース・ドレイン領域）３ｃを形成
する。ドーピングにはイオン注入を用い、ドーズ量２Ｅ
１５／cm２、加速電圧７０ｋＶ程度が適当である。
ソグラフィにより、nチャネルＴＦＴ２２を形成する部
分２と、コンデンサを形成する部分４とをフォトレジス
ト１８で保護し、例えばＢの高濃度ドーピングを行う。
これにより、ｐチャネルＴＦＴ２０のチャネル領域３ａ
および低抵抗領域（ソース・ドレイン領域）３ｃを形成
する。ドーピングにはイオン注入を用い、ドーズ量２Ｅ
１５／cm２、加速電圧７０ｋＶ程度が適当である。
【００８８】ドーピング後、フォトレジスト１８を酸素
プラズマ等でアッシングし、次に、ドーピングしたイオ
ンを活性化させるために、基板全体を窒素雰囲気中で５
００℃、１時間のアニールを行う。
プラズマ等でアッシングし、次に、ドーピングしたイオ
ンを活性化させるために、基板全体を窒素雰囲気中で５
００℃、１時間のアニールを行う。
【００８９】次に、半導体層２、３、４中に存在するダ
ングリングボンドを終端するために、基板を水素のプラ
ズマ中にさらし、いわゆる水素化を行う。その後、図７
（ｄ）に示すように、プラズマＣＶＤ装置により、水素
化と連続して基板全面に酸化シリコンなどの層間絶縁膜
９を成膜する。
ングリングボンドを終端するために、基板を水素のプラ
ズマ中にさらし、いわゆる水素化を行う。その後、図７
（ｄ）に示すように、プラズマＣＶＤ装置により、水素
化と連続して基板全面に酸化シリコンなどの層間絶縁膜
９を成膜する。
【００９０】続いて、図７（ｅ）に示すように、低抵抗
領域２ｃ、３ｃおよび半導体層４の一部領域上のゲート
絶縁膜５と層間絶縁膜９とをフォトリソグラフィによっ
てエッチング除去し、コンタクトホールを形成する。そ
して、スパッタリング法によってＡｌを０．５μmの膜
厚に成膜する。この際、Ａｌ膜は、コンタクトホールを
介して低抵抗領域２ｃ、３ｃに接続される。そして、フ
ォトリソグラフィによってＡｌ膜をパターニングするこ
とにより、ソース電極１０、１２、ドレイン電極１１、
１３を形成する。
領域２ｃ、３ｃおよび半導体層４の一部領域上のゲート
絶縁膜５と層間絶縁膜９とをフォトリソグラフィによっ
てエッチング除去し、コンタクトホールを形成する。そ
して、スパッタリング法によってＡｌを０．５μmの膜
厚に成膜する。この際、Ａｌ膜は、コンタクトホールを
介して低抵抗領域２ｃ、３ｃに接続される。そして、フ
ォトリソグラフィによってＡｌ膜をパターニングするこ
とにより、ソース電極１０、１２、ドレイン電極１１、
１３を形成する。
【００９１】その後、基板全体を覆うように保護膜２６
を形成することにより、ｐチャネルＴＦＴ２０、ｎチャ
ネルＴＦＴ２２、およびコンデンサ２４を備えた所望の
ＴＦＴアレイ基板３０が得られる。
を形成することにより、ｐチャネルＴＦＴ２０、ｎチャ
ネルＴＦＴ２２、およびコンデンサ２４を備えた所望の
ＴＦＴアレイ基板３０が得られる。
【００９２】以上のように構成された第３の実施の形態
に係るアレイ基板の製造方法によれば、コンデンサとな
る部分において、再結晶化前の非晶質シリコン薄膜の膜
厚をエッチングにより減らすことにより、再結晶化プロ
セスで結晶粒径の小さい多結晶シリコン膜を得ることが
できる。粒径の小さい多結晶シリコン膜は凹凸が少ない
ことから、コンデンサの耐圧を向上させることができ
る。
に係るアレイ基板の製造方法によれば、コンデンサとな
る部分において、再結晶化前の非晶質シリコン薄膜の膜
厚をエッチングにより減らすことにより、再結晶化プロ
セスで結晶粒径の小さい多結晶シリコン膜を得ることが
できる。粒径の小さい多結晶シリコン膜は凹凸が少ない
ことから、コンデンサの耐圧を向上させることができ
る。
【００９３】また、この際、チャネル部分まで小粒径に
ならないよう、各ＴＦＴのチャネル部を保護した状態で
エッチングすることにより、膜厚の減少と、チャネル表
面へのエッチングダメージによる欠陥の発生、およびＴ
ＦＴの移動度低下を招くことなく、コンデンサの耐圧性
を向上させることができる。
ならないよう、各ＴＦＴのチャネル部を保護した状態で
エッチングすることにより、膜厚の減少と、チャネル表
面へのエッチングダメージによる欠陥の発生、およびＴ
ＦＴの移動度低下を招くことなく、コンデンサの耐圧性
を向上させることができる。
【００９４】従って、本製造方法によれば、より一層、
コンデンサの絶縁不良を起こしにくく信頼性の向上した
ＴＦＴアレイ基板を製造することができる。
コンデンサの絶縁不良を起こしにくく信頼性の向上した
ＴＦＴアレイ基板を製造することができる。
【００９５】なお、この発明は上述した実施の形態に限
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、上述したＴＦＴアレイ基板を液晶表示素
子に適用する場合、上述したプロセスに加えて、保護
膜、画素電極、カラーフィルタの製造プロセルを組み込
んでもよく、この場合において、上記実施の形態と同様
の作用効果を得ることができる。
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、上述したＴＦＴアレイ基板を液晶表示素
子に適用する場合、上述したプロセスに加えて、保護
膜、画素電極、カラーフィルタの製造プロセルを組み込
んでもよく、この場合において、上記実施の形態と同様
の作用効果を得ることができる。
【００９６】
【発明の効果】以上詳述したように、本発明によれば、
コンデンサ部の多結晶シリコン膜に不純物ドーピングを
行い、導電性を高めることによって、また、多結晶シリ
コン膜の凹凸をエッチングにより平滑化して耐圧性を向
上することにより、絶縁不良を起こしにくく信頼性の向
上したアレイ基板、およびその製造方法を提供すること
ができる。
コンデンサ部の多結晶シリコン膜に不純物ドーピングを
行い、導電性を高めることによって、また、多結晶シリ
コン膜の凹凸をエッチングにより平滑化して耐圧性を向
上することにより、絶縁不良を起こしにくく信頼性の向
上したアレイ基板、およびその製造方法を提供すること
ができる。
【図１】この発明の実施の形態に係る製造方法により製
造されるＴＦＴアレイ基板の断面図。
造されるＴＦＴアレイ基板の断面図。
【図２】上記実施の形態に係るＴＦＴアレイ基板の製造
工程をそれぞれ示す断面図。
工程をそれぞれ示す断面図。
【図３】上記実施の形態に係るＴＦＴアレイ基板の製造
工程をそれぞれ示す断面図。
工程をそれぞれ示す断面図。
【図４】この発明の第２の実施の形態に係るＴＦＴアレ
イ基板の製造工程をそれぞれ示す断面図。
イ基板の製造工程をそれぞれ示す断面図。
【図５】上記第２の実施の形態に係るＴＦＴアレイ基板
の製造工程をそれぞれ示す断面図。
の製造工程をそれぞれ示す断面図。
【図６】この発明の第３の実施の形態に係るＴＦＴアレ
イ基板の製造工程をそれぞれ示す断面図。
イ基板の製造工程をそれぞれ示す断面図。
【図７】上記第３の実施の形態に係るＴＦＴアレイ基板
の製造工程をそれぞれ示す断面図。
の製造工程をそれぞれ示す断面図。
１…ガラス基板 ２、３、４…半導体層 ２ａ、３ａ…チャネル部 ２ｂ…ＬＤＤ部 ２ｃ…ｎ型低抵抗層 ３ｂ…ｐ型低抵抗層 ５…ゲート絶縁膜 ６、７…ゲート電極 ８…上部電極 ９…層間絶縁膜 １０、１２…ソース電極 １１、１３…ドレイン電極 １６…ａ−Ｓｉ膜
フロントページの続き Ｆターム(参考） 2H092 GA29 JA24 JA46 JB58 JB69 KA10 MA07 MA08 MA09 MA15 MA17 MA19 MA27 MA30 NA19 NA27 NA28 PA01 5F110 AA17 AA19 BB02 BB04 CC02 DD02 DD13 DD14 DD17 EE06 EE44 GG02 GG13 GG16 GG22 GG25 GG32 GG34 GG45 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL23 HM15 NN02 NN23 NN35 NN72 PP03 PP04 PP06 PP10 PP35 QQ09 QQ25
Claims (24)
- 【請求項１】絶縁性基板上にシリコンを主成分とする半
導体層が島状に分離形成されてチャネル部を形成した電
界効果トランジスタと、上記絶縁基板上に設けられ上記
電界効果トランジスタに接続されたコンデンサと、を備
え、 上記電界効果トランジスタの半導体層は、ソース・ドレ
インを形成したｎ型もしくはｐ型の高濃度ドーピングシ
リコン層を含み、上記コンデンサは、上記電界効果トラ
ンジスタに接続された電極を構成した高濃度ドーピング
シリコン層を有し、 上記コンデンサの高濃度ドーピングシリコン層は、上記
電界効果トランジスタのｎ型もしくはｐ型の高濃度ドー
ピングシリコン層と同一の膜厚、不純物濃度を有してい
ることを特徴とするトランジスタアレイ基板。 - 【請求項２】上記コンデンサは、上記高濃度ドーピング
シリコン層上に配置された誘電体を含み、上記電界効果
トランジスタは、上記高濃度ドーピングシリコン層上に
配置されたゲート絶縁膜を含み、上記誘電体およびゲー
ト絶縁膜は同一の層で形成されていることを特徴とする
請求項１に記載のトランジスタアレイ基板。 - 【請求項３】上記コンデンサを構成する誘電体中のｐ型
あるいはｎ型の不純物濃度は、１Ｅ１８／ｃｍ３以下で
あることを特徴とする請求項２に記載のトランジスタア
レイ基板。 - 【請求項４】絶縁基板上に島状に形成されているととも
にシリコンを主成分とする半導体層を備え、 上記半導体層は、チャネル部と、チャネル部に隣接して
設けられソース・ドレイン領域を形成した高濃度不純物
ドーピングシリコン層と、を有し、上記高濃度不純物ド
ーピングシリコン層の膜厚が、上記チャネル部の膜厚よ
りも薄いことを特徴とする電界効果トランジスタ。 - 【請求項５】絶縁基板上に島状に形成されているととも
にシリコンを主成分とする半導体層を備え、 上記半導体層は、チャネル部と、チャネル部に隣接して
設けられソース・ドレイン領域を形成したｎ型の高濃度
不純物ドーピングシリコン層と、上記チャネル部と高濃
度不純物ドーピングシリコン層との間に設けられたｎ型
の低濃度ドーピングシリコン層と、を有し、 上記高濃度不純物ドーピングシリコン層の膜厚は、上記
チャネル部の膜厚、および低濃度ドーピングシリコン層
の膜厚よりも薄いことを特徴とする電界効果トランジス
タ。 - 【請求項６】絶縁性基板上にシリコンを主成分とする半
導体層が島状に分離形成されてチャネル部を形成した電
界効果トランジスタと、上記絶縁基板上に設けられ上記
電界効果トランジスタに接続されたコンデンサと、を備
え、 上記電界効果トランジスタに接続された上記コンデンサ
の一方の電極は、高濃度不純物ドーピングされたシリコ
ンを主成分とする半導体層からなり、その膜厚は、上記
電界効果トランジスタのチャネル部の半導体層の膜厚よ
りも薄いことを特徴とするトランジスタアレイ基板。 - 【請求項７】絶縁性基板上にシリコンを主成分とする半
導体層が島状に分離形成されてチャネル部を形成した電
界効果トランジスタと、上記絶縁基板上に設けられ上記
電界効果トランジスタに接続されたコンデンサと、を備
え、 上記電界効果トランジスタの上記半導体層は、チャネル
部と、チャネル部に隣接して設けられソース・ドレイン
領域を形成したｎ型の高濃度不純物ドーピングシリコン
層と、上記チャネル部と高濃度不純物ドーピングシリコ
ン層との間に設けられたｎ型の低濃度ドーピングシリコ
ン層と、を有し、 上記電界効果トランジスタに接続された上記コンデンサ
の一方の電極は、ｎ型の高濃度不純物ドーピングされた
シリコンを主成分とする半導体層からなり、その膜厚
は、上記電界効果トランジスタのｎ型の低濃度ドーピン
グシリコン層の膜厚、および上記チャネル部の半導体層
の膜厚よりも薄いことを特徴とするトランジスタアレイ
基板。 - 【請求項８】上記電界効果トランジスタの上記ｎ型の高
濃度ドーピングシリコン層は、上記コンデンサの一方の
電極を形成するｎ型の高濃度ドーピングシリコン層と、
同一の膜厚、不純物濃度を有していることを特徴とする
請求項７に記載のトランジスタアレイ基板。 - 【請求項９】シリコン層からなるチャネル部と、上記チ
ャネル部に隣接して設けられソース・ドレインを形成し
たｐ型の高濃度ドーピングシリコン層と、を有したｐ型
の電界効果トランジスタを更に備え、 上記ｐ型の電界効果トランジスタのチャネル部の膜厚お
よびｐ型の高濃度ドーピングシリコン層の膜厚は、上記
電界効果トランジスタのｎ型の低濃度ドーピングシリコ
ン層およびチャネル部と同一の膜厚に形成されているこ
とを特徴とする請求項８に記載のトランジスタアレイ基
板。 - 【請求項１０】上記ｎ型の高濃度ドーピングシリコン層
の膜厚は２０ｎｍ以上５０ｎｍ以下であり、上記ｎ型の
低濃度ドーピングシリコン層の膜厚、および、チャネル
部のシリコン層の膜厚は、いずれも４０ｎｍ以上７０ｎ
ｍ以下であり、上記ｎ型の高濃度ドーピングシリコン層
の膜厚とｎ型の低濃度ドーピングシリコン層の膜厚との
差が５ｎｍから４０ｎｍの範囲に形成されていることを
特徴とする請求項７に記載のトランジスタアレイ基板。 - 【請求項１１】上記半導体層は非単結晶シリコンである
ことを特徴とする請求項１、４、５、６、７のいずれか
１項に記載のトランジスタアレイ基板。 - 【請求項１２】上記ｎ型に高濃度ドーピングされた非単
結晶シリコン半導体層の表面凹凸は、上記ｎ型の低濃度
ドーピング非単結晶シリコン層の表面凹凸、および、チ
ャネル部の非単結晶シリコン層の表面凹凸よりも小さい
ことを特徴とする請求項１１に記載のトランジスタアレ
イ基板。 - 【請求項１３】上記ｎ型の高濃度ドーピング非単結晶シ
リコン層の表面凹凸は、５ｎｍ以上２０ｎｍ以下であ
り、上記ｎ型の低濃度ドーピング非単結晶シリコン層の
表面凹凸、および、チャネル部の非単結晶シリコン層の
表面凹凸は、いずれも２０ｎｍ以上５０ｎｍ以下である
ことを特徴とする請求項１２に記載のトランジスタアレ
イ基板。 - 【請求項１４】上記ｎ型に高濃度ドーピングされた非単
結晶シリコン半導体層の結晶粒径は、上記ｎ型の低濃度
ドーピング非単結晶シリコン層の結晶粒径、および、チ
ャネル部の非単結晶シリコン層の結晶粒径よりも小さい
ことを特徴とする請求項１１に記載のトランジスタアレ
イ基板。 - 【請求項１５】上記ｎ型の高濃度ドーピング非単結晶シ
リコン層の結晶粒径は、０．０１μm以上０．２μm以下
であり、上記ｎ型の低濃度ドーピング非単結晶シリコン
層の結晶粒径、および、チャネル部の非単結晶シリコン
層の結晶粒径は、いずれも０．２μm以上２．０μm以下
であることを特徴とする請求項１４に記載のトランジス
タアレイ基板。 - 【請求項１６】絶縁性基板上に非単結晶シリコン薄膜を
形成する工程と、 フォトリソグラフィによるレジストパターンをマスクと
して上記非単結晶シリコン薄膜に不純物をイオン注入す
る工程と、 上記レジストパターンをマスクとして上記非単結晶シリ
コン薄膜をエッチングし、上記非単結晶シリコン薄膜の
膜厚を減らす工程と、 を備えたことを特徴とするトランジスタアレイ基板の製
造方法。 - 【請求項１７】絶縁性基板上に非単結晶シリコン薄膜を
形成する工程と、 フォトリソグラフィによるレジストパターンをマスクと
して上記非単結晶シリコン薄膜に不純物をイオン注入す
る工程と、 酸素を主成分としたプラズマによって上記レジストパタ
ーンをアッシングする工程と、 上記非単結晶シリコン薄膜の表面に形成された酸化シリ
コン膜をフッ酸溶液でエッチング除去する工程と、 を備えたことを特徴とする薄膜トランジスタアレイの製
造方法。 - 【請求項１８】絶縁性基板上に非晶質シリコン薄膜を形
成する工程と、 フォトリソグラフィによるレジストパターンをマスクと
して上記非晶質シリコン薄膜に不純物をイオン注入する
工程と、 上記レジストパターンをマスクとして上記非晶質シリコ
ン薄膜をエッチングし、上記非晶質シリコン薄膜の膜厚
を減らす工程と、 酸素を主成分としたプラズマによって上記レジストパタ
ーンをアッシングする工程と、 上記非晶質シリコン薄膜をアニールによって結晶化させ
る工程と、 を備えたことを特徴とするトランジスタアレイ基板の製
造方法。 - 【請求項１９】上記不純物の主成分はリンであり、リン
の注入量は、５Ｅ１３／ｃｍ２以上２Ｅ５／ｃｍ２以
下、かつイオン注入時の加速電圧が１ｋＶ以上２０ｋＶ
以下であることを特徴とする請求項１６ないし１７のい
ずれか１項に記載のトランジスタアレイ基板の製造方
法。 - 【請求項２０】上記不純物の主成分はリンであり、リン
イオンの生成源に濃度０．１％以上、５％以下のＰＨ３
ガスを用い、希釈ガスの主成分がH２であることを特徴
とする請求項１９に記載のトランジスタアレイ基板の製
造方法。 - 【請求項２１】上記シリコン薄膜に不純物をイオン注入
する工程と、シリコン薄膜をエッチングして膜厚を減ら
す工程とを、大気に晒されることなく連続して行なうこ
とを特徴とする請求項１６又は１７に記載のトランジス
タアレイ基板の製造方法。 - 【請求項２２】上記シリコン薄膜に不純物をイオン注入
する工程と、酸素を主成分としたプラズマでレジストパ
ターンをアッシングする工程とを、大気に晒されること
なく連続して行なうことを特徴とする請求項１７に記載
のトランジスタアレイ基板の製造方法。 - 【請求項２３】上記エッチングによって上記非単結晶シ
リコン薄膜の膜厚を減らすことにより形成された非単結
晶シリコン薄膜の段差を、合わせマークとして利用して
後工程のフォトリソグラフィを行うことを特徴とする請
求項１６又は１８に記載のトランジスタアレイ基板の製
造方法。 - 【請求項２４】上記不純物イオンの主成分はリンであ
り、上記非単結晶シリコン薄膜の段差を合わせマークと
して利用してゲート電極のフォトリソグラフィを行うこ
とで、上記非単結晶シリコン薄膜に形成するＬＤＤ構造
の低濃度ドーピング領域の長さを規定することを特徴と
する請求項２３に記載のトランジスタアレイ基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26835099A JP2001094108A (ja) | 1999-09-22 | 1999-09-22 | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 |
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|---|---|---|---|
| JP26835099A JP2001094108A (ja) | 1999-09-22 | 1999-09-22 | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001094108A true JP2001094108A (ja) | 2001-04-06 |
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| JP26835099A Pending JP2001094108A (ja) | 1999-09-22 | 1999-09-22 | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001094108A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038351A1 (ja) * | 2004-09-30 | 2006-04-13 | Sharp Kabushiki Kaisha | 結晶質半導体膜およびその製造方法 |
| JP2009099888A (ja) * | 2007-10-19 | 2009-05-07 | Hitachi Displays Ltd | Ｔｆｔ基板の製造方法 |
| CN104008999A (zh) * | 2014-05-26 | 2014-08-27 | 昆山国显光电有限公司 | 薄膜晶体管阵列构件、其制造方法及阵列基板 |
-
1999
- 1999-09-22 JP JP26835099A patent/JP2001094108A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104008999A (zh) * | 2014-05-26 | 2014-08-27 | 昆山国显光电有限公司 | 薄膜晶体管阵列构件、其制造方法及阵列基板 |
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