JP2001189461A

JP2001189461A - 薄膜トランジスタ及びそれを用いた液晶表示装置

Info

Publication number: JP2001189461A
Application number: JP2000317876A
Authority: JP
Inventors: Hironori Tanaka; 宏典田中; Hiroshi Tsutsu; 博司筒
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-10-21
Filing date: 2000-10-18
Publication date: 2001-07-10

Abstract

(57)【要約】【課題】特に、液晶表示装置用の大型の基板におい
て、ゲート絶縁膜のマイクロクラックの発生を防止し、
基板の反りの発生を抑制する。【解決手段】ガラス基板の上に多数配列して形成され
た薄膜トランジスタのゲート絶縁膜を、ゲート線層の直
下部のみ他部より少し厚くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、特にトップゲート型の薄膜トランジスタの構造
及びこれをスイッチング素子として用いる液晶装置に関
する。

【０００２】

【従来の技術】従来より、半導体装置特に液晶表示装置
の画素のスイッチング素子には、一般的にはポリシリコ
ンを半導体として使用したトップゲート型の薄膜トラン
ジスタ（ＴＦＴ）が用いられている。

【０００３】図１に、この従来より用いられている半導
体装置用のトップゲート型の薄膜トランジスタの断面を
示す。以下、周知技術ではあるが、本発明に関係するの
でこの薄膜トランジスタについて、本図を参照しつつ簡
単に説明する。

【０００４】本図において、１はガラス基板である。２
は、その上面に形成されたアンダーコート層である。３
は、その上面の所定位置に形成された、そして半導体層
のチャネル領域を形成するポリシリコン層である。４
は、同じくソース領域を形成するポリシリコン層であ
る。５は、同じくドレイン領域を形成するポリシリコン
層である。３４と３５は、同じくＬＤＤ（Ｌｉｇｈｔｌ
ｙＤｏｐｅｄＤｒａｉｎ）領域を形成するポリシリコン
層である。６は、ゲート絶縁膜である。７は、ゲート絶
縁膜を介してチャネル領域のポリシリコン層上部に位置
するゲート線層である。８は、層間絶縁膜である。９４
と９５は各々ソース領域とドレイン領域に対応する部分
に形成されたコンタクトホールを通じて両領域に接続さ
れるソース配線層とドレイン配線層である。

【０００５】さて、このような構造のポリシリコンを使
用した薄膜トランジスタは、移動度が数１０〜数１００
ｃｍ²／Ｖｓと高い。このため、アクティブマトリクス
液晶表示装置の画素部のスイッチング素子及び駆動回路
部の素子として広く使用されている。

【０００６】なお、画素部のスイッチング素子には、一
般的にｎ型のポリシリコン薄膜トランジスタが用いられ
るが、そのままではリーク電流が大きくなるため、通常
はチャネル領域のポリシリコン層とその両側のソース領
域、ドレイン領域との間に極く薄い不純物濃度のＬＤＤ
領域３４、３５を介在させた構造とし、これによりソー
ス領域とドレイン領域の端部の電界を緩和してリーク電
流を低減させている。

【０００７】次に、ポリシリコン薄膜の形成方法である
が、これはアンダーコート層上に形成したアモルファス
シリコン層を、基板上のトランジスタ素子の配列に従っ
て孤立化（パターニング）した後（あるいはその前）
に、エキシマレーザを照射して一旦溶融させ、固化する
際に多結晶化させるレーザアニール法、あるいはあらか
じめ固相成長促進剤をアモルファスシリコンに混入して
おき、加熱して固相成長を行なわせる方法が知られてい
る。あるいは、広く用いられている。

【０００８】更に、ソース領域とドレイン領域の形成方
法としては、燐等の不純物イオンを打ち込みその後レー
ザで活性化する方法やあるいは熱で活性化する方法、そ
の他イオン打ち込み時にその稀釈用として同時に注入す
る水素の効果を利用した自己活性化方法等が知られてい
る。

【０００９】ところで、最初のポリシリコン層の形成及
びソース領域とドレイン領域の活性化にレーザを用いる
方法は、低温でなされるプロセス（処理）であり、しか
も安価なガラス基板を用いることが可能なため、液晶表
示装置を量産する場合には、非常に有力な方法である。

【００１０】また、ソース領域とドレイン領域の形成に
イオンの質量分離を行わないイオンドーピング及びその
利点を生かした自己活性化法を用いる方法は、大型基板
を用いたプロセスに適するため、その量産に適した方法
と考えられている。

【００１１】次に、レーザアニール法及び自己活性化法
を用いたトップゲート型ポリシリコン薄膜トランジスタ
を基板上に形成する際の処理の様子を、図２を参照しつ
つ説明する。

【００１２】本図２は、図１に示した半導体装置、特に
トランジスタがその製造プロセスの進展に伴い形成され
ていく様子を示す断面図である。（１）ガラス基板１の上面に、ＳｉＯ₂膜のアンダー
コート層２を６００ｎｍの厚さに形成し、更にその上に
アモルファスＳｉ膜を５０ｎｍの厚さに形成し、レーザ
アニールによりこのアモルファスＳｉ膜を多結晶化して
ポリシリコン膜とし、更にこのポリシリコン膜をパター
ニングし、いわゆる島状に（孤立化）する。（なおこの
際、アモルファスＳｉ膜をパターニングした後レーザア
ニールをしても良い。更に、シリコンに限らず、パター
ニングはフォトリソグラフィとエッチングにより成され
るのが一般的である。）（２）島状のポリシリコン膜の上部に、ゲート絶縁膜
として１００ｎｍ厚さのＳｉＯ₂膜６を形成する。更
に、その上部にゲート絶縁膜を２５０ｎｍの厚さに形成
し、パターニングにてポリシリコン膜からなる半導体層
のチャネル領域となる部分の上部にのみゲート線層を残
す。次いで、残したゲート線層を注入（ドーピング）マ
スクとして、基板の上部方向より低ドーズ量のリンイオ
ンをドーピング（ｎ−ドーピング）して、ポリシリコン
膜のゲート線層の直下の領域を除いてＬＤＤ領域と同じ
不純物濃度とする。（３）ゲート線層のチャネル方向両側に各その幅の１
５％程度食み出してレジストで注入マスク１０を形成
し、基板の上部方向より高ドーズ量のリンイオンをドー
ピング（ｎ＋ドーピング）し、ポリシリコン膜のレジス
トマスク直下の領域をＬＤＤ領域とし、その両側の高ド
ーズ量のリンイオンをドーピングされた領域をソース領
域、ドレイン領域とする。（４）レジストマスクを除去し、全体に層間絶縁膜８
を形成し、その後５００℃で１時間の活性化を行う。（４）ソース領域４とドレイン領域５に対応する部分
の層間絶縁膜とゲート絶縁膜を貫通するコンタクトホー
ルを形成し、その内部に金属を充たしてソース配線層９
４とドレイン配線層９５を形成する。

【００１３】以上のプロセスにより、ポリシリコンを使
用した薄膜トランジスタ（ＴＦＴ）を完成する。

【００１４】なお、実際には図示した様な薄膜トランジ
スタが基板上に、その表示部の画素や駆動回路に対応し
て、縦横幾行、幾列にも、ケースに依っては基板そのも
のが何段にも配列されており、またこれらのため、多数
の薄膜トランジスタを接続する信号線等が形成される
が、これらは周知技術なのでその図示や説明は省略す
る。

【００１５】

【発明が解決しようとする課題】さて、このようにして
製造された半導体装置あるいはその重要部分としてのポ
リシリコン製薄膜トランジスタであるが、そのゲート絶
縁膜にＳｉＯ₂膜を用いた場合には、ゲート絶縁膜とソ
ース領域、ドレイン領域間でトランジスタの動作に必要
な耐圧を確保するために、その膜厚を十分厚くする必要
がある。しかし、ＳｉＯ₂膜の応力が大きくなるため、
その形成後のアニールや水素の追い出し等の熱処理時に
どうしてもマイクロクラックを生じ易くなる。更に、一
辺が３０ｃｍ以上の大型基板の場合には、このＳｉＯ₂
膜に発生した応力のため基板が反り、製造装置内での搬
送、搬送や位置決めのため吸着等に不具合が生じ易くな
る。

【００１６】また、ゲート絶縁膜にＳｉＮ膜あるいはＳ
ｉＮを含む多層膜を用いた場合には、トランジスタの動
作に必要な耐圧を確保するためのゲート絶縁膜の厚さそ
のものはＳｉＯ₂に比較して薄くなるが、ＳｉＮ膜に発
生する応力がＳｉＯ₂膜の場合より大きいため、同様な
問題が生じる。（参考までに記すならば、ＳｉＮの熱膨
張率は２．８〜3.2 ×１０のマイナス６乗／℃程度であ
り、ガラスは３．８×１０のマイナス６乗／℃程度であ
る。）特に近年の表示装置の表示面の大型化の下、基板の寸法
もどんどん大型化しているため、かかる問題の解決が強
く望まれていた。

【００１７】以上の他、ガラス基板上部の下地絶縁膜に
ついても同様の課題がる。ただし、これについては、特
開平１１ー１６３３５３号に詳しく記載されているの
で、その説明は省略する。

【００１８】また、基板の大型化のもと、ボトムゲート
型の薄膜トランジスタでも同様の事が生じる。

【００１９】

【課題を解決するための手段】本発明は、以上の課題を
解決することを目的としてなされたものであり、一部領
域のみゲート絶縁膜や下地絶縁膜の厚さを通常の如く形
成したものである。具体的には、以下の様にしている。

【００２０】１の発明においては、ゲート線層（ゲート
電極とこれをつなぐ線を含む）直下のゲート絶縁膜のみ
を厚くしたものである。

【００２１】また、他部との厚さの差に工夫を凝らした
ものである。

【００２２】また、他部との厚さの差の形成方法に工夫
を凝らしたものである。

【００２３】また、下地絶縁膜については、加熱時のガ
ラスからのイオン等の侵入を確実に防ぐため、半導体層
より少しはみ出た部分の下地絶縁膜までもイオン等の侵
入の防止に十分な厚さとしたり、形成したりしたもので
ある。

【００２４】また、ボトムゲート型のトランジスターに
も同様の工夫を凝らしたものである。

【００２５】

【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。

【００２６】（第１の実施の形態）本実施の形態は、薄
膜トランジスタそのものに関する。図３に、本実施の形
態の薄膜トランジスタの断面を示す。以下、本図を参照
しながらこのトップゲート型のポリシリコン製薄膜トラ
ンジスタを説明する。なお、本図においては、図１に示
したのと同じ作用、効果をなす部分については同じ符号
を付してある。

【００２７】本図に示す薄膜トランジスタは、基本的に
は図１に示した従来技術のものと同じである。ただし、
ゲート絶縁膜５はゲート線層７の直下の部分のみその厚
さが他の部分よりも大きい点が相違する。

【００２８】図４に、図３に示す薄膜トランジスタの製
造プロセスを、順を追って示す。本図も、基本的には図
２に示す製造プロセスと同じである。ただし、（２）の
ゲート絶縁膜の形成、処理が相違する。以下、この相違
する部分のみ説明する。（２）ポリシリコン膜の上部
全域に１００ｎｍの厚みでＳｉＯ₂製のゲート絶縁膜６
を形成し、その上にゲート線層となる金属膜を２５０ｎ
ｍの厚みで形成する。次いで、金属膜をゲート線層７に
合わせてパターンニングする際若しくはその後、ＳｉＯ
₂製のゲート絶縁膜を３ｎｍだけエッチングにより除去
する。なおこの際、ゲート線層がエッチングマスクある
いはエッチングストッパーとなって、その下部のＳｉＯ
₂製のゲート絶縁膜はそのままの厚さである。続いて、
低ドーズ量のリンイオンのドーピング（ｎ−ドーピン
グ）を行い、ポリシリコン膜のゲート線層６直下の領域
（チャネル領域となる部分）を残し、ＤＬＬ構造の領域
と同じ不純物濃度とする。

【００２９】なおゲート金属層のパターニングである
が、タンタル（Ｔａ）、モリブデン（Ｍ）、タングステ
ン（Ｗ）その他ＭｏＷ等の金属材料に応じてエッチング
ガスにのＳＦ₆とＯ₂等の組成やその比を適切に調節し
て用いれば、ゲート金属に併せてその本来の金属のパタ
ーニング終了後、残ったゲート線層をマスクとして絶縁
膜の一部除去が可能である。（事実上、同時になしう
る。）以上のプロセスにより、本実施形の半導体装置で
ある、ポリシリコン薄膜トランジスタを完成する。

【００３０】さて、ゲート絶縁膜のマイクロクラックの
発生であるが、ゲート線層の直下のゲート絶縁膜の厚さ
をａｎｍとし、それ以外の領域の厚さをｂｎｍとした場
合、本実施の形態では（ａ−ｂ＝）３ｎｍだけ前者の膜
厚が大きい。そしてこれが、マイクロクラック発生防止
の重要なファクタになっている。以下、これについて説
明する。

【００３１】図５は、３２０ｍｍ×４００ｍｍの大型基
板を用いた場合の、膜厚差（ａ−ｂ）とマイクロクラッ
クの発生率の関係を示す表である。本図にて、例えば膜
厚差（ａ−ｂ）が０ｎｍの場合には８０％程度の確率で
発生していたマイクロクラックが、膜厚差（ａ−ｂ）が
２ｎｍを超えるとほとんど０％となっている様に、膜厚
差（ａ−ｂ）が大きいとマイクロクラックの発生が劇減
している。

【００３２】なお、本図においては、広い基板に例え１
個でもマイクロクラックの発生があれば、発生したもの
としている。

【００３３】（第２の実施の形態）本実施の形態は、基
板に関する。

【００３４】図６に、先の実施の形態の、トップゲート
型のポリシリコン薄膜トランジスタを形成した液晶表示
装置用の基板の断面を示す。

【００３５】本図に於いて、３５は上部基板であり、３
４は対向電極である。３０は上部基板であり、３３は保
護膜、３２は画素電極である。３６は、液晶層である。
その他の符号は、３等と同一である。

【００３６】なお、本実施の形態では、予めゲート電極
部の絶縁膜のみ２段回の処理にて厚く形成している。

【００３７】（第３の実施の形態）本実施の形態は、基
板に関する。

【００３８】図７は、先の実施の形態の、トップゲート
型のポリシリコン薄膜トランジスタを形成したＥＬ表示
装置用の基板の構造を示す断面図である。

【００３９】図７を用いて、本発明の実施の形態である
ＥＬ表示装置の構成と、その製造プロセスについて説明
する。

【００４０】まずガラス基板１の上に、図２で説明した
ようなプロセスに従い薄膜トランジスタを形成する。次
に、画素部トランジスタのドレイン側電極に接続するよ
うに引出電極４２を形成して薄膜トランジスタアレイを
完成する。次に、引出電極４２の上に発光材料４３を堆
積し、ＥＬ表示装置を完成する。

【００４１】図７から明らかなように、ガラス基板の上
に形成した薄膜トランジスタにおいては、ゲート線層の
直下において、ゲート絶縁膜の膜厚を厚くしている。そ
の結果、マイクロクラックを防止しながら、大型のＥＬ
表示装置を構成することが可能となる。

【００４２】（第４の実施の形態）本実施の形態は、ボ
トムゲート型の薄膜トランジスタに関する。

【００４３】図８において、半導体層３直下のゲート絶
縁膜のみ他部より厚くしている。

【００４４】また、下地絶縁膜２も、半導体層部近辺の
み普通の厚さとしている。

【００４５】（第５の実施の形態）本実施の形態は、下
地絶縁膜に関する。

【００４６】図９において、半導体層３直下とこれを２
μｍはみ出た部分の下地ゲート絶縁膜２のみ他部より厚
くしている。

【００４７】以上、本発明をその実施の形態に基づいて
説明してきたが、本発明は何もこれらに限定されないの
は勿論である。すなわち、例えば以下の様にしても良
い。（１）実施に当たって、ＳｉＯ₂層の膜厚や領域毎の
膜厚差等は、ガラス基板の形状、寸法その他各製造高低
の内容如何によって種々最適な値が選択されている。（２）半導体層はポリシリコン膜でなく、単結晶シリ
コン、非晶質シリコン、その他ＧａＡｓ、ＳｉＧｅ、Ｓ
ｉＧｅＣ等の半導体化合物を用いている。（３）ゲート絶縁膜は、ＳｉＯ₂ 膜の一層でなく、Ｓｉ
Ｎ膜や、ＳｉＯ₂ 膜とＳｉＮ膜を含む多層膜を用いてい
る。また、製造の都合で組成は多少請求項のものと相違
している。（４）液晶装置は、光シャッターや光論理素子である。（５）絶縁膜の差は、例えば図４の（２）に示す様な段
差でなく、曲面状としている。（６）ＬＤＤ領域やオフセット領域での実施について
は、基板や素子の寸法、素子各部の材質等に応じてケー
スバイケースにしている。

【００４８】

【発明の効果】以上の説明で判るように、本発明によれ
ば、特にトップゲート型の薄膜トランジスタを形成した
大型のアレイ基板において、ゲート線層の直下の領域の
ゲート絶縁膜を他の領域よりも膜厚を厚く形成する等し
てマイクロクラックの発生を抑制し、また基板の反りを
抑制する。このため、液晶を使用した装置の性能が安定
し、また製造プロセスの安定性が向上する。

【図面の簡単な説明】

【図１】従来の半導体装置、特に薄膜トランジスタの
断面図である。

【図２】上記薄膜トランジスタの製造プロセスを示し
た図である。

【図３】本発明の第１の実施の形態の薄膜トランジス
タの断面図である。

【図４】上記薄膜トランジスタの製造プロセスを示し
た図である。

【図５】ゲート絶縁膜のゲート線層直下とその他の領
域の膜厚差とマイクロクラックの発生率の関係を示す図
である。

【図６】本発明の第２の実施の形態の液晶表示装置の
断面図である。

【図７】本発明の第３の実施の形態のＥＬ表示装置の
断面図である。

【図８】本発明の第４の実施の形態のボトムゲート型
薄膜トランジスタの断面図である。

【図９】本発明の第５の実施の形態の薄膜トランジス
タの断面図である。

【符号の説明】

１ガラス基板２アンダーコート（下地絶縁膜）層３チャネル領域のポリシリコン層、全ポリシ
リコン層３０島状のポリシリコン層３４ソース側ＬＤＤ領域のポリシリコン層３５ドレイン側ＬＤＤ領域のポリシリコン層４ソース領域のポリシリコン層５ドレイン領域のポリシリコン層６ゲート絶縁膜７ゲート線層（電極）８層間絶縁膜９４ソース配線層９５ドレイン配線層１０レジストマスク３３保護膜３４対向電極３５対向基板３６液晶材料４２引出電極４３発光材料

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２６Ｃ

Claims

【特許請求の範囲】

【請求項１】基板上にチャネル領域と、ソース領域と
ドレイン領域とが区分けして形成された半導体層と、半
導体層の上部に形成されたゲート絶縁膜と、チャネル領
域上部のゲート絶縁膜に形成されたゲート線層とを有し
てなる膜トランジスタにおいて、上記ゲート絶縁膜は、上記ゲート線層上部の膜圧の厚い
第１のエリアと、上記第１のエリア以外の、半導体層上部の膜圧の薄い第
２のエリアとを有していることを特徴とする薄膜トラン
ジスタ。
【請求項２】基板上にチャネル領域と、その両側のＬ
ＤＤ領域と、ソース領域とドレイン領域とが区分けして
形成された半導体層と、半導体層の上部に形成されたゲ
ート絶縁膜と、チャネル領域上部のゲート絶縁膜に形成
されたゲート線層とを有してなる薄膜トランジスタにお
いて、上記ゲート絶縁膜は、上記ゲート線層上部若しくは上記
ゲート線層と上記ＬＤＤ領域上部の膜圧の厚い第１のエ
リアと、上記第１のエリア以外の、半導体層上部の膜圧の薄い第
２のエリアとを有していることを特徴とする薄膜トラン
ジスタ。
【請求項３】基板上にチャネル領域と、その両側のオ
フセット領域と、更にその両側のＬＤＤ領域と、ソース
領域とドレイン領域とが区分けして形成された半導体層
と、半導体層の上部に形成されたゲート絶縁膜と、チャ
ネル領域上部のゲート絶縁膜に形成されたゲート線層と
を有してなる薄膜トランジスタにおいて、上記ゲート絶縁膜は、上記ゲート線層上部、上記ゲート
線層とオフセット領域上部若しくは上記ゲート線層とオ
フセット領域と上記ＬＤＤ領域上部の膜圧の厚い第１の
エリアと、上記第１のエリア以外の、半導体層上部の膜圧の薄い第
２のエリアとを有していることを特徴とする薄膜トラン
ジスタ。
【請求項４】前記第１のエリアは、前記第２のエリア
に比較して、ゲート絶縁膜の厚さが少くも１．５ｎｍ以上厚い所定増
厚膜圧エリヤであることを特徴とする請求項１、請求項
２若しくは請求項３に記載の薄膜トランジスタ。
【請求項５】前記半導体層は、ポリシリコンよりなるポリシリコン製半導体層であるこ
とを特徴とする請求項１、請求項２若しくは請求項３に
記載の薄膜トランジスタ。
【請求項６】前記半導体層は、ポリシリコンよりなるポリシリコン製半導体層であるこ
とを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項７】前記ゲート絶縁膜は、２酸化硅素よりなる２酸化硅素製ゲート絶縁膜であるこ
とを特徴とする請求項１、請求項２若しくは請求項３に
記載の薄膜トランジスタ。
【請求項８】前記ゲート絶縁膜は、２酸化硅素よりなる２酸化硅素製ゲート絶縁膜であるこ
とを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項９】前記ゲート絶縁膜は、２酸化硅素よりなる２酸化硅素製ゲート絶縁膜であるこ
とを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項１０】基板上にチャネル領域、ソース領域と
ドレイン領域が形成された半導体層と、半導体層の上部
に形成されたゲート絶縁膜と、チャネル領域上部のゲー
ト絶縁膜に形成されたゲート線層を有してなり、更にゲ
ート絶縁膜は、ゲート線層上部の膜圧の厚い第１のエリ
アと、該第１のエリア以外の半導体層上部の膜圧の薄い
第２のエリアとを有している薄膜トランジスタをスイッ
チング素子として用いていることを特徴とする液晶装
置。
【請求項１１】基板上にチャネル領域と、その両側の
ＬＤＤ領域と、ソース領域とドレイン領域とが区分けし
て形成された半導体層と、半導体層の上部に形成された
ゲート絶縁膜と、チャネル領域上部のゲート絶縁膜に形
成されたゲート線層とを有してなり、更にゲート絶縁膜
はゲート線層上部の膜圧の厚い第１のエリアと該第１の
エリア以外の半導体層上部の膜圧の薄い第２のエリアと
を有している薄膜トランジスタをスイッチング素子とし
て用いていることを特徴とする液晶装置。
【請求項１２】基板上にチャネル領域と、その両側の
オフセット領域と、更にその両側のＬＤＤ領域と、ソー
ス領域とドレイン領域とが区分けして形成された半導体
層と、半導体層の上部に形成されたゲート絶縁膜と、チ
ャネル領域上部のゲート絶縁膜に形成されたゲート線層
とを有してなり、更にゲート絶縁膜は少くもゲート線層
上部を覆う膜圧の厚い第１のエリアと、少くもソース領
域とドレイン領域の上部を覆う膜圧の薄い第２のエリア
とを有している薄膜トランジスタをスイッチング素子と
して用いていることを特徴とする液晶装置。
【請求項１３】上記スイッチング素子として用いてい
る薄膜トランジスタは、上記ゲート絶縁膜の厚さは、第１のエリアが第２のエリ
アに比較して少くも１．５ｎｍ以上厚く形成された所定
部ゲート絶縁膜増厚型薄膜トランジスタであることを特
徴とする請求項１０、請求項１１若しくは請求項１２に
記載の液晶装置。
【請求項１４】上記スイッチング素子として用いてい
る薄膜トランジスタは、上記ゲート絶縁膜が２酸化硅素よりなる２酸化硅素使用
型薄膜トランジスタであることを特徴とする請求項１
０、請求項１１若しくは請求項１２に記載の液晶装置。
【請求項１５】上記スイッチング素子として用いてい
る薄膜トランジスタは、上記ゲート絶縁膜が２酸化硅素よりなる２酸化硅素使用
型薄膜トランジスタであることを特徴とする請求項１３
に記載の液晶装置。
【請求項１６】基板上に少くもチャネル領域と、ソー
ス領域とドレイン領域とを有し更にこれら各領域が区分
けして形成された半導体層と、半導体層の上部に形成さ
れたゲート絶縁膜と、チャネル領域上部のゲート絶縁膜
上に形成されたゲート線層とを有しなり、更にゲート絶
縁膜は、少なくともゲート線層上部に在る膜圧の厚いエ
リアと、少なくともソース領域とドレイン領域の半導体
層の上部に在る膜圧の薄いエリアとを有する薄膜トラン
ジスタの製造方法であって、上記ゲート線層を形成するため、上記ゲート絶縁膜上に
ゲート金属膜を形成するゲート金属膜形成ステップと、上記形成されたゲート金属膜をパターニングし、この際
併せてゲート線層の下部とならない領域のゲート絶縁膜
をも薄く除去するゲート金属膜とゲート絶縁膜の兼用パ
ターニングステップとを有していることを特徴とする薄
膜トランジスタの製造方法。
【請求項１７】基板上に少くもチャネル領域と、ソー
ス領域とドレイン領域とを有し更にこれら各領域が区分
けして形成された半導体層と、半導体層の上部に形成さ
れたゲート絶縁膜と、チャネル領域上部のゲート絶縁膜
上に形成されたゲート線層とを有しなり、更にゲート絶
縁膜は、少なくともゲート線層上部に在る膜圧の厚いエ
リアと、少なくともソース領域とドレイン領域の半導体
層の上部に在る膜圧の薄いエリアとを有する薄膜トラン
ジスタの製造方法であって、上記ゲート線層を形成するため、上記ゲート絶縁膜上に
ゲート金属膜を形成するゲート金属膜形成ステップと、上記形成されたゲート金属膜をパターニングしてゲート
線層を形成するゲート線層形成ステップと、上記形成されたゲート線層をマスクとしてその下部とな
らない領域のゲート絶縁膜を所定厚さ除去するゲート線
層利用型ゲート絶縁膜パターニングステップとを有して
いることを特徴とする薄膜トランジスタの製造方法。
【請求項１８】上記ゲート金属膜とゲート絶縁膜の兼
用パターニングステップとゲート線層利用型ゲート絶縁
膜パターニングステップとは、上記ゲート絶縁膜の膜厚の薄いエリアが、厚いエリヤに
比較して少くも１．５ｎｍ以上薄くなる様に除去する所
定厚さ除去型のパターニングステップであることを特徴
とする請求項１６若しくは請求項１７に記載の薄膜トラ
ンジスタの製造方法。
【請求項１９】基板上に、絶縁膜と、その上に少くも
チャネル領域と、ソース領域とドレイン領域とを有し更
にこれら各領域が区分けして形成された半導体層と、該
半導体層の上部に形成されたゲート絶縁膜と、チャネル
領域上部のゲート絶縁膜に形成されたゲート線層とを有
してなる膜トランジスタにおいて、上記基板上の絶縁膜は、上記半導体層直下部及びその周
囲１〜２μｍに張り出した厚さが厚い第１のエリアと、上記第１のエリア以外の、膜圧の薄い第２のエリアとか
らなることを特徴とする薄膜トランジスタ。
【請求項２０】基板上に、絶縁膜と、その上に少くも
チャネル領域と、ソース領域とドレイン領域とを有し更
にこれら各領域が区分けして形成された半導体層と、該
半導体層の上部に形成されたゲート絶縁膜と、チャネル
領域上部のゲート絶縁膜に形成されたゲート線層とを有
してなる膜トランジスタにおいて、上記基板上の絶縁膜は、上記半導体層直下部及びその周
囲１〜２μｍに張り出した部分にのみある部分絶縁膜で
あることを特徴とする薄膜トランジスタ。
【請求項２１】基板上に、ゲート線層と、その上部に
形成されたゲート絶縁膜と、該ゲート絶縁膜の上に少く
もチャネル領域とソース領域とドレイン領域とを有する
半導体層とを有してなるボトムゲート型の薄膜トランジ
スタにおいて、上記基板上のゲート絶縁膜は、上記半導体層直下部の厚
さが厚い第１のエリアと、上記第１のエリア以外の、膜圧の薄い第２のエリアとか
らなることを特徴とするボトムゲート型の薄膜トランジ
スタ。