JP2012099847A - 薄膜トランジスタ基板の製造方法 - Google Patents

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Abstract

【課題】基板の反りを防止可能な構造を備えたことにより長期的な強度および特性の確保が可能な薄膜トランジスタ基板の製造方法を提供する。
【解決手段】基板3上に成膜されたゲート絶縁膜7と、ゲート絶縁膜7上にパターン形成された半導体薄膜9とを備えた薄膜トランジスタ基板1において、ゲート絶縁膜7における半導体薄膜9の外側となる位置には、溝パターン101が設けられている。ゲート絶縁膜7は、窒化シリコン膜7aとその上部の酸化シリコン膜7bとの積層構造からなり、溝パターン101は、窒化シリコン膜7aに形成されている。基板3はガラス材料からなる。
【選択図】図11

Description

本発明は、薄膜トランジスタ基板の製造方法に関し、特にはポリシリコンからなる半導体薄膜半導体薄膜を連続発振レーザ光の照射処理によって多結晶化する工程を備えた薄膜トランジスタ基板の製造方法に関する。
液晶表示装置や有機EL表示装置のようなフラット型の表示装置においては、複数画素のアクティブマトリックス表示を行うためのスイッチング素子として、薄膜トランジスタ(thin film transistor:TFT)が用いられている。特に、ポリシリコンを活性領域に用いたTFT(ポリシリコンTFT)は、チャネルにおけるキャリア移動度が高くスイッチング素子の構成材料として非常に優れた特性を有している。このようなポリシリコンTFTを有する薄膜トランジスタ基板の製造技術として、レーザ光の照射によるレーザアニール処理によって半導体薄膜を結晶化させる、いわゆる低温ポリシリコンプロセスが開発され、実用化されている。
上記低温ポリシリコンプロセスを適用した薄膜トランジスタ基板の製造においては、例えば先ず、基板上にゲート配線をパターン形成し、これを覆う状態でゲート絶縁膜を成膜する。このゲート絶縁膜は、例えば基板としてガラス基板を用いた場合には、ガラス基板にもともと含有されているナトリウム(Na)によるTFT特性の変動を抑えることを目的とし、窒化シリコン膜と酸化シリコン膜とを基板側から順に積層成膜した構成とする。次に、このゲート絶縁膜上にアモルファスシリコンからなる半導体薄膜を成膜し、この半導体薄膜に対してレーザ光を照射してアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜とする。その後、半導体薄膜に対する不純物の導入、ソースドレイン層の形成等を行うことにより、基板上にポリシリコンTFTを配列形成してなる薄膜トランジスタ基板を得る。
上記アモルファスシリコンを結晶化する工程では、パルスレーザを用いる方法と連続発振レーザを用いる方法がある。このうち、連続発振レーザを用いることにより、レーザ出力のばらつきが小さくなり、基板上の全面において均一な結晶化を行うことが可能になる。したがって、基板上に形成される薄膜トランジスタの特性の均一化を図ることが可能になる(下記特許文献1参照)。
特開2003−186421号公報
しかしながら、連続発振レーザによる半導体薄膜の結晶化を行う薄膜トランジスタ基板の製造では、連続発振レーザの照射によって基板に対して連続的に大きな熱量が与えられることになるため、基板に大きな「反り」が発生し易くなる。そして、このような大きな「反り」は、その後のプロセスに様々な問題を発生させる要因となる。
すなわち、基板の反り量が大きくなると、ステージに対する基板の保持の問題が発生し、搬送、フォトリソグラフィー、エッチング、CVD成膜プロセスへの影響がでる。例えば、搬送等すべてのプロセスにおいては、基板が落下し、基板破損につながる。また、フォトリソグラフィープロセスにおいては、焦点深度の関係で部分的に露光不良が生じる。さらに、エッチングプロセスにおいては、基板の全面を均等に冷却することが困難となり、エッチングの面内均一性にバラツキが生じる。そして、CVD成膜プロセスにおいては、基板面内における膜厚ばらつきを生じる要因となる。
反り量(反りの高さ)が異なる基板を用いて実験したところによると、反り量が150μmを超えると上記の問題が顕著に発生することがわかった。例えば、フォトリソグラフィー装置に基板の反り量が0μm、20μm、40μm、60μm、80μm、100μm、120μm、140μm、145μm、150μm、155μm、160μm、180μm、200μmの基板を用意して吸着による基板保持を行ったところ、反り量が150μm以下の基板は問題なく吸着したが、反り量が150μmより大きな基板は吸着できずフォトリソグラフィーが行えなかった。
そして、このような「反り」は、ガラス基板上に窒化シリコン膜を介して形成された半導体薄膜に対して連続発振レーザの照射による結晶化を行った場合に特に顕著に発生し、例えば200μmの高さにも達するのである。
また、以上のようなプロセス上の問題発生を防止するために、基板の反りを機械的な力で平らにしてプロセスを行うと、基板に無理な力が生じて、マイクロクラックが発生する等のダメージが加わってしまう。さらみ、基板の反りは、以上のようなプロセス上の問題点の他にも、この薄膜トランジスタ基板を用いた製品の長期的な強度や特性劣化にも影響を与える。
そこで本発明は、半導体薄膜の結晶化におけるアニール処理において基板の反りを生じることなく、薄膜トランジスタを配列形成することが可能な薄膜トランジスタ基板の製造方法を提供することを目的とする。
このような目的を達成するための本発明に係る薄膜トランジスタ基板の製造方法は、窒化シリコン膜とその上部の酸化シリコン膜との積層構造からなるゲート絶縁膜を基板上に形成する工程と、前記ゲート絶縁膜上に半導体薄膜を成膜する工程と、半導体薄膜を結晶化するアニール処理工程とを含み、窒化シリコン膜中の水素濃度を低減して、アニール処理工程を行うことを特徴としている。
このような製造方法においては、通常、汚染物質のバリア効果を有するがストレスが高いとされている窒化シリコン膜中の水素濃度を低減することにより、半導体薄膜を結晶化するアニール処理工程で生じたストレスによる基板の反りを防止している。ここで、窒化シリコン膜は、その内部に含有される水素濃度が高いほど、アニール処理の際に脱離する水素量が増加することで基板との間に高いストレスが加わることが分かった。したがって、窒化シリコンの水素濃度を低減することで、アニール処理の際に窒化シリコン膜から脱離する水素量が小さく抑えられてストレスの発生が抑制され、工程手順を変更することなく基板の反りが防止される。
以上説明したように本発明の薄膜トランジスタ基板の製造方法によれば、基板に大きな熱量が加わる連続発振レーザアニールを用いた低温ポリシリコンプロセスを適用しても基板の反りを防止することが可能であり、これにより以降のプロセスにおいての基板の保持特性が確保され、均一で確実な処理を行うことが可能になる。
本発明の薄膜トランジスタ基板の一例を示す平面図である。 図1におけるA−A'断面図である。 図3におけるB部の拡大断面図である。 薄膜トランジスタ基板に設けた溝パターンの第2の例を示す平面図である。 薄膜トランジスタ基板に設けた溝パターンの第3の例を示す平面図である。 薄膜トランジスタ基板に設けた溝パターンの第4の例を示す平面図である。 薄膜トランジスタ基板に設けた溝パターンの第5の例を示す平面図である。 薄膜トランジスタ基板の製造方法の第1実施形態を示す断面工程図である。 薄膜トランジスタ基板に溝パターンを設けた効果を示す基板の反り量を示すグフである。 基板の反り量を示す図である。 窒化シリコン膜(膜厚200nm)中の水素濃度に対する基板の反り量を示す図である。 窒化シリコン膜の膜厚に対する基板の反り量を示す図である。 ゲート絶縁膜における窒化シリコン膜の膜厚と閾値電圧シフトの関係を示す図である。
以下、本発明に係る各実施の形態を、図面に基づいて詳細に説明する。ここでは、液晶表示装置や有機EL表示装置などのフラット型の表示装置における駆動用基板として用いられる薄膜トランジスタ基板を例示し、その構成と製造方法を説明する。
<薄膜トランジスタ基板>
図1は、本発明の薄膜トランジスタ基板の一例を示す平面図であり、図2は図1におけるA−A'断面図である。尚、一部の層については、図1の平面図への図示を省略し、図2の断面図のみに図示してある。
これらの図に示す薄膜トランジスタ基板1は、ガラス材料からなる基板3上に、複数の薄膜トランジスタTrを配列形成してなる。この薄膜トランジスタTrは、例えばボトムゲート型であり、複数のゲート配線5が基板3上の水平方向に延設された状態でパターン形成されている。ゲート配線5は、例えば、モリブデン(Mo)からなる。
そして、このゲート配線5を覆う状態で、基板3上にはゲート絶縁膜7が設けられている。このゲート絶縁膜7は、窒化シリコン膜7aとこの上部の酸化シリコン膜7b(断面図のみに図示)との積層構造となっている。ここでは、ゲート絶縁膜7における下層部分を窒化シリコン膜7aとすることにより、ガラス材料からなる基板3に含有されたナトリウム(Na)等の汚染物質のチャネル部への供給を防止した構成とする。
また、ゲート絶縁膜7の上部には、各薄膜トランジスタTr部分においてゲート配線5の一部上に重なる状態で、半導体薄膜9(断面図のみに図示)がパターン形成されている。この半導体薄膜9は、後の製造方法において説明するレーザ光照射によって結晶化されたポリシリコンからなることとする。
また、半導体薄膜9の上部には、ゲート配線5上において半導体薄膜9の中央を横切るように、保護膜パターン11がパターン形成されている。この保護膜パターン11は、後の製造方法において説明するエッチングの際に半導体薄膜9を保護するためのものであり、例えば窒化シリコン膜で構成されている。
そして、この保護膜パターン11上において分離されて状態で、半導体薄膜9上に接してソース/ドレイン層13a,13bがパターン形成されている。このソース/ドレイン層13a,13bは、例えばn型不純物を含有するn型のアモルファスシリコンからなる。
また、ゲート絶縁膜7上には、一部をソース/ドレイン層13a,13b上に配置することで、それぞれ個別にソース/ドレイン層13a,13bに接続された接続用配線15a(断面図のみに図示)と信号線15bとが形成されている。信号線15bは、ゲート配線5と直交する方向に延設された状態で並列配置されている。これらの接続用配線15aおよび信号線15は、例えば、チタン(Ti)層とアルミニウム(Al)層との積層膜からなる。
そして、以上のように構成されたボトムゲート型の薄膜トランジスタTrを覆う状態で、窒化シリコンからなるパッシベーション膜17を介して平坦化絶縁膜19が設けられている。そして、この平坦化絶縁膜19上に、接続用配線15aを介して各薄膜トランジスタTrに接続された画素電極23が配列形成されている。画素電極23は、例えば、インジウム-スズ酸化物(ITO)等の透明導電膜で構成されている。
尚、断面図での図示は省略したが、信号線15bの下部には、絶縁膜を介して信号線15bの一部に重ねて電極配線25が設けられている。そして、この電極配線25と信号線15bとで絶縁膜を狭持した部分を、信号線15bによって薄膜トランジスタTrに接続された容量Cとして構成している。
そして、本実施形態の薄膜トランジスタ基板1においては、ゲート絶縁膜7を構成する窒化シリコン膜7aに、溝パターン101が設けられているところが特徴的である。この溝パターン101は、例えば図示したように、ゲート配線5と直交して信号線15bと平行して複数設けられている。この溝パターン101は、薄膜トランジスTrの動作特性に影響を及ぼさない位置に設けられることが必須であり、各薄膜トランジスタTr毎にパターン形成されている半導体薄膜9の外側となる位置に配置されることとする。
尚、図3の拡大断面図に示すように、この溝パターン101は、底部にまで貫通しておらず凹部状の底部に窒化シリコン膜7aが残っていても良い。溝パターン101の断面形状を、このような構成にすることで、窒化シリコン膜7aによるバリア効果が基板3上の全面で確保される。ただし、溝パターン101の底部に残す窒化シリコン膜7aの膜厚tは、基板3の反り防止の効果の観点からは薄い方が好ましく、また溝パターン101の配置状態から、窒化シリコン膜7aによるバリア効果を考慮する必要のない場合には、溝パターン101の底部に窒化シリコン膜7aの膜厚tをt=0として貫通させても良い。
以上のような構成の薄膜トランジスタ基板1は、基板3上に成膜されたゲート絶縁膜7を構成する窒化シリコン膜7aに溝パターン101を設けたことにより、基板3−窒化シリコン膜7a間のストレスが溝パターン101によって緩和される。このため、汚染物質のバリア効果を有する窒化シリコン膜7aを用いてゲート絶縁膜7を構成した場合であっても、このようなストレスによる基板3(すなわち薄膜トランジスタ基板1)の反りが防止される。
これにより、薄膜トランジスタ基板1の強度および特性を長期的に確保することが可能になる。
尚、上述した実施形態においては、溝パターン101が信号線15bと平行に延設配置された構成を説明した。しかしながら、溝パターン101の配設状態は、薄膜トランジスTrの動作特性に影響を及ぼさない位置であって、各薄膜トランジスタTr毎にパターン形成されている半導体薄膜9の外側となる位置であれば良く、図1で例示した状態に限定されることはない。
つまり、ゲート絶縁膜7の下層を構成する窒化シリコン膜7aに設けられる溝パターン101は、半導体薄膜9の外側となる位置であれば、図4に示すようにゲート配線5と平行に延設配置されても良く、図5に示すようにゲート配線5および信号線13bに対して斜め方向に延設配置されても良い。
さらに図6に示すように、溝パターン101は、窒化シリコン膜7aを複数の島状にパターニングするように、ゲート配線5と平行な方向と信号線13bと平行な方向との2方向に延設配置されても良い。この場合、図7に示すように、必要とする部分のみに窒化シリコン膜7aを残して他の部分を除去するように、幅広の溝パターン101であっても良い。ここで、窒化シリコン膜7aを残す部分は、図1に示した半導体薄膜9のパターンに重なる部分であることが好ましい。これにより、窒化シリコン膜7aがバリアとなり、基板3からの汚染物質が、半導体薄膜9で構成されるチャネル部分に達することを防止するためである。
また、以上の図1,および図4〜図7においては、溝パターン101の平面視的な配置形状が直線で構成されている場合を説明した。しかしながら、溝パターン101の平面視的な配置形状は、曲線で構成されても良く、図1,および図4〜図7で説明したそれぞれの例で、溝パターン101の平面視的な配置形状を曲線とした構成が例示される。
また、以上の図1,および図4〜図7においては、溝パターン101が一方向に連続して延設配置されている場合を説明した。しかしながら、溝パターン101は、各方向に断続的に延設されていても良く、図1,および図4〜図7で説明したそれぞれの例で、溝パターン101が、それぞれの方向に断続的に延設された構成が例示される。またこの場合、例えば、ゲート配線5や信号線13bを横切る位置には溝パターン101を配置しない構成としても良い。これにより、窒化シリコン膜7aに溝パターン101を形成することによる影響が、ゲート配線5や信号線13bに及ぶことを防止できる。
そして、以上説明した各構成の溝パターン101の断面形状は、図3を用いて説明したと同様であることとする。
<薄膜トランジスタ基板の製造方法−1>
次に、図8の断面工程図に基づいて、薄膜トランジスタ基板の製造方法の第1実施形態を説明する。尚、図8の断面工程図は、図1におけるA−A'断面に相当し、本第1実施形態においては、図1および図2を用いて説明した薄膜トランジスタ基板1の製造を説明する。
先ず、図8(1)に示すように、ガラス材料からなる基板3上に、例えば膜厚50〜300nmのモリブデン(Mo)膜を成膜し、これをパターニングすることによってゲート配線5を形成する。
次に、このゲート配線5を覆う状態で、膜厚50nmの窒化シリコン膜7aを成膜する。そして、この窒化シリコン膜7aをパターニングすることにより、窒化シリコン膜7aに溝パターン101を形成する。この溝パターン101は、上記薄膜トランジスタ基板の構成において説明した断面形状および配置状態で形成することとする。
以上のように溝パターン101を形成した後、膜厚120nmの酸化シリコン膜7bを成膜する。これにより、溝パターン101が形成された窒化シリコン膜7aと、酸化シリコン膜7bとを積層させた2層構造のゲート絶縁膜7を形成する。
次に、ゲート絶縁膜7上に、例えば、LPCVD法等によって40nmのアモルファスシリコンからなる半導体薄膜9を成膜する。そして、このアモルファスシリコンからなる半導体薄膜9に対して、連続発振レーザビームLhを照射したアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜9とする。この際、連続発振レーザビームLhを基板3内で走査することにより基板3全体の半導体薄膜9を結晶化によってポリシリコンとする。
以上の後には、通常の薄膜トランジスタ基板の形成手順を行う。
すなわち、先ず、図8(2)に示すように、プラズマCVD法による窒化シリコン膜の成膜とその後のパターニングにより、半導体薄膜9上に窒化シリコンからなる保護膜パターン11を形成する。
次に、パターニングされた保護膜パターン11を覆う状態で、半導体薄膜9上に、n型の不純物(例えばリン)を含むn型アモルファスシリコン膜201を約50nm程度の膜厚に形成する。その後、フォトリソグラフィーとエッチングプロセス工程を経て、n型アモルファスシリコン膜201とその下層の半導体薄膜9とを島状にパターニングする。
次に、図8(3)に示すように、n型アモルファスシリコン膜201を覆う状態で、チタン/アルミニウム/チタンの積層膜からなる配線膜203をスパッタ法によって成膜する。その後、配線膜203をパターニングすることによって、アモルファスシリコン膜201に接続された接続用配線15aと信号線15bとを形成する。その後さらに、接続用配線15aと信号線15bとから露出している保護膜パターン11上においてn型アモルファスシリコン201部分をエッチング除去して分離し、ソース/ドレイン層13a,13bを形成する。
以上のようにして、ボトムゲート型の薄膜トランジスタTrを形成した後には、図2に示したように、薄膜トランジスタTrを覆う状態で、窒化シリコンからなるパッシベーション膜17を成膜し、さらにこの上部に平坦化絶縁膜19を形成する。そして、平坦化絶縁膜19およびパッシベーション膜17に、接続用配線15aに達する接続孔21を形成する。次いで、接続孔21の底部の接続用配線15aに達する状態で、平坦化絶縁膜19上にITO膜を成膜し、このITO膜をパターニングすることにより、接続孔21を介して接続用配線15a(薄膜トランジスタTr)に接続された画素電極23を配列形成する。
以上により、図1および図2を用いて説明した薄膜トランジスタ基板1を完成させる。尚、図4〜図7を用いて説明した溝パターンを備えた薄膜トランジスタも、溝パターンの平面的なパターン形状を換えることにより、上述した手順と同様の手順で得ることができる。
以上説明した薄膜トランジスタ基板1の製造方法によれば、図8(1)を用いて説明したように、半導体薄膜9を結晶化させるためのレーザ光照射を行う際には、半導体薄膜9下の窒化シリコン膜7aに溝パターン101が形成された状態となっている。このため、連続発振されたレーザ光Lhの照射によって基板2に対して大きな熱量が与えられた場合であっても、この熱量による基板3−窒化シリコン膜7a間のストレスが緩和される。したがって、このストレスによる基板3の反りが防止された薄膜トランジスタ基板1を得ることが可能になる。
また、このような基板3の反りが防止されることにより、以降のプロセスにおいての基板3の保持特性が確保される。この結果、例えば、搬送等すべてのプロセスにおいては、基板3が落下することが防止され、また、フォトリソグラフィープロセスにおいては、焦点深度の関係で部分的に露光不良が生じることが防止される。さらに、エッチングプロセスにおいては、基板3の全面を均等に冷却することが可能になり、エッチングの面内均一性が確保される。そして、CVD成膜プロセスにおいては、基板3の面内において均等な膜厚での成膜を行うことが可能になる。
ここで図9には、以上の溝パターン101を設けた場合(溝パターン有り)と、溝パターン無しの場合とで、レーザ光の照射処理の後の基板3の反り量を測定した結果を示す。尚、図10に示すように、反り量δとは、基板3の反りの高さであることとする。図9の結果に示すように、溝パターン無しでは、基板3の反り量が200μmであったのに対して、溝パターン101を設けたことにより、基板3の反り量が100μmに低下し、溝パターン101をも得る効果が確認された。
<薄膜トランジスタ基板の製造方法−2>
次に、薄膜トランジスタ基板の製造方法の第2実施形態を説明する。
本第2実施形態の製造方法が、図8を用いて説明した第1実施形態の製造方法と異なるところは、図8(1)を用いて説明した窒化シリコン膜7aを成膜する工程で、窒化シリコン膜7a中の水素濃度を低減することにより、次の半導体薄膜9を結晶化する工程での熱ストレスによる基板3の反りを防止したところにある。この窒化シリコン膜7aに対しては、溝パターン101の形成を行わなくても良い。ただし、溝パターン101を形成した方が、基板3の反りを防止する効果が高くなる。
すなわち、窒化シリコン膜7a中の水素は、レーザ光照射による結晶化の処理中に、窒化シリコン膜7aより脱離し、これにより窒化シリコン膜7aが収縮することが知られている(例えば、M. P. Hughey et al; Thin Solid Films, Vol.460 (2004) p.7.)。そして、このような窒化シリコン膜7aの収縮により、基板3−窒化シリコン膜7a間のストレスが増大し、基板3の反りが発生する。
そこで、窒化シリコン膜7a中の水素濃度を低減させることにより、レーザ光照射による基板3の反りを防止するのである。尚、窒化シリコン膜7aは、成膜条件により水素濃度が変化する(例えば、Z. Lu et al; J. Vac. Sci. Technol. A, Vol.13, No.3 (1995) p.607.)。したがって、窒化シリコン膜7aの成膜条件を選択することにより、例えば、CVD成膜プロセスにおいて成膜ガスとして用いるアンモニアガス(NH3)の流量を調整することで窒化シリコン膜7a中の水素濃度を制御することができる。
この場合、例えば図11に示すように、ゲート絶縁膜7を構成する窒化シリコン膜7a(例えば膜厚200nm)中の水素濃度に対する基板3の反り量を、予めデータとして得ておく。尚、図11における水素濃度は、2次イオン質量分析装置SIMSにて分析した。また基板3の反り量は、図8(1)で説明したレーザ光の照射処理後に測定した結果である。また基板3の反り量は、図10を用いて説明したと同様である。
この図11から、膜厚200nmの窒化シリコン膜7aを形成した場合には、窒化シリコン膜7a中の水素濃度1%以下であれば、反り量を150μm以下に抑えることが可能であることが分かる。反り量が150μm以下であれば、製造装置のステージに対する基板3の保持が可能である。したがって、窒化シリコン膜7aの成膜においては、水素濃度1%となるような条件での成膜を行うこととする。
以上のようにして窒化シリコン膜7aを成膜し、さらに酸化シリコン膜7bを成膜してゲート絶縁膜7を形成した後には、第1実施形態と同様に行う。すなわち、ゲート絶縁膜7上にアモルファスシリコンからなる半導体薄膜9を成膜し、この半導体薄膜9に対して連続発振レーザ光Lhを照射したアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜9とする。この際、連続発振レーザ光Lhを基板3内で走査することにより基板3全体の半導体薄膜9を結晶化によってポリシリコンとする。
そして、第1実施形態において、図8(2)、(3)を用いて説明したと同様の工程を行うことにより、薄膜トランジスタ基板を作製する。
以上の製造方法によれば、窒化シリコン膜7a中の水素濃度を低減することにより、半導体薄膜9を結晶化する工程での熱ストレスによる基板の反りを防止している。したがって、第1実施形態の製造方法と同様の効果を得ることができる。またさらに、窒化シリコン膜7aの成膜条件を変更するだけであるため、工程数を増加させることなく、基板3の反りを防止することが可能である。
<薄膜トランジスタ基板の製造方法−3>
次に、薄膜トランジスタ基板の製造方法の第3実施形態を説明する。
本第3実施形態の製造方法が、図8を用いて説明した第1実施形態の製造方法と異なるところは、図8(1)を用いて説明した窒化シリコン膜7aを成膜する工程で、窒化シリコン膜7aの膜厚を制御することにより、次の半導体薄膜9を結晶化する工程での熱ストレスによる基板3の反りを防止したところにある。尚、窒化シリコン膜7aに対しては、溝パターン101の形成を行わなくても良い。ただし、溝パターン101を形成した方が、基板3の反りを防止する効果が高くなる。
ここでは、例えば図12に示すように、ゲート絶縁膜7を構成する窒化シリコン膜7aの膜厚に対する基板3の反り量を、予めデータとして得ておく。尚、基板3の反り量は、図10を用いて説明したと同様である。
この図12から、この窒化シリコン膜7aを形成した場合には、窒化シリコン膜7aの膜厚が40nm以下であれば、反り量を150μm以下に抑えることが可能であることが分かる。反り量が150μm以下であれば、製造装置のステージに対する基板3の保持が可能である。
ところで、ゲート絶縁膜7を構成する窒化シリコン膜7aは、ガラス材料からなる基板3からのアルカリ金属等汚染物質の拡散を防止するために用いるため、薄くするとその効果が小さくなり、長期信頼性試験をした場合、薄膜トランジスタの閾値電位Vthが変化してソース-ドレイン間電流Idsが変動してしまう。図13には、ゲート絶縁膜7における窒化シリコン膜7aの膜厚と閾値電圧シフトの関係を示す。閾値電圧シフトの測定条件は、Vg=30[V]、Vds=30[V]、温度は50[℃]、測定時間は10万[秒]である。通常、閾値シフトが3V程度以上になると、回路設計上の問題が生じる。このため、この閾値シフトを3V以下に抑える必要性から、窒化シリコン膜7aの膜厚は10nm以上が望ましいことが分かる。尚、上記薄膜トランジスタを用いる際、閾値電圧補正回路を併せて用いることにより、そのシフト量を補正して安定なソース-ドレイン間電流が得られる。
以上のことから、窒化シリコン膜7aの成膜においては、10nm〜40nmの膜厚で窒化シリコン膜7aを成膜する。
以上のようにして窒化シリコン膜7aを成膜し、さらに酸化シリコン膜7bを成膜してゲート絶縁膜7を形成した後には、第1実施形態と同様に行う。すなわち、ゲート絶縁膜7上にアモルファスシリコンからなる半導体薄膜9を成膜し、この半導体薄膜9に対して連続発振レーザ光Lhを照射したアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜9とする。この際、連続発振レーザ光Lhを基板3内で走査することにより基板3全体の半導体薄膜9を結晶化によってポリシリコンとする。
そして、第1実施形態において、図8(2)、(3)を用いて説明したと同様の工程を行うことにより、薄膜トランジスタ基板を作製する。
以上の製造方法によれば、窒化シリコン膜7aの膜厚により、半導体薄膜9を結晶化する工程での熱ストレスによる基板3の反りを防止している。したがって、第1実施形態の製造方法と同様の効果を得ることができる。またさらに、窒化シリコン膜7aの膜厚を変更するだけであるため、工程数を増加させることなく、基板3の反りを防止することが可能である。
尚、上述した第1実施形態〜第3実施形態における製造方法では、半導体薄膜9の結晶化を、連続発振レーザ光Lhの照射によって行う例を示した。しかしながら、この結晶化においては、連続発振レーザ光Lhの照射に順ずる熱プロセス、例えば、RTAを用いた熱結晶化等の方法に関しても適用できる。
また、以上説明した本発明の構成および製造方法は、大きな基板サイズにおいてより重要である。これは、図10に示すような反り量の定義において、下記式(1)(例えば、M. Hughey and R. Cook: Thin Solid Filmes, 460 (2004) p.7)より、基板サイズが大きくなるほど反りが大きくなることがわかる。また、10インチ以上の中型、大型基板になると、スクライブするということが出来ないため、製造方法としてだけでなく製品としても基板3の反りが大きな問題となってくる。したがって、上述した本発明の製造方法により、基板3の反りを抑えることが、信頼性の高い製品を得る上でも重要となる。
Figure 2012099847
さらに、上述した実施形態においては、ボトムゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板を例示した。しかしながら、本発明は、トップゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板に対しても適用可能であり、同様の効果を得ることができる。
さらに、本発明で適用した連続発振レーザ光の照射による結晶化を行った場合、窒化シリコン膜7aにおけるレーザ光の照射部は水素濃度が低く、未照射部は水素濃度が高くなる。したがって、窒化シリコン膜7aにおける平面的な水素濃度のバラツキを検知することにより、連続発振レーザ光照射を行ったか否かを判定することができる。
1…薄膜トランジスタ基板、3…基板、7…ゲート絶縁膜、7a…窒化シリコン膜、7b…酸化シリコン膜、9…半導体薄膜、101…溝パターン、Lh…連続発振レーザ光。

Claims (7)

  1. 窒化シリコン膜とその上部の酸化シリコン膜との積層構造からなるゲート絶縁膜を基板上に形成する工程と、
    前記ゲート絶縁膜上に半導体薄膜を成膜する工程と、
    前記半導体薄膜を結晶化するアニール処理工程とを含み、
    前記窒化シリコン膜中の水素濃度を低減して、前記アニール処理工程を行う
    薄膜トランジスタ基板の製造方法。
  2. 前記窒化シリコン膜中の水素濃度を低減することにより、前記アニール処理工程での熱ストレスによる基板の反りを防止する
    請求項1記載の薄膜トランジスタ基板の製造方法。
  3. 前記窒化シリコン膜の膜厚により、前記アニール処理工程での熱ストレスによる基板の反りを防止する
    請求項1または2記載の薄膜トランジスタ基板の製造方法。
  4. 前記半導体薄膜を結晶化する工程の前に、前記ゲート絶縁膜に溝パターンを形成する工程を行う
    請求項1乃至3のうちいずれか1つに記載の薄膜トランジスタ基板の製造方法。
  5. 前記溝パターンは、前記窒化シリコン膜に形成されている
    請求項4記載の薄膜トランジスタ基板の製造方法。
  6. 前記溝パターンの底部には、前記窒化シリコン膜が残されている
    請求項5記載の薄膜トランジスタ基板の製造方法。
  7. 前記基板はガラス材料からなる
    請求項1乃至6のうちいずれか1つに記載の薄膜トランジスタ基板の製造方法。
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