JP5615605B2 - Ffsモード液晶装置 - Google Patents
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Description
フラットパネルディスプレイにおいては、より一層の大型化や高精細(high definition:HD)化が進むと考えられ、画素スイッチング素子として従来一般使用されている非晶質シリコンTFT(a−SiTFT)よりも駆動能力が優れたTFTが必要になってくると考えられる。
a−SiTFTよりも駆動能力が優れたTFTとしては、多結晶シリコンTFT(pc−SiTFT)あるいは微結晶シリコンTFT(μc−SiTFT)等の結晶性シリコンTFTが検討されている。
駆動用TFTには、画素スイッチング用TFTに比べて大きな駆動電圧がより長時間印加され続けるため、電気特性の劣化が大きくなる。そのため、かかる用途においても、信頼性が高く、移動度の大きな多結晶シリコンTFT(pc−SiTFT)あるいは微結晶シリコンTFT(μc−SiTFT)等の結晶性シリコンTFTが好ましく用いられる。
特にμc−Siの場合、一般的には結晶粒径100nm以下の均一な結晶粒を有しており、これを用いることで、TFTの素子特性のバラツキが少なくなり、好ましい。
バックチャネルエッチングを行う際に、ソース・ドレイン電極とのオーミックコンタクト層(n層)とチャネル層の半導体膜とのエッチング選択性を確保することが困難である。そのため、基板面内のn層の膜厚ばらつきやエッチングレートのばらつきを考慮して、チャネル層の半導体膜の膜厚を厚く設定するとともに、エッチング時間を充分長く設定しておく必要がある。
しかしながら、特許文献1に記載のレーザアニールによりa−Si膜を多結晶化する方法では、はじめに形成するa−Si膜を厚く成膜するとa−Si膜の下層部まで充分に溶融できないため、ゲート絶縁膜との界面部分まで厚み方向全体に良好な結晶性を有する結晶性Si膜を形成することが難しい。また特許文献2に記載のプラズマCVD法により直接μc−Si膜を成膜する方法では、μc−Si膜の成膜レートが非常に遅いため、充分な厚さを得るにはスループットが著しく低下するという問題がある。
したがって、レーザアニールあるいはプラズマCVD法で形成した結晶性Si膜の上に比較的成膜レートの速いa−Si膜を積層することによって、バックチャネルエッチングに対するプロセスマージンを確保することがなされている。
バックチャネルエッチ型の逆スタガード構造のa−SiTFTでは、チャネル層であるa−Si膜の側面とソース電極及びドレイン電極とが直接接触した構造を採っている。この構造をそのまま結晶性Si膜を用いたTFTに適用すると、a−Si膜に比べて正孔移動度の大きい結晶性Si膜とソース電極及びドレイン電極とが直接接触した構造となる。
TFTをオフさせるにはゲート電極に逆バイアスとなる負電圧を印加するが、この時にゲート電極とソース・ドレイン電極との間に高電界が発生し、これによって結晶性Si膜に正孔が注入される。a−Si膜に比べて正孔移動度の大きい結晶性Si膜とソース電極及びドレイン電極とが直接接触した構造では、a−SiTFTに比較して、結晶性Si膜からのリーク電流がソース電極及びドレイン電極に流れやすい。
また、透過型の液晶表示装置では、画像表示中はバックライトから光が照射される。結晶性Si膜に光が照射されると膜中に電子正孔対が発生し、ゲート電極が負電圧の時に正孔が移動して光リーク電流が生成されてしまう。TFTのオフ時に流れるリーク電流は画素電極に書き込まれた電荷を消失させ、これによって表示不良を招く恐れがある。
また、pc−Si膜とa−Si膜との積層膜とソース・ドレイン電極との間に不純物がドープされたSi膜からなるオーミックコンタクト層を介在させても、ゲート電極が負電圧の時に結晶性Si膜内に生成された正孔がソース・ドレイン電極に流れることを充分に抑制することはできない。
本発明は特に、結晶性半導体膜を含むチャネル層を備え、駆動能力に優れたTFTを備え、従来のa−SiTFTアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、TFTのオフリーク電流を低減することが可能なアクティブマトリックス基板を提供することを目的とするものである。
本明細書において、「結晶性半導体膜」には、多結晶半導体膜及び微結晶半導体膜等が含まれる。
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、当該ゲート絶縁膜上に形成された結晶性半導体膜及び/又は非晶質半導体膜からなるチャネル層と、当該チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記チャネル層は前記ゲート電極の形成領域内に形成され、
前記ソース電極及び前記ドレイン電極は前記チャネル層の形成領域内に形成されており、
前記ゲート絶縁膜上の前記ゲート電極より離間した位置にソース配線が形成され、当該ソース配線が、前記ソース電極の直上に形成され、さらに前記ソース電極上から延設された酸化物導電膜からなる接続配線を介して前記ソース電極に接続されたものである。
本発明によれば、結晶性半導体膜を含むチャネル層を備え、駆動能力に優れたTFTを備え、従来のa−SiTFTアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができ、TFTのオフリーク電流を低減することが可能なアクティブマトリックス基板を提供することができる。
本発明によれば、バックライトからの光が照射される用途においても、TFTのオフリーク電流が抑制され、高品質なアクティブマトリックス基板を提供することができる。
図面を参照して、本発明に係る第1実施形態のアクティブマトリックス基板、及びこれを備えた液晶装置について説明する。
図1は本実施形態のアクティブマトリックス基板の概略全体平面図である。図2は1つの大きなマザー基板に本実施形態のアクティブマトリックス基板が多数一括形成されたマザーアクティブマトリックス基板の概略全体平面図である。図3は本実施形態のアクティブマトリックス基板の要部断面図である。図4A〜図4M及び図5A〜図5Bはアクティブマトリックス基板の製造工程図である。
視認しやすくするめ、各構成要素の縮尺や位置等は適宜実際のものとは異ならせてある。断面図においては適宜ハッチングを省略してある。
画素領域101には、複数のゲート配線(走査信号線)106と複数の蓄積容量配線107と複数のソース配線(表示信号線)5aとが形成されている。複数のゲート配線106及び複数の蓄積容量配線107とは互いに平行(図示左右方向)に延在しており、複数のソース配線5aは複数のゲート配線106及び複数の蓄積容量配線107に対して直交方向(図示上下方向)に延在している。
一対のゲート配線106及び蓄積容量配線107と1本のソース配線5aとで区画された1つ1つの領域が画素103となっている。アクティブマトリックス基板201では、多数の画素103がマトリックス状に配置されている。
ICチップ111、112は、FPC(Flexible Printed Circuit)等のプリント配線基板110に接続されている。
プリント配線基板110には各種信号を制御するICチップ113が実装されている。ICチップ113からゲート信号(走査信号)がゲート配線106に供給され、順次、画素スイッチング用TFT104が選択される。同様に、ICチップ113から表示信号がソース配線5aに供給され、表示データに応じた表示電圧が各画素103に供給される。
例えばフリンジフィールドスイッチング(fringe field switching:FFS)モードの液晶装置のように、対向電極がアクティブマトリックス基板側に配置される場合もある。
液晶パネルとその外側の光学部材は樹脂製あるいは金属製等のフレーム内に適宜収納される。
液晶装置では、画素電極と対向電極との間の電界によって液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化し、バックライトユニットから出射された光のうち視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化するので、画素103毎に表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができ、画素103毎に画像として視認される光量を制御することができる。蓄積容量105については表示電圧の保持に寄与する。
透光性を有する絶縁性基板1上に順次形成されたゲート電極2とゲート絶縁膜3と、
ゲート絶縁膜3上に島状に順次パターン形成されたノンドープの結晶性半導体膜41及びノンドープの非晶質半導体膜42からなるチャネル層と、
チャネル層上に互いに離間して形成されたソース電極5s及びドレイン電極5dとを備えた逆スタガード型のTFTである。
本実施形態において、結晶性半導体膜41及び非晶質半導体膜42からなるチャネル層とソース電極5s及びドレイン電極5dとの間には、N型不純物がドープされた非晶質半導体膜43からなるオーミックコンタクト層(低抵抗膜)が形成されている。オーミックコンタクト層は、ソース電極5s及びドレイン電極5dの間の領域が除去されている。
半導体膜41〜43からなる半導体積層膜4において、ソース電極5sとドレイン電極5dとの間がチャネル領域4c、ソース電極側の領域がソース領域4s、ドレイン電極5d側の領域がドレイン領域4dとなっている。
ゲート絶縁膜3は、SiNx、SiO2膜、又はこれらの積層膜等からなり、ゲート電極2を覆うように形成されている。
結晶性半導体膜41はノンドープの多結晶シリコン(pc−Si)膜又は微結晶シリコン(μc−Si)膜である。
非晶質半導体膜42はノンドープの非晶質シリコン(a−Si)膜である。
非晶質半導体膜43は、N型不純物がドープされた非晶質シリコン膜である。
非晶質半導体膜43は、非晶質半導体膜42と別に成膜せずに、非晶質半導体膜42の上層部にのみ不純物を注入して形成することもできる。
ソース電極5s及びドレイン電極5dは同じ金属膜5により形成されている。
ソース配線5a及びドレイン配線5bは、ソース電極5sとドレイン電極5dと同じ金属膜5により形成されている。
ソース配線5a及びドレイン配線5bの下層には、それぞれ半導体積層膜4a、4bが形成されている。半導体積層膜4a、4bは、画素スイッチング用TFT104のチャネル層及びオーミックコンタクト層と同じ半導体積層膜4により形成されている。
接続配線6bは、ドレイン電極5dの上面及びドレイン電極5dのドレイン配線5b側の側面、チャネル層及びオーミックコンタクト層の積層膜のドレイン配線5b側の側面、ゲート絶縁膜3上のドレイン電極5dとドレイン配線5bとの間の領域、ドレイン配線の下層4bの側面、及び、ドレイン配線5bの側面及び上面を被覆している。
チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線6a、6bとの界面等には、ITO等からなる酸化物導電膜6からの酸素供給によって、酸化膜(シリコン酸化膜)が形成されている。
同様に、画素スイッチング用TFT104のドレイン電極5d側に、画素スイッチング用TFT104から離間した領域に、画素スイッチング用TFT104のチャネル層及びオーミックコンタクト層の積層膜と同一の半導体積層膜4bを残し、この上にドレイン配線5bを形成し、このドレイン配線5bとドレイン電極5dとを透光性かつ導電性を有する接続配線6bで接続している。
絶縁膜7にはドレイン配線5b上にコンタクトホール8が開孔されており、ドレイン配線5b上の接続配線6bと画素電極9とがコンタクトホール8を介して電気的に接続されている。かかる構成によって、ドレイン電極5dが、接続配線6b、ドレイン配線5b、及びコンタクトホール8を介して画素電極9に導通されている。
画素スイッチング用TFT104の動作について簡単に説明する。
画素スイッチング用TFT104のゲート電極2にゲート電圧が印加されると、半導体積層膜4のチャネル領域4cのゲート絶縁膜3側(具体的には結晶性半導体膜41)にチャネルが形成される。この状態でソース配線5a側から信号電圧が与えられると、接続配線6a、ソース電極5s、ソース領域4s、チャネル領域4c、ドレイン領域4d、ドレイン電極5d、及びドレイン配線5bに電流が流れる。
透光性を有する絶縁性基板1上にスパッタ法によりゲート電極材料からなる金属膜を成膜する。
透光性を有する絶縁性基板1としては、例えばガラス基板を用いることができる。金属膜としては、アルミニウム(Al)、モリブデン(Mo)、及びクロム(Cr)等の金属膜、又はこれらの合金膜が挙げられる。中でも、Mo,Cr,及びこれらの合金等の高融点金属膜が好ましい。高融点金属膜を用いることにより、後のレーザ光照射時における熱ダメージによる損傷を抑えることができる。
上記金属膜上に、フォトレジストをスピンコート法により塗布し、塗布したフォトレジストを露光及び現像する第1のフォトリソ工程を行う。これにより所望の形状にフォトレジストがパターニングされる。その後、このフォトレジストパターンをマスクとして、金属膜をエッチングして所望の形状にパターニングし、フォトレジストパターンを剥離する。以上の工程を経て、ゲート電極2がパターン形成される。
図面上はゲート電極2の端面が基板面に対して垂直になっているが、その端面はテーパ状とすることが望ましい。ゲート電極2の端面をテーパ状とすることで、後に成膜するゲート絶縁膜3の被覆性が向上し、絶縁耐圧不良を抑制することができる。
ゲート絶縁膜3は例えば、絶縁性基板1側から、窒化シリコン膜(SixNy膜)と酸化膜(SiOx膜)の積層膜が好ましい。
ゲート絶縁膜3は他の膜構成でもよいが、少なくとも非晶質半導体膜40と接触する側をSiOx膜とすることにより、後工程でゲート絶縁膜3との界面から良好な結晶性を有し、厚み方向全体に結晶性が良好な結晶性半導体膜41を形成することができ、好ましい。
表面が露出した非晶質半導体膜40は、表面に自然酸化膜が形成されやすい。非晶質半導体膜40表面の自然酸化膜を除去し、大気からの汚染を除去するために、フッ酸(具体的には濃度数質量%程度の希フッ酸やバッファードフッ酸等が好ましく用いられる。)で非晶質半導体膜40表面を清浄化する。
上記清浄化後直ちに、絶縁性基板1上の非晶質半導体膜40に対して、ライン状にビーム成形されたレーザ光を基板全域に渡りスキャンさせながら照射するレーザアニール工程を実施して、微結晶半導体膜(μc−si膜)からなる結晶性半導体膜41を形成する。
ここではエキシマレーザ光を用い、レーザ光によって非晶質半導体膜40を完全に溶融させ、極短時間内で再結晶化を行う。この時、結晶粒径が100nm以下の微結晶粒になるように照射エネルギー密度を調整して行う。
レーザアニール条件を調整することで、多結晶半導体膜(pc−Si膜)からなる結晶性半導体膜41を形成することもできる。
結晶性半導体膜41は、プラズマCVD法により直接成膜することもできる(「背景技術」の項に挙げた特許文献2の段落0041等を参照)。
上記のように結晶性半導体膜41を形成した後、ノンドープの非晶質半導体膜(a−Si膜)42とN型不純物がドープされた非晶質半導体膜(a−Si膜)43とを連続成膜する。
N型不純物がドープされた非晶質半導体膜43をノンドープの非晶質半導体膜42上に成膜する代わりに、ノンドープの非晶質半導体膜42の上層部にのみイオンドーピングして、N型不純物がドープされた非晶質半導体膜43を形成してもよい。
さらに、結晶性半導体膜41、ノンドープの非晶質半導体膜42、及びN型不純物がドープされた非晶質半導体膜43からなる半導体積層膜4上に、スパッタ法でソース電極5s、ドレイン電極5d、ソース配線5a、及びドレイン配線5bを形成するための金属膜5を成膜する。
第2のフォトリソ工程ではまず、公知のハーフトーンマスク(スリットマスクあるいはグレイトーンマスクとも言う。)を用い、金属膜5上に、図4Dに示すような領域によって異なる膜厚を有するフォトレジストパターンPRを形成する。
フォトレジストパターンPRにおいて、ソース電極5sの形成領域PRs、ドレイン電極5dの形成領域PRd、ソース配線5aの形成領域PRa、及びドレイン配線5bの形成領域PRbは膜厚が相対的に厚い厚膜部であり、チャネル領域4cの形成領域PRcは相対的に薄い薄膜部である。これらの膜厚は塗布するフォトレジストの膜厚と露光条件によって調整可能である。
例えば、ポジ型のフォトレジストであれば、厚く残す部分は光を通さず、現像後に残さない部分は光をほぼ100%通し、現像後に薄く残す部分は光を部分的に通すハーフトーンマスクを用いて露光し、その後現像することで、図示するフォトレジストパターンPRが得られる。
上記のフォトレジストパターンPRをマスクとして、金属膜5をエッチングする。さらにフォトレジストパターンPRをマスクとして、N型不純物がドープされた非晶質半導体膜43、ノンドープの非晶質半導体膜42、及び結晶性半導体膜41を順次エッチングする。
O2アッシング処理によりフォトレジストパターンPRの薄膜部PRcを除去する。このとき、厚膜部PRs、PRd、PRa、PRbはマスクとして充分なレベルで残存し、薄膜部PRcは完全に除去される条件で、O2アッシング処理を実施する。
図中、O2アッシング処理後のフォトレジストパターンに符号PR'を付し、その厚膜部に符号PRs'、PRd'、PRa'、PRb'を付してある。
次に、上記のフォトレジストパターンPR'をマスクとして、金属膜5とN型不純物がドープされた非晶質半導体膜43のチャネル領域をエッチング(バックチャネルエッチング)する。
この工程では、通常、金属膜5とN型不純物がドープされた非晶質半導体膜43のチャネル領域を完全に除去するために、ノンドープの非晶質半導体膜42の上層部までオーバーエッチングする。しかしながら、非晶質半導体膜42は完全にはエッチングされず、チャネル領域が残るようにする。
以上の工程を経て、ソース領域4s、チャネル領域4c、ドレイン領域4d、ソース配線5aの下層4a、及びドレイン配線5bの下層4bからなる半導体積層膜4と、その上に形成されたソース電極5s、ドレイン電極5d、ソース配線5a、及びドレイン配線5bが一括形成される。
スパッタ法により図4Gに示した基板1上に酸化物導電膜6として例えば、ITO(インジウム錫酸化物)膜を成膜する。
次に、第3のフォトリソ工程によってフォトレジストパターンPRx、PRyを形成する。フォトレジストパターンPRxはソース電極5sとソース配線5aとの接続配線6aの形成領域のマスクであり、フォトレジストパターンPRyはドレイン電極5dとドレイン配線5bとの接続配線6bの形成領域のマスクである。
以上の工程を経て、ソース電極5sの上面及びソース電極5sのソース配線5a側の側面、チャネル層及びオーミックコンタクト層の積層膜のソース配線5a側の側面、ゲート絶縁膜3上のソース電極5sとソース配線5aとの間の領域、ソース配線の下層4aの側面、及び、ソース配線5aの側面及び上面を被覆する接続配線6aと、
ドレイン電極5dの上面及びドレイン電極5dのドレイン配線5b側の側面、チャネル層及びオーミックコンタクト層の積層膜のドレイン配線5b側の側面、ゲート絶縁膜3上のドレイン電極5dとドレイン配線5bとの間の領域、ドレイン配線の下層4bの側面、及び、ドレイン配線5bの側面及び上面を被覆する接続配線6bとが形成される。
後工程の熱履歴を利用すれば上記酸化膜は自然に生成されるが、上記酸化膜の形成を促進するために後工程で別途熱処理工程を実施してもよい。
絶縁膜7として例えば、窒化シリコン膜(SixNy膜)を成膜する。そして第4のフォトリソ工程によってコンタクトホール8の形成領域が開口したフォトレジストパターンPRを形成する。
上記のフォトレジストパターンPRをマスクにして絶縁膜7にコンタクトホール8を開孔し、その後、フォトレジストパターンPRを剥離する。
スパッタ法により絶縁膜7上に酸化物導電膜9として例えば、ITO膜を成膜する。そして画素電極9を形成するために第5のフォトリソ工程を行う。画素電極9は、コンタクトホール8を介してドレイン配線5bに接続させるために、フォトレジストパターンPRは画素電極の形成領域とコンタクトホール8を覆うように形成する。
上記のフォトレジストPRをマスクにして酸化物導電膜9をエッチングし、その後、フォトレジストパターンPRを剥離する。
以上の工程を経て、図3に示した構造が得られる。
最後に配向膜(図示せず)を形成して、アクティブマトリックス基板201が製造される。
図4D〜図4Gに示した第2のフォトリソ工程においては、ハーフトーンマスクを用いずに、図4Dにおいてチャネル領域PRcが薄膜部ではなく、PRs、PRdと同厚であるフォトレジストパターンを形成して、図4Eに示したエッチングを実施し、フォトレジストパターンを剥離した後、図4Fに示したフォトレジストパターンを形成して、図4Fに示したエッチングを実施し、フォトレジストパターンを剥離する2段階のフォトリソ工程を実施するようにしても構わない。
上記の2段階のフォトリソ工程において、2段階目のフォトレジストパターンは図5Aに示すパターン(チャネル領域のみが開口したパターン)とし、図5Bに示すようにエッチングを実施してもよい。
図4Dにおいてチャネル領域PRcが薄膜部ではなく、PRs、PRdと同厚であるフォトレジストパターンを形成して、図4Eに示したエッチングを実施し、フォトレジストパターンを剥離する。その後、スパッタ法で酸化物導電膜6を成膜する。
その後、図5Aに示すチャネル領域のみが開口したパターンのフォトレジストパターンPRを形成し、これをマスクとして、酸化物導電膜6及び金属膜5のチャネル領域をエッチングする。
次に、図5Bに示すフォトレジストパターンPRx、PRyを形成する。これをマスクにして酸化物導電膜6をエッチングし、さらにN型不純物がドープされた非晶質半導体膜43のチャネル領域をエッチングする。その後、フォトレジストパターンPRx、PRyを剥離する。
以上のようにしても、図4Iの構造が得られる。
液晶装置の製造においては、量産効率の点から、1つの大きなマザー基板に複数のアクティブマトリックス基板を一括形成することがなされる。
図2は、1つのマザー基板1Mに複数の上記実施形態のアクティブマトリックス基板201a、201b、・・・、201nをアレイ状に形成したマザーアクティブマトリックス基板10を示している。複数のアクティブマトリックス基板201a、201b、・・・、201nは、図4A〜図4Mで示した製造方法でマザー基板1M上に一括形成される。
対向電極(共通電極)、カラーフィルタ、画素間を遮光するブラックマトリックス(BM)、及び配向膜等を備えた対向基板(カラーフィルタ基板)についても、1つのマザー基板に複数の対向基板が一括形成される。
複数のアクティブマトリックス基板が形成されたマザー基板と複数の対向基板が形成されたマザー基板とをシール材と複数の球状のスペーサを介して接着し、これを複数の液晶パネルが横一列に並んだ短冊状のセルに切り出し、真空注入法により横一列に並んだ複数の液晶パネルに一括して液晶を注入・封止し、短冊状のセルを個々の液晶パネルに切り出すことで、個々の液晶パネルが製造される。
一方のマザー基板上にシール材を塗布した後、このシール材の中に液晶を滴下し、その後2枚のマザー基板を貼り合わせる液晶滴下法もある。
アクティブマトリックス基板201の外部端子部の部分は、対向基板に覆われず露出するように対向基板を小さく切断し、この露出した外部端子部に対してICチップ111、112やプリント配線基板110の実装を行う。
さらに液晶パネルの視認側と反対側にバックライトユニットを取り付ける。
樹脂や金属などよりなるフレーム内に、液晶パネル及びその外側の光学部材を適宜収納して、液晶装置が完成する。
結晶性半導体膜41はキャリア移動度が高いため、高い電界効果移動度を実現できる。さらに結晶性半導体膜41では結晶化によって結晶欠陥による欠陥準位が抑えられ、閾値電圧シフトを少なくできる。したがって、チャネル層として結晶性半導体膜41を用いることで、駆動能力に優れ、信頼性に優れたTFT104が得られる。
結晶性半導体膜41の結晶粒径は制限されず、結晶粒径が揃い、TFT特性のバラツキを小さくできることから、100nm以下が好ましい。
そのため、ソースドライバやゲートドライバ等の駆動回路を、画素スイッチング用TFT104と同じ素子構成の駆動用TFTを用いて構成し、画素スイッチング用TFT104を有する画素領域と同一基板上に形成することができる。かかる構成では、外付けICチップ不要によって、液晶装置の部品コスト削減、製造工程数の低減、生産性の向上、軽量化、及び狭額縁化が可能となり、好ましい。
本実施形態では、以下のようにオフリーク電流が抑制される構成を有しており、リーク電流による表示ムラ等の表示不良が抑制されている。
本実施形態において、結晶性半導体膜41及びノンドープの非晶質半導体膜42からなるチャネル層と、このチャネル層上に形成されたN型不純物がドープされた非晶質半導体膜43からなるオーミックコンタクト層とは、ゲート電極2の形成領域内に形成されており、ソース電極5s及びドレイン電極5dはチャネル層及びオーミックコンタクト層の形成領域内に形成されている。
かかる構成では、ソース電極5s及びドレイン電極5dはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜41の側面からソース電極5s及びドレイン電極5dにオフリーク電流が流れることが抑制される。
かかる構成では、接続配線6a、6bが形成された後の工程の熱履歴で自然に、あるいは接続配線6a、6bが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の側面と接続配線6a、6bとの界面に、ITO膜等の酸化物導電膜からなる接続配線6a、6bから酸素が供給されて、酸化膜(シリコン酸化膜)が形成される。
かかる構成では、チャネル層及びオーミックコンタクト層の側面と接続配線6a、6bとの界面に形成された酸化膜(シリコン酸化膜)が障壁となって、チャネル層をなす結晶性半導体膜41の側面からソース配線5a及びドレイン配線5bに流れるオフリーク電流が抑えられる。
一般に半導体膜に光が照射されると半導体中に電子正孔対が発生するが、ゲート電極2によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
本実施形態では、ソース配線5aとドレイン配線5bの下層にチャネル層とオーミックコンタクト層の積層膜と同層の半導体積層膜4a、4bを残している。
かかる構成では、半導体積層膜4a、4bにはバックライトからの光が照射される。しかしながら、リーク電流が問題となるのは、TFT104のオフ動作の時であり、ゲート電極2が負電圧の時である。ゲート電極2の負電圧によってTFT104側に正孔が流れ込もうとするが、半導体積層膜4a、4bにおいて光照射により電子正孔対が発生しても、正孔は接続配線6a、6bが障壁となってTFT104側には移動できない。したがって、本実施形態では、半導体積層膜4a、4bへのバックライトからの光照射によるオフリーク電流も抑制される。
したがって、本実施形態のアクティブマトリックス基板201は、従来のa−SiTFTアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
図面を参照して、本発明に係る第2実施形態のアクティブマトリックス基板について説明する。
図6は本実施形態のアクティブマトリックス基板の要部断面図である。第1実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
本実施形態のアクティブマトリックス基板202においても、ゲート絶縁膜3上のゲート電極2より離間した位置に、ソース電極5sに電気的に接続されたソース配線5aと、ドレイン電極5dに電気的に接続されたドレイン配線5bとが形成されている。ソース配線5a及びドレイン配線5bは、ソース電極5sとドレイン電極5dと同じ金属膜5により形成されている。
本実施形態では、接続配線6aは、ソース電極5sの上面及びソース電極5sのソース配線5a側の側面、チャネル層及びオーミックコンタクト層の積層膜のソース配線5a側の側面、ゲート絶縁膜3上のソース電極5sとソース配線5aとの間の領域、及び、ソース配線5aの側面及び上面を被覆している。
接続配線6bは、ドレイン電極5dの上面及びドレイン電極5dのドレイン配線5b側の側面、チャネル層及びオーミックコンタクト層の積層膜のドレイン配線5b側の側面、ゲート絶縁膜3上のドレイン電極5dとドレイン配線5bとの間の領域、及び、ドレイン配線5bの側面及び上面を被覆している。
チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線6a、6bとの界面等には、ITO等からなる酸化物導電膜6からの酸素供給によって、酸化膜(シリコン酸化膜)が形成されている。
同様に、画素スイッチング用TFT104のドレイン電極5d側に、画素スイッチング用TFT104から離間した領域に、ゲート絶縁膜3の直上にドレイン配線5bを形成し、このドレイン配線5bとドレイン電極5dとを透光性かつ導電性を有する接続配線6bで接続している。
第1実施形態の製造方法と同様に、図4A〜図4Bに示した工程を実施して、結晶性半導体膜41を形成する。次に、ノンドープの非晶質半導体膜42とN型不純物がドープされた非晶質半導体膜43とを連続成膜する。
次に、フォトリソ工程を実施して、結晶性半導体膜41とノンドープの非晶質半導体膜42とN型不純物がドープされた非晶質半導体膜43とからなる半導体積層膜4をパターニングして、ゲート電極2上にのみ島状に残す。ゲート電極2上に残す半導体積層膜4のパターンについては第1実施形態の図4Eを参照されたい。図4Eではソース配線5aとドレイン配線5bの形成領域にも半導体積層膜4が残っているが、本実施形態では、ソース配線5aとドレイン配線5bの形成領域には半導体積層膜4を残さない。
次に、スパッタ法により金属膜5を成膜する。
その後、第1実施形態の図4D〜図4Mに示したのと同様の工程を実施して、本実施形態のアクティブマトリックス基板202が製造される。
本実施形態においても、チャネル層を結晶性半導体膜41とノンドープの非晶質半導体膜42との積層膜としているので、ノンドープの非晶質半導体膜42とN型非晶質半導体膜43との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
かかる構成では、ソース電極5s及びドレイン電極5dはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜41の側面からソース電極5s及びドレイン電極5dにオフリーク電流が流れることが抑制される。
本実施形態においても、接続配線6a、6bが形成された後の工程の熱履歴で自然に、あるいは接続配線6a、6bが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線6a、6bとの界面に、ITO膜等の酸化物導電膜からなる接続配線6a、6bから酸素が供給されて、酸化膜(シリコン酸化膜)が形成される。
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜の側面と接続配線6a、6bとの界面に形成された酸化膜(シリコン酸化膜)が障壁となって、チャネル層をなす結晶性半導体膜41の側面からソース配線5aやドレイン配線5bに流れるオフリーク電流が抑えられる。
一般に半導体膜に光が照射されると、半導体中に電子正孔対が発生するが、ゲート電極2によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
本実施形態では、ソース配線5aとドレイン配線5bの下層にチャネル層とオーミックコンタクト層の積層膜と同層の半導体積層膜4a、4bを残していないので、ソース配線5a及びドレイン配線5bの光電流の影響を抑えることが可能となり、第1実施形態よりもさらに高品質な表示特性が得られる。
したがって、本実施形態のアクティブマトリックス基板202についても、従来のa−SiTFTアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
図面を参照して、本発明に係る第3実施形態のアクティブマトリックス基板について説明する。
図7は本実施形態のアクティブマトリックス基板の要部断面図である。第1実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
画素スイッチング用TFT104のソース電極5s側に、画素スイッチング用TFT104から離間した領域に、画素スイッチング用TFT104のチャネル層及びオーミックコンタクト層の積層膜と同層の半導体積層膜4aを残し、この上にソース配線5aを形成し、このソース配線5aとソース電極5sとを透光性かつ導電性を有する接続配線6aで接続している。
本実施形態のアクティブマトリックス基板203において、ドレイン電極側についてはドレイン配線5b及びその下層の半導体積層膜4bはなく、ドレイン電極5dにコンタクトホール8を介して画素電極9を接続している。
本実施形態においても、チャネル層を結晶性半導体膜41とノンドープの非晶質半導体膜42との積層構造としているので、ノンドープの非晶質半導体膜42とN型非晶質半導体膜43との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
かかる構成では、ソース電極5s及びドレイン電極5dはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜41の側面からソース電極5sやドレイン電極5dにオフリーク電流が流れることが抑制される。
本実施形態においても、接続配線6aが形成された後の工程の熱履歴で自然に、あるいは接続配線6aが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線6aとの界面に、ITO膜等の酸化物導電膜からなる接続配線6aから酸素が供給されて、酸化膜(シリコン酸化膜)が形成される。
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線6aとの界面に形成された酸化膜(シリコン酸化膜)が障壁となって、チャネル層をなす結晶性半導体膜41の側面からソース配線5aに流れるオフリーク電流が抑えられる。
本実施形態ではドレイン配線5bがないため、その分、画素電極9が占める面積が拡大されている。本実施形態では画素電極9の開口率が拡大するので、高透過率の液晶装置が得られる。
第1実施形態で説明したようにTFTをオフさせるにはゲート電極2に逆バイアスとなる負電圧を印加するが、この時にゲート電極2とソース・ドレイン電極5s、5d間で高電界が発生する。一般に画素スイッチング用TFTにおいては、特にドレイン電極側の高電界が問題になっている。
本実施形態では、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面は、ドレイン電極5dにも接続配線6bにも接触しておらず、絶縁膜7に被覆されている。かかる構成では、第1実施形態よりもドレイン電極5d側の光リーク電流が抑えられる。
一般に半導体膜に光が照射されると、半導体中に電子正孔対が発生するが、ゲート電極2によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
したがって、本実施形態のアクティブマトリックス基板203についても、従来のa−SiTFTアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
図面を参照して、本発明に係る第4実施形態のアクティブマトリックス基板について説明する。
図8は本実施形態のアクティブマトリックス基板の要部断面図である。第1実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
画素スイッチング用TFT104のソース電極5s側に、画素スイッチング用TFT104から離間した領域に、画素スイッチング用TFT104のチャネル層及びオーミックコンタクト層の積層膜と同層の半導体積層膜4aを残し、この上にソース配線5aを形成し、このソース配線5aとソース電極5sとを透光性かつ導電性を有する接続配線6aで接続している。
本実施形態のアクティブマトリックス基板204において、ドレイン電極側についてはドレイン配線5b及びその下層の半導体積層膜4bはなく、ドレイン電極5d直上に形成され、さらにドレイン電極5d上から延設された酸化物導電膜により画素電極6pが形成されている。
接続配線6aと画素電極6pとは同じ酸化物導電膜6により形成されている。
本実施形態では、ドレイン電極5dと画素電極6pとが直接接触している。
また、絶縁膜7は画素電極6pの大部分を覆わないパターンで形成されている。
本実施形態においても、チャネル層を結晶性半導体膜41とノンドープの非晶質半導体膜42との積層膜としているので、ノンドープの非晶質半導体膜42とN型非晶質半導体膜43との界面のバンドギャップの不整合を小さくし、リーク電流を抑制することができる。
かかる構成では、ソース電極5s及びドレイン電極5dはチャネル層及びオーミックコンタクト層の積層膜の上にのみ形成され、その側面には接していない。したがって、チャネル層をなす結晶性半導体膜41の側面からソース電極5sやドレイン電極5dにオフリーク電流が流れることが抑制される。
本実施形態においても、接続配線6aが形成された後の工程の熱履歴で自然に、あるいは接続配線6aが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線6aとの界面に、ITO膜等の酸化物導電膜からなる接続配線6aから酸素が供給されて、酸化膜(シリコン酸化膜)が形成される。
本実施形態においても、チャネル層及びオーミックコンタクト層の積層膜のソース側の側面と接続配線6aとの界面に形成された酸化膜(シリコン酸化膜)が障壁となって、チャネル層をなす結晶性半導体膜41の側面からソース配線5aに流れるオフリーク電流が抑えられる。
本実施形態において、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面は酸化物導電膜からなる画素電極6pで被覆されている。
本実施形態において、画素電極6pが形成された後の工程の熱履歴で自然に、あるいは画素電極6pが形成された後の熱処理によって、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面と画素電極6pとの界面に、ITO膜等の酸化物導電膜からなる画素電極6pから酸素が供給されて、酸化膜(シリコン酸化膜)が形成される。
本実施形態において、チャネル層及びオーミックコンタクト層の積層膜のドレイン側の側面と画素電極6pとの界面に形成された酸化膜(シリコン酸化膜)が障壁となって、チャネル層をなす結晶性半導体膜41の側面から画素電極6pに流れるオフリーク電流が抑えられる。
一般に半導体膜に光が照射されると、半導体中に電子正孔対が発生するが、ゲート電極2によりチャネル層及びオーミックコンタクト層への光照射自体が抑制されるので、バックライトからの光照射に起因したオフリーク電流が抑制される。
本実施形態では、絶縁膜7にコンタクトホール8を形成し、絶縁膜7上に画素電極9を形成する必要がないので、第1〜第3実施形態よりもフォトマスク工程を削減できる。
したがって、本実施形態のアクティブマトリックス基板204についても、従来のa−SiTFTアクティブマトリックス基板の製造方法を大きく変更することなく低コストに製造することができる。
図面を参照して、本発明に係る第5実施形態のアクティブマトリックス基板について説明する。
図9は本実施形態のアクティブマトリックス基板の要部断面図である。第3実施形態と同じ構成要素には同じ参照符号を付して、説明は適宜省略する。
FFSモードは、アクティブマトリックス基板側に画素電極と対向電極とを備え、液晶にフリンジ電界を印加して表示を行なう表示方式である。
高透過率が得られることから、本実施形態では、画素電極と対向電極としていずれも酸化物導電膜を用いる。
画素スイッチング用TFT104のソース電極5s側に、画素スイッチング用TFT104から離間した領域に、画素スイッチング用TFT104のチャネル層及びオーミックコンタクト層の積層膜と同層の半導体積層膜4aを残し、この上にソース配線5aを形成し、このソース配線5aとソース電極5sとを透光性かつ導電性を有する接続配線6aで接続している。
本実施形態のアクティブマトリックス基板205において、ドレイン電極側についてはドレイン配線5b及びその下層の半導体積層膜4bはなく、ドレイン電極5d直上に形成され、さらにドレイン電極5d上から延設された酸化物導電膜により画素電極6pが形成されている。
接続配線6aと画素電極6pとは同じ酸化物導電膜6により形成されている。
本実施形態において、平面視開口のない平板状の画素電極6pに対して、絶縁膜7を介して、平面視櫛歯状又はスリット状の複数の細長い開口を有する、同一電位の複数本の平面視ストライプ状の電極からなる対向電極19が対向形成されている(平面形状については図示略)。
本実施形態において、対向電極19は、ソース電極5s、ドレイン電極5d、及びソース配線5aと同じ金属膜5により形成された共通配線5cに、絶縁膜7に開孔されたコンタクトホール18を介して接続されている。また、共通配線5cの下層にはチャネル層及びオーミック層の積層膜と同層の半導体積層膜4cが形成されている。
第5実施形態においても第1実施形態の製造方法をそのまま適用できるので、ここでの説明は割愛する。
したがって、本実施形態においても第4実施形態と同様の効果が得られる。
本実施形態において、ソース配線5aとソース電極5s・ドレイン電極5dと共通配線5cとを同一膜・同一プロセスで形成し、接続配線6aと画素電極6pとを同一膜・同一プロセスで形成している。
本実施形態においても、第4実施形態と同様、絶縁膜7にコンタクトホール8を形成し、絶縁膜7上に画素電極9を形成する必要がない。したがって、絶縁膜7にコンタクトホール18を形成し、絶縁膜7上に対向電極19を設けても、第1実施形態の工程数と変わらず製造でき、FFSモードのアクティブマトリックス基板205を最少のフォトマスク工程数で製造できる。したがって、本実施形態では、第1実施形態と同様の効果を持つFFSモードのアクティブマトリックス基板205を、フォトマスク工程数の増加なしで製造できる。本実施形態では、FFSモードの液晶装置の生産性向上とコスト低減を実現し、さらに高品質な表示特性を実現できる。
かかる設計変更では、画素電極がFFSモードの上部電極となることから、第5実施形態における対向電極19と同様に、平面視櫛歯状又はスリット状の複数の細長い開口を有する、同一電位の複数本の平面視格子状の電極により形成すると良い。逆に、対向電極がFFSモードの下部電極となることから、第5実施形態の画素電極6pと同様に平面視開口のない平板状の電極により形成すると良い。
上記設計変形において、画素電極6pをドレイン電極5dに接続せずに共通配線5cに接続して形成した対向電極(下部電極)は、第5実施形態と同様に接続配線6aと同じ酸化物導電膜6により形成すると良く、この場合、接続配線6aと同一膜・同一プロセスで形成することができる。
上記設計変更においても、第5実施形態と同様、フォトマスク工程数の増加なしで製造でき、FFSモードの液晶装置の生産性向上とコスト低減を実現し、高品質な表示特性を実現できる。
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
以上の実施形態では、チャネル層として結晶性半導体膜41とノンドープの非晶質半導体膜42との積層膜を用いたアクティブマトリックス基板について説明したが、本発明は、結晶性半導体膜及び/又は非晶質半導体膜からなる任意の構成のチャネル層を備えたアクティブマトリックス基板に適用可能であり、同様の効果が得られる。
ただし、本発明は、非晶質半導体膜に比べて正孔移動度が大きく、よりオフリーク電流が生じやすい結晶性半導体膜を用いたアクティブマトリックス基板により有効である。
2 ゲート電極
3 ゲート絶縁膜
4、4a、4b 半導体積層膜
4s 半導体積層膜のソース領域
4d 半導体積層膜のドレイン領域
4c 半導体積層膜のチャネル領域
5 金属膜
5s ソース電極
5d ドレイン電極
5a ソース配線
5b ドレイン配線
5c 共通配線
6 酸化物導電膜
6a、6b 接続配線
6p 画素電極
7 絶縁膜
8 コンタクトホール
9 画素電極
10 マザーアクティブマトリックス基板
18 コンタクトホール
19 対向電極
40 非晶質半導体膜
41 結晶性半導体膜
42 ノンドープの非晶質半導体膜
43 N型非晶質半導体膜
101 画素領域
102 額縁領域
103 画素
104 薄膜トランジスタ(TFT)
105 蓄積容量
106 ゲート配線
107 蓄積容量配線
109 配線
110 プリント配線基板
111、112、113 ICチップ
201〜205 アクティブマトリックス基板
Claims (3)
- アクティブマトリックス基板と対向基板と当該2つの基板間に挟持された液晶層とを含む液晶パネル、及びバックライトを備えた透過型のFFSモード液晶装置であって、
前記アクティブマトリックス基板においては、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、当該ゲート絶縁膜上に形成された結晶性半導体膜及び/又は非晶質半導体膜からなるチャネル層と、当該チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置され、
前記チャネル層は前記ゲート電極の形成領域内に形成され、
前記ソース電極及び前記ドレイン電極は前記チャネル層の形成領域内に金属膜よりなる同一膜で形成され、
前記ソース電極及び前記ドレイン電極の直上には、開口部を有して互いに離間して形成され、透光性導電材料の同一膜からなる一対の酸化物導電膜が形成され、
前記開口部に対応した領域で、前記チャネル層の表層が削られてチャネル領域が形成され、
前記ドレイン電極の直上に形成された前記酸化物導電膜は、前記ドレイン電極上から前記チャネル層の形成領域外側まで延設され、当該延設の途中において前記チャネル層の側面に接して当該側面を覆い、かつ、当該酸化物導電膜の延設部分により前記画素電極が形成され、
前記画素電極と対向して配置され、前記画素電極との間でフリンジ電界を発生する透光性導電材料からなる対向電極が形成され、
前記ゲート絶縁膜上の前記ゲート電極より離間した位置に、前記チャネル層と同層の半導体膜と前記ソース電極及び前記ドレイン電極と同一膜よりなるソース配線とが同一パターン形状で積層された、
FFSモード液晶装置。 - 前記ソース配線の表面と、当該ソース配線及び当該ソース配線の下層に形成された前記半導体膜の両側面とを覆って、前記画素電極と同一膜よりなる酸化物導電膜が形成された請求項1に記載のFFSモード液晶装置。
- 前記ソース電極の直上に形成された前記酸化物導電膜は前記ソース電極上から前記ソース配線上まで延設され、かつ、前記ソース電極上から前記チャネル層の形成領域外側まで延設される途中において前記チャネル層の側面に接して当該側面を覆っており、前記ソース配線が当該酸化物導電膜からなる接続配線を介して前記ソース電極に接続された請求項1に記載のFFSモード液晶装置。
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