KR101338106B1 - 액정표시장치 및 그 제조방법 - Google Patents

액정표시장치 및 그 제조방법 Download PDF

Info

Publication number
KR101338106B1
KR101338106B1 KR1020060124001A KR20060124001A KR101338106B1 KR 101338106 B1 KR101338106 B1 KR 101338106B1 KR 1020060124001 A KR1020060124001 A KR 1020060124001A KR 20060124001 A KR20060124001 A KR 20060124001A KR 101338106 B1 KR101338106 B1 KR 101338106B1
Authority
KR
South Korea
Prior art keywords
pixel portion
electrode
region
film
pixel
Prior art date
Application number
KR1020060124001A
Other languages
English (en)
Other versions
KR20080003180A (ko
Inventor
김영주
이석우
박수정
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to US11/642,879 priority Critical patent/US7602454B2/en
Priority to JP2006346780A priority patent/JP4991277B2/ja
Priority to TW095149352A priority patent/TWI332265B/zh
Publication of KR20080003180A publication Critical patent/KR20080003180A/ko
Application granted granted Critical
Publication of KR101338106B1 publication Critical patent/KR101338106B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

화소부 TFT영역이 정의된 절연 기판을 제공하고, 상기 기판 상에 상기 화소부 TFT영역을 덮는 활성층을 형성하고, 상기 활성층 상에 화소부 게이트전극을 형성하고, 상기 화소부 게이트전극 양측의 활성층에 화소부 소오스영역 및 화소부 드레인영역을 형성하고, 상기 화소부 드레인영역을 가진 기판 상에 상기 화소부 소오스영역 및 화소부 드레인영역을 노출하는 각각의 제 1및 제 2콘택홀을 가진 보호막을 형성하고, 상기 보호막 상에 투명도전막 및 금속막을 차례로 형성하고, 상기 금속막 및 투명도전막을 선택적으로 식각하여 상기 제 1콘택홀을 덮으며 차례로 적층된 화소부 소오스전극 패턴/화소부 소오스전극, 및 상기 제 2콘택홀을 덮으며 차례로 적층된 화소부 드레인전극 패턴/화소부 드레인전극을 형성하는 것을 포함한다.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY AND METHOD FOR FABRICATING THE SAME}
도 1은 일반적인 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 4는 본 발명의 제 2실시예에 따른 액정표시장치의 어레이기판을 개략적으로 나타낸 평면도.
도 5a 내지 도 5k는 도 4의 Ⅲ-Ⅲ`선의 절단면을 보인 공정별 단면도.
도 6은 본 발명의 제 2실시예에 따른 액정표시장치의 패드부를 도시한 평면도.
도 7a 내지 도 7f는 도 6의 Ⅳ-Ⅳ`선의 절단면을 보인 공정별 단면도.
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 마스크 수를 감소시켜 제조공정을 단순화하고 수율을 향상시킬 수 있는 액정표시장치및 그 제조방법에 관한 것이다
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
상기 비정질 실리콘 박막 트랜지스터 기술은 1979년 영국의 LeComber 등에 의하여 개념이 확립되어 1986년에 3“ 액정 휴대용 텔레비전으로써 실용화되었고 최근에는 50” 이상의 대면적 박막 트랜지스터 액정표시장치가 개발되었다. 특히, 상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.
그러나, 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도(～1cm2/Vsec)로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발히 진행되고 있다.
다결정 실리콘 박막 트랜지스터 기술은 1982년에 액정 컬러 텔레비전이 개발된 이후로 캠코더 등의 소형 모듈에 적용하고 있으며, 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.
또한, 다결정 실리콘 박막 트랜지스터는 높은 구동 전압(～25V)을 갖는 비정질 실리콘 박막 트랜지스터에 비해 10V 미만에서 구동이 가능하므로 전력 소모를 감소시킬 수 있다는 장점이 있다.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.
도면에 도시된 바와 같이, 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 데이터 구동회로부(31)와 게이트 구동회로부(32)로 구성된 구동회로부(30)로 이루어져 있다. 이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(10)의 구동회로부(30)는 상기 컬러필터 기판(5)에 비해 돌출된 어레이 기판(10)의 화소부(35) 외곽에 위치하는데, 상기 돌출된 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(31)가 위치하며, 상기 돌출된 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(32)가 위치하게 된다.
이때, 상기 데이터 구동회로부(31)와 게이트 구동회로부(32)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 n 채널 박막 트랜지스터와 p 채널박막 트랜지스터를 모두 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(32)와 데이터 구동회로부(31)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 상기 컬러필터 기판(5)의 화소부(35)에는 컬러를 구현하는 컬러필터(미도시)와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극(미도시)이 형성되어 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화소부(35)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 이루게 된다. 이때, 상기 두 기판(5, 10)의 합착은 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키를 통해 이루어진다.
상기와 같이 구성되는 구동회로 일체형 액정표시장치는 다결정 실리콘 박막 트랜지스터를 이용하므로 소자 특성이 탁월하여 화상 품질이 우수하며, 고정세화가 가능하고 전력의 소비가 적다는 장점을 가지고 있다.
그러나, 상기 구동회로 일체형 액정표시장치는 동일 기판 위에 n 채널 박막 트랜지스터와 p 채널 박막 트랜지스터를 함께 형성하여야하기 때문에 단일 타입의 채널만을 형성하는 비정질 실리콘 박막 트랜지스터 액정표시장치에 비해 제조공정이 보다 복잡하다는 단점이 있다.
이와 같이 상기 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 다수회의 포토리소그래피(photolithography)공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
상기 문제점을 해결하기 위해, 본 발명의 과제는 마스크 수를 감소시켜 제조공정을 단순화하고 수율을 향상시킬 수 있는 액정표시장치 및 그 제조방법을 제공 하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 액정표시장치의 제조방법은 화소부 TFT영역이 정의된 절연 기판을 제공하고, 상기 기판 상에 상기 화소부 TFT영역을 덮는 활성층을 형성하고, 상기 활성층 상에 화소부 게이트전극을 형성하고, 상기 화소부 게이트전극 양측의 활성층에 화소부 소오스영역 및 화소부 드레인영역을 형성하고, 상기 화소부 드레인영역을 가진 기판 상에 상기 화소부 소오스영역 및 화소부 드레인영역을 노출하는 각각의 제 1및 제 2콘택홀을 가진 보호막을 형성하고, 상기 보호막 상에 투명도전막 및 금속막을 차례로 형성하고, 상기 금속막 및 투명도전막을 선택적으로 식각하여 상기 제 1콘택홀을 덮으며 차례로 적층된 화소부 소오스전극 패턴/화소부 소오스전극, 및 상기 제 2콘택홀을 덮으며 차례로 적층된 화소부 드레인전극 패턴/화소부 드레인전극을 형성하는 것을 포함한다.
또한, 본 발명에 따른 액정표시장치는 화소부 TFT영역이 정의된 절연 기판과, 상기 기판 상에 형성되며 상기 화소부 TFT영역을 덮는 활성층과, 상기 활성층 상에 형성된 화소부 게이트전극과, 상기 화소부 게이트전극 양측의 활성층에 형성된 화소부 소오스영역 및 화소부 드레인영역과, 상기 화소부 드레인영역을 가진 기판 상에 형성되며, 상기 화소부 소오스영역 및 화소부 드레인영역을 노출하는 각각의 제 1및 제 2콘택홀을 가진 보호막과, 상기 보호막 상에 형성되며, 상기 제 1콘택홀을 덮으며 차례로 적층된 소오스전극 패턴과 소오스전극, 및 상기 제 2콘택홀을 덮으며 차례로 적층된 화소부 드레인전극 패턴과 화소부 드레인전극을 포함한 다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 액정표시장치 및 그 제조방법에 대해 상세하게 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 특히 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소를 나타내고 있다.
도면에 도시된 바와 같이, 제 1 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채 널(conductive channel)을 형성하는 활성층(124‘)을 포함한다.
이때, 상기 제 1 실시예의 활성층(124‘)은 다결정 실리콘 박막으로 이루어지며, 상기 활성층(124’)은 그 일부가 화소영역으로 연장되어 공통라인(108)과 함께 제 1 스토리지 커패시터를 구성하는 스토리지패턴(124“)에 연결되어 있다. 즉, 상기 화소영역 내에는 상기 게이트라인(116)과 실질적으로 동일한 방향으로 공통라인(108)이 형성되어 있으며, 상기 공통라인(108)은 제 1 절연막(미도시)을 사이에 두고 그 하부의 스토리지패턴(124“)과 중첩하여 제 1 스토리지 커패시터를 구성한다. 이때, 상기 제 1 실시예의 스토리지패턴(124”)은 상기 활성층(124‘)을 구성하는 다결정 실리콘 박막에 별도의 마스크공정을 통한 스토리지 도핑을 통해 형성되게 된다.
상기 소오스전극(122) 및 드레인전극(123)은 상기 제 1 절연막과 제 2 절연막(미도시)에 형성된 제 1 콘택홀(140a) 및 제 2 콘택홀(140b)을 통해 상기 활성층(124‘)의 소오스영역 및 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 제 3 절연막(미도시)에 형성된 제 3 콘택홀(140c)을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.
이때, 상기 화소영역으로 연장된 드레인전극(123)의 일부는 상기 제 2 절연막을 사이에 두고 그 하부의 공통라인(108)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.
이하, 이와 같이 구성된 상기 어레이 기판의 제조공정을 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, n 채널의 TFT가 형성되는 화소부의 어레이 기판을 제조하는 과정을 예를 들어 나타내고 있다.
도 3a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(110) 위에 실리콘 박막을 형성한 다음, 상기 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성한다. 이때, 상기 기판(110)에는 n채널 TFT영역과 스토리지영역으로 구분되는 화소부 및 n채널 TFT영역과 p채널 TFT영역으로 구분되는 회로부(미도시)가 각각 정의되어 있다. 이후, 상기 다결정 실리콘 박막을 식각하여 활성층과 스토리지패턴을 구성할 다결정 실리콘 박막패턴(124)을 형성한다. (제 1 마스크공정) 이때, 상기 기판(110)과 상기 다결정 실리콘 박막패턴(124) 사이에는 버퍼층(111)이 개재될 수 있다.
도 3b에 도시된 바와 같이, 별도의 마스크(미도시)를 이용하여 상기 다결정 실리콘 박막패턴(124)의 일부를 가린 후 도핑을 진행하여 스토리지패턴(124“)을 형성한다. 여기서, 포토레지스트로 가려진 상기 다결정 실리콘 박막패턴(124)의 일부는 활성층(124‘)을 형성하게 된다. (제 2 마스크공정)
도 3c에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 제 1 절연막(115a)과 제 1 도전막을 형성한 후, 상기 제 1 도전막을 선택적으로 식각하여 상기 활성층(124') 위에 상기 제 1 도전막으로 이루어진 게이트전극(121)을 형성하는 동시에 상기 스토리지패턴(124") 위에 상기 제 1 도전막으로 이루어진 공통라인(108)을 형성한다.(제 3마스크 공정)
이때, 상기 제 1 도전막은 상기 게이트전극(121)과 공통라인(108)을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질로 이루어질 수 있다. 이때, 상기 공통라인(108)은 화소영역 내에서 상기 제 1 절연막(115a)을 사이에 두고 그 하부의 스토리지패턴(124")과 중첩하여 제 1 스토리지 커패시터를 구성하게 된다.
도 3d에 도시된 바와 같이, 상기 게이트전극(121)과 공통라인(108)을 가진 기판 상에 제 1감광막패턴(170)을 형성한다. 상기 제 1감광막패턴(170)은 상기 화소부 어레이 기판의 전면과 회로부의 n 채널 TFT영역을 덮고 회로부의 p 채널 TFT영역을 노출하도록 패터닝된다.(상기 회로부는 미도시됨) 상기 제 1감광막패턴(170)을 마스크로 하여 상기 회로부의 p 채널 TFT영역에 고농도의 p+ 이온을 주입하여 p+ 소오스영역과 드레인영역(미도시)을 형성한다.(제 4마스크 공정)
도 3e에 도시된 바와 같이, 제 1감광막패턴을 제거한다. 이어, 상기 p+ 소오스영역과 드레인영역을 가진 기판 상에 제 2감광막패턴(170')을 형성한다. 상기 제 2감광막패턴(170')은 상기 회로부의 p 채널 TFT영역과 상기 화소부/회로부의 n 채널 TFT영역 일부 및 스토리지영역을 덮도록 패터닝된다. 상기 제 2감광막패턴(170')을 마스크로 하여 상기 화소부 활성층(124')에 고농도의 n+ 이온을 주입한다. 그 결과, 상기 화소부 활성층(124')에 n+의 화소부 소오스영역(124a)과 화소부 드레인영역(124b)이 형성된다.(제 5마스크 공정)
도 3f에 도시된 바와 같이, 상기 제 2감광막패턴(170‘)을 제거한다. 이어, 상기 제 2감광막패턴이 제거된 기판 전면에 저농도의 n- 이온을 주입하여 엘디디(Lightly Doped Drain; LDD)영역(124l)을 형성한다. 도 3f에서, 미설명된 도면부호 124c는 상기 화소부 소오스영역(124a)과 화소부 드레인영역(124b) 사이에 전도채널을 형성하는 채널영역을 나타낸다. 구체적으로 설명하면, 상기 엘디디영역(124l)은 상기 화소부 소오스영역(124a)과 채널영역(124c) 및 상기 화소부 드레인영역(124b)과 채널영역(124c) 사이에 형성된다. 한편, 도면에 도시되지 않았지만, 상기 화소부의 n채널 TFT영역에 엘디디영역(124l)을 형성하는 동안, 상기 회로부의 n 채널 TFT영역에도 n-이온이 주입되어 엘디디영역이 형성되게 된다.
그 다음, 상기 엘디디영역(124l)을 가진 기판 전면에 제 2 절연막(115b)을 증착한 후, 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 제거하여 상기 화소부 소오스영역(124a)의 일부를 노출시키는 제 1 콘택홀(140a)과 상기 화소부 드레인영역(124b)의 일부를 노출시키는 제 2 콘택홀(140b)을 형성한다. (제 6 마스크공정)
도 3g에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 도전막을 형성하고 상기 제 2도전막을 선택적으로 식각하여 상기 제 1 콘택홀(140a)을 통해 상기 화소부 소오스영역(124a)과 전기적으로 접속하는 화소부 소오스전극(122)을 형성하며, 상기 제 2 콘택홀(140b)을 통해 상기 화소부 드레인영역(124b)과 전기적으로 접속하는 화소부 드레인전극(123)을 형성한다. (제 7 마스크공정)
이때, 상기 화소부 소오스전극(122)의 일부는 일방향을 연장되어 데이터라인(117)을 형성하게 되며, 상기 화소부 드레인전극(123)의 일부는 화소영역으로 연장되어 상기 제 2 절연막(115b)을 사이에 두고 그 하부의 공통라인(108)과 중첩하여 제 2 스토리지 커패시터를 구성하게 된다.
도 3h에 도시된 바와 같이, 상기 기판(110) 전면에 제 3 절연막(115c)을 증착한 후, 상기 제 3절연막(115c)을 선택적으로 식각하여 상기 화소부 드레인전극(123)의 일부를 노출시키는 제 3 콘택홀(140c)을 형성한다. (제 8 마스크공정)
도 3i에 도시된 바와 같이, 상기 제 3 절연막(115c)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 상기 제 3도전막을 선택적으로 식각하여 상기 제 3 콘택홀(140c)을 통해 상기 화소부 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다. (제 9 마스크공정)
이때, 상기 제 3 도전막은 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같이 투과율이 뛰어난 투명 도전물질을 사용할 수 있다.
상술한 바와 같이, 본 발명에 따른 제 1실시예에서는 다결정 실리콘 박막으로 활성층과 스토리지전극을 형성하고 별개의 마스크공정을 통해 상기 스토리지패턴에 스토리지도핑을 진행함으로써 총 9개의 마스크공정을 통해 화소부와 회로부의 TFT를 제작할 수 있다.
도 4는 본 발명의 제 2실시예에 따른 액정표시장치의 어레이기판을 개략적으로 나타낸 평면도이다. 또한, 도 6은 패드부를 도시한 평면도이다.
도 4에 도시된 바와 같이, 절연기판(201)에는 종횡으로 화소영역을 정의하는 게이트라인(213G)과 데이터라인(240)이 형성되어 있다.
상기 게이트라인(213G)과 데이터라인(240)의 교차영역에는 스위칭 소자인 TFT(Thin Film Transistor)가 형성되어 있다.
상기 화소영역 내에는 상기 TFT에 연결되어 컬러필터 기판(미도시)의 공통전극(미도시)과 함께 액정(미도시)을 구동시키는 화소전극인 화소부 드레인전극 패턴(219P2)이 형성되어 있다.
상기 TFT는 게이트라인(213G)에 연결된 화소부 게이트전극(213G2), 데이터라인(240)에 연결된 화소부 소오스전극(221S1) 및 화소부 드레인전극(221D1)으로 구성되어 있다. 또한, 상기 TFT는 상기 화소부 게이트전극(213G2)에 공급되는 게이트전압에 의해 화소부 소오스전극(221S1) 및 화소부 드레인전극(221D1) 간에 전도채널을 형성하는 제 1활성층(205P1A)을 포함한다. 상기 제 1활성층(205P1A)은 화소부 소오스영역(205P1AS) 및 화소부 드레인영역(205P1AD)으로 구분된다. 상기 제 1활성층(205P1A)은 일부가 화소영역(정확히는, 스토리지영역) 쪽으로 연장되며, 상기 화소영역 쪽으로 연장된 상기 제 1활성층(205P1A) 부위에는 스토리지 전극(205S)이 형성되어 있다.
상기 화소영역 내에는 상기 게이트라인(213G)가 실질적으로 동일한 방향으로 공통라인(213C)이 형성되어 있다. 상기 공통라인(213C)은 게이트절연막(미도시)을 사이에 두고 상기 스토리지전극(205S)와 중첩하여 스토리지 커패시터를 구성한다. 상기 공통라인(213C)은 상기 화소부 게이트전극(213G)과 동일 막으로 패터닝될 수 있다.
상기 공통라인(213C)을 가진 기판 위에는 보호막(미도시)이 배치된다. 상기 보호막 및 게이트절연막에는 상기 제 1활성층(205P1A)의 화소부 소오스영역(205P1AS)을 노출하는 제 1콘택홀(215H1) 및 화소부 드레인영역(205P1AD)을 노출하는 제 2콘택홀(215H2)이 형성된다. 상기 화소부 소오스전극(221S1) 및 화소부 드레인전극(221D1)은 상기 제 1콘택홀(215H1) 및 제 2콘택홀(215H2)을 통해 각각 상기 제 1활성층(205P1A)의 화소부 소오스영역(205P1AS) 및 화소부 드레인영역(205P1AD)과 전기적으로 연결된다.
상기 화소부 소오스전극(221S1)과 상기 화소부 소오스영역(205P1AS) 사이에는 화소부 소오스전극 패턴(219P1)이 개재된다. 또한, 상기 드레인전극(221D1)과 상기 화소부 드레인영역(205P1AD) 사이에는 화소부 드레인전극 패턴(219P2)이 개재된다. 상기 화소부 드레인전극 패턴(219P2)은 일부위가 화소영역 쪽으로 연장되도록 배치된다. 이때, 상기 화소부 드레인전극 패턴(219P2)은 화소전극에 해당될 수 있다.
즉, 상기 화소부 소오스전극 패턴(219P1) 및 화소부 드레인전극 패턴(219P2)은 각각 화소부 소오스전극(221S1) 및 화소부 드레인전극(221D1) 하부에 배치된다. 여기서, 상기 화소부 드레인전극 패턴(219P2) 및 상기 화소부 소오스전극 패턴(219P1)은 동일 막으로 패터닝된다. 상기 화소부 드레인전극 패턴(219P2) 및 상기 화소부 소오스전극 패턴(219P1)은 투명 도전막으로 패터닝될 수 있다.
한편, 도 6에 도시된 바와 같이, 상기 구성을 가진 기판(201)의 가장자리 부 위에 드라이브 IC(미도시)가 집적되어 있으며, 시스템에서 상기 기판(201)으로 처음 신호가 들어가는 드라이브 IC 부분에는 패드부가 정의되어 있다.
상기 패드부는 차례로 적층된 제 1금속막 패턴(213G4) 및 투명도전막 패턴(219P7)으로 구성된 패드(260)를 포함한다. 상기 제 1금속막 패턴(213G4)은 화소부 게이트전극(213G2)과 동일막으로 패터닝된다. 상기 패드부는 상기 제 1금속막 패턴(213G4)을 일부 노출하는 개구부(215O)를 가진 보호막(215)을 더 포함한다. 그리고, 상기 보호막(215) 상에는 상기 개구부(215O)를 통해 상기 제 1금속막 패턴(213G4)과 연결되는 상기 투명도전막 패턴(219P7)이 형성된다. 상기 투명도전막 패턴(219P7)은 화소부 소오스전극 패턴(219P1) 및 화소부 드레인전극 패턴(219P2)과 동일 막으로 패터닝된다.
도 5a 내지 도 5k는 도 4의 Ⅲ-Ⅲ`선의 절단면을 보인 공정별 단면도이다. 또한, 도 7a 내지 도 7f는 도 6의 Ⅳ-Ⅳ`선의 절단면을 보인 공정별 단면도이다.
이하, 도 5a 내지 도 5k 및 도 7a 내지 도 7f를 참고로 하여 본 발명의 제 2실시예에 따른 액정표시장치의 제조방법을 설명하기로 한다.
도 5a 및 도 7a에 도시된 바와 같이, 절연 기판(201)을 제공한다. 상기 절연기판(201)에는 화소부, 회로부, 패드부 및 실링라인부가 각각 정의되어 있다. 상기 화소부는 n채널(또는 p채널) TFT영역과 스토리지영역으로 구분되며, 상기 회로부는 n채널 TFT영역과 p채널 TFT영역으로 구분된다. 여기서, 상기 화소부는 n채널 TFT 또는 p채널 TFT가 모두 형성 가능하며, 이하에서는 편의상 n채널 TFT영역으로 설명하기로 한다. 또한, 상기 회로부는 n채널 TFT와 p채널 TFT가 모두 형성되어 CMOS 형태를 이룬다.
이어, 상기 절연기판(201) 상에 버퍼층(203) 및 다결정 실리콘막(205)을 차례로 형성한다. 상기 다결정 실리콘막(205)은 비정질 실리콘막을 증착하고 나서, 상기 비정질 실리콘막을 결정화하여 형성한다. 그 다음, 상기 다결정 실리콘막(205)을 가진 기판 상에 제 1감광막 패턴(231)을 형성한다. 이때, 상기 제 1감광막 패턴(231)은 상기 화소부의 n채널 TFT영역, 상기 회로부의 n채널 TFT영역, 및 상기 회로부의 p채널 TFT영역에 각각 형성될 활성층 형성부위를 덮도록 형성된다.
도 5b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하여 상기 다결정 실리콘막을 식각하여 상기 화소부의 n채널 TFT영역, 상기 회로부의 n채널 TFT영역, 및 상기 회로부의 p채널 TFT영역에 다결정실리콘막으로 된 각각의 제 1, 제2 및 제 3다결정실리콘 패턴(205P1)(205P2)(205P3)을 형성한다. (제 1마스크 공정)
도 5c에 도시된 바와 같이, 상기 제 1감광막 패턴을 제거한다. 이어, 상기 제 1, 제2 및 제 3다결정 실리콘 패턴을 가진 기판 상에 제 2감광막 패턴(233)을 형성한다. 이때, 상기 제 2감광막 패턴(233)은 상기 제 1, 제2 및 제 3다결정 실리콘 패턴(205P1)(205P2)(205P3)을 덮되, 스토리지영역의 제 1다결정 실리콘 패턴 부위를 노출시키도록 형성된다. 그 다음, 상기 제 2감광막 패턴(233)을 마스크로 하여 상기 기판에 불순물을 도핑하여 스토리지 전극(205S)을 형성한다. 여기서, 상기 스토리지전극(205S)을 제외한 제 1다결정 실리콘 패턴(205P1A)은 상기 화소부의 n채널 TFT영역의 활성층에 해당되고, 상기 제2다결정 실리콘 패턴(205P2)은 회로부 n채널 TFT영역의 활성층에 해당되고, 제 3다결정 실리콘 패턴은 회로부 p채널 TFT 영역의 활성층에 해당된다. 이때, 각 활성층을 구분하기 위해, 이하에서는 상기 화소부의 n채널 TFT영역의 활성층을 제 1활성층으로, 상기 회로부 n채널 TFT영역의 활성층을 제 2활성층으로, 그리고 상기 제 3다결정 실리콘 패턴은 회로부 p채널 TFT영역의 활성층을 제 3활성층으로 명명한다. (제 2마스크 공정)
도 5d에 도시된 바와 같이, 상기 제 2감광막 패턴을 제거한다. 그 다음, 상기 제 1,제 2및 제 3활성층(205P1A)(205P2)(205P3)을 가진 기판 상에 게이트절연막(207), 제 1금속막(213) 및 제 3감광막 패턴(235)을 차례로 형성한다. 이때, 상기 게이트 절연막(207)은 실리콘 산화막(SiO2)일 수 있다. 또한, 상기 제 3감광막 패턴(235)은 상기 화소부 전체, 상기 회로부의 n채널 TFT영역 전체, 및 p채널 TFT영역 중 일부를 덮도록 형성된다. 이후, 상기 제 3감광막 패턴(235)을 마스크로 하여 상기 제 1금속막을 식각하여 상기 회로부의 p채널 TFT영역에 회로부 제 1게이트전극(213G1)을 형성한다. (제 3마스크 공정) 이때, 화소부 전체 및 회로부 n채널 TFT영역은 상기 제 2감광막패턴(233)에 의해 마스킹된 상태이므로, 상기 제 1금속막이 패터닝되지 않고 그대로 잔류된다. 또한, 상기 제 1금속막은 습식 식각 방법으로 진행한다. 이로써, 상기 회로부 제 1게이트전극(213G1)은 측면으로 과도 식각될 수 있다.
계속해서, 도 5e에 도시된 바와 같이, 상기 제 3감광막 패턴을 제거한다. 이어, 상기 회로부 제 1게이트전극(213G1)을 가진 기판에 p+도핑을 실시한다. 그 결과, 상기 제 3활성층(205P3)에는 회로부 제 1소오스영역 및 회로부 드레인영역(205P3S)(205P3D)이 형성된다. 그 다음, 상기 회로부 제 1소오스영역 및 회로부 드레인영역(205P3S)(205P3D)을 가진 기판 상에 제 4감광막 패턴(237)을 형성한다. 이때, 상기 제 4감광막패턴(237)는 상기 화소부에서 각각의 화소부 게이트전극 및 공통라인이 형성될 부위, 상기 회로부의 n채널 TFT영역에서 회로부 제 2게이트전극이 형성될 부위, 그리고 상기 p채널 TFT영역 전체를 덮도록 형성된다.
도 5f 및 도 7a에 도시된 바와 같이, 상기 제 4감광막 패턴(237)을 이용하여 상기 잔류된 제 1금속막을 식각하여 화소부 게이트전극(213G2)이 구비된 게이트라인(미도시) 및 공통라인(213C)을 형성한다. 이때, 상기 게이트라인(미도시) 및 공통라인(213C) 형성과 동시에 상기 회로부의 n형 TFT영역에 회로부 제 2게이트전극(213G3) 및 패드부에 제 1금속막 패턴(213G4)를 형성한다. (제 4마스크 공정) 이때, 상기 잔류된 제 1금속막 식각 공정은 습식 식각으로 진행될 수 있다. 그 결과, 상기 화소부 게이트전극(213G2), 공통라인(213C) 및 회로부 제 2게이트전극(213G3)은 측면으로 과도 식각될 수 있다.
이어, 상기 제 4감광막 패턴을 가진 기판에 n+이온 도핑을 실시한다. 그 결과, 상기 화소부 게이트전극(213G2)의 양측 하부 제 1활성층(205P1A)에 화소부 소오스영역(205P1AS) 및 화소부 드레인영역(205P1AD)이 형성되고, 상기 회로부 제 2게이트전극(213G3)의 양측 하부 활성층(205P2)에 회로부 제2소오스영역(205P2S) 및 회로부 제 2드레인영역(205P2D)이 형성된다.
도 5f에 도시된 바와 같이, 상기 제 4감광막 패턴을 제거한다. 그 다음, 화소부 게이트전극(213G2) 및 회로부 제 2게이트전극(213G3)를 마스크로 하여 기판 전면에 엘디디 도핑(n-)을 실시한다. 그 결과, 상기 제 1활성층(205P1A)에 제 1엘 디디영역(205P1AL)이 형성되고, 제 2활성층(205P2)에 제 2엘디디영역(205P2L)이 형성된다. 상기 제 1, 제 2엘디디영역(205P1AL)(205P2L)은 습식 시디 바이어스만큼 형성되며, 별도의 마스크가 없는 상태에서 기판 전체에 도핑처리하여 얻을 수 있다.
도 5g 및 도 7b에 도시된 바와 같이, 상기 제 1, 제 2엘디디영역(205P1AL)(205P2L)을 가진 기판 상에 보호막(215)을 형성한다. 상기 보호막(215)은 차례로 적층된 실리콘산화막(SiO2) 및 실리콘질화막(SiNx)을 이용할 수 있다. 이때, 상기 보호막(215)은, (1) 상기 실리콘 산화막을 증착하고 활성화 열처리한 다음, 상기 실리콘 질화막을 증착하고 수소화 열처리를 실시하거나, 또는 (2) 상기 실리콘산화막(SiO2) 및 실리콘질화막(SiNx)을 차례로 형성하고 나서 이들 막을 열처리하여 형성한다. 여기서, (2)방법으로 보호막(215)을 형성할 경우, 1회의 열처리를 통해 상기 실리콘산화막(SiO2)의 활성화 및 실리콘질화막(SiNx)의 수소화를 동시에 진행할 수 있다.
한편, 상기 보호막(215)으로 단일의 실리콘질화막(SiNx)을 이용할 수 있다. 이와 같이, 본 발명에서는 상기 보호막(215)으로 실리콘질화막(SiNx)을 포함한 구조를 채택한다. 이때, 상기 실리콘질화막(SiNx)은 수소화에 기여할 수 있는 수소 소오스 역할을 한다.
그러나, 상술한 바와 같이, 상기 보호막(215)으로 실리콘산화막(SiO2)/ 실리콘질화막(SiNx) 구조 또는 단일의 실리콘질화막(SiNx)구조를 채택할 경우, 실리콘질화막(SiNx)은 유전상수가 6.5 ~7.0으로서 유전상수가 3.9인 실리콘 산화막(SiO2) 과 비교하여 동일 적층 두께에 대해 단위면적당 커패시턴스가 크다. 따라서, 상기 보호막(215)의 상부 및 하부에 각각 배열된 게이트라인과 데이터라인 간에 전기적 영향이 커져 신호 딜레이가 증가하게 된다. 이로써, 고속 동작이나 고해상도 구현 관점에서 문제가 될 수 있다.
이러한 문제점을 보완하기 위해, 상기 보호막(215)으로 상기 실리콘 질화막(SiNx) 위에 유전상수가 낮은 실리콘산화막(SiO2)을 적층한 실리콘산화막(SiO2)/실리콘질화막(SiNx)/실리콘산화막(SiO2)의 3중 구조를 채택할 수 있다. 이와 같이, 보호막(215)으로 실리콘산화막(SiO2)/실리콘질화막(SiNx)/실리콘산화막(SiO2)의 3중 구조를 채택할 경우, 실리콘산화막(SiO2)/실리콘질화막(SiNx)구조 또는 실리콘질화막(SiNx)구조와 비교하여 동일 적층 두께에 대해 단위면적당 커패시턴스를 작게 할 수 있다. 이로써, 게이트라인과 데이터라인간에 전기적 영향이 줄어들게 되어 딜레이 요소를 줄일 수 있다. 그 결과, 고속동작이나 고해상도를 실현할 수 있다.
이어, 별도의 마스크(미도시)를 이용하여 상기 보호막 및 게이트절연막을 식각하여 제1,제2,제3,제4,제5 및 제 6콘택홀(215H1)(215H2)(215H3)(215H4)(215H5)(215H6) 및 개구부(215O)를 형성한다. (제 5마스크 공정) 이때, 상기 제 1콘택홀(215H1)과 제 2콘택홀(215H2)은 상기 화소부 소오스영역(205P1AS) 및 화소부 드레인영역(205P1AD)을 노출한다. 또한, 상기 제 3콘택홀(221H3) 및 제 4콘택홀(221H4)은 상기 회로부 제 2소오스영역(205P2S) 및 회로부 제 2드레인영역(205P2D)을 노출한다. 상기 제 5콘택홀(221H5) 및 제 6콘택 홀(221H6)은 상기 회로부 제 1소오스영역(205P3S) 및 회로부 제 1드레인영역(205P3D)을 노출한다. 상기 개구부(215O)는 제 1금속막 패턴(213G4)를 노출한다.
그 다음, 상기 콘택홀들(215H1)(215H2)(215H3)(215H4)(215H5)(215H6) 및 개구부(215O)을 가진 기판 상에 베리어금속막(217)을 형성한다. 이때, 상기 베리어 금속막(217)으로는 몰리브덴막을 이용한다. 또한, 상기 베리어 금속막(217)은 300∼700Å, 바람직하게는 500Å 두께로 형성한다. 이어, 상기 베리어금속막(217)을 가진 기판 상에 감광막(239)을 도포한다. 이때, 상기 보호막(215)의 두께가 1.5∼2.5㎛, 바람직하게는 2.0㎛인 경우, 상기 감광막(239)은 0.5∼1.0㎛, 바람직하게는 0.8㎛ 두께로 도포한다.
도 5h 및 도 7c에 도시된 바와 같이, 상기 감광막을 에싱하여 제 5감광막 패턴(239P)을 형성한다. 이때, 상기 제 5감광막 패턴(239P)은 제1,제2,제3,제4,제5 및 제 6콘택홀(215H1)(215H2)(215H3)(215H4)(215H5)(215H6) 및 개구부(215O) 내에만 잔류되고 상기 보호막(215)의 상부 표면을 노출하도록 형성된다. 이어, 상기 제 5감광막 패턴(239P)을 가진 기판에 습식 식각 공정을 진행하여 상기 보호막(215) 상부 표면 상의 베리어 금속막을 선택적으로 제거한다. 그 결과, 상기 제1,제2,제3,제4,제5 및 제 6콘택홀(215H1)(215H2)(215H3)(215H4)(215H5)(215H6) 및 개구부(215O)를 덮는 베리어 금속막 패턴(217P)이 형성된다. 이때, 상기 베리어 금속막 패턴(217P)은, 상기 보호막(215)의 두께(＞ 2.0㎛ )에 따라, 상기 제1,제2,제3,제4,제5 및 제 6콘택홀(215H1)(215H2)(215H3)(215H4)(215H5)(215H6)의 바닥면을 덮도록 형성될 수도 있다. 상기 베리어 금속막 패턴(217P)은 이후에 형성될 투명도전막 과 화소부 소오스영역(205PA1S)과 화소부 드레인영역(205PA1D), 회로부 제 2소오스영역(205P2S)과 회로부 제 2드레인영역(205P2S) 및 회로부 제 1소오스영역(205P3S)과 회로부 제 1드레인영역(205P3D) 간의 콘택 저항을 개선하는 역할을 한다.
도 5i 및 도 7d에 도시된 바와 같이, 상기 제 5감광막 패턴을 제거한다. 그 다음, 상기 베리어 금속막 패턴(217P)을 가진 기판 상에 투명 도전막(219), 제 2금속막(221) 및 절연막(223)을 형성한다. 이어, 상기 절연막(223)을 가진 기판 상에 슬릿 또는 하프톤 마스크(미도시)를 이용하여 제 6감광막 패턴(241)을 형성한다. 이때, 상기 제 6감광막 패턴(241)은 각각의 상기 제1,제2,제3,제4,제5 및 제 6콘택(215H1)(215H2)(215H3)(215H4)(215H5)(215H6) 및 개구부(215O)와 대응된 부위를 덮되, 상기 회로부의 n채널 TFT영역, 회로부 p채널 TFT영역 및 화소부의 n채널 TFT영역이 상기 화소부의 스토리지영역 및 및 패드부보다 상대적으로 두껍게 형성된다.
도 5j 및 도 7e에 도시된 바와 같이, 상기 제 6감광막 패턴을 마스크로 하여 절연막, 제 2금속막 및 투명 도전막을 습식 식각한다. 이어, 상기 제 6감광막 패턴을 에싱한 다음, 상기 에싱된 제 6감광막 패턴(241P)에 의해 노출된 절연막 및 제 2금속막을 식각한다. (제 6마스크 공정) 그 결과, 상기 화소부 n채널 TFT영역에는 상기 제 1콘택홀(215H1) 및 제 2콘택홀(215H2)을 덮으며 차례로 적층된 화소부 소오스전극 패턴(219P1)/화소부 소오스전극(221S1)/화소부 제 1절연패턴(223P1) 및 화소부 드레인전극 패턴(219P2)/화소부 드레인전극(221D1)/화소부 제 2절연패턴(223P2)이 형성됨과 동시에 상기 제 3콘택홀(215H3) 및 제 4콘택홀(215H4)을 덮 으며 차례로 적층된 회로부 제 2소오스전극 패턴(219P3)/회로부 제 2소오스전극(221S2)/회로부 제 1절연패턴(223P3) 및 회로부 제 2드레인전극 패턴(219P4)/회로부 제 2드레인전극(221D3)/회로부 제 2절연패턴(223P4)이 형성된다. 또한, 이와 동시에, 회로부 p채널 TFT영역에는 상기 제 5콘택홀(215H5) 및 제 6콘택홀(215H6)을 덮으며 차례로 적층된 회로부 제 1소오스전극 패턴(219P5)/회로부 제 1소오스전극(221S3)/회로부 제 3절연패턴(223P35) 및 회로부 제 1드레인전극 패턴(219P6)/회로부 제 1드레인전극(221D3)/회로부 제 4절연패턴(223P6)이 형성된다. 이때, 상기 화소부 드레인전극 패턴(219P2)은 화소전극일 수 있다. 한편, 상기 패드부에는 개구부(215O)를 통해 제 1금속막 패턴(213G4)과 연결되는 패드부 투명도전막 패턴(219P7)이 형성된다. 이때, 상기 차례로 적층된 제 1금속막 패턴(213G4) 및 패드부 투명도전막 패턴(219P7)은 패드(260)에 해당된다.
한편, 도 7e에서, 미설명된 도면부호 221P는 화소부에 연장된 패드부 제2금속막 패턴에 해당되며, 상기 패드부 제2금속막 패턴(221P)은 화소부 소오스전극/ 드레인전극(221S1)(221D1) 및 회로부 제 1, 제2소오스전극/ 제 1, 제 2드레인전극(221S3) (221S2)/(221D3) (221D3)과 동일막으로 패터닝된다. 또한, 도 7e에서, 미설명된 도면부호 223P7은 패드부 제 5절연패턴에 해당되며, 상기 패드부 제 5절연패턴(223P7)은 화소부 제 1, 제 2절연패턴(223P1)(223P2) 및 회로부 제 1, 제 2, 제3 및 제 4절연패턴(223P3) (223P4) (223P35) (223P6)과 동일 막으로 패터닝된다.
한편, 상기 화소부 제 1절연패턴(223P1), 화소부 제 2절연패턴(223P2), 회로부 제 1절연패턴(223P3), 회로부 제 2절연패턴(223P4), 회로부 제 3절연패 턴(223P35) 및 회로부 제 4절연패턴(223P6)은 이후의 셀 합착 공정 시 컬러필터 기판과의 공통전극 커패시턴스를 줄이기 위한 역할을 한다. 이로써, 액정 딜레이를 방지할 수 있다.
도 5k 및 도 7f에 도시된 바와 같이, 에싱된 제 6감광막 패턴을 제거한다. 이어, 상기 실링라인부에 실링라인(225)을 형성한다.
상술한 바와 같이, 본 발명의 제 2실시예에서는 활성층 형성( 제 1마스크 공정), 스토리지전극 형성(제 2마스크 공정), 회로부 p채널 TFT영역에 회로부 제 1게이트전극 형성(제 3마스크 공정), 화소부 게이트전극, 공통전극 및 회로부 제 2게이트전극 형성(제 4마스크 공정), 보호막에 콘택홀들 및 개구부 형성 (제 5마스크 공정), 차례로 적층된 화소부 소오스전극 패턴/화소부 소오스전극, 화소부 드레인전극 패턴/화소부 드레인전극, 회로부 제 2소오스전극 패턴/회로부 제 2소오스전극, 회로부 제 2드레인전극 패턴/회로부 제 2드레인전극, 회로부 제 1소오스전극 패턴/회로부 제 1소오스전극, 회로부 제 1드레인전극 패턴/회로부 제 1드레인전극 패턴 형성(제 6마스크 공정) 공정 순으로 진행한다. 따라서, 이와 같은 일련의 공정을 거쳐 고개구율 6마스크 CMOS 구조를 구현할 수 있다.
본 발명에 따르면, 회절노광 공정에 의해 하나의 마스크를 이용하여 화소전극 및 소오스전극/드레인전극을 형성한다. 따라서, 박막 트랜지스터 제조에 사용되는 마스크 수를 줄여 제조공정 및 비용을 절감시킬 수 있다.
본 발명에서는 패드부에 뿐만 아니라 실라인부 외곽까지 투명도전막 패턴을 형성한다. 따라서, 부식에 의한 데미지를 최소화할 수 있는 이점이 있다.

Claims (36)

  1. 화소부 TFT영역 및 스토리지 영역이 정의된 기판을 제공하는 단계;
    상기 기판상에 상기 화소부 TFT영역과 스토리지 영역을 덮는 활성층을 형성하는 단계;
    상기 활성층의 스토리지 영역에 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극과 활성층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 활성층 상의 상기 게이트 절연막 상에 화소부 게이트전극을 형성하고, 상기 스토리지 전극 상의 게이트 절연막 상에 공통라인을 형성하는 단계;
    상기 화소부 게이트전극 양측의 상기 활성층에 화소부 소오스영역 및 화소부 드레인영역을 형성하는 단계;
    상기 화소부 게이트전극과 공통라인을 포함한 기판 전면에 보호막을 형성하는 단계;
    상기 보호막에 상기 화소부 소오스영역 및 화소부 드레인영역을 노출하는 각각의 제 1 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 및 제 2 콘택홀을 포함한 상기 보호막 상에 투명도전막 및 금속막을 차례로 형성하는 단계; 및
    한 번의 마스크 공정을 통해 상기 금속막 및 투명도전막을 선택적으로 식각하여 상기 제 1콘택홀을 덮으며 투명도전막패턴과 금속막패턴으로 구성된 화소부 소오스전극, 및 상기 제 2콘택홀을 덮으며 투명도전막패턴과 금속막패턴으로 구성된 화소부 드레인전극과 함께, 상기 화소부 드레인전극의 상기 투명도전막패턴으로 구성된 화소전극을 형성하는 단계를 포함하여 구성되는 액정표시장치의 제조방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 보호막을 형성하는 단계는,
    상기 화소부 드레인영역을 가진 기판 상에 실리콘산화막을 증착 및 활성화 열처리를 실시하는 공정과,
    상기 활성화된 실리콘 산화막 상에 실리콘질화막을 증착 및 수소화 열처리를 실시하는 공정으로 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1항에 있어서, 상기 보호막을 형성하는 단계는,
    상기 드레인영역을 가진 기판 상에 실리콘산화막 및 실리콘질화막을 차례로 형성하는 공정과,
    상기 실리콘 질화막 및 상기 실리콘 산화막을 열처리하여 상기 실리콘 산화막의 활성화 및 상기 실리콘 질화막의 수소화를 동시에 진행하는 공정으로 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 1항에 있어서, 상기 보호막 형성하는 단계는,
    상기 드레인영역을 가진 기판 상에 실리콘산화막, 실리콘질화막 및 실리콘산화막을 차례로 형성하는 공정으로 이루어지는 것을 포함하는 액정표시장치의 제조방법.
  6. 제 1항에 있어서, 상기 보호막에 제1 및 제2 콘택홀을 형성하는 단계 이후에,
    상기 제 1 및 제 2 콘택홀 내부를 채우는 베리어 금속막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 6항에 있어서, 상기 베리어 금속막 패턴을 형성하는 단계는,
    상기 보호막 상에 상기 제 1 및 제 2콘택홀을 덮도록 베리어 금속막을 형성하는 공정과,
    상기 베리어 금속막을 가진 기판 상에 감광막을 도포하는 공정과,
    상기 감광막을 에싱하여 상기 베리어 금속막을 노출하되, 상기 제 1 및 제 2콘택홀 내부에 잔류되는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴에 의해 노출된 베리어 금속막을 식각하는 공정과,
    상기 감광막 패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 6항에 있어서, 상기 베리어 금속막 패턴은 몰리브덴막을 이용하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 7항에 있어서, 상기 베리어 금속막은 0.5∼1.0㎛두께로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 1항에 있어서, 상기 화소부 소오스전극과, 화소부 드레인전극 및 화소전극은 동일 마스크로 회절 노광하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 1항에 있어서, 상기 금속막을 형성한 다음,
    상기 금속막 위에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11항에 있어서, 상기 금속막 및 투명 도전막을 식각하기 전에, 상기 절연막을 선택 식각하여 상기 화소부 소오스전극 위에 화소부 제 1 절연막 패턴 및 상기 화소부 드레인전극 위에 화소부 제 2 절연막 패턴을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 화소부 및 회로부가 각각 정의된 기판을 제공하되, 상기 화소부는 화소부 TFT영역과 스토리지 영역으로 구분되고, 상기 회로부는 n채널 TFT영역과 p채널 TFT영역으로 구분되는 단계;
    제1 마스크 공정을 통해 상기 기판상에 동일 레벨로 형성되며, 상기 화소부 TFT영역과 스토리지 영역, 상기 n채널 TFT영역, 및 p채널 TFT영역을 덮는 각각의 제 1, 제 2 및 제 3활성층을 형성하는 단계;
    제2 마스크 공정을 통해 상기 제1 활성층의 스토리지 영역에 스토리지전극을 형성하는 단계;
    상기 제1, 제2 및 제3 활성층을 포함한 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1 금속막을 형성하는 단계;
    제3 마스크 공정을 통해 상기 제3 활성층 상의 제1 금속막을 선택적으로 패터닝하여 상기 제 3 활성층 위의 상기 게이트 절연막 상에 상기 회로부 제 1게이트전극을 형성하는 단계;
    상기 회로부 제 1게이트전극 양측의 제 3활성층에 회로부 제 1소오스영역 및 회로부 제 1드레인영역을 차례로 형성하는 단계;
    제4 마스크 공정을 통해 상기 제1 및 2 활성층 상에 잔류하는 상기 제1 금속막을 선택적으로 패터닝하여 상기 제 1, 제 2활성층 위의 상기 게이트 절연막 상에 각각 화소부 게이트전극 및 회로부 제 2게이트전극을 형성하고, 상기 스토리지 전극 위의 상기 게이트 절연막 상에 공통라인을 형성하는 단계;
    상기 화소부 게이트전극의 양측 제 1활성층에 화소부 소오스영역 및 화소부 드레인영역을 형성하고, 이와 동시에 상기 회로부 제 2 게이트전극 양측의 제 2 활성층에 회로부 제 2소오스영역 및 회로부 제 2드레인영역을 형성하는 단계;
    상기 화소부 게이트전극과 회로부 제2 게이트전극을 포함한 기판 전면에 보호막을 형성하는 단계;
    제5 마스크 공정을 통해 상기 보호막에 상기 화소부 소오스영역 및 화소부 드레인영역, 상기 회로부 제 2소오스영역 및 회로부 제 2드레인영역, 및 상기 회로부 제 1소오스영역 및 회로부 제 1드레인영역을 각각 노출시키는 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 콘택홀을 형성하는 단계;
    상기 보호막 상에 투명도전막 및 제2 금속막을 차례로 형성하는 단계; 및
    제6 마스크 공정을 통해 상기 제2 금속막 및 투명도전막을 선택적으로 식각하여 상기 제 1, 제 3 및 제 5 콘택홀을 각각 덮되 투명도전막패턴 및 제2 금속막패턴으로 구성된 화소부 소오스전극, 회로부 제 2소오스전극, 및 회로부 제 1소오스전극을 형성하고, 이와 동시에 상기 제 2, 제 4 및 제 6콘택홀을 각각 덮되 투명도전막패턴 및 제2 금속막패턴으로 구성된 화소부 드레인전극, 회로부 제 2드레인전극, 및 회로부 제 1드레인전극을 형성하는 한편, 상기 화소부 드레인전극의 상기 투명도전막패턴으로 구성된 화소전극을 형성하는 단계를 포함하여 구성되는 액정표시장치의 제조방법.
  17. 제 16항에 있어서, 상기 보호막을 형성한 다음,
    상기 제 1 내지 제6 콘택홀 내부를 채우는 베리어 금속막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 제 17항에 있어서, 상기 베리어 금속막 패턴을 형성하는 단계는,
    상기 보호막 상에 상기 제 1 내지 제 6 콘택홀을 덮도록 베리어 금속막을 형성하는 공정과,
    상기 베리어 금속막을 가진 기판 상에 감광막을 도포하는 공정과,
    상기 감광막을 에싱하여 상기 베리어 금속막을 노출하되, 상기 제 1 내지 제 6 콘택홀 내부에 잔류되는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴에 의해 노출된 베리어 금속막을 식각하는 공정과,
    상기 감광막 패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 제 18항에 있어서, 상기 베리어 금속막은 몰리브덴막을 0.5∼1.0㎛두께로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  20. 제 16항에 있어서, 상기 투명도전막패턴 및 제2 금속막패턴으로 구성된 화소부 소오스전극, 회로부 제 2소오스전극, 및 회로부 제 1소오스전극과, 투명도전막패턴 및 제2 금속막패턴으로 구성된 화소부 드레인전극, 회로부 제 2드레인전극, 및 회로부 제 1드레인전극 및, 상기 화소부 드레인전극의 상기 투명도전막패턴으로 구성된 화소전극은 동일 마스크로 회절 노광하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  21. 화소부 TFT영역과 스토리지 영역이 정의된 기판;
    상기 기판상에 형성되며, 상기 화소부 TFT영역과 스토리지 영역을 덮는 활성층;
    상기 스토리지 영역의 활성층에 형성된 스토리지 전극;
    상기 스토리지 전극을 포함한 기판 전면에 형성된 게이트 절연막;
    상기 활성층 위의 상기 게이트 절연막 상에 형성된 화소부 게이트전극과, 상기 스토리지 전극 위의 상기 게이트 절연막 상에 형성된 공통라인;
    상기 화소부 게이트전극 양측의 활성층에 형성된 화소부 소오스영역 및 화소부 드레인영역과,
    상기 화소부 드레인영역을 가진 기판 상에 형성되며, 상기 화소부 소오스영역 및 화소부 드레인영역을 노출하는 각각의 제 1 및 제 2 콘택홀을 가진 보호막;
    상기 보호막 상에 형성되며, 상기 제 1콘택홀을 덮으며 투명도전막패턴과 금속막패턴으로 구성된 소오스전극과, 상기 제 2콘택홀을 덮으며 투명도전막패턴과 금속막패턴으로 구성된 화소부 드레인전극 및, 상기 화소부 드레인전극의 투명도전막패턴으로 구성된 화소전극을 포함하여 구성되는 액정표시장치.
  22. 제 21항에 있어서, 상기 소오스전극 위에 적층된 화소부 제 1절연막 패턴과,
    상기 드레인전극 위에 적층된 화소부 제 2절연막 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
  23. 삭제
  24. 제 21항에 있어서, 상기 보호막은 단일의 실리콘질화막(SiNx), 차례로 적층된 실리콘산화막(SiO2)/실리콘질화막(SiNx) 및 차례로 적층된 실리콘산화막(SiO2)/실리콘질화막(SiNx)/실리콘산화막(SiO2) 중 적어도 어느 하나를 이용하는 것을 특징으로 하는 액정표시장치.
  25. 제 21항에 있어서, 상기 제 1및 제 2콘택홀 내부에 형성되되, 상기 화소부 소오스영역과 상기 소오스전극 사이, 및 상기 화소부 드레인영역과 상기 드레인전극 사이에 개재된 베리어 금속막 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
  26. 제 25항에 있어서, 상기 베리어 금속막 패턴은 몰리브덴막인 것을 특징으로 하는 액정표시장치.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 화소부 및 회로부가 정의되되, 상기 화소부는 화소부 TFT영역과 스토리지 영역으로 구분되고, 상기 회로부는 회로부 n채널 TFT영역과 회로부 p채널 TFT영역으로 구분되는 기판;
    상기 기판 상에 동일 레벨로 형성되며, 상기 화소부 TFT영역과 스토리지 영역을 덮는 제 1활성층, 상기 회로부 n채널 TFT영역을 덮는 제 2활성층, 및 상기 회로부 p채널 TFT영역을 덮는 제 3활성층;
    상기 스토리지 영역의 상기 제1 활성층에 형성된 스토리지 전극;
    상기 제1, 제2, 제3 활성층을 포함한 기판 전면에 형성된 게이트 절연막;
    상기 제 1, 제 2, 제 3 활성층 상의 상기 게이트 절연막 상에 각각 형성된 화소부 게이트전극 및 회로부 제 2, 제1 게이트전극과, 상기 스토리지 전극 상의 게이트 절연막 상에 형성된 공통라인;
    상기 화소부 게이트전극 양측의 제 1활성층에 형성된 화소부 소오스영역 및 화소부 드레인영역과 상기 회로부 제 2게이트전극 양측의 제 2 활성층에 형성된 회로부 제 2소오스영역 및 회로부 제 2 드레인영역, 및 상기 회로부 제 1 게이트전극 양측의 제 3활성층에 형성된 회로부 제 1 소오스영역 및 회로부 제 1 드레인영역;
    상기 화소부 게이트전극, 공통라인, 회로부 제 2 게이트전극 및 회로부 제1 게이트전극을 포함한 기판 전면에 형성되며, 상기 화소부 소오스영역과 드레인 영역, 회로부 제 2 소오스영역과 회로부 제 2 드레인영역, 및 회로부 제 1 소오스영역과 회로부 제 1 드레인영역을 노출하는 각각의 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 콘택홀을 가진 보호막;
    상기 보호막 상에 형성되며, 상기 제 1콘택홀을 덮으며 화소부 소오스전극, 상기 제 2콘택홀을 덮는 화소부 드레인전극과 이 화소부 드레인전극으로부터 연장된 화소전극과, 상기 제 3콘택홀을 덮는 회로부 제 2소오스전극, 상기 제 4콘택홀을 덮는 회로부 제 2드레인전극, 상기 제 5콘택홀을 덮는 회로부 제 1소오스전극, 및 상기 제 6콘택홀을 덮는 회로부 제 1드레인전극을 포함하는 구성되며,
    상기 화소부 소오스전극과 드레인전극, 상기 회로부 제 2소오스전극과 제2 드레인전극, 및 상기 회로부 제 1소오스전극과 제 1드레인전극은 투명도전막패턴과 금속막패턴으로 구성되고, 상기 화소전극은 상기 화소부 소오스전극을 구성하는 투명도전막패턴으로 이루어진 것을 특징으로 하는 액정표시장치.
  34. 제 33항에 있어서, 상기 제 1, 제 2, 제 3, 제4, 제 5 및 제 6콘택홀 내부에 형성되며, 상기 화소부 소오스영역과 상기 화소부 소오스전극 사이, 상기 화소부 드레인영역과 상기 화소부 드레인전극 사이, 상기 회로부 제 2소오스영역과 상기 회로부 제 2소오스전극 사이, 상기 회로부 제 2드레인영역과 상기 회로부 제 2드레인전극 사이, 상기 회로부 제 1소오스영역과 상기 회로부 제 1소오스전극 사이, 및 상기 회로부 제 1드레인영역과 상기 회로부 제 1드레인전극 사이에 각각 개재된 베리어 금속막 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
  35. 제 34항에 있어서, 상기 베리어 금속막 패턴은 몰리브덴막인 것을 특징으로 하는 액정표시장치.
  36. 삭제
KR1020060124001A 2006-06-30 2006-12-07 액정표시장치 및 그 제조방법 KR101338106B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US11/642,879 US7602454B2 (en) 2006-06-30 2006-12-21 Liquid crystal display and method for fabricating the same
JP2006346780A JP4991277B2 (ja) 2006-06-30 2006-12-22 液晶表示装置の製造方法
TW095149352A TWI332265B (en) 2006-06-30 2006-12-27 Liquid crystal display and method for fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060061669 2006-06-30
KR20060061669 2006-06-30

Publications (2)

Publication Number Publication Date
KR20080003180A KR20080003180A (ko) 2008-01-07
KR101338106B1 true KR101338106B1 (ko) 2013-12-06

Family

ID=39011287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060124001A KR101338106B1 (ko) 2006-06-30 2006-12-07 액정표시장치 및 그 제조방법

Country Status (3)

Country Link
KR (1) KR101338106B1 (ko)
CN (1) CN100592180C (ko)
TW (1) TWI332265B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101556415B (zh) * 2008-04-10 2011-05-11 北京京东方光电科技有限公司 像素结构及其制备方法
TWI508269B (zh) * 2013-06-20 2015-11-11 Au Optronics Corp 畫素結構
KR102145279B1 (ko) * 2013-12-31 2020-08-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조 방법
CN103972242B (zh) * 2014-04-22 2016-12-28 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制作方法
KR102596210B1 (ko) 2018-05-25 2023-10-30 엘지디스플레이 주식회사 Tft 기판 및 이를 포함한 표시장치
CN108878540A (zh) * 2018-07-12 2018-11-23 南方科技大学 一种底栅薄膜晶体管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094064A (ja) * 2000-09-11 2002-03-29 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置
KR20050067308A (ko) * 2003-12-27 2005-07-01 엘지.필립스 엘시디 주식회사 배선 형성공정을 개선한 액정표시패널의 제조방법
KR20060123320A (ko) * 2003-11-14 2006-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094064A (ja) * 2000-09-11 2002-03-29 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置
KR20060123320A (ko) * 2003-11-14 2006-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조 방법
KR20050067308A (ko) * 2003-12-27 2005-07-01 엘지.필립스 엘시디 주식회사 배선 형성공정을 개선한 액정표시패널의 제조방법

Also Published As

Publication number Publication date
TW200802887A (en) 2008-01-01
TWI332265B (en) 2010-10-21
KR20080003180A (ko) 2008-01-07
CN100592180C (zh) 2010-02-24
CN101097367A (zh) 2008-01-02

Similar Documents

Publication Publication Date Title
KR101250789B1 (ko) 액정표시장치의 제조방법
US8953110B2 (en) Liquid crystal display and method for fabricating the same
KR101250790B1 (ko) 액정표시장치의 제조방법
JP2011181596A (ja) 半導体装置及びその製造方法
KR101338106B1 (ko) 액정표시장치 및 그 제조방법
KR101056013B1 (ko) 액정표시장치용 어레이기판 제조방법
JP4991277B2 (ja) 液晶表示装置の製造方法
KR101153297B1 (ko) 액정표시장치 및 그 제조방법
KR101338107B1 (ko) 액정표시장치의 제조방법
KR101224049B1 (ko) 액정표시장치의 제조방법
KR101266276B1 (ko) 액정표시장치의 제조방법
KR101338108B1 (ko) 액정표시장치의 제조방법
KR101331803B1 (ko) 액정표시장치 및 그 제조방법
KR101266275B1 (ko) 액정표시장치의 제조방법
KR101301520B1 (ko) 액정표시장치 제조방법
KR101250788B1 (ko) 액정표시장치의 제조방법
KR101358220B1 (ko) 액정표시장치의 제조방법
KR20050121811A (ko) 액정표시장치용 어레이기판 제조방법
KR101028995B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR20050065109A (ko) 액정표시소자 및 그 제조방법
KR20050105578A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR20090050445A (ko) 액정표시장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171116

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181114

Year of fee payment: 6