KR102596210B1 - Tft 기판 및 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명은 기판 상에 형성된 TFT를 포함하고, 상기 TFT는, 다결정 실리콘으로 이루어지고, 채널부와 소스부 및 드레인부를 포함하며, 그레인 간의 경계에 돌기가 형성되고, 상기 돌기 사이에 요입공간이 형성된 액티브패턴과; 상기 요입공간을 채워 상기 돌기와 평탄한 상면을 형성하는 배리어패턴막과; 상기 배리어패턴막 및 돌기를 덮는 게이트절연막 상에, 상기 채널부에 대응하는 게이트전극과; 상기 게이트전극 상에, 상기 소스부 및 드레인부 각각에 접촉하는 소스전극 및 드레인전극을 포함하는 TFT 기판을 제공한다.

Description

TFT 기판 및 이를 포함한 표시장치{TFT substrate and display device including the same}
본 발명은 TFT 기판 및 이를 포함한 표시장치에 관한 것이다.
액정표시장치(LCD), 유기발광표시장치(OLED)와 같은 평판표시장치에는 박막트랜지스터(thin film transistor: TFT)가 구비된 TFT기판이 일반적으로 사용된다.
TFT는 액티브층으로서 비정질 실리콘(amorphous silicon)이나 다결정 실리콘(polycrystal silicon)을 사용하게 된다. 다결정 실리콘은 비정질 실리콘에 비해 전하 이동도 특성 등이 우수한바, 고해상도 표시장치와 같이 높은 성능이 요구되는 표시장치에는 다결정 실리콘을 구비한 TFT 기판이 사용된다.
다결정 실리콘은 일반적으로 엑시머 레이저 어닐링(eximer laser annealing: ELA) 방법을 통해 형성될 수 있는데, 이 경우에 그레인 경계(grain boundary)에 결함으로 작용하는 돌기가 발생하는 문제가 있다.
본 발명은 다결정 실리콘을 구비한 TFT의 특성을 향상시킬 수 있는 방안을 제공하는 것에 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은 기판 상에 형성된 TFT를 포함하고, 상기 TFT는, 다결정 실리콘으로 이루어지고, 채널부와 소스부 및 드레인부를 포함하며, 그레인 간의 경계에 돌기가 형성되고, 상기 돌기 사이에 요입공간이 형성된 액티브패턴과; 상기 요입공간을 채워 상기 돌기와 평탄한 상면을 형성하는 배리어패턴막과; 상기 배리어패턴막 및 돌기를 덮는 게이트절연막 상에, 상기 채널부에 대응하는 게이트전극과; 상기 게이트전극 상에, 상기 소스부 및 드레인부 각각에 접촉하는 소스전극 및 드레인전극을 포함하는 TFT 기판을 제공한다.
여기서, 상기 게이트절연막은 상기 배리어패턴막 및 돌기에 직접 접촉할 수 있다.
상기 게이트전극 상부와 상기 소스전극 및 드레인전극 하부에 위치하고, 상기 게이트절연막과 함께 상기 소스부 및 드레인부를 각각 노출하는 제1,2콘택홀을 갖는 보호막을 더 포함하고, 상기 제1콘택홀 하부의 상기 소스부의 일부 영역과 상기 제2콘택홀 하부의 상기 드레인부의 일부 영역에는, 상기 배리어패턴막이 제거된 상태를 가질 수 있다.
상기 배리어패턴막 및 돌기 상의 게이트절연막 부분은 평탄한 상태를 가질 수 있다.
상기 게이트전극은 평탄한 상태를 가질 수 있다.
상기 게이트절연막은 상기 액티브패턴의 측면을 덮도록 연장될 수 있다.
상기 기판은 다수의 화소영역이 배치된 액티브영역을 포함하고, 상기 TFT는 상기 화소영역에 형성될 수 있다.
상기 기판은 상기 액티브영역 주변의 비액티브영역을 포함하고, 상기 TFT는 상기 비액티브영역의 구동회로에 형성될 수 있다.
제1,2금속패턴 각각과 적어도 하나의 절연막을 사이에 두고 위치하고, 상기 제1,2금속패턴을 전기적으로 연결하며, 불순물이 도핑된 상기 다결정 실리콘으로 이루어지고, 상기 돌기와 요입공간을 갖는 연결패턴을 더 포함하고, 상기 연결패턴의 요입공간은 상기 배리어패턴막으로 채워질 수 있다.
상기 제1금속패턴 및 연결패턴 사이를 연결하는 제1접속전극과; 상기 제2금속패턴 및 연결패턴 사이를 연결하는 제2접속전극을 더 포함하고, 상기 제1접속전극이 상기 연결패턴에 접촉되는 제1접속콘택홀 하부의 상기 연결패턴의 일부 영역과 상기 제2접속전극이 상기 연결패턴에 접촉되는 제2접속콘택홀 하부의 상기 연결패턴의 일부 영역에는, 상기 배리어패턴막이 제거된 상태를 가질 수 있다.
다른 측면에서, 본 발명은 상기 TFT 기판과; 상기 드레인전극에 연결되는 제1전극을 포함하는 표시장치를 제공한다.
여기서, 상기 제1전극 상의 유기발광층과; 상기 유기발광층 상의 제2전극을 더 포함할 수 있다.
본 발명에서는, 돌기가 형성된 다결정 실리콘층 표면을 배리어막으로 덮은 상태에서 CMP 공정을 수행하여, 그레인에 대한 CMP의 손상을 차단하면서 다결정 실리콘층의 돌기를 부분적으로 제거할 수 있게 된다.
이에 따라, 다결정 실리콘층의 결함을 최소화하여 TFT의 특성을 극대화할 수 있다.
또한, 배리어막이 형성된 상태의 다결정 실리콘층의 표면은 잔여 돌기가 상부로 돌출되지 않고 실질적으로 평탄화된 상태를 가질 수 있게 되므로, 이후 공정에서 액티브패턴과 게이트전극이 돌기에 의해 단락되는 결함을 방지하여 TFT 특성을 확보할 수 있게 된다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 TFT 기판을 개략적으로 도시한 평면도.
도 2의 도 1의 화소영역의 일부를 개략적으로 도시한 단면도.
도 3은 도 2의 TFT 부분을 확대하여 도시한 도면.
도 4 내지 7는 본 발명의 실시예에 따른 TFT 기판을 제조하는 방법을 도시한 단면도.
도 8은 본 발명의 실시예에서 구동회로에 형성된 구동회로용 TFT의 구조를 개략적으로 도시한 단면도.
도 9는 본 발명의 실시예에서 다결정 실리콘을 사용한 도전성 연결패턴의 일예를 개략적으로 도시한 단면도.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 한편, 이하의 실시예에서는 동일 유사한 구성에 대해서는 동일 유사한 도면번호가 부여되고, 그 구체적인 설명은 생략될 수도 있다.
본 발명의 실시예의 TFT 기판은, 구동소자로서 TFT를 이용하는 모든 종류의 전자기기에 적용될 수 있는데, 예를 들면 표시장치 뿐만 아니라 센서패널 등 다양한 용도의 전자기기에 적용될 수 있다.
이하에는, 설명의 편의를 위해, 표시장치 일예로 유기발광표시장치에 사용되는 TFT 기판을 예로 든다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 TFT 기판을 개략적으로 도시한 평면도이고, 도 2의 도 1의 화소영역의 일부를 개략적으로 도시한 단면도이고, 도 3은 도 2의 TFT 부분을 확대하여 도시한 도면이다.
도 1 및 2를 참조하면, 본 실시예에 따른 유기발광표시장치의 TFT 기판(10)에는, 액티브영역(active area)으로서 영상을 표시영역(AA)과, 표시영역(AA) 주변의 비액티브영역(non-active region)인 비표시영역(NA)이 정의될 수 있다.
표시영역(AA)에는 다수의 화소영역(P)이 매트릭스 형태로 배열될 수 있다. 다수의 화소영역(P)은, 예를 들면, 적색,녹색,청색을 각각 표시하는 R,G,B 화소영역(P)을 포함할 수 있다. 이와 같은 R,G,B 화소영역(P)은 일방향을 따라 교대로 배치될 수 있다.
각 화소영역(P)에는 화소영역(P)을 구동하기 위한 여러 구동소자들이 형성될 수 있는데, 예를 들면 다수의 TFT와 유기발광다이오드(OD)가 형성될 수 있다.
여기서, 설명의 편의를 위해, 도 2에서는 화소영역(P)에 형성된 다수의 TFT 중 구동TFT(Tr)를 예로 들어 도시하였으며, 나머지 TFT는 구동TFT(Tr)와 실질적으로 동일한 구조로 형성될 수 있다.
비표시영역(NA)에는, 표시영역(AA)의 화소영역들을 구동하기 위한 구동회로가 배치될 수 있다.
일예로, 비표시영역(NA)에는 게이트신호 등의 스캔신호를 출력하여 화소영역(P)에 공급하는 스캔구동회로(SDC)가 배치될 수 있으며, 이 스캔구동회로(SDC)는 TFT 기판(10)에 직접 형성될 수 있다.
이와 같이 TFT 기판(10)에 직접 형성된 스캔구동회로(SDC)는 소위 GIP(gate in panel) 방식의 구동회로로서, TFT 기판(10)의 제조 과정에서 스캔구동회로(SDC)가 형성될 수 있다. GIP 방식의 스캔구동회로(SDC)는, 화소영역(P)의 구동TFT(Tr)와 동일한 구조를 갖는 다수의 구동회로용 TFT를 구비할 수 있다.
도 2 및 3을 참조하여, 화소영역(P)의 구조에 대해 보다 상세하게 설명한다.
TFT 기판(10)은, 표시장치를 구동하는 어레이소자들이 형성된 기판으로서 어레이기판이라고도 불리워진다.
이와 같은 TFT 기판(10)에는, 기판(11) 내면 상의 각 화소영역(P)에 구동TFT(Tr)를 포함하여 다수의 TFT가 형성될 수 있다.
구동TFT(Tr)를 포함한 다수의 TFT 각각은, 다결정 실리콘으로 이루어진 액티브패턴(21)(또는 반도체패턴)을 포함할 수 있다.
한편, 액티브패턴(21) 하부에는, 실질적으로 기판(11) 전면을 따라 버퍼층(15)이 형성될 수 있다.
액티브패턴(21)은 다결정 실리콘으로 이루어진다.
이와 관련하여 예를 들면, 버퍼층(15) 상에 증착된 비정질 실리콘에 대해 ELA와 같은 레이저 어닐링 방법이 적용됨으로써 결정화가 이루어져 다결정 실리콘층이 형성될 수 있다.
이와 같은 결정화에서는 레이저에 의해 비정질 실리콘이 용융되고 기판에 평행한 측면 방향으로 그레인(grain)이 성장하여 결정화가 진행된다.
이때 그레인들(GR) 간의 경계인 그레인 바운더리(grain boundary)에는 그레인(GR)의 측면 방향의 성장에 의해 상부로 융기되어 상부로 뾰족한 형태의 돌기가 발생하게 된다.
이와 같은 돌기는 전계 집중 효과로 인해 게이트 전압 변동 등이 유발되는 등 결함으로 작용한다.
이러한바, 본 실시예에서는, 다결정 실리콘층에 대해 결함으로 작용하는 돌기를 CMP(chemical mechanical polishing)와 같은 연마 공정을 통해 가능한 한도에서 최대한 제거하여, TFT의 특성을 개선하게 된다.
이와 관련하여, 다결정 실리콘층을 패턴하여 형성된 액티브패턴(21)의 그레인들(GR) 간의 경계에는, CMP 공정을 통해 일부 제거된 돌기인 잔여 돌기(23)가 형성되어 있다. 이처럼, 잔여 돌기(23)는 CMP 공정에 의해 형성되므로, 잔여 돌기(23)의 상면은 실질적으로 평탄한 상태를 갖게 된다.
한편, 액티브패턴(21)에는, 잔여 돌기(23)에 의해 둘러싸여지는 공간으로서 그레인(GR)의 상면 상에 하방으로 요입된 형태의 요입공간(OS)이 정의될 수 있다. 즉, 요입공간(OS)은, 잔여 돌기(23)의 측면과 그레인(GR)의 상면을 경계면으로 하고 상부로 개방된 공간에 해당된다.
이처럼, 액티브패턴(21)은 잔여 돌기(23)와 요입공간(OS)이 교대로 배치된 요철 형태를 가질 수 있다.
액티브패턴(21)의 요입공간(OS)은 절연막인 배리어막 즉 배리어패턴막(32)으로 채워질 수 있다. 여기서, 배리어패턴막(32)은 산화실리콘(SiO2)이나 질화실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다.
이와 같은 배리어패턴막(32)은, CMP 공정 진행 후에도 다결정 실리콘층 상에서 제거되지 않고 남겨진 잔여 배리어막에 해당된다.
이와 관련하여, CMP 공정 전에 뽀족한 돌기가 형성된 상태의 다결정 반도체층 상에 배리어막이 형성되고, 배리어막이 형성된 상태의 TFT 기판(10)에 대해 CMP 공정을 진행하게 된다.
이와 같은 CMP 공정은, 다결정 실리콘층의 뾰족한 돌기를 일부 제거하면서 TFT 기판(10)의 상면이 실질적으로 균일하게 평탄한 상태를 갖는 정도로 진행될 수 있다. 그리고, CMP 공정 진행 후 다결정 실리콘층에 대한 패터닝 공정을 진행하여, 액티브패턴(21)과 배리어패턴막(32)을 형성할 수 있다.
이에 따라, 액티브패턴(21)에 대해, 그레인(GR) 간의 경계에는 연마에 의해 높이가 낮아진(즉, 감소된) 잔여 돌기(23)가 형성되고, 잔여 돌기(23)에 사이에 정의되는 요입공간(OS)에는 연마에 의해 일부가 제거된 잔여 배리어막 즉 배리어패턴막(32)이 남겨질 수 있게 된다.
이처럼, 돌기 및 배리어막은 CMP 공정을 통해 동시에 부분적으로 제거됨으로써, CMP 공정 후 배리어패턴막(32)이 남겨진 상태의 액티브패턴(21)은 실질적으로 상면이 전체적으로 평탄한 상태를 가질 수 있게 된다.
즉, CMP 공정이 완료된 후에, 액티브패턴(21)의 잔여 돌기(23)는 상면이 배리어패턴막(32)에 의해 덮혀지지 않고 노출되며 측면은 실질적으로 전체가 배리어패턴막(32)에 접촉된 상태가 된다. 그리고, 배리어패턴막(32)은 잔여 돌기(23) 측면의 요입공간(OS)을 실질적으로 완전하게 채우도록 잔존되어 그 상면이 잔여 돌기(23)의 상면과 실질적으로 동일한 높이를 가질 수 있게 된다.
이에 따라, 액티브패턴(21)은 요입공간(OS)이 배리어패턴막(32)에 의해 채워짐으로써 실질적으로 상면이 평탄한 형태를 갖도록 구성될 수 있다.
이와 같이, CMP 공정이 진행됨에 있어, 잔존하는 배리어패턴막(32)에 의해 액티브패턴(21)의 그레인(GR)은 CMP의 영향을 받지 않게 되므로, CMP에 노출되어 그레인(GR)이 손상되는 것을 실질적으로 차단할 수 있게 된다.
따라서, CMP 공정에 의해 돌기를 일부 제거하면서도 그레인(GR)에 대한 CMP의 영향을 방지할 수 있게 되어, 액티브패턴(21)의 결함을 최소화할 수 있고 이에 따라 TFT의 특성을 극대화할 수 있게 된다.
한편, 구동TFT(Tr)의 액티브패턴(21)은 채널부(CH)와 채널부(CH) 양측의 소스부(S) 및 드레인부(D)로 구성될 수 있다.
채널부(CH)는 순수 실리콘 영역으로서 별도의 불순물이 도핑되지 않은 비도핑부에 해당된다. 소스부(S) 및 드레인부(D)는 불순물이 고농도로 도핑된 도핑부에 해당되며, 예를 들면 TFT의 타입(type)에 따라 P(positive) 또는 N(negative) 타입의 불순물이 도핑될 수 있다.
액티브패턴(21)이 형성된 기판(11) 상에는 실질적으로 기판(11) 전면을 따라 게이트절연막(40)이 형성될 수 있다.
게이트절연막(40)은, 산화실리콘(SiO2)이나 질화실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 게이트절연막(40)은 하부의 배리어패턴막(32)과 동일한 물질로 형성되는 것이 바람직한데, 이에 한정되지는 않는다. 여기서, 게이트절연막(40)이 하부의 배리어패턴막(32)과 동일한 물질로 형성되면, 이들 간의 접착 특성이 등이 향상되는 효과가 발생할 수 있다.
한편, 게이트절연막(40)에는, 하부의 액티브패턴(21)의 소스부(S) 및 드레인부(D) 각각을 노출하는 콘택홀인 제1,2콘택홀(H1,H2)이 형성될 수 있다.
여기서, 제1,2콘택홀(H1,H2)이 형성된 부분 즉 소스부(S)의 일부 영역 및 드레인부(D)의 일부 영역에는, 배리어패턴막(32)이 실질적으로 모두 제거된다.
즉, 소스부(S)의 일부 영역에는 소스전극(51)이 직접 접촉되고, 드레인부(D)의 일부 영역에는 드레인전극(53)이 직접 접촉된다. 이러한바, 소스전극(51)이 접촉되는 소스부(S)의 일부 영역과 드레인전극(53)이 접촉되는 드레인부(D)의 일부 영역에는, 배리어패턴막(32)이 존재하지 않고 모두 제거되는 것이 바람직하다.
따라서, 소스부(S)의 일부 영역인 접촉 영역과 드레인부(D)의 일부 영역인 접촉 영역에는, 요입공간(OS)에 배리어패턴막(32)이 제거되어 그레인(GR)의 상면이 노출된 상태가 된다. 다시 말하면, 제1,2콘택홀(H1,H2)의 액티브패턴(21)은 실질적으로 상면 전체가 노출된 상태가 된다.
이처럼, 게이트절연막(40)은 제1,2콘택홀(H1,H2) 부분을 제외하고 액티브패턴(21) 전체를 덮도록 형성될 수 있다.
이와 관련하여, 제1,2콘택홀(H1,H2) 부분을 제외한 액티브패턴(21)에 대해, 잔여 돌기(23) 상에는 이에 직접 접촉하는 게이트절연막(40)이 형성되고, 잔여 돌기(23) 측면의 그레인(GR) 상에는 배리어패턴막(32)이 개재된 상태로 게이트절연막(40)이 형성될 수 있게 된다.
그리고, 액티브패턴(21)의 측면은 게이트절연막(40)에 직접 접촉하면서 덮혀질 수 있다.
위와 같이 게이트절연막(40)은, 배리어패턴막(320이 형성됨에 따라 실질적으로 평탄한 상태를 갖는 액티브패턴(21) 상에 형성될 수 있게 되므로, 액티브패턴(21) 상의 게이트절연막(40) 또한 실질적으로 평탄한 상태를 가질 수 있게 된다.
이에 따라, 게이트절연막(40) 상에 형성되는 게이트전극(45) 또한 실질적으로 평탄한 상태로 형성될 수 있게 되어 안정적인 TFT 특성이 확보될 수 있다.
더욱이, 표시장치의 해상도가 높아짐에 따라 TFT는 소형화되며 얇은 두께의 게이트절연막(40)이 요구된다. 이 경우에, 배리어패턴막(32)이 존재하지 않고 뾰족한 형태의 돌기가 제거되지 않은 상태에서 얇은 두께의 게이트절연막(40)이 액티브패턴(21) 상에 증착되면, 뾰족한 형태의 돌기가 게이트절연막(40)을 관통하여 게이트전극(45)과 접촉되는 불량이 발생할 수 있다.
이에 대해, 본 실시예에서와 같이, 게이트절연막(40) 하부에 배리어패턴막(32)이 형성된 상태로 액티브패턴(21)의 상면을 실질적으로 평탄하게 함으로써, 액티브패턴(21)의 잔연 돌기(23)가 게이트절연막(40)을 관통하여 게이트전극(45)과 접촉되어 단락되는 것을 차단할 수 있게 된다.
이로 인해, 액티브패턴(21)의 돌기와 게이트전극(45) 간의 단락에 의한 TFT의 결함 발생을 방지할 수 있게 된다.
게이트절연막(40) 상에는, 실질적으로 채널부(CH)에 대응하여 게이트전극(45)이 형성될 수 있다.
앞서 언급한 바와 같이, 게이트절연막(40)은 액티브패턴(21) 상에서 실질적으로 평탄한 표면을 갖게 되므로, 게이트전극(45) 또한 실질적으로 평탄하게 형성될 수 있다.
게이트전극(45) 상에는, 절연막인 제1보호막(51)이 형성될 수 있다. 이와 같은 제1보호막(50)은 무기절연물질이나 유기절연물질로 형성될 수 있다.
제1보호막(50)에는, 소스부(S) 및 드레인부(D)를 각각 노출하는 제1,2콘택홀(H1,H2)이 형성될 수 있다.
제1보호막(50) 상에는, 게이트전극(45)을 사이에 두고 서로 이격된 소스전극(51) 및 드레인전극(53)이 형성될 수 있다.
소스전극(51)은 해당 제1콘택홀(H1)을 통해 소스부(S)에 접속되고, 드레인전극(53)은 해당 제2콘택홀(H2)을 통해 드레인부(D)에 접속된다.
여기서, 제1,2콘택홀(H1,H2)을 제1보호막(50)과 게이트절연막(30)에 형성하는 식각 공정에서, 제1,2콘택홀(H1,H2) 하부의 소스부(S) 및 드레인부(D) 영역의 배리어패턴막(32)에 대한 제거가 수행될 수 있게 된다.
이에 따라, 소스전극(51)은 액티브패턴(21)의 소스부(S)에 안정적으로 접속될 수 있고, 드레인전극(53)은 액티브패턴(21)의 드레인부(D)에 안정적으로 접속될 수 있다.
위와 같이 구성된 액티브패턴(21)과, 게이트전극(45)과, 소스전극(51) 및 드레인전극(53)은 구동TFT(Tr)를 구성하게 된다.
소스전극(51) 및 드레인전극(53) 상부에는 절연막으로서 제2보호막(60)이 형성될 수 있다.
제2보호막(60)은 무기절연물질이나 유기절연물질로 형성될 수 있다. 제2보호막(60)에는 드레인전극(53)을 노출하는 제3콘택홀(H3)이 형성될 수 있다.
제2보호막(60) 상에는, 각 화소영역(P)에 대응하여 패터닝된 제1전극(71)이 형성될 수 있다.
제1전극(71) 상에는 이의 가장자리를 덮어 화소영역(P)을 구분하는 뱅크(73)가 형성될 수 있다.
그리고, 제1전극(71) 상에는 뱅크(73) 내의 개구부에 유기발광층(75)이 형성될 수 있다.
유기발광층(75) 상에는 실질적으로 기판(11)의 전면을 따라 제2전극(80)이 형성될 수 있다.
여기서, 제1전극(71)과 유기발광층(75)과 제2전극(80)은 유기발광다이오드(OD)를 형성하게 된다. 이때, 제1전극(71)과 제2전극(80) 중 하나는 애노드(anode)로 기능하고 다른 하나는 캐소드(cathode)로 기능하게 된다.
그리고, 발광방식에 따라 제1전극(71)과 제2전극(80) 중 하나는 투명 도전성 물질로 형성될 수 있다. 예를 들어 하부 발광 방식의 경우에 제1전극(71)은 투명한 상태로 구성될 수 있고 상부 발광 방식의 경우에 제2전극(80)은 투명한 상태로 구성될 수 있다.
한편, 표시장치로서 액정표시장치가 사용되는 경우에, 구동TFT와 동일한 구조의 스위칭TFT가 화소영역에 형성되고, 제1전극에 해당되는 화소전극이 스위칭TFT의 드레인전극에 연결되도록 구성될 수 있다.
이하, 도 4 내지 7을 참조하여, 본 발명의 실시예에 따른 TFT 기판을 제조하는 방법에 대해 설명한다.
먼저, 도 4를 참조하면, 기판(11) 상에 버퍼층(15)을 형성하고, 버퍼층(15) 상에 비정질 실리콘층을 형성한다. 한편, 비정질 실리콘층 형성 후에 열처리 통한 탈수소 과정이 수행될 수 있다.
다음으로, 비정질 실리콘층에 대해 레이저 어닐링 공정을 수행하여 비정질 실리콘층을 결정화함으로써 다결정 실리콘층(20)을 형성한다.
이때, 결정화 과정에서, 그레인들(GR)은 측면 방향으로 성장함에 따라 그레인들(GR) 간의 경계에는 기판 상부로 돌출된 돌기들(22)이 형성된다.
여기서, 예를 들면, 다결정 실리콘층(20)은 대략 500Å 이하의 두께로 형성될 수 있고, 돌기(22)는 대략 500Å~1000Å의 두께를 가질 수 있는데, 이에 한정되지는 않는다.
다음으로, 도 5를 참조하면, 다결정 실리콘층(20) 상에, 산화실리콘(SiO2)이나 질화실리콘(SiNx) 등의 무기절연물질로 이루어진 배리어막(30)을 형성한다.
여기서, 배리어막(30)은 예를 들면 대략 200Å~300Å의 두께를 가질 수 있는데 이에 한정되지는 않는다.
배리어막(30)에는 다결정 실리콘층(20)의 표면 상태가 전사됨으로써, 다결정 실리콘층(20)의 돌기(22)에 대응하는 돌출된 돌기가 존재하도록 형성된다.
다음으로, 도 6을 참조하면, 배리어막(30)이 형성된 기판(11)에 대해 CMP 공정을 진행하여 기판(11)에 대한 평탄화를 수행하게 된다.
이 CMP 공정에서는, 기판(11) 표면에 슬러리(slurry)를 공급한 상태에서 CMP 장비의 연마 패드를 이용하여 기판 표면을 연마하게 된다.
이때, CMP 공정은 배리어막(30)이 일부 잔존하는 정도까지 진행될 수 있다. 이에 따라, CMP 공정이 완료되면, 연마되어 두께 방향으로 일부가 제거된 배리어막인 잔여 배리어막(31)과, 연마되어 두께 방향으로 일부가 제거된 돌기인 잔여 돌기(23)가 형성된다.
이와 같은 잔여 배리어막(31)과 잔여 돌기(23)는 표면이 실질적으로 서로 동일하여 이들을 포함한 기판(11)은 실질적으로 평탄한 표면을 갖게 된다.
즉, 잔여 돌기(23) 사이의 요입공간(OS) 즉 그레인(GR) 상의 공간은 잔여 배리어막(31)에 의해 실질적으로 충진된 상태가 되고, 잔여 돌기(23)는 상면이 외부로 노출된 상태가 된다.
이에 대해, 예를 들면, 잔여 돌기(23)와 잔여 배리어막(31)은 대략 100Å~200Å의 두께를 갖도록 남겨질 수 있는데, 이에 한정되지는 않는다.
이처럼, 본 실시예에서는 돌기가 형성된 다결정 실리콘층(20) 표면을 배리어막(30)으로 덮은 상태에서 CMP를 수행하여, 그레인(GR)에 대한 CMP의 손상을 차단하면서 다결정 실리콘층(20)의 돌기(22)를 부분적으로 제거할 수 있게 된다.
이에 따라, 다결정 실리콘층(20) 즉 이를 패턴하여 형성되는 액티브패턴(21)의 결함을 최소화하여 TFT의 특성을 극대화할 수 있다.
또한, 잔여 배리어막(31)이 형성된 상태의 다결정 실리콘층(20)의 표면은 잔여 돌기(23)가 상부로 돌출되지 않고 실질적으로 평탄화된 상태를 가질 수 있게 되므로, 이후 공정에서 액티브패턴(21)과 게이트전극(45)이 돌기에 의해 단락되는 결함을 방지할 수 있게 된다.
다음으로, 도 7을 참조하면, 다결정 실리콘층(20)과 잔여 배리어막(31)에 대해 마스크 공정을 진행하여 패터닝하게 된다. 이에 따라 화소영역(P) 내에 액티브패턴(21)을 형성하게 되고, 또한 액티브패턴(21)과 실질적으로 동일한 평면 형상의 배리어패턴막(32)을 형성하게 된다.
다음으로, 액티브패턴(21) 상에 실질적으로 기판(11) 전면을 따라 게이트절연막(40)을 형성하고, 게이트절연막(40) 상에 액티브패턴(21)의 채널부(CH)에 대응하여 게이트전극(45)을 형성한다. 여기서, 게이트전극(45)은 금속을 포함하여 도전성 물질로 형성될 수 있다.
여기서, 게이트절연막(40)은 산화실리콘(SiO2)이나 질화실리콘(SiNx) 등의 무기절연물질로 이루어질 수 있다. 그리고, 게이트절연막(40)은 배리어패턴막(32)과 동일한 물질로 이루어질 수 있는데, 이에 한정되지는 않는다.
게이트절연막(40)은 배리어패턴막(32)이 형성된 상태의 액티브패턴(21) 전체를 덮을 수 있다.
이에 따라, 액티브패턴(21)의 잔여 돌기(23) 상에는 이에 직접 접촉하는 게이트절연막(40)이 적층되고, 잔여 돌기(23) 측면의 그레인(GR) 상에는 배리어패턴막(32)과 게이트절연막(40)이 적층될 수 있게 된다.
그리고, 액티브패턴(21)의 측면은 이에 대한 마스크 공정에 따라 실질적으로 기판 면에 일정 각도 경사진 형태를 갖고 이는 게이트절연막(40)에 직접 접촉하면서 덮혀질 수 있다.
다음으로, 도핑 공정을 진행하여 액티브패턴(21)의 소스부(S) 및 드레인부(D)에 불순물을 도핑할 수 있으며, 이 도핑 공정에서 게이트전극(45)이 도핑 마스크로 기능할 수 있다.
다음으로, 게이트전극(45) 상에 실질적으로 기판(11) 전면을 따라 제1보호막(50)이 형성될 수 있다.
다음으로, 제1보호막(50)에 대해 마스크 공정을 진행하여 제1,2콘택홀(H1,H2)을 형성할 수 있다.
이 마스크 공정에서는, 제1보호막(50) 및 이 하부의 게이트절연막(40)과 함께 소스부(S) 및 드레인부(D)에 대해서도 식각이 진행될 수 있다. 이에 따라, 제1보호막(50) 및 게이트절연막(40)이 식각되어 제1,2콘택홀(H1,H2)이 형성되고, 또한 제1,2콘택홀(H1,H2)이 위치하는 소스부(S)의 일부 영역 및 드레인부(D)의 일부 영역에 잔존하는 배리어패턴막(32)은 식각되어 모두 제거될 수 있다.
다음으로, 제1보호막(50) 상에 금속을 포함하는 도전성 물질로 소스전극(51) 및 드레인전극(53)이 형성될 수 있다.
소스전극(51)은 제1콘택홀(H1)을 통해 실질적으로 제1콘택홀(H1) 하부의 소스부(S)의 일부 영역 전체에 안정적으로 접속될 수 있고, 드레인전극(53)은 제2콘택홀(H2)을 통해 실질적으로 제2콘택홀(H2) 하부의 드레인부(D)의 일부 영역 전체에 안정적으로 접속될 수 있게 된다.
전술한 바와 같은 공정을 통해, TFT 기판의 화소영역(P)에 구동TFT(Tr)를 형성할 수 있으며, 이 구동TFT(Tr)와 실질적으로 동일한 구조를 갖는 적어도 하나의 다른 TFT를 형성할 수 있다.
위와 같이 TFT를 형성한 후, TFT 기판(10)에 구동TFT(Tr)와 전기적으로 연결되는 유기발광다이오드(도 2의 OD 참조)를 형성하게 된다.
한편, 전술한 바에서는 화소영역(P) 내에 형성된 소위 화소용 TFT에 대해 주로 설명하였는데, 이와 동일한 구조가 GIP 방식의 스캔구동회로(SDC)를 구성하는 소위 구동회로용 TFT에 적용될 수 있다.
이와 관련하여 도 8에는 스캔구동회로(SDC)에 형성된 구동회로용 TFT(Trs)의 단면 구조가 도시되어 있다.
도 8을 참조하면, 구동회로용 TFT(Trs)는 화소용 TFT(도 2의 Tr)과 동일한 구조로 형성됨을 알 수 있다.
즉, 구동회로용 TFT(Trs)에는, 버퍼층(15) 상에 액티브패턴(121)이 형성되며, 액티브패턴(121) 상에는 배리어패턴막(132)이 잔여 돌기(123) 사이의 수용공간(OS)을 채우면서 잔여 돌기(123)와 상면이 동일한 높이로 형성되어 실질적으로 액티브패턴(121)의 상면을 전체적으로 평탄화하도록 형성된다.
게이트절연막(40)은 액티브패턴(121)의 표면 전체를 따라 연장되어 액티브패턴(121) 전체를 덮게 된다.
게이트절연막(40) 상에는 액티브패턴(121)의 채널부(CH)에 대응하여 게이트전극(145)이 형성된다.
그리고, 게이트전극(145) 상의 제1보호막(50) 상에는 소스전극(151) 및 드레인전극(153)이 형성된다.
그리고, 제1보호막(50) 및 게이트절연막(30)에는 소스전극(151)과 소스부(S)를 연결하기 위한 제1콘택홀(H1)이 형성되고, 또한 드레인전극(153)과 드레인부(D)를 연결하기 위한 제2콘택홀(H1)이 형성된다.
이때, 제1콘택홀(H1) 하부의 소스부(S) 일부 영역에는 배리어패턴막(132)이 실질적으로 모두 제거되며, 제2콘택홀(H2) 하부의 드레인부(D) 일부 영역에는 배리어패턴막(132)이 모두 제거된다.
소스전극(151) 및 드레인전극(153) 상에는 제2보호막(60)이 형성된다.
한편, 전술한 액티브패턴(도 2의 21)은 TFT용 반도체층의 기능 이외에, 금속패턴들 간을 전기적으로 연결하는 도전성 연결패턴으로 유사하게 적용될 수 있다.
이와 관련하여 도 9를 일예로 하여 설명한다. 도 9에서는, TFT 기판 상에 제1금속패턴(255)과 제2금속패턴(251)이 형성되며 이들 중 하나에서 다른 하나로 구동신호가 전달되는 경우를 예로 들어 도시하고 있다.
여기서, 제1,2금속패턴(255,251)은 기판(11) 상에서 동일층에 배치될 수 있는데, 일예로 제1금속패턴(255)은 구동전압을 전달하는 전원배선이고 제2금속패턴(251)은 구동전압을 전달받는 구동TR의 소스전극이라 가정하고, 이때 TFT 기판에는 상당히 많은 수의 어레이소자들이 배치되어 동일층의 제1,2금속패턴(255,251)이 서로 직접 연결될 수 없는 상태라고 가정한다.
이때, 제1,2금속패턴(255,251)과 적어도 하나의 절연막(예를 들어, 게이트절연막(30) 및 제1보호막(50))을 사이에 두고 배치되며 이들을 전기적으로 연결하는 도전성 연결패턴(221)이 형성될 수 있다.
이 도전성 연결패턴(221)은 TFT의 액티브패턴(도 2의 21)의 소스부 또는 드레인부(도 2의 S 또는 D)와 동일하게 불순물로 도핑된 다결정 실리콘으로 이루어져 실질적으로 전기적 신호를 전달하는 도전 특성을 가질 수 있다.
그리고, TFT의 액티브패턴과 유사하게, 도전성 연결패턴(221)에는 잔여 돌기(223)이 형성되고, 잔여 돌기(223) 사이의 요입공간(OS)에는 배리어패턴막(232)이 형성될 수 있다.
이와 같은 도전성 연결패턴(221)은 금속패턴(255,251) 간의 신호 전달 경로에 배치되어 이들 간을 전기적으로 연결할 수 있게 된다.
한편, 제1금속패턴(255) 및 제2금속패턴(251) 각각과 도전성 연결패턴(221)을 접속하기 위해 제1,2접속전극(266,267)이 추가적으로 구비될 수도 있다.
이 경우에, 제1,2접속전극(266,267)이 도전성 연결패턴(221)에 접촉하기 위한 제1,2접속콘택홀(H1c,H2c)이 해당 절연막에 형성될 수 있으며, 접속콘택홀(H1c,H2c) 각각의 하부의 도전성 연결패턴(221) 일부 영역에는 배리어패턴막(232)이 모두 제거되어 해당 제1,2접속전극(266,267)이 안정적으로 접촉될 수 있다.
한편, 제1,2접속전극(266,267) 각각이 해당 제1,2금속패턴(255,251)에 접촉하기 위한 제3,4접속콘택홀(H3c,H4c)이 해당 절연막에 형성될 수 있다.
한편, 전술한 예에서는 제1,2금속패턴(255,251)이 동일층에 배치된 경우를 예로 들었으나, 이들은 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치될 수도 있다. 그리고, 제1,2금속패턴(255,251) 각각은, 해당 접속전극 없이 연결패턴(221)에 직접 접촉하는 형태로 구성될 수도 있다.
전술한 바와 같이, 본 발명의 실시예에 따르면, 돌기가 형성된 다결정 실리콘층 표면을 배리어막으로 덮은 상태에서 CMP 공정을 수행하여, 그레인에 대한 CMP의 손상을 차단하면서 다결정 실리콘층의 돌기를 부분적으로 제거할 수 있게 된다.
이에 따라, 다결정 실리콘층의 결함을 최소화하여 TFT의 특성을 극대화할 수 있다.
또한, 배리어막이 형성된 상태의 다결정 실리콘층의 표면은 잔여 돌기가 상부로 돌출되지 않고 실질적으로 평탄화된 상태를 가질 수 있게 되므로, 이후 공정에서 액티브패턴과 게이트전극이 돌기에 의해 단락되는 결함을 방지하여 TFT 특성을 확보할 수 있게 된다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
10: TFT 기판 11: 기판
15: 버퍼층 20: 다결정 실리콘층
21: 액티브패턴 22: 돌기
23: 잔여 돌기 30: 배리어막
31: 잔여 배리어막 32: 배리어막패턴
40: 게이트절연막 45: 게이트전극
50: 제1보호막 51: 소스전극
53: 드레이전극 60: 제2보호막
71: 제1전극 73: 뱅크
75: 유기발광층 80: 제2전극
AA: 액티브영역(표시영역)
NA: 비액티브영역(비표시영역)
P: 화소영역
SDC: 스캔구동회로
CH: 채널부
S: 소스부
D: 드레인부
OS: 요입공간

Claims (14)

  1. 기판 상에 형성된 TFT를 포함하고,
    상기 TFT는,
    다결정 실리콘으로 이루어지고, 채널부와 소스부 및 드레인부를 포함하며, 그레인 간의 경계에 돌기가 형성되고, 상기 돌기 사이에 요입공간이 형성된 액티브패턴과;
    상기 요입공간을 채워 상기 돌기와 평탄한 상면을 형성하는 배리어패턴막과;
    상기 배리어패턴막 및 돌기를 덮는 게이트절연막 상에, 상기 채널부에 대응하는 게이트전극과;
    상기 게이트전극 상에, 상기 소스부 및 드레인부 각각에 접촉하는 소스전극 및 드레인전극을 포함하고,
    제1,2금속패턴 각각과 적어도 하나의 절연막을 사이에 두고 위치하고, 상기 제1,2금속패턴을 전기적으로 연결하며, 불순물이 도핑된 상기 다결정 실리콘으로 이루어지고, 상기 돌기와 요입공간을 갖는 연결패턴을 더 포함하고,
    상기 연결패턴의 요입공간은 상기 배리어패턴막으로 채워지며,
    상기 채널부는 상기 불순물이 도핑되지 않고,
    상기 연결패턴은 상기 액티브패턴과 별개의 패턴이며, 상기 소스부 및 드레인부와 동일하게 상기 불순물이 도핑된
    TFT 기판.
  2. 제 1 항에 있어서,
    상기 게이트절연막은 상기 배리어패턴막 및 돌기에 직접 접촉하는
    TFT 기판.
  3. 제 1 항에 있어서,
    상기 게이트전극 상부와 상기 소스전극 및 드레인전극 하부에 위치하고, 상기 게이트절연막과 함께 상기 소스부 및 드레인부를 각각 노출하는 제1,2콘택홀을 갖는 보호막을 더 포함하고,
    상기 제1콘택홀 하부의 상기 소스부의 일부 영역과 상기 제2콘택홀 하부의 상기 드레인부의 일부 영역에는, 상기 배리어패턴막이 제거된 상태를 갖는
    TFT 기판.
  4. 제 1 항에 있어서,
    상기 배리어패턴막 및 돌기 상의 게이트절연막 부분은 평탄한 상태를 갖는
    TFT 기판.
  5. 제 4 항에 있어서,
    상기 게이트전극은 평탄한 상태를 갖는
    TFT 기판.
  6. 제 1 항에 있어서,
    상기 게이트절연막은 상기 액티브패턴의 측면을 덮도록 연장된
    TFT 기판.
  7. 제 1 항에 있어서,
    상기 기판은 다수의 화소영역이 배치된 액티브영역을 포함하고,
    상기 TFT는 상기 화소영역에 형성된
    TFT 기판.
  8. 제 7 항에 있어서,
    상기 기판은 상기 액티브영역 주변의 비액티브영역을 포함하고,
    상기 TFT는 상기 비액티브영역의 구동회로에 형성된
    TFT 기판.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제1금속패턴 및 연결패턴 사이를 연결하는 제1접속전극과;
    상기 제2금속패턴 및 연결패턴 사이를 연결하는 제2접속전극을 더 포함하고,
    상기 제1접속전극이 상기 연결패턴에 접촉되는 제1접속콘택홀 하부의 상기 연결패턴의 일부 영역과 상기 제2접속전극이 상기 연결패턴에 접촉되는 제2접속콘택홀 하부의 상기 연결패턴의 일부 영역에는, 상기 배리어패턴막이 제거된 상태를 갖는
    TFT 기판.
  11. 제 1 항 내지 제 8 항과 제 10 항 중 어느 하나의 항의 TFT 기판과;
    상기 드레인전극에 연결되는 제1전극
    을 포함하는 표시장치.
  12. 제 11 항에 있어서,
    상기 제1전극 상의 유기발광층과;
    상기 유기발광층 상의 제2전극
    을 더 포함하는 표시장치.
  13. 제 1 항에 있어서,
    상기 제1금속패턴은 구동전압을 전달하는 전원배선이고,
    상기 제2금속패턴은 상기 구동전압을 전달받는 상기 소스전극인
    TFT 기판.
  14. 제 3 항에 있어서,
    상기 배리어패턴막이 제거된 상기 제1콘택홀 하부의 상기 소스부의 일부 영역은 대응되는 상기 그레인 내에 위치하며,
    상기 배리어패턴막이 제거된 상기 제2콘택홀 하부의 상기 드레인부의 일부 영역은 대응되는 상기 그레인 내에 위치하는
    TFT 기판.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115377191A (zh) * 2022-08-10 2022-11-22 武汉华星光电技术有限公司 薄膜晶体管及电子器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124457A (ja) 1998-10-14 2000-04-28 Toshiba Corp 多結晶シリコン薄膜の平坦化方法
US20010038098A1 (en) 2000-02-29 2001-11-08 Shunpei Yamazaki Light-emitting device
KR100879040B1 (ko) * 2006-08-09 2009-01-15 미쓰비시덴키 가부시키가이샤 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010052812A (ko) * 1998-06-30 2001-06-25 모리시타 요이찌 박막 트랜지스터 및 그 제조방법
JP2001147446A (ja) * 1999-11-19 2001-05-29 Hitachi Ltd 液晶表示装置とその製造方法
KR20040051835A (ko) * 2002-12-13 2004-06-19 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막 트랜지스터의 제조 방법
KR101287198B1 (ko) 2006-05-12 2013-07-16 엘지디스플레이 주식회사 폴리실리콘 ｔｆｔ 어레이 기판 및 그 제조방법
KR101255303B1 (ko) * 2006-05-30 2013-04-15 엘지디스플레이 주식회사 폴리실리콘 박막 트랜지스터 및 그 제조 방법과 그를이용한 표시장치와 그 제조 방법
KR101338106B1 (ko) 2006-06-30 2013-12-06 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20080111693A (ko) * 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP2009267198A (ja) * 2008-04-28 2009-11-12 Seiko Epson Corp 半導体装置の製造方法および電気光学装置
KR101860859B1 (ko) 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
KR102490881B1 (ko) * 2014-12-26 2023-01-25 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102328678B1 (ko) * 2015-02-09 2021-11-19 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
KR102647695B1 (ko) 2016-08-12 2024-03-14 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124457A (ja) 1998-10-14 2000-04-28 Toshiba Corp 多結晶シリコン薄膜の平坦化方法
US20010038098A1 (en) 2000-02-29 2001-11-08 Shunpei Yamazaki Light-emitting device
KR100879040B1 (ko) * 2006-08-09 2009-01-15 미쓰비시덴키 가부시키가이샤 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치

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