KR102328678B1 - 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 Download PDF

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Abstract

본 발명은 기판, 상기 기판 상에 배치된 박막 트랜지스터 및 상기 박막 트랜지스터의 상부 또는 주변부에 배치되는 적어도 하나의 더미홀을 갖는 절연막을 구비하고, 상기 적어도 하나의 더미홀에 매립되는 물질은 상기 절연층의 물질과 상이하고 절연성인, 박막 트랜지스터 기판을 위하여, 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공한다.

Description

박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus}
본 발명은 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 박막 트랜지스터의 이동도 등의 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터 기판은 기판 상에 하나 이상의 박막 트랜지스터나 커패시터 등이 형성된 구조체를 의미한다. 이러한 박막 트랜지스터 기판를 이용하여 디스플레이 장치 등을 제조할 수 있다.
이러한 박막 트랜지스터 기판이 갖는 박막 트랜지스터는 활성층으로서 결정질실리콘층을 포함한다. 이 결정질실리콘층은 비정질실리콘층을 결정화시켜 형성하는 것으로, 결정화 방법이나 환경 등에 따라서 박막 트랜지스터의 특성이 결정된다. 박막 트랜지스터의 특성은 회로 내에서 박막 트랜지스터의 역할에 따라 요구하는 특성의 범위가 차이가 나게 된다.
그러나 이러한 종래의 박막 트랜지스터 기판에는, 회로 내에서 박막 트랜지스터의 역할에 따른 특성 조절이 용이하지 않다는 문제점이 존재하였다. 이는 이러한 박막 트랜지스터 기판을 갖는 디스플레이 장치 등을 구현할 시, 복수개의 화소들에 동일한 전기적 신호가 인가되어도 균일하지 않은 휘도의 이미지가 디스플레이되는 등의 문제점을 야기할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 박막 트랜지스터의 이동도 등의 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판, 상기 기판 상에 배치된 박막 트랜지스터 및 상기 박막 트랜지스터의 상부 또는 주변부에 배치되는 적어도 하나의 더미홀을 갖는 절연막을 구비하고, 상기 적어도 하나의 더미홀에 매립되는 물질은 상기 절연층의 물질과 상이하고 절연성인, 박막 트랜지스터 기판이 제공된다.
본 실시예에 있어서, 상기 절연막은 도전성 물질이 매립된 적어도 하나의 콘택홀을 가질 수 있다.
본 실시예에 있어서, 상기 더미홀의 폭은 상기 콘택홀의 폭과 실질적으로 동일할 수 있다.
본 실시예에 있어서, 상기 박막 트랜지스터는 상기 기판 상의 액티브 패턴, 상기 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극 및 상기 박막 트랜지스터 기판은 상기 콘택홀에 매립된 상기 도전성 물질을 통해 상기 액티브 패턴에 전기적으로 연결되는 도전층을 더 구비하고, 상기 절연막은 상기 게이트 전극과 상기 도전층 사이에 개재되는 층간 절연막일 수 있다.
본 실시예에 있어서, 상기 절연막 및 상기 도전층을 덮는 평탄화막을 더 구비하고, 상기 평탄화막의 일부는 상기 적어도 하나의 더미홀에 매립될 수 있다.
본 실시예에 있어서, 상기 적어도 하나의 더미홀은 상기 게이트 전극의 상부 표면까지 연장되는 제2 더미홀을 포함할 수 있다.
본 실시예에 있어서, 상기 액티브 패턴과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 더 구비하고, 상기 적어도 하나의 더미홀은 상기 게이트 절연막을 관통하여 상기 기판의 상부 표면까지 연장되는 제1 더미홀을 포함할 수 있다.
본 실시예에 있어서, 상기 액티브 패턴과 상기 게이트 전극 사이에 개재되며 실리콘 산화물을 포함하는, 제1 게이트 절연막; 및 상기 제1 게이트 절연막과 상기 게이트 전극 사이에 개재되며 실리콘 질화물을 포함하는, 제2 게이트 절연막을 더 구비할 수 있다.
본 실시예에 있어서, 상기 게이트 전극은 알루미늄(Al)을 포함할 수 있다.
본 실시예에 있어서, 상기 박막 트랜지스터는 상기 기판 상의 액티브 패턴, 및 상기 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함하고, 상기 박막 트랜지스터 기판은, 상기 게이트 전극 상부에 배치되고, 상기 게이트 전극과 적어도 일부가 중첩하여 상기 게이트 전극과 커패시터를 구성하는 상부 전극을 포함하는, 제1 도전층 및 상기 콘택홀에 매립된 상기 도전성 물질을 통해 상기 상부 전극에 전기적으로 연결되어 상기 상부 전극에 전원 전압을 인가하는 전원선을 포함하는, 제2 도전층을 더 구비하고, 상기 절연막은 상기 제1 도전층과 상기 제2 도전층 사이의 층간 절연막일 수 있다.
본 실시예에 있어서, 상기 절연막 및 상기 제2 도전층을 덮는 평탄화막을 더 구비하고, 상기 평탄화막의 일부는 상기 적어도 하나의 더미홀에 매립될 수 있다.
본 실시예에 있어서, 상기 적어도 하나의 더미홀은 상기 상부 전극의 상부 표면까지 연장되는 제1 더미홀을 포함할 수 있다.
본 실시예에 있어서, 상기 액티브 패턴과 상기 게이트 전극 사이에 개재되는 게이트 절연막 및 상기 게이트 전극과 상기 제1 도전층 사이에 게재되는 유전막을 더 구비하고, 상기 적어도 하나의 더미홀을 상기 게이트 절연막 및 상기 유전막을 관통하여 상기 기판의 상부 표면까지 연장되는 제2 더미홀을 포함할 수 있다.
본 실시예에 있어서, 상기 절연막은 무기 절연 물질을 포함하고, 상기 적어도 하나의 더미홀에 매립되는 물질은 유기 절연 물질일 수 있다.
본 실시예에 있어서, 상기 더미홀은 원형, 타원형 또는 다각형일 수 있다.
본 발명의 다른 일 관점에 따르면, 상기와 같은 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판 상에 배치된 디스플레이 소자를 구비하는, 디스플레이 장치가 제공된다.
본 발명의 또 다른 일 관점에 따르면, 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터의 상부 또는 주변부에 적어도 하나의 더미홀을 갖는 절연막을 형성하는 단계 및 적어도 하나의 더미홀에 절연층의 물질과 상이한 절연성 물질을 매립하는 단계를 포함하는, 박막 트랜지스터 기판 제조방법이 제공된다.
본 실시예에 있어서, 상기 절연막을 형성하는 단계는 절연막이 적어도 하나의 더미홀 및 적어도 하나의 콘택홀을 갖도록 형성하는 단계를 포함하고, 콘택홀에 도전성 물질을 매립하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 절연막을 형성하는 단계는, 실질적으로 동일한 폭을 갖는 더미홀과 콘택홀을 갖는 절연막을 형성하는 단계인, 박막 트랜지스터 기판 제조방법.
본 실시예에 있어서, 상기 박막 트랜지스터를 형성하는 단계는, 기판 상에 액티브 패턴을 형성하는 단계 및 액티브 패턴과 적어도 일부가 중첩하도록 게이트 전극을 형성하는 단계를 포함하며, 상기 콘택홀에 도전성 물질을 매립하는 단계는, 콘택홀에 매립된 도전성 물질을 통해 액티브 패턴에 전기적으로 연결되는 도전층을 형성하는 단계를 포함하고, 상기 절연막을 형성하는 단계는 상기 게이트 전극을 형성하는 단계와 상기 도전층을 형성하는 단계 사이에 수행되는 층간 절연막을 형성하는 단계일 수 있다.
본 실시예에 있어서, 절연막 및 도전층을 덮으며 일부가 더미홀에 매립되는, 평탄화막을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 절연막을 형성하는 단계는, 기판 상에 절연 물질을 도포하는 단계 및 게이트 전극의 상부 표면까지 연장되는 제2 더미홀을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 액티브 패턴을 형성하는 단계와 상기 게이트 전극을 형성하는 단계 사이에, 게이트 절연막을 형성하는 단계를 더 포함하고, 상기 절연막을 형성하는 단계는, 게이트 절연막을 관통하여 기판의 상부 표면까지 연장되는 제1 더미홀을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 절연막을 형성하는 단계는 무기 절연 물질을 포함하는 절연막을 형성하는 단계이고, 더미홀에 매립되는 물질은 유기 절연 물질을 포함할 수 있다.
본 실시예에 있어서, 더미홀은 원형, 타원형 또는 다각형으로 형성될 수 있다.
본 발명의 또 다른 일 관점에 따르면, 상기 제조방법으로 형성된 박막 트랜지스터 기판을 준비하는 단계 및 박막 트랜지스터 기판 상에 디스플레이 소자를 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막 트랜지스터의 이동도 등의 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 3은 도 1의 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이다.
도 5는 도 4의 박막 디스플레이 기판을 Ⅳ-Ⅳ 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 6은 도 4의 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 7은 도 6의 Ⅶ부분을 발췌하여 도시하는 개념도이다.
도 8 내지 도 12는 도 1의 박막 트랜지스터 기판의 제조공정을 개략적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이고, 도 2는 도 1의 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 기판(100), 박막 트랜지스터(T1), 더미홀(DH)을 갖는 절연막(IL)을 구비한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 이러한 기판(100)은 복수개의 화소(PXL)들이 배치되는 디스플레이영역과, 이 디스플레이영역을 감싸는 주변영역을 가질 수 있다.
기판(100) 상에는 영상이 구비되는 적어도 하나의 화소(PXL)를 포함한다. 화소(PXL)는 복수 개 제공되어 매트릭스 형태로 배열될 수 있으나, 본 실시예에서는 설명의 편의상 하나의 화소(PXL)만 도시하였다. 도 1에서는 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소(PXL)들은 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 화소(PXL)들은 색깔이 다른 화소들의 경우 각 색깔별로 다른 면적이나 다른 형상으로 제공될 수 있다.
이러한 화소(PXL)는 게이트 라인(GL), 데이터 라인(DL), 및 구동 전압 라인(DVL)으로 이루어진 배선부와, 배선부에 연결된 박막 트랜지스터들(T1, T2), 박막 트랜지스터들(T1, T2)에 연결된 유기 발광 소자(OLED), 및 커패시터(Cst)를 포함할 수 있다.
게이트 라인(GL)은 일 방향으로 연장될 수 있고, 데이터 라인(DL)은 게이트 라인(GL)과 교차하는 타 방향으로 연장될 수 있다. 구동 전압 라인(DVL)은 데이터 라인(DL)과 실질적으로 동일한 방향으로 연장될 수 있다. 게이트 라인(GL)은 박막 트랜지스터에 주사 신호를 전달하고, 데이터 라인(DL)은 박막 트랜지스터에 데이터 신호를 전달하며, 구동 전압 라인(DVL)은 박막 트랜지스터에 구동 전압을 제공할 수 있다.
박막 트랜지스터는 유기 발광 소자를 제어하기 위한 구동 박막 트랜지스터(T1)와, 구동 박막 트랜지스터(T1)를 스위칭 하는 스위칭 박막 트랜지스터(T2)를 포함할 수 있다. 본 발명이 일 실시예에서는 한 화소(PXL)가 두 개의 박막 트랜지스터(T2, T1)를 포함하는 것을 설명하나, 이에 한정되는 것은 아니며, 하나의 화소(PXL)에 하나의 박막 트랜지스터와 커패시터, 또는 하나의 화소(PXL)에 셋 이상의 박막 트랜지스터와 둘 이상의 커패시터를 구비할 수 있다.
구동 박막 트랜지스터(T1)는 제1 게이트 전극(g1)과, 제1 소스 전극(s1) 및 제1 드레인 전극(d1)을 포함할 수 있다. 제1 게이트 전극(g1)은 스위칭 박막 트랜지스터(T2)에 연결되고 제1 소스 전극(s1)은 구동 전압 라인(DVL)에 연결되며, 제1 드레인 전극(d1)은 상기 유기 발광 소자에 연결될 수 있다.
이러한 구동 박막 트랜지스터(T1)의 상부 또는 주변부에는 적어도 하나의 더미홀들(DH1, DH2)이 위치할 수 있다. 더미홀들(DH1, DH2)은 절연층(IL)에 형성될 수 있으며, 경우에 따라서 절연층(IL) 하부에 위치한 층까지 연장될 수 있다. 이러한 더미홀들(DH1, DH2)은 박막 트랜지스터(T1)를 비롯하여 주변에 어떠한 소자 및 배선과도 전기적으로 연결되지 않는다. 따라서 더미홀들(DH1, DH2)에 매립되는 물질은 더미홀들(DH1, DH2)이 위치한 절연층(IL)의 물질과 상이하고 절연성을 갖는 물질로 형성될 수 있다.
스위칭 박막 트랜지스터(T2)는 제2 게이트 전극(g2)과 제2 소스 전극(s2), 및 제2 드레인 전극(d2)을 포함할 수 있다. 제2 게이트 전극(g2)은 게이트 라인(GL)에 연결되며, 제2 소스 전극(s2)은 데이터 라인(DL)에 연결될 수 있다. 제2 드레인 전극(d2)은 구동 박막 트랜지스터(T1)의 게이트 전극(즉, 제1 게이트 전극(g1))에 연결될 수 있다. 스위칭 박막 트랜지스터(T2)는 게이트 라인(GL)에 인가되는 주사 신호에 따라 데이터 라인(DL)에 인가되는 데이터 신호를 상기 구동 박막 트랜지스터(T1)에 전달할 수 있다.
이러한 박막 트랜지스터 기판(1) 상에는 디스플레이 소자가 더 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치되는 것을 개시하고 있으나, 본 발명이 이에 한정되는 것은 아니며 액정 소자 등이 배치되는 것도 가능하다. 유기 발광 소자(OLED)는 발광층(EML)과, 발광층(EML)을 사이에 두고 서로 대향하는 제1 전극(EL1) 및 제2 전극(EL2)을 포함할 수 있다. 제1 전극(EL1)은 구동 박막 트랜지스터(T1)의 제1 드레인 전극(d1)과 연결될 수 있다. 제2 전극(EL2)에는 공통 전압이 인가되며, 발광층(EML)은 구동 박막 트랜지스터(T1)의 출력 신호에 따라 발광함으로써 영상을 표시할 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(T1)의 제1 게이트 전극(g1)과 제1 소스 전극(s1) 사이에 연결되며, 구동 박막 트랜지스터(T1)의 제1 게이트 전극(g1)에 입력되는 데이터 신호를 충전하고 유지할 수 있다.
이하 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)을 적층 순서에 따라 설명한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 박막 트랜지스터들(T1, T2)과 커패시터(Cst)가 적층되는 절연성 기판(100)을 포함할 수 있다. 박막 트랜지스터 기판(1) 상에는 액정 소자, 유기 발광 소자(OLED) 등이 배치될 수 있다. 본 실시예에서는 일 예로 박막 트랜지스터 기판(1) 상에 유기 발광 소자(OLED)가 배치된 구조를 개시한다.
도 2를 참조하면, 기판(100) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 기판(100)의 상면을 평탄화하게 하거나, 구동 박막 트랜지스터(T1)에 불순물이 확산되는 것을 막는 역할을 할 수 있다. 버퍼층(BFL)은 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 질산화물 등으로 형성될 수 있으며, 기판(100)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 제1 액티브 패턴(Act1)이 배치될 수 있다. 제1 액티브 패턴(Act1)은 반도체 물질로 형성되어 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있으며, 구동 박막 트랜지스터(T1)의 활성층으로 동작한다. 제1 액티브 패턴(Act1)은 각각 소스 영역(SA), 드레인 영역(DA), 및 소스 영역(SA)과 상기 드레인 영역(DA) 사이에 제공된 채널 영역(CA)을 포함할 수 있다. 제1 액티브 패턴(Act1)의 소스 영역(SA) 및 드레인 영역(DA)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
제1 액티브 패턴(Act1) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 제1 액티브 패턴(Act1)과 제1 게이트 전극(g1)과의 절연성을 확보하기 위하여, 예컨대 실리콘 산화물 및/또는 실리콘 질화물 등으로 형성될 수 있다.
본 실시예에서는 게이트 절연막(GI)은 다층 구조로 형성될 수 있다. 즉 도 2에 도시된 것과 같이 게이트 절연막(GI)은 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)를 포함할 수 있다. 다층구조로 게이트 절연막(GI)을 형성하는 이유는, 제1 게이트 전극(g1)을 패터닝 하는 과정에서 게이트 절연막(GI)의 일부가 함께 식각되는 것을 방지하기 위함이다.
이 경우 제1 게이트 절연막(GI1)은 제1 액티브 패턴(Act1)과 제1 게이트 전극(g1) 사이에 개재되며, 실리콘 산화물을 포함할 수 있다. 제2 게이트 절연막(GI2)는 제1 게이트 절연막(GI1)과 제1 게이트 전극(g1) 사이에 개재되며, 실리콘 질화물을 포함할 수 있다. 제2 게이트 절연막(GI2)이 제1 게이트 절연막(GI1) 상부에 배치되도록 게이트 절연막(GI)을 형성함으로써, 실리콘 산화물을 포함하는 제1 게이트 절연막(GI1) 보다 실리콘 질화물을 포함하는 제2 게이트 절연막(GI2)이 에칭액에 상대적으로 강한 성질을 이용하여 제1 게이트 전극(g1) 패터닝 시 게이트 절연막(G1)의 손상을 줄일 수 있다.
게이트 절연막(GI) 상에는 제1 게이트 전극(g1)이 배치될 수 있다. 제1 게이트 전극(g1)은 제1 액티브 패턴(Act1) 적어도 일부가 중첩할 수 있다. 즉 제1 게이트 전극(g1)은 제1 액티브 패턴(Act1)의 채널 영역(CA)에 대응되는 영역을 커버하도록 배치될 수 있다. 제1 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다. 본 실시예에서 제1 게이트 전극(g1)은 알루미늄(Al)을 포함할 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에 고해상도의 이미지를 디스플레이 하는 박막 트랜지스터 기판을 제조하는 것이 용이하다.
제1 게이트 전극(g1) 상에는 제1 게이트 전극(g1)을 덮도록 절연막(IL)이 배치될 수 있다. 이 경우 절연막(IL)은 층간 절연막일 수 있다. 이러한 층간 절연막(IL)은 실리콘 산화물 또는 실리콘 질화물 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
이러한 층간 절연막(IL)에는 도전성 물질이 매립된 적어도 하나의 콘택홀(CNT1)을 가질 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질은 구동 박막 트랜지스터(T1)의 소스 전극(s1) 및 드레인 전극(d1)을 형성하는 도전층(CL)으로 이해될 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질을 통해 유기 발광 소자(OLED)의 제1 전극(EL1)과 구동 박막 트랜지스터(T1)가 전기적으로 연결될 수 있다.
또한 층간 절연막(IL)에는 구동 박막 트랜지스터(T1)의 주변부에 위치하는 적어도 하나의 제1 더미홀(DH1)을 가질 수 있다. 이러한 제1 더미홀(DH1)은 게이트 절연막(GI1)을 관통하여 기판(100)의 상부 표면까지 연장될 수 있다. 제1 더미홀(DH1)의 위치는 도 1 및 도 2에 의해 한정되지 않으며, 구동 박막 트랜지스터(T1)의 주변부에 개수 및 위치의 제한 없이 위치할 수 있다. 또한 도 1에서는 제1 더미홀(DH1)이 사각형의 형상을 갖는 것으로 도시되어 있으나, 제1 더미홀(DH1)의 형상은 이에 한정되지 않으며, 원형, 타원형 또는 다각형의 다양한 형태로 형성될 수 있다.
제1 더미홀(DH1)에 매립되는 물질은 층간 절연막(IL)의 물질과 상이한 물질일 수 있다. 즉 제1 더미홀(DH1)에는 층간 절연막(IL) 상에 배치되는 평탄화막(PL)이 매립될 수 있다. 이러한 제1 더미홀(DH1)은 박막 트랜지스터 기판(1) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다. 이러한 제1 더미홀(DH1)의 폭(W1)은 콘택홀(CNT1)의 폭(W3)과 실질적으로 동일할 수 있다.
층간 절연막(IL)의 상에는 도전층(CL)으로 형성된 제1 소스 전극(s1)과 제1 드레인 전극(d1)이 배치될 수 있다. 도 1을 참조하면 제1 소스 전극(s1)과 제1 드레인 전극(d1)은 게이트 절연막(GI) 및 층간 절연막(IL)에 형성된 콘택홀(CNT1)에 의해 제2 액티브 패턴(Act2)의 소스 영역(미도시)과 드레인 영역(미도시)에 각각 접촉된다. 제2 소스 전극(s2)과 제2 드레인 전극(d2)은 게이트 절연막(GI) 및 층간 절연막(IL)에 형성된 콘택홀(CNT2)에 의해 제1 액티브 패턴(Act1)의 소스 영역(SA)과 드레인 영역(DA)에 각각 접촉된다.
제1 소스 전극(s1)과 제1 드레인 전극(d1)이 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
한편, 도 2에는 도시되어 있지 않으나, 제1 게이트 전극(g1)의 일부와 상기 구동 전압 라인(DVL)의 일부는 각각 제1 커패시터 전극(C1) 및 제2 커패시터 전극(C2)이며, 층간 절연막(IL)을 사이에 두고 커패시터(Cst)를 형성할 수 있다. 제1 커패시터 전극(C1)은 커패시터(Cst)의 상부 전극, 제2 커패시터 전극(C2)은 커패시터(Cst)의 하부 전극으로 이해될 수 있다.
제1 소스 전극(s1)과 제1 드레인 전극(d1) 상에는 평탄화막(PL)이 배치될 수 있다. 평탄화막(PL)은 층간 절연막(PL) 및 도전층(CL)을 덮도록 배치될 수 있다. 평탄화막(PL)은 예컨대 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 평탄화막(PL)은 구동 및 스위칭 박막 트랜지스터들(T1, T2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
본 실시예에서 평탄화막(PL)의 일부는 제1 더미홀(DH1)에 매립될 수 있다. 상술한 것과 같이 평탄화막(PL)은 예컨대 유기 절연 물질로 형성되며, 따라서 제1 더미홀(DH1)은 박막 트랜지스터 기판(1) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다.
이와 같이 구동 박막 트랜지스터(T1) 주변부에 위치하는 제1 더미홀(DH1)에 의해 구동 박막 트랜지스터(T1)의 특성을 조절할 수 있다. 상세하게는 구동 액티브 패턴(Act1)의 계면에 수소 이온이 존재하게 되는데, 구동 박막 트랜지스터(T1) 주변부에 형성된 제1 더미홀(DH1)에 의해 어닐링시 구동 액티브 패턴(Act1)의 계면에 있는 수소 이온도 외부로 더욱 활발히 확산된다. 제1 더미홀(DH1)에 의해 더 많은 수소 이온이 확산됨에 따라 Dit(interface trap density) 값이 증가되고, 이는 구동 박막 트랜지스터(T1)의 이동도의 감소를 야기해 구동 박막 트랜지스터(T1)의 특성을 제어할 수 있다. 이러한 특성을 이용해 제1 더미홀(DH1)의 위치 및 개수를 조절하면 회로 내에서 박막 트랜지스터의 역할에 따른 특성의 제어가 용이해질 수 있다.
한편, 이러한 박막 트랜지스터 기판(1) 상에는 디스플레이 소자가 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치된 경우를 개시하고 있다. 유기 발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 발광층(EML)을 포함하는 중간층을 포함할 수 있다.
평탄화막(PL) 상에는 유기 발광 소자(OLED)의 제1 전극(EL1)이 배치될 수 있다. 제1 전극(EL1)은 화소 전극일 수 있으며, 제1 전극(EL1)은 평탄화막(PL)에 형성된 콘택홀(CNT3)을 통해 구동 박막 트랜지스터(T1)의 제1 드레인 전극(d1)과 전기적으로 연결된다.
제1 전극(EL1)은, 높은 일함수를 갖는 물질로 형성될 수 있으며, 기판(100)의 하부 방향으로 영상을 제공하는 배면 발광일 경우, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 형성될 수 있다. 다른 실시예로 기판(100)의 상부 방향으로 영상을 제공하는 전면 발광일 경우, 제1 전극(EL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속 반사막과 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다.
제1 전극(EL1) 등이 형성된 기판(100) 상에는 각 화소에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하도록 화소의 둘레를 덮도록 형성될 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(EL1) 상에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(EL2)이 배치될 수 있다.
이때 도면에는 도시되지 않았으나, 경우에 따라 제1 전극(EL1)과 발광층(EML) 사이에는 하부 공통층이 배치될 수 있으며, 발광층(EML)과 제2 전극(EL2) 사이에는 상부 공통층이 배치될 수 있다. 이러한 하부 공통층 및 상부 공통층은 캐리어 수송층으로서, 각 화소에 공통적으로 적층될 수 있다. 하부 공통층은 정공 주입층(HIL)(hole injection layer)과 정공 수송층(HTL)(hole transport layer)를 포함할 수 있으며, 상부 공통층은 전자 주입층(EIL)(electron injection layer) 및 전자 수송층(ETL)(electron transport layer)을 포함할 수 있다. 본 실시예에서 제1 전극(EL1)이 화소 전극인 경우 하부 공통층, 상부 공통층, 및 발광층(EML)은 제1 전극(EL1) 상에 정공 주입층(HIL), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL), 및 전자 주입층(EIL), 제2 전극(EL2)의 순으로 순차적으로 적층될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 하부 공통층과 상부 공통층은 필요에 따라 다양한 변형이 가능하다.
제2 전극(EL2)도 투명 전극 또는 반사형 전극으로 구비될 수 있다. 제2 전극(EL2)이 투명 전극으로 형성될 경우에는 상기한 투명 도전성 물질을 포함할 수 있으며, 상기 제2 전극(EL2)이 반사형 전극으로 형성될 경우 금속 반사막을 포함할 수 있다. 제2 전극(EL2)은 기판(100)의 전면(全面)에 배치될 수 있다.
제2 전극(EL2)이 (반)투명 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 제2 전극(EL2)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 제2 전극(EL2)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
도면에 도시되지는 않았지만, 제2 전극(EL2) 상에는 봉지층(미 도시)이 형성될 수 있다. 상기 봉지층은 복수의 무기막들이 적층된 구조이거나, 유기막과 무기막이 교대로 적층된 구조일 수 있다.
다른 실시예에 따르면, 제2 전극(EL2) 상에는 봉지 기판(미도시)이 배치될 수 있다. 기판(100)은 상기 봉지 기판에 의해 밀봉될 수 있다.
도 1에 도시된 평면도는 예시적이며, 설계에 따라 다양하게 변형될 수 있다.
도 3은 도 1의 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다. 도 3은 도 1의 박막 트랜지스터 기판(1)의 단면을 도시한 것으로, 제1 더미홀(DH1) 이외에 제2 더미홀(DH2)을 더 포함하는 단면을 도시한다. 도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 기판(100), 박막 트랜지스터(T1) 및 더미홀들(DH1, DH2)을 갖는 절연막(IL)을 구비한다.
기판(100) 상에는 버퍼층(BFL)이 배치될 수 있고, 버퍼층(BFL) 상에는 제1 액티브 패턴(Act1)이 배치될 수 있다. 제1 액티브 패턴(Act1)은 반도체 물질로 형성되어 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있으며, 구동 박막 트랜지스터(T1)의 활성층으로 동작한다. 제1 액티브 패턴(Act1)은 각각 소스 영역(SA), 드레인 영역(DA), 및 소스 영역(SA)과 상기 드레인 영역(DA) 사이에 제공된 채널 영역(CA)을 포함할 수 있다. 제1 액티브 패턴(Act1)의 소스 영역(SA) 및 드레인 영역(DA)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
제1 액티브 패턴(Act1) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 제1 액티브 패턴(Act1)과 제1 게이트 전극(g1)과의 절연성을 확보하기 위하여, 예컨대 실리콘 산화물 및/또는 실리콘 질화물 등으로 형성될 수 있다.
본 실시예에서는 게이트 절연막(GI)은 다층 구조로 형성될 수 있다. 즉 도 3에 도시된 것과 같이 게이트 절연막(GI)은 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)를 포함할 수 있다. 다층구조로 게이트 절연막(GI)을 형성하는 이유는, 제1 게이트 전극(g1)을 패터닝 하는 과정에서 게이트 절연막(GI)의 일부가 함께 식각되는 것을 방지하기 위함이다.
이 경우 제1 게이트 절연막(GI1)은 제1 액티브 패턴(Act1)과 제1 게이트 전극(g1) 사이에 개재되며, 실리콘 산화물을 포함할 수 있다. 제2 게이트 절연막(GI2)는 제1 게이트 절연막(GI1)과 제1 게이트 전극(g1) 사이에 개재되며, 실리콘 질화물을 포함할 수 있다. 제2 게이트 절연막(GI2)이 제1 게이트 절연막(GI1) 상부에 배치되도록 게이트 절연막(GI)을 형성함으로써, 실리콘 산화물을 포함하는 제1 게이트 절연막(GI1) 보다 실리콘 질화물을 포함하는 제2 게이트 절연막(GI2)이 에칭액에 상대적으로 강한 성질을 이용하여 제1 게이트 전극(g1) 패터닝 시 게이트 절연막(GI)의 손상을 줄일 수 있다.
게이트 절연막(GI) 상에는 제1 게이트 전극(g1)이 배치될 수 있다. 제1 게이트 전극(g1)은 제1 액티브 패턴(Act1) 적어도 일부가 중첩할 수 있다. 즉 제1 게이트 전극(g1)은 제1 액티브 패턴(Act1)의 채널 영역(CA)에 대응되는 영역을 커버하도록 배치될 수 있다. 제1 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다. 본 실시예에서 제1 게이트 전극(g1)은 알루미늄(Al)을 포함할 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에 고해상도의 이미지를 디스플레이 하는 박막 트랜지스터 기판을 제조하는 것이 용이하다.
제1 게이트 전극(g1) 상에는 제1 게이트 전극(g1)을 덮도록 절연막(IL)이 배치될 수 있다. 이 경우 절연막(IL)은 층간 절연막일 수 있다. 이러한 층간 절연막(IL)은 실리콘 산화물 또는 실리콘 질화물 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
이러한 층간 절연막(IL)에는 도전성 물질이 매립된 적어도 하나의 콘택홀(CNT1)을 가질 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질은 구동 박막 트랜지스터(T1)의 소스 전극(s1) 및 드레인 전극(d1)을 형성하는 도전층(CL)으로 이해될 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질을 통해 유기 발광 소자(OLED)의 제1 전극(EL1)과 구동 박막 트랜지스터(T1)가 전기적으로 연결될 수 있다.
또한 층간 절연막(IL)에는 구동 박막 트랜지스터(T1)의 주변부에 위치하는 적어도 하나의 제1 더미홀(DH1)을 가질 수 있다. 제1 더미홀(DH1)의 위치는 도 1 및 도 3에 의해 한정되지 않으며, 구동 박막 트랜지스터(T1)의 주변부에 개수 및 위치의 제한 없이 위치할 수 있다. 이러한 제1 더미홀(DH1)은 게이트 절연막(GI1)을 관통하여 기판(100)의 상부 표면까지 연장될 수 있다.
또한 본 실시예에서는 층간 절연막(IL)에는 구동 박막 트랜지스터(T1)의 상부에 위치하는 적어도 하나의 제2 더미홀(DH2)을 가질 수 있다. 이러한 제2 더미홀(DH2)은 제1 게이트 전극(g1)의 상부 표면까지 연장될 수 있으며, 제2 더미홀(DH2)에 의해 제1 게이트 전극(g1)의 일부가 노출될 수 있다. 도 3에서는 제2 더미홀(DH2)이 제1 게이트 전극(g1)의 상부 표면까지 연장되면서 제1 액티브 패턴(Act1) 상에 위치하는 것으로 도시되어 있으나, 실질적으로 도 1을 참조하면 제2 더미홀(DH2)은 제1 액티브 패턴(Act1)과 중첩되지 않는 제1 게이트 전극(g1)의 상부에 위치할 수 있다.
제2 더미홀(DH2)의 위치는 도 1 및 도 3에 의해 한정되지 않으며, 구동 박막 트랜지스터(T1)의 상부에 개수 및 위치의 제한 없이 위치할 수 있다. 또한 도 1에서는 제1 더미홀(DH1) 및 제2 더미홀(DH2)이 사각형의 형상을 갖는 것으로 도시되어 있으나, 제1 더미홀(DH1) 및 제2 더미홀(DH2)의 형상은 이에 한정되지 않으며, 원형, 타원형 또는 다각형의 다양한 형태로 형성될 수 있다.
제1 더미홀(DH1) 및 제2 더미홀(DH2)에 매립되는 물질은 층간 절연막(IL)의 물질과 상이한 물질일 수 있다. 즉 제1 더미홀(DH1) 및 제2 더미홀(DH2)에는 층간 절연막(IL) 상에 배치되는 평탄화막(PL)이 매립될 수 있다. 이러한 제1 더미홀(DH1) 및 제2 더미홀(DH2)은 박막 트랜지스터 기판(1) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다. 이러한 제2 더미홀(DH2)의 폭(W2)은 콘택홀(CNT1)의 폭(W3)과 실질적으로 동일할 수 있다.
층간 절연막(IL)의 상에는 도전층(CL)으로 형성된 제1 소스 전극(s1)과 제1 드레인 전극(d1)이 배치될 수 있다. 도 1을 참조하면 제1 소스 전극(s1)과 제1 드레인 전극(d1)은 게이트 절연막(GI) 및 층간 절연막(IL)에 형성된 콘택홀(CNT1)에 의해 제2 액티브 패턴(Act2)의 소스 영역(미도시)과 드레인 영역(미도시)에 각각 접촉된다. 제2 소스 전극(s2)과 제2 드레인 전극(d2)은 게이트 절연막(GI) 및 층간 절연막(IL)에 형성된 콘택홀(CNT2)에 의해 제1 액티브 패턴(Act1)의 소스 영역(SA)과 드레인 영역(DA)에 각각 접촉된다.
제1 소스 전극(s1)과 제1 드레인 전극(d1)이 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1 소스 전극(s1)과 제1 드레인 전극(d1) 상에는 평탄화막(PL)이 배치될 수 있다. 평탄화막(PL)은 층간 절연막(PL) 및 도전층(CL)을 덮도록 배치될 수 있다. 평탄화막(PL)은 예컨대 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 평탄화막(PL)은 구동 및 스위칭 박막 트랜지스터들(T1, T2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
본 실시예에서 평탄화막(PL)의 일부는 제1 더미홀(DH1) 및 제2 더미홀(DH2)에 매립될 수 있다. 상술한 것과 같이 평탄화막(PL)은 예컨대 유기 절연 물질로 형성되며, 따라서 제1 더미홀(DH1) 및 제2 더미홀(DH2)은 박막 트랜지스터 기판(1) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다.
이와 같이 구동 박막 트랜지스터(T1) 주변부에 위치하는 제1 더미홀(DH1) 및 제2 더미홀(DH2)에 의해 구동 박막 트랜지스터(T1)의 특성을 조절할 수 있다. 상세하게는 구동 액티브 패턴(Act1)의 계면에 수소 이온이 존재하게 되는데, 구동 박막 트랜지스터(T1) 주변부 및 상부에 형성된 제1 더미홀(DH1) 및 제2 더미홀(DH2)에 의해 어닐링시 구동 액티브 패턴(Act1)의 계면에 있는 수소 이온도 외부로 더욱 활발히 확산된다. 제1 더미홀(DH1) 및 제2 더미홀(DH2)에 의해 더 많은 수소 이온이 확산됨에 따라 Dit(interface trap density) 값이 증가되고, 이는 구동 박막 트랜지스터(T1)의 이동도의 감소를 야기해 구동 박막 트랜지스터(T1)의 특성을 제어할 수 있다. 이러한 특성을 이용해 더미홀들(DH1, DH2)의 위치 및 개수를 조절하면 회로 내에서 박막 트랜지스터의 역할에 따른 특성의 제어가 용이해질 수 있다.
한편, 이러한 박막 트랜지스터 기판(1) 상에는 디스플레이 소자가 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치된 경우를 개시하고 있다. 유기 발광 소자(OLED)에 관하여는 전술한 내용과 동일한 바 중복되는 내용은 도 2의 설명을 원용한다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 평면도이고, 도 5는 도 4의 박막 디스플레이 기판을 Ⅳ-Ⅳ 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 4을 참조하면, 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(2)은 기판(100), 박막 트랜지스터(T1), 더미홀(DH)을 갖는 절연막(IL)을 구비한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 이러한 기판(100)은 복수개의 화소들이 배치되는 디스플레이영역과, 이 디스플레이영역을 감싸는 주변영역을 가질 수 있다.
기판(100) 상에는 영상이 구비되는 적어도 하나의 화소(PXL)를 포함한다. 화소(PXL)는 복수 개 제공되어 매트릭스 형태로 배열될 수 있으나, 본 실시예에서는 설명의 편의상 하나의 화소(PXL)만 도시하였다. 도 4에서는 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소(PXL)들은 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 화소(PXL)들은 색깔이 다른 화소들의 경우 각 색깔별로 다른 면적이나 다른 형상으로 제공될 수 있다.
이러한 화소(PXL)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 스토리지 커패시터(Cst) 및 유기 발광 소자(OLED)를 포함한다.
화소(PXL)는 스캔 신호(Sn)가 인가되는 스캔 라인(10), 이전 스캔 신호(Sn-1)가 인가되는 이전 스캔 라인(12), 발광 제어 신호(En)가 인가되는 발광 제어 라인(20), 초기화 전압(Vint)이 인가되는 초기화 전압 라인(30), 데이터 신호(Dm)가 인가되는 데이터 라인(40) 및 구동 전압(ELVDD)이 인가되는 구동 전압 라인(50)을 포함한다. 스캔 라인(10), 이전 스캔 라인(12), 발광 제어 라인(20) 및 초기화 전압 라인(30)은 행 방향을 따라 연장되고, 데이터 라인(40) 및 구동 전압 라인(50)은 열 방향을 따라 연장된다.
화소(PXL)는 액티브 패턴(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3) 및 제4 도전층(M4)을 포함할 수 있다. 도 4에 도시되지는 않지만, 액티브 패턴(Act), 제1 도전층(M1), 제2 도전층(M2), 제3 도전층(M3), 및 제4 도전층(M4)의 사이에는 절연층들이 개재될 수 있다. 또한, 화소(PXL)는 발광층을 포함하는 중간층(미도시)과 공통 전극층(미도시)을 더 포함할 수 있다.
액티브 패턴(Act)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 액티브 패턴들(Act1-Act6)을 포함할 수 있다. 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 액티브 패턴(Act)을 따라 배치될 수 있다.
도 4에서 액티브 패턴(Act)은 하나의 화소(PXL) 내에서 하나의 패턴으로 형성되어 있지만, 설계에 따라 액티브 패턴(Act)은 둘 이상의 분리된 패턴들로 형성될 수도 있다. 액티브 패턴(Act)은 설계에 따라 다양한 형상을 가질 수 있으며, 도 4에 도시된 바와 같이 굴곡된 부분을 포함할 수 있다.
제1 도전층(M1)은 이전 스캔 라인(12), 스캔 라인(10), 및 발광 제어 라인(20)을 포함할 수 있다. 또한, 제1 도전층(M1)은 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6) 각각의 게이트 전극들(g1-g6)을 포함할 수 있다.
제2 도전층(M2)은 커패시터(Cst)의 상부 전극(C2)을 포함할 수 있다. 제3 도전층(M3)은 데이터 라인(40), 구동 전압 라인(50) 및 연결선(60)을 포함할 수 있다. 제4 도전층(M4)은 초기화 전압 라인(30) 및 제1 전극(EL1)을 포함할 수 있다.
액티브 패턴(Act)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라질 수 있으며, n형 불순물 또는 p형 불순물일 수 있다. 액티브 패턴(Act)은 구동 박막 트랜지스터(T1)의 구동 액티브 패턴(Act1), 스위칭 박막 트랜지스터(T2)의 스위칭 액티브 패턴(Act2), 보상 박막 트랜지스터(T3)의 보상 액티브 패턴(Act3), 초기화 박막 트랜지스터(T4)의 초기화 액티브 패턴(Act4), 동작 제어 박막 트랜지스터(T5)의 동작 제어 액티브 패턴(Act5), 및 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴(Act6)을 포함할 수 있다.
구동 박막 트랜지스터(T1)는 구동 액티브 패턴(Act1), 및 구동 게이트 전극(g1)을 포함한다. 구동 액티브 패턴(Act1)은 구동 게이트 전극(g1)과 중첩하는 채널 영역 및 소스 영역(SA1)과 드레인 영역(DA1)을 포함할 수 있다. 소스 영역(SA1)과 드레인 영역(DA1)은 구동 게이트 전극(g1)과 상부 전극(C2) 모두와 중첩하지 않는다. 구동 액티브 패턴(Act1)은 굴곡되어 있다.
구동 게이트 전극(g1) 상부에는 커패시터(Cst)의 상부 전극(C2)을 포함하는 의 제2 도전층(M2)이 배치될 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1) 상부에 배치될 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1)과 적어도 일부가 중첩하여 커패시터(Cst)를 구성할 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1)과 연결선(60) 사이에 연결되는 콘택홀(CNT1)이 관통할 수 있는 개구부(Cst2op)를 포함한다. 개구부(Cst2op)의 형상이 도 4에서는 사각형인 것으로 도시되어 있지만, 개구부(Cst2op)의 형상은 이에 한정되지 않는다. 상부 전극(C2)은 개구부(Cst2op)를 제외하고는 구동 게이트 전극(g1)과 최대로 중첩할 수 있으며, 이 경우 최대의 커패시턴스를 얻을 수 있다.
상부 전극(C2)는 구동 게이트 전극(g1)과 함께 커패시터(Cst)를 구성할 수 있다. 구동 게이트 전극(g1)은 커패시터(Cst)의 하부 전극의 기능도 수행한다. 상부 전극(C2)은 콘택홀(CNT2)을 통해 구동 전압 라인(50)에 연결될 수 있다.
이러한 구동 박막 트랜지스터(T1)의 상부 또는 주변부에는 적어도 하나의 더미홀들(DH1, DH2)이 위치할 수 있다. 더미홀들(DH1, DH2)은 절연층(IL)에 형성될 수 있으며, 경우에 따라서 절연층(IL) 하부에 위치한 층까지 연장될 수 있다. 이러한 더미홀들(DH1, DH2)은 박막 트랜지스터(T1)를 비롯하여 주변에 어떠한 소자 및 배선과도 전기적으로 연결되지 않는다. 따라서 더미홀들(DH1, DH2)에 매립되는 물질은 더미홀들(DH1, DH2)이 위치한 절연층(IL)의 물질과 상이하고 절연성을 갖는 물질로 형성될 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 액티브 패턴(Act2), 및 스캔 라인(10)의 일부인 스위칭 게이트 전극(g2)을 포함한다. 스위칭 액티브 패턴(Act2)은 스위칭 게이트 전극(g2)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA2)과 드레인 영역(DA2)을 포함한다. 소스 영역(SA2)은 콘택홀(CNT3)을 통해 데이터 라인(40)에 연결될 수 있다. 드레인 영역(DA2)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(SA1)에 연결된다.
보상 박막 트랜지스터(T3)는 보상 액티브 패턴(Act3), 및 스캔 라인(10)의 일부인 보상 게이트 전극(g3)을 포함한다. 보상 액티브 패턴(Act3)은 보상 게이트 전극(g3)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA3)과 드레인 영역(DA3)을 포함한다. 소스 영역(SA3)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(DA1)에 연결된다. 드레인 영역(DA3)은 콘택홀(CNT4)를 통해 연결선(60)에 연결될 수 있다. 즉, 보상 박막 트랜지스터(T3)의 드레인 영역(DA3)은 연결선(60)을 통해 구동 게이트 전극(g1)에 전기적으로 연결된다. 도 4에 도시된 바와 같이, 보상 게이트 전극(g3)은 별도의 듀얼 게이트 전극으로 형성되어 누설 전류가 방지될 수 있다.
초기화 박막 트랜지스터(T4)는 초기화 액티브 패턴(Act4), 및 이전 스캔 라인(12)의 일부인 초기화 게이트 전극(g4)을 포함할 수 있다. 초기화 액티브 패턴(Act4)은 초기화 게이트 전극(g4)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA4)과 드레인 영역(DA4)을 포함한다. 소스 영역(SA4)은 콘택홀(CNT5)을 통해 초기화 전압 라인(30)에 연결된다. 도 4에서 도시되지 않았지만, 콘택홀(CNT5)은 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 소스 영역(SA4)을 연결하는 콘택홀, 및 상기 연결 부재와 초기화 전압 라인(30)을 연결하는 콘택홀을 포함할 수 있다. 드레인 영역(DA4)은 콘택홀(CNT4)를 통해 연결선(60)에 연결된다. 도 4에 도시된 바와 같이, 초기화 게이트 전극(g4)은 별도의 듀얼 게이트 전극으로 형성될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 액티브 패턴(Act5), 및 발광 제어 라인(20)의 일부인 동작 제어 게이트 전극(g5)을 포함한다. 동작 제어 액티브 패턴(Act5)은 동작 제어 게이트 전극(g5)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA5)과 드레인 영역(DA5)을 포함한다. 드레인 영역(DA5)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 소스 영역(SA1)에 연결된다. 소스 영역(s5)은 콘택홀(CNT6)를 통해 구동 전압 라인(50)에 연결된다.
발광 제어 박막 트랜지스터(T6)는 발광 제어 액티브 패턴(Act6), 및 발광 제어 라인(20)의 일부인 발광 제어 게이트 전극(g6)을 포함한다. 발광 제어 액티브 패턴(Act6)은 발광 제어 게이트 전극(g6)과 중첩하는 채널 영역, 및 상기 채널 영역 양쪽의 소스 영역(SA6)과 드레인 영역(DA6)을 포함한다. 소스 영역(SA6)은 액티브 패턴(Act)을 따라 구동 박막 트랜지스터(T1)의 드레인 영역(DA1)에 연결된다. 드레인 영역(DA6)은 콘택홀(CNT7)을 통해 제1 전극(EL1)에 연결된다. 도4에 도시되지 않았지만, 콘택홀(CNT7)은 제3 도전층(M3)으로 형성되는 연결 부재, 상기 연결 부재와 드레인 영역(DA6)을 연결하는 콘택 플러그, 및 상기 연결 부재와 제1 전극(EL1)을 연결하는 콘택 플러그를 포함할 수 있다.
제1 전극(EL1)은 상부 전극(C2) 상에 배치될 수 있으며, 상부에 배치되는 유기 발광층을 포함하는 중간층에 전류를 제공할 수 있다. 상기 중간층에 인가된 전류는 상기 중간층 상의 공통 전극(미도시)으로 전달된다.
도 4에 도시된 평면도는 예시적이며, 설계에 따라 다양하게 변형될 수 있다.
이하 도 5를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(2)을 적층 순서에 따라 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(2)은 구동 박막 트랜지스터(T1)와 발광 제어 박막 트랜지스터(T6)를 포함하는 박막 트랜지스터들(T1-T6) 및 커패시터(Cst) 가 적층되는 절연성 기판(100)을 포함할 수 있다. 박막 트랜지스터 기판(1) 상에는 액정 소자, 유기 발광 소자(OLED) 등이 배치될 수 있다. 본 실시예에서는 일 예로 박막 트랜지스터 기판(2) 상에 유기 발광 소자(OLED)가 배치된 구조를 개시한다.
기판(100) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 기판(100)의 상면을 평탄화하게 하거나, 박막 트랜지스터들(T1, T6)에 불순물이 확산되는 것을 막는 역할을 할 수 있다. 버퍼층(BFL)은 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 질산화물 등으로 형성될 수 있으며, 기판(100)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 구동 박막 트랜지스터(T1)와 발광 제어 박막 트랜지스터(T6)가 배치될 수 있다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(C2)이 배치되며, 구동 게이트 전극(g1)과 상부 전극(C2)은 커패시터(Cst)를 구성한다.
액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6) 사이에는 액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6)의 절연성을 확보하기 위하여 하부 게이트 절연막(GI1)이 개재되고, 구동 게이트 전극(g1)과 상부 전극(C2) 사이에는 구동 게이트 전극(g1)과 상부 전극(C2)의 절연성을 확보하기 위하여 상부 게이트 절연막(GI2)이 개재될 수 있다. 상부 게이트 절연막(GI2)은 구동 게이트 전극(g1)과 상부 전극(C2) 사이에 개재되는 유전막일 수 있다. 구동 박막 트랜지스터(T1), 커패시터(Cst), 및 발광 제어 박막 트랜지스터(T6)는 층간 절연막(IL)에 의해 덮일 수 있다.
본 실시예에서 하부 게이트 절연막(GI1)은 다층 구조로 형성될 수 있다. 즉 도 5에 도시된 것과 같이 하부 게이트 절연막(GI1)은 제1 게이트 절연막(GI11)과 제2 게이트 절연막(GI12)를 포함할 수 있다. 다층구조로 하부 게이트 절연막(GI1)을 형성하는 이유는, 제1 게이트 전극(g1)을 패터닝 하는 과정에서 하부 게이트 절연막(GI1)의 일부가 함께 식각되는 것을 방지하기 위함이다.
이 경우 제1 게이트 절연막(GI1)은 실리콘 산화물을 포함할 수 있고, 제2 게이트 절연막(GI2)는 실리콘 질화물을 포함할 수 있다. 제2 게이트 절연막(GI2)이 제1 게이트 절연막(GI1) 상부에 배치되도록 게이트 절연막(GI)을 형성함으로써, 실리콘 산화물을 포함하는 제1 게이트 절연막(GI1) 보다 실리콘 질화물을 포함하는 제2 게이트 절연막(GI2)이 에칭액에 상대적으로 강한 성질을 이용하여 제1 게이트 전극(g1) 패터닝 시 게이트 절연막(G1)의 손상을 줄일 수 있다. 다만 이러한 제2 게이트 절연막(GI2)은
도 5에 도시되어 있지는 않으나 상부 게이트 절연막(GI2) 또는 층간 절연막(IL) 역시 다층 구조로 형성할 수 있으며, 예컨대 실리콘 산화물 및/또는 실리콘 질화물로 형성될 수 있다.
본 실시예에서 구동 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다. 본 실시예에서 구동 게이트 전극(g1)은 알루미늄(Al)을 포함할 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에 고해상도의 이미지를 디스플레이 하는 박막 트랜지스터 기판을 제조하는 것이 용이하다.
제2 게이트 절연막(GI12) 상에는 커패시터(Cst)의 상부 전극(C2)을 포함하는 제1 도전막(CL1)이 배치될 수 있다. 도 5의 제1 도전막(CL1)은 도 4의 제2 도전층(M2)으로 이해될 수 있다. 상부 전극(C2)은 구동 게이트 전극(g1)과 적어도 일부가 중첩되도록 배치될 수 있으며, 구동 게이트 전극(g1)을 하부 전극으로 이용해 상부 전극(C2)과 함께 커패시터(Cst)를 구성할 수 있다.
커패시터(Cst)의 상부 전극(C2) 상에는 커패시터(Cst)의 상부 전극(C2)을 덮도록 절연막(IL)이 배치될 수 있다. 이 경우 절연막(IL)은 층간 절연막일 수 있다. 이러한 층간 절연막(IL)은 실리콘 산화물 또는 실리콘 질화물 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
층간 절연막(IL)에는 커패시터(Cst)의 상부 전극(C2)의 일부를 노출시키는 콘택홀(CNT2)이 위치할 수 있다. 또한 층간 절연막(IL)에는 발광 제어 박막 트랜지스터(T6)의 발광 제어 액티브 패턴(Act6)의 소스 영역(SA6) 및 드레인 영역(DA6)을 노출시키는 컨택홀(CNT)이 위치할 수 있다. 컨택홀(CNT)은 상부 게이트 절연막(GI2) 및 하부 게이트 절연막(GI1)을 관통하여 발광 제어 액티브 패턴(Act6)의 상부까지 연장될 수 있다. 이러한 컨택홀(CNT)을 통해 발광 제어 박막 트랜지스터(T6)가 유기 발광 소자(OLED)의 제1 전극(EL1)과 전기적으로 연결된다.
층간 절연막(IL) 상에는 커패시터(Cst)의 상부 전극(C2)에 전원 전압을 인가하는 전원선(50) 및 발광 제어 박막 트랜지스터(T6)의 소스 전극(s1) 및 드레인 전극(d2)을 포함하는 제2 도전층(CL2)이 배치될 수 있다. 도 5의 제2 도전층(CL2)은 도 4의 제3 도전층(M3)으로 이해될 수 있다. 커패시터(Cst)의 상부 전극(C2)은 콘택홀(CNT2)에 매립된 도전성 물질을 통해 전원선과 전기적으로 연결될 수 있다. 전원선은 구동 전압 라인(50)으로 이해될 수 있다. 콘택홀(CNT2)들의 개수는 하나 이상 형성될 수 있는 등 다양한 변형이 가능하다.
발광 제어 박막 트랜지스터(T6)의 드레인 영역(DA6)은 하부 게이트 절연막(GI1), 상부 게이트 절연막(GI2), 및 층간 절연막(IL)을 모두 관통하는 콘택홀(CNT)를 통해 드레인 전극(d6)에 전기적으로 연결될 수 있다. 또한 발광 제어 박막 트랜지스터(T6)의 소스 영역(SA6)은 하부 게이트 절연막(GI1), 상부 게이트 절연막(GI2), 및 층간 절연막(IL)을 모두 관통하는 콘택홀(CNT)를 통해 소스 전극(s6)에 연결될 수 있다.
상기 구동 전압 라인(50)과 소스 전극(s6) 및 드레인 전극(d6)을 포함하는 제2 도전층(CL2)은 도전성 물질로 형성될 수 있으며, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
이러한 층간 절연막(IL)에는 구동 박막 트랜지스터(T1)의 주변부에 위치하는 적어도 하나의 제1 더미홀(DH1)을 가질 수 있다. 이러한 제1 더미홀(DH1)은 유전막인 상부 게이트 절연막(GI2) 및 하부 게이트 절연막(GI1)을 관통하여 기판(100)의 상부 표면까지 연장될 수 있다. 또한 도 1에서는 제1 더미홀(DH1)이 사각형의 형상을 갖는 것으로 도시되어 있으나, 제1 더미홀(DH1)의 형상은 이에 한정되지 않으며, 원형, 타원형 또는 다각형의 다양한 형태로 형성될 수 있다. 제1 더미홀(DH1)의 위치는 도 4 및 도 5에 의해 한정되지 않으며, 구동 박막 트랜지스터(T1)의 주변부에 개수 및 위치의 제한 없이 위치할 수 있다.
본 실시예에서 제1 더미홀(DH1)에 매립되는 물질은 층간 절연막(IL)의 물질과 상이한 물질일 수 있다. 즉 제1 더미홀(DH1)에는 층간 절연막(IL) 상에 배치되는 평탄화막(PL)이 매립될 수 있다. 이러한 제1 더미홀(DH1)은 박막 트랜지스터 기판(2) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다. 이러한 제1 더미홀(DH1)의 폭(W1)은 콘택홀(CNT1)의 폭(W3)과 실질적으로 동일할 수 있다.
층간 절연막(IL) 상의 소스 전극(s6), 드레인 전극(d6) 및 구동 전압 라인(50), 을 덮는 평탄화막(PL)이 배치된다. 평탄화막(PL)은 예컨대 산화물, 질화물, 및/또는 산질화물을 포함하는 무기 절연 물질로 이루어지거나, 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 평탄화막(PL)은 박막 트랜지스터들(T1, T6)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 역할을 할 수도 있다.
이와 같이 구동 박막 트랜지스터(T1) 주변부에 위치하는 제1 더미홀(DH1)에 의해 구동 박막 트랜지스터(T1)의 특성을 조절할 수 있다. 상세하게는 구동 액티브 패턴(Act1)의 계면에 수소 이온이 존재하게 되는데, 구동 박막 트랜지스터(T1) 주변부에 형성된 제1 더미홀(DH1)에 의해 어닐링시 구동 액티브 패턴(Act1)의 계면에 있는 수소 이온도 외부로 더욱 활발히 확산된다. 제1 더미홀(DH1)에 의해 더 많은 수소 이온이 확산됨에 따라 Dit(interface trap density) 값이 증가되고, 이는 구동 박막 트랜지스터(T1)의 이동도의 감소를 야기해 구동 박막 트랜지스터(T1)의 특성을 제어할 수 있다. 이러한 특성을 이용해 제1 더미홀(DH1)의 위치 및 개수를 조절하면 회로 내에서 박막 트랜지스터의 역할에 따른 특성의 제어가 용이해질 수 있다.
한편, 이러한 박막 트랜지스터 기판(2) 상에는 디스플레이 소자가 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치된 경우를 개시하고 있다. 유기 발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 발광층(EML)을 포함하는 중간층을 포함할 수 있다.
평탄화막(PL) 상에는 유기 발광 소자(OLED)의 제1 전극(EL1)이 배치될 수 있다. 제1 전극(EL1)은 화소 전극일 수 있으며, 제1 전극(EL1)은 평탄화막(PL)에 형성된 콘택홀(CNT7)을 통해 발광 제어 박막 트랜지스터(T6)의 드레인 전극(d6)과 전기적으로 연결된다.
제1 전극(EL1)은, 높은 일함수를 갖는 물질로 형성될 수 있으며, 기판(100)의 하부 방향으로 영상을 제공하는 배면 발광일 경우, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 형성될 수 있다. 다른 실시예로 기판(100)의 상부 방향으로 영상을 제공하는 전면 발광일 경우, 제1 전극(EL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속 반사막과 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다.
제 제1 전극(EL1) 등이 형성된 기판(100) 상에는 각 화소에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하도록 화소의 둘레를 덮도록 형성될 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(EL1) 상에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(EL2)이 배치될 수 있다.
발광층(EML)은 적색, 녹색, 및 청색 중에서 선택된 색상의 광을 방출할 수 있다. 다른 실시예에 따르면, 발광층(EML)은 백색광을 방출할 수 있으며, 디스플레이 장치는 다양한 컬러의 이미지를 출력하기 위해, 적색, 녹색 및 청색의 컬러 필터층(미도시)을 더 포함할 수 있다.
이때 도면에는 도시되지 않았으나, 경우에 따라 제1 전극(EL1)과 발광층(EML) 사이에는 하부 공통층이 배치될 수 있으며, 발광층(EML)과 제2 전극(EL2) 사이에는 상부 공통층이 배치될 수 있다. 이러한 하부 공통층 및 상부 공통층은 캐리어 수송층으로서, 각 화소에 공통적으로 적층될 수 있다. 하부 공통층은 정공 주입층(HIL)(hole injection layer)과 정공 수송층(HTL)(hole transport layer)를 포함할 수 있으며, 상부 공통층은 전자 주입층(EIL)(electron injection layer) 및 전자 수송층(ETL)(electron transport layer)을 포함할 수 있다. 본 실시예에서 제1 전극(EL1)이 화소 전극인 경우 하부 공통층, 상부 공통층, 및 발광층(EML)은 제1 전극(EL1) 상에 정공 주입층(HIL), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL), 및 전자 주입층(EIL), 제2 전극(EL2)의 순으로 순차적으로 적층될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 하부 공통층과 상부 공통층은 필요에 따라 다양한 변형이 가능하다.
기판(100) 전면에 걸쳐 제2 전극(EL2)이 적층될 수 있다. 이때, 제2 전극(EL2)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 제2 전극(EL2)이 투명 전극으로 사용될 때는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 이들의 화합물로 이루어진 제 1 층, 및 이러한 제 1 층 위에 형성되며 ITO, IZO, ZnO 또는 In2O3 등을 포함하는 제 2 층을 포함할 수 있다. 이 때, 제 2 층은 보조 전극으로 형성되거나 버스 전극 라인으로 형성될 수 있다. 제2 전극(EL2)이 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물이 전면(全面) 증착되어 형성된다.
도면에 도시되지는 않았지만, 제2 전극(EL2) 상에는 봉지층(미 도시)이 형성될 수 있다. 상기 봉지층은 복수의 무기막들이 적층된 구조이거나, 유기막과 무기막이 교대로 적층된 구조일 수 있다.
다른 실시예에 따르면, 제2 전극(EL2) 상에는 봉지 기판(미도시)이 배치될 수 있다. 기판(100)은 상기 봉지 기판에 의해 밀봉될 수 있다.
도 6은 도 4의 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다. 도 6은 도 4의 박막 트랜지스터 기판(2)의 단면을 도시한 것으로, 제1 더미홀(DH1) 이외에 제2 더미홀(DH2)을 더 포함하는 단면을 도시한다. 도 4 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(2)은 기판(100), 박막 트랜지스터들(T1, T6) 및 더미홀들(DH1, DH2)을 갖는 절연막(IL)을 구비한다.
기판(100) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL) 상에는 구동 박막 트랜지스터(T1)와 발광 제어 박막 트랜지스터(T6)가 배치될 수 있다. 구동 박막 트랜지스터(T1) 상에는 상부 전극(C2)이 배치되며, 구동 게이트 전극(g1)과 상부 전극(C2)은 커패시터(Cst)를 구성한다.
액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6) 사이에는 액티브 패턴들(Act1, Act6)과 게이트 전극들(g1, g6)의 절연성을 확보하기 위하여 하부 게이트 절연막(GI1)이 개재되고, 구동 게이트 전극(g1)과 상부 전극(C2) 사이에는 구동 게이트 전극(g1)과 상부 전극(C2)의 절연성을 확보하기 위하여 상부 게이트 절연막(GI2)이 개재될 수 있다. 상부 게이트 절연막(GI2)은 구동 게이트 전극(g1)과 상부 전극(C2) 사이에 개재되는 유전막일 수 있다. 구동 박막 트랜지스터(T1), 커패시터(Cst), 및 발광 제어 박막 트랜지스터(T6)는 층간 절연막(IL)에 의해 덮일 수 있다.
본 실시예에서 하부 게이트 절연막(GI1)은 다층 구조로 형성될 수 있다. 즉 도 5에 도시된 것과 같이 하부 게이트 절연막(GI1)은 제1 게이트 절연막(GI11)과 제2 게이트 절연막(GI12)를 포함할 수 있다. 다층구조로 하부 게이트 절연막(GI1)을 형성하는 이유는, 제1 게이트 전극(g1)을 패터닝 하는 과정에서 하부 게이트 절연막(GI1)의 일부가 함께 식각되는 것을 방지하기 위함이다.
이 경우 제1 게이트 절연막(GI1)은 실리콘 산화물을 포함할 수 있고, 제2 게이트 절연막(GI2)는 실리콘 질화물을 포함할 수 있다. 제2 게이트 절연막(GI2)이 제1 게이트 절연막(GI1) 상부에 배치되도록 게이트 절연막(GI)을 형성함으로써, 실리콘 산화물을 포함하는 제1 게이트 절연막(GI1) 보다 실리콘 질화물을 포함하는 제2 게이트 절연막(GI2)이 에칭액에 상대적으로 강한 성질을 이용하여 제1 게이트 전극(g1) 패터닝 시 게이트 절연막(G1)의 손상을 줄일 수 있다.
도 5에 도시되어 있지는 않으나 상부 게이트 절연막(GI2) 또는 층간 절연막(IL) 역시 다층 구조로 형성할 수 있으며, 예컨대 실리콘 산화물 및/또는 실리콘 질화물로 형성될 수 있다.
본 실시예에서 구동 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다. 본 실시예에서 구동 게이트 전극(g1)은 알루미늄(Al)을 포함할 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에 고해상도의 이미지를 디스플레이 하는 박막 트랜지스터 기판을 제조하는 것이 용이하다.
층간 절연막(IL) 상에는 커패시터(Cst)의 상부 전극(C2)에 전원 전압을 인가하는 전원선(50) 및 발광 제어 박막 트랜지스터(T6)의 소스 전극(s1) 및 드레인 전극(d2)을 포함하는 제2 도전층(CL2)이 배치될 수 있다. 도 5의 제2 도전층(CL2)은 도 4의 제3 도전층(M3)으로 이해될 수 있다. 커패시터(Cst)의 상부 전극(C2)은 콘택홀(CNT2)에 매립된 도전성 물질을 통해 전원선과 전기적으로 연결될 수 있다. 전원선은 구동 전압 라인(50)으로 이해될 수 있다. 콘택홀(CNT2)들의 개수는 하나 이상 형성될 수 있는 등 다양한 변형이 가능하다.
발광 제어 박막 트랜지스터(T6)의 드레인 영역(DA6)은 하부 게이트 절연막(GI1), 상부 게이트 절연막(GI2), 및 층간 절연막(IL)을 모두 관통하는 콘택홀(CNT)를 통해 드레인 전극(d6)에 전기적으로 연결될 수 있다. 또한 발광 제어 박막 트랜지스터(T6)의 소스 영역(SA6)은 하부 게이트 절연막(GI1), 상부 게이트 절연막(GI2), 및 층간 절연막(IL)을 모두 관통하는 콘택홀(CNT)를 통해 소스 전극(s6)에 연결될 수 있다.
상기 구동 전압 라인(50)과 소스 전극(s6) 및 드레인 전극(d6)을 포함하는 제2 도전층(CL2)은 도전성 물질로 형성될 수 있으며, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
이러한 층간 절연막(IL)에는 구동 박막 트랜지스터(T1)의 주변부에 위치하는 적어도 하나의 제1 더미홀(DH1)을 가질 수 있다. 이러한 제1 더미홀(DH1)은 유전막인 상부 게이트 절연막(GI2) 및 하부 게이트 절연막(GI1)을 관통하여 기판(100)의 상부 표면까지 연장될 수 있다.
또한 본 실시예에서는 층간 절연막(IL)에는 구동 박막 트랜지스터(T1)의 상부에 위치하는 적어도 하나의 제2 더미홀(DH2)을 가질 수 있다. 이러한 제2 더미홀(DH2)은 상부 전극(C2) 상부 표면까지 연장될 수 있으며, 제2 더미홀(DH2)에 의해 상부 전극(C2)의 일부가 노출될 수 있다. 도 6에서는 제2 더미홀(DH2)이 상부 전극(C2)의 상부 표면까지 연장되면서 구동 액티브 패턴(Act1) 상에 위치하는 것으로 도시되어 있으나, 실질적으로 도 4를 참조하면 제2 더미홀(DH2)은 구동 액티브 패턴(Act1)과 중첩되지 않는 상부 전극(C2)의 상부에 위치할 수 있다.
또한 도 1에서는 제1 더미홀(DH1) 및 제2 더미홀(DH2)이 사각형의 형상을 갖는 것으로 도시되어 있으나, 제1 더미홀(DH1) 및 제2 더미홀(DH2)의 형상은 이에 한정되지 않으며, 원형, 타원형 또는 다각형의 다양한 형태로 형성될 수 있다. 제1 더미홀(DH1) 및 제2 더미홀(DH2)의 위치는 도 4 및 도 6 의해 한정되지 않으며, 구동 박막 트랜지스터(T1)의 주변부에 개수 및 위치의 제한 없이 위치할 수 있다.
본 실시예에서 제1 더미홀(DH1) 및 제2 더미홀(DH2)에 매립되는 물질은 층간 절연막(IL)의 물질과 상이한 물질일 수 있다. 즉 제1 더미홀(DH1) 및 제2 더미홀(DH2)에는 층간 절연막(IL) 상에 배치되는 평탄화막(PL)이 매립될 수 있다. 이러한 제1 더미홀(DH1) 및 제2 더미홀(DH2)은 박막 트랜지스터 기판(1) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다. 이러한 제1 더미홀(DH1)의 폭(W1) 및 제2 더미홀(DH2)의 폭(W2)은 콘택홀(CNT1)의 폭(W3)과 실질적으로 동일할 수 있다.
층간 절연막(IL) 상의 소스 전극(s6), 드레인 전극(d6) 및 구동 전압 라인(50), 을 덮는 평탄화막(PL)이 배치된다. 평탄화막(PL)은 예컨대 산화물, 질화물, 및/또는 산질화물을 포함하는 무기 절연 물질로 이루어지거나, 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연 물질로 이루어질 수 있다. 평탄화막(PL)은 박막 트랜지스터들(T1, T6)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 역할을 할 수도 있다.
이와 같이 구동 박막 트랜지스터(T1) 주변부에 위치하는 더미홀들(DH1, DH2)에 의해 구동 박막 트랜지스터(T1)의 특성을 조절할 수 있다. 상세하게는 구동 액티브 패턴(Act1)의 계면에 수소 이온이 존재하게 되는데, 구동 박막 트랜지스터(T1) 주변부 및 상부에 형성된 더미홀들(DH1, DH2)에 의해 어닐링시 구동 액티브 패턴(Act1)의 계면에 있는 수소 이온도 외부로 더욱 활발히 확산된다. 더미홀들(DH1, DH2)에 의해 더 많은 수소 이온이 확산됨에 따라 Dit(interface trap density) 값이 증가되고, 이는 구동 박막 트랜지스터(T1)의 이동도의 감소를 야기해 구동 박막 트랜지스터(T1)의 특성을 제어할 수 있다. 이러한 특성을 이용해 더미홀들(DH1, DH2)의 위치 및 개수를 조절하면 회로 내에서 박막 트랜지스터의 역할에 따른 특성의 제어가 용이해질 수 있다.
한편, 이러한 박막 트랜지스터 기판(2) 상에는 디스플레이 소자가 배치될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)가 배치된 경우를 개시하고 있다. 유기 발광 소자(OLED)에 관하여는 전술한 내용과 동일한 바 중복되는 내용은 도 5의 설명을 원용한다.
도 7은 도 6의 Ⅶ부분을 발췌하여 도시하는 개념도이다.
도 7을 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(1)은 제조 과정 중에 층간 절연막(IL)에 컨택홀(CNT) 및 더미홀들(DH1, DH2)을 형성하도록 패터닝한 후, 층간 절연막(IL)을 어닐링하는 과정을 거친다. 이때 층간 절연막(IL)은 예컨대 약 300℃ 내지 400℃ 의 온도에서 약 1시간 이하로 어닐링할 수 있다. 이러한 공정 중 층간 절연막(IL)에 포함되어 있던 수소 이온이 더미홀들(DH1, DH2)을 통해 외부로 확산되는 것이 용이하다.
이때 구동 액티브 패턴(Act1)의 계면에도 수소 이온이 존재하게 되는데, 구동 박막 트랜지스터(T1) 상부 또는 주변부에 형성된 더미홀들(DH1, DH2)에 의해 구동 액티브 패턴(Act1)의 계면에 있는 수소 이온도 외부로 더욱 활발히 확산된다. 더미홀들(DH1, DH2)에 의해 더 많은 수소 이온이 확산됨에 따라 Dit(interface trap density) 값이 증가되고, 이는 구동 박막 트랜지스터(T1)의 이동도의 감소를 야기해 구동 박막 트랜지스터(T1)의 특성을 제어할 수 있다. 이러한 특성을 이용해 더미홀들(DH1, DH2)의 위치 및 개수를 조절하면 회로 내에서 박막 트랜지스터의 역할에 따른 특성의 제어가 용이해질 수 있다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 도 1의 박막 트랜지스터 기판의 제조공정을 개략적으로 도시하는 단면도들이다.
도 8을 참조하면, 기판(100) 상에 박막 트랜지스터(T1)을 형성하는 단계를 거칠 수 있다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 기판(100) 상에는 버퍼층(BFL)이 형성될 수 있다. 버퍼층(BFL)은 기판(100)의 상면을 평탄화하게 하거나, 구동 박막 트랜지스터(T1)에 불순물이 확산되는 것을 막는 역할을 할 수 있다. 버퍼층(BFL)은 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 질산화물 등으로 형성될 수 있으며, 기판(100)의 재료 및 공정 조건에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 액티브 패턴(Act1)을 형성하는 단계를 거칠 수 있다. 액티브 패턴(Act1)은 반도체 물질로 형성될 수 있으며, 구동 박막 트랜지스터(T1)의 활성층으로 동작한다. 액티브 패턴(Act1)의 소스 영역(SA) 및 드레인 영역(DA)에는 n형 불순물 또는 p형 불순물이 도핑되어, 각각 소스 영역(SA), 드레인 영역(DA), 및 소스 영역(SA)과 상기 드레인 영역(DA) 사이에 제공된 채널 영역(CA)을 형성할 수 있다.
액티브 패턴(Act1) 상에는 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 액티브 패턴(Act1)과 게이트 전극(g1)과의 절연성을 확보하기 위하여, 예컨대 실리콘 산화물 및/또는 실리콘 질화물 등으로 형성될 수 있다.
본 실시예에서는 게이트 절연막(GI)은 다층 구조로 형성될 수 있다. 즉 도 8에 도시된 것과 같이 게이트 절연막(GI)은 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2)으로 형성될 수 있다. 다층구조로 게이트 절연막(GI)을 형성하는 이유는, 제1 게이트 전극(g1)을 패터닝 하는 과정에서 게이트 절연막(GI)의 일부가 함께 식각되는 것을 방지하기 위함이다.
이 경우 제1 게이트 절연막(GI1)은 액티브 패턴(Act1) 상에 형성되며, 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1) 상에 형성된다. 제1 게이트 절연막(GI1)은 예컨대, 실리콘 산화물로 형성될 수 있다. 제2 게이트 절연막(GI2)은 예컨대, 실리콘 질화물로 형성될 수 있다. 제2 게이트 절연막(GI2)이 제1 게이트 절연막(GI1) 상부에 배치되도록 게이트 절연막(GI)을 형성함으로써, 실리콘 산화물을 포함하는 제1 게이트 절연막(GI1) 보다 실리콘 질화물을 포함하는 제2 게이트 절연막(GI2)이 에칭액에 상대적으로 강한 성질을 이용하여 게이트 전극(g1) 패터닝 시 게이트 절연막(G1)의 손상을 줄일 수 있다.
제2 게이트 절연막(GI2) 상에는 액티브 패턴(Act1)과 적어도 일부가 중첩하도록 게이트 전극(g1)을 형성하는 단계를 거칠 수 있다. 즉 게이트 전극(g1)이 액티브 패턴(Act1)과 중첩되는 영역은 채널 영역(CA)으로 동작할 수 있다. 게이트 전극(g1)은 도전성 등을 고려하여 금속 물질로 형성될 수 있다. 본 실시예에서 게이트 전극(g1)은 알루미늄(Al)으로 형성될 수 있다. 알루미늄(Al)은 다른 금속에 비해 공정 마진이 뛰어나기 때문에 고해상도의 이미지를 디스플레이 하는 박막 트랜지스터 기판을 제조하는 것이 용이하다.
게이트 전극(g1) 상에는 게이트 전극(g1)을 덮도록 절연막(IL)을 형성하는 단계를 거칠 수 있다. 이 경우 절연막(IL)은 층간 절연막일 수 있다. 이러한 층간 절연막(IL)은 실리콘 산화물 또는 실리콘 질화물 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
도 9를 참조하면, 층간 절연막(IL)을 형성하는 단계는, 기판(100) 상에 절연 물질을 도포하는 단계를 거친 후 절연 물질을 패터닝하여 콘택홀(CNT1) 및 박막 트랜지스터(T1)의 주변부 또는 상부에 제1 더미홀(DH1) 및 제2 더미홀(DH2)을 형성하는 단계를 거칠 수 있다. 콘택홀(CNT1)과 더미홀들(DH1, DH2)은 동일한 마스크로 동시에 형성될 수 있으며, 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 콘택홀(CNT1)은 액티브 패턴(Act1)의 소스 영역(SA) 및 드레인 영역(DA)을 노출시키도록 패터닝될 수 있다. 제1 더미홀(DH1)은 게이트 절연막(GI)을 관통하여 기판(100)의 상부 표면까지 연장되도록 패터닝될 수 있다. 제2 더미홀(DH2)은 게이트 전극(g1)의 상부 표면까지 연장되며 따라서 게이트 전극(g1)의 상면의 일부를 노출시킬 수 있다.
도 9에서는 층간 절연막(IL)에 2개의 제1 더미홀(DH1) 및 2개의 제2 더미홀(DH2)을 형성하는 것으로 도시되어 있으나, 제1 더미홀(DH1) 및 제2 더미홀(DH2)의 위치 및 개수는 필요에 따라 변형이 가능하다. 또한 제1 더미홀(DH1) 및 제2 더미홀(DH2)은 다양한 형상으로 형성될 수 있으며, 예컨대 원형, 타원형 또는 다각형으로 형성될 수 있다. 이러한 층간 절연막(IL)은 무기 절연 물질로 형성될 수 있으며, 예컨데 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
도 10을 참조하면, 콘택홀(CNT1), 제1 더미홀(DH1) 및 제2 더미홀(DH2)이 형성된 층간 절연막(IL) 상에 도전층(CL)을 형성하는 단계를 거칠 수 있다. 도전층(CL)의 일부는 콘택홀(CNT1)에 매립되도록 패터닝될 수 있다. 콘택홀(CNT1)에 매립된 도전층(CL)에 의해 액티브 패턴(Act)의 소스 영역(SA)과 드레인 영역(DA)에 연결되는 소스 전극(s1) 및 드레인 전극(d1)이 형성될 수 있다. 콘택홀(CNT1)에 매립된 도전성 물질을 통해 유기 발광 소자(OLED)의 제1 전극(EL1)과 구동 박막 트랜지스터(T1)가 전기적으로 연결될 수 있다. 이러한 도전층(CL)은 소스 전극(s1)과 드레인 전극(d1)의 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
도 11을 참조하면, 층간 절연막(IL) 및 도전층(CL)을 덮는 평탄화막(PL)을 형성하는 단계를 거칠 수 있다. 평탄화막(PL)의 일부는 제1 더미홀(DH1) 및 제2 더미홀(DH2)에 매립될 수 있다. 평탄화막(PL)은 유기 절연 물질로 형성될 수 있으며, 예컨대 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등으로 형성될 수 있다. 즉 제1 더미홀(DH1) 및 제2 더미홀(DH2)에는 제1 더미홀(DH1) 및 제2 더미홀(DH2)이 위치한 층간 절연막(IL)과는 상이한 절연성 물질이 매립될 수 있다. 이러한 제1 더미홀(DH1) 및 제2 더미홀(DH2)은 박막 트랜지스터 기판(1) 내에 어떠한 배선 및 소자와도 전기적으로 연결되지 않는다.
이와 같이 구동 박막 트랜지스터(T1) 주변부에 위치하는 더미홀들(DH1, DH2)에 의해 구동 박막 트랜지스터(T1)의 특성을 조절할 수 있다. 상세하게는 구동 액티브 패턴(Act1)의 계면에 수소 이온이 존재하게 되는데, 구동 박막 트랜지스터(T1) 주변부 및 상부에 형성된 더미홀들(DH1, DH2)에 의해 어닐링시 구동 액티브 패턴(Act1)의 계면에 있는 수소 이온도 외부로 더욱 활발히 확산된다. 더미홀들(DH1, DH2)에 의해 더 많은 수소 이온이 확산됨에 따라 Dit(interface trap density) 값이 증가되고, 이는 구동 박막 트랜지스터(T1)의 이동도의 감소를 야기해 구동 박막 트랜지스터(T1)의 특성을 제어할 수 있다. 이러한 특성을 이용해 더미홀들(DH1, DH2)의 위치 및 개수를 조절하면 회로 내에서 박막 트랜지스터의 역할에 따른 특성의 제어가 용이해질 수 있다.
한편 도 12를 참조하면, 이러한 박막 트랜지스터 기판(1) 상에는 디스플레이 소자가 형성될 수 있다. 본 실시예에서는 디스플레이 소자로 유기 발광 소자(OLED)를 형성하는 경우를 도시하고 있다.
평탄화막(PL) 상에는 유기 발광 소자(OLED)의 제1 전극(EL1)이 형성될 수 있다. 제1 전극(EL1)은 화소 전극일 수 있으며, 제1 전극(EL1)은 평탄화막(PL)에 형성된 콘택홀(CNT3)을 통해 구동 박막 트랜지스터(T1)의 드레인 전극(d1)과 전기적으로 연결된다.
제1 전극(EL1)은, 높은 일함수를 갖는 물질로 형성될 수 있으며, 기판(100)의 하부 방향으로 영상을 제공하는 배면 발광일 경우, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 형성될 수 있다. 다른 실시예로 기판(100)의 상부 방향으로 영상을 제공하는 전면 발광일 경우, 제1 전극(EL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속 반사막과 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다.
제1 전극(EL1) 등이 형성된 기판(100) 상에는 각 화소에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 형성될 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면을 노출하도록 화소의 둘레를 덮도록 형성될 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(EL1) 상에는 발광층(EML)이 형성될 수 있다. 이때 도면에는 도시되지 않았으나, 경우에 따라 제1 전극(EL1)과 발광층(EML) 사이에는 정공 주입층(HIL)(hole injection layer)과 정공 수송층(HTL)(hole transport layer)을 포함하는 하부 공통층이 형성될 수 있으며, 발광층(EML)과 제2 전극(EL2) 사이에는 정공 주입층(HIL)(hole injection layer)과 정공 수송층(HTL)(hole transport layer)을 포함하는 상부 공통층이 형성될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 하부 공통층과 상부 공통층은 필요에 따라 다양한 변형이 가능하다.
그 후 도 12에는 도시되지 않았으나 기판(100)의 전면(全面)에 걸쳐 제2 전극(EL2)을 형성하는 단계를 거칠 수 있다. 제2 전극(EL2)은 화소 전극에 대향하는 대향 전극일 수 있으며, 공통 전극일 수 있다. 제2 전극(EL2)도 투명 전극 또는 반사형 전극으로 형성될 수 있다. 제2 전극(EL2)이 (반)투명 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 제2 전극(EL2)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 제2 전극(EL2)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 기판 T1: 구동 박막 트랜지스터
Act1: 액티브 패턴 d1: 드레인 전극
s1: 소스 전극 g1: 게이트 전극
DH1, DH2: 더미홀

Claims (26)

  1. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터의 상부 또는 주변부에 배치되는 적어도 하나의 더미홀을 갖는 절연막;을 구비하고,
    상기 적어도 하나의 더미홀에 매립되는 물질은 상기 절연막의 물질과 상이하고 절연성이고,
    상기 적어도 하나의 더미홀은 상기 절연막을 관통하여 상기 기판의 상부 표면까지 연장되는 제1 더미홀을 포함하는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 절연막은 도전성 물질이 매립된 적어도 하나의 콘택홀을 갖는, 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 더미홀의 폭은 상기 콘택홀의 폭과 실질적으로 동일한, 박막 트랜지스터 기판.
  4. 제2항에 있어서,
    상기 박막 트랜지스터는 상기 기판 상의 액티브 패턴, 상기 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극 및
    상기 박막 트랜지스터 기판은 상기 콘택홀에 매립된 상기 도전성 물질을 통해 상기 액티브 패턴에 전기적으로 연결되는 도전층을 더 구비하고,
    상기 절연막은 상기 게이트 전극과 상기 도전층 사이에 개재되는 층간 절연막인, 박막 트랜지스터 기판.
  5. 제4항에 있어서,
    상기 절연막 및 상기 도전층을 덮는 평탄화막을 더 구비하고,
    상기 평탄화막의 일부는 상기 적어도 하나의 더미홀에 매립되는, 박막 트랜지스터 기판.
  6. 제4항에 있어서,
    상기 액티브 패턴과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 더 구비하고,
    상기 제1 더미홀은 상기 게이트 절연막을 관통하여 상기 기판의 상부 표면까지 연장되는, 박막 트랜지스터 기판.
  7. 제4항에 있어서,
    상기 적어도 하나의 더미홀은 상기 게이트 전극의 상부 표면까지 연장되는 제2 더미홀을 포함하는, 박막 트랜지스터 기판.
  8. 제4항에 있어서,
    상기 액티브 패턴과 상기 게이트 전극 사이에 개재되며 실리콘 산화물을 포함하는, 제1 게이트 절연막; 및
    상기 제1 게이트 절연막과 상기 게이트 전극 사이에 개재되며 실리콘 질화물을 포함하는, 제2 게이트 절연막을 더 구비하는, 박막 트랜지스터 기판.
  9. 제4항에 있어서,
    상기 게이트 전극은 알루미늄(Al)을 포함하는, 박막 트랜지스터 기판.
  10. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터의 상부 또는 주변부에 배치되는 적어도 하나의 더미홀을 갖는 절연막;을 구비하고,
    상기 적어도 하나의 더미홀에 매립되는 물질은 상기 절연막의 물질과 상이하고 절연성이고,
    상기 절연막은 도전성 물질이 매립된 적어도 하나의 콘택홀을 가지며,
    상기 박막 트랜지스터는 상기 기판 상의 액티브 패턴, 및 상기 액티브 패턴과 적어도 일부가 중첩하는 게이트 전극을 포함하고,
    상기 박막 트랜지스터 기판은,
    상기 게이트 전극 상부에 배치되고, 상기 게이트 전극과 적어도 일부가 중첩하여 상기 게이트 전극과 커패시터를 구성하는 상부 전극을 포함하는, 제1 도전층; 및
    상기 콘택홀에 매립된 상기 도전성 물질을 통해 상기 상부 전극에 전기적으로 연결되어 상기 상부 전극에 전원 전압을 인가하는 전원선을 포함하는, 제2 도전층을 더 구비하고,
    상기 절연막은 상기 제1 도전층과 상기 제2 도전층 사이의 층간 절연막인, 박막 트랜지스터 기판.
  11. 제10항에 있어서,
    상기 절연막 및 상기 제2 도전층을 덮는 평탄화막을 더 구비하고,
    상기 평탄화막의 일부는 상기 적어도 하나의 더미홀에 매립되는, 박막 트랜지스터 기판.
  12. 제10항에 있어서,
    상기 액티브 패턴과 상기 게이트 전극 사이에 개재되는 게이트 절연막; 및
    상기 게이트 전극과 상기 제1 도전층 사이에 게재되는 유전막을 더 구비하고,
    상기 적어도 하나의 더미홀을 상기 게이트 절연막 및 상기 유전막을 관통하여 상기 기판의 상부 표면까지 연장되는 제1 더미홀을 포함하는, 박막 트랜지스터 기판.
  13. 제10항에 있어서,
    상기 적어도 하나의 더미홀은 상기 상부 전극의 상부 표면까지 연장되는 제2 더미홀을 포함하는, 박막 트랜지스터 기판.
  14. 제1항에 있어서,
    상기 절연막은 무기 절연 물질을 포함하고,
    상기 적어도 하나의 더미홀에 매립되는 물질은 유기 절연 물질인, 박막 트랜지스터 기판.
  15. 제1항에 있어서,
    상기 더미홀은 원형, 타원형 또는 다각형인, 박막 트랜지스터 기판.
  16. 제1항 내지 제15항 중 어느 한 항의 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판 상에 배치된 디스플레이 소자;
    를 구비하는, 디스플레이 장치.
  17. 기판 상에 박막 트랜지스터를 형성하는 단계;
    박막 트랜지스터의 상부 또는 주변부에 적어도 하나의 더미홀을 갖는 절연막을 형성하는 단계; 및
    적어도 하나의 더미홀에 절연층의 물질과 상이한 절연성 물질을 매립하는 단계;를 포함하고,
    상기 적어도 하나의 더미홀은 상기 절연막을 관통하여 상기 기판의 상부 표면까지 연장되는 제1 더미홀을 포함하는, 박막 트랜지스터 기판 제조방법.
  18. 제17항에 있어서,
    상기 절연막을 형성하는 단계는 절연막이 적어도 하나의 더미홀 및 적어도 하나의 콘택홀을 갖도록 형성하는 단계를 포함하고,
    콘택홀에 도전성 물질을 매립하는 단계를 더 포함하는, 박막 트랜지스터 기판 제조방법.
  19. 제18항에 있어서,
    상기 절연막을 형성하는 단계는, 실질적으로 동일한 폭을 갖는 더미홀과 콘택홀을 갖는 절연막을 형성하는 단계인, 박막 트랜지스터 기판 제조방법.
  20. 제18항에 있어서,
    상기 박막 트랜지스터를 형성하는 단계는,
    기판 상에 액티브 패턴을 형성하는 단계; 및
    액티브 패턴과 적어도 일부가 중첩하도록 게이트 전극을 형성하는 단계;를 포함하며,
    상기 콘택홀에 도전성 물질을 매립하는 단계는, 콘택홀에 매립된 도전성 물질을 통해 액티브 패턴에 전기적으로 연결되는 도전층을 형성하는 단계를 포함하고,
    상기 절연막을 형성하는 단계는 상기 게이트 전극을 형성하는 단계와 상기 도전층을 형성하는 단계 사이에 수행되는 층간 절연막을 형성하는 단계인, 박막 트랜지스터 기판 제조방법.
  21. 제20항에 있어서,
    절연막 및 도전층을 덮으며 일부가 더미홀에 매립되는, 평탄화막을 형성하는 단계를 더 포함하는, 박막 트랜지스터 기판 제조방법.
  22. 제20항에 있어서,
    상기 액티브 패턴을 형성하는 단계와 상기 게이트 전극을 형성하는 단계 사이에, 게이트 절연막을 형성하는 단계를 더 포함하고,
    상기 절연막을 형성하는 단계는, 게이트 절연막을 관통하여 기판의 상부 표면까지 연장되는 제1 더미홀을 형성하는 단계를 더 포함하는, 박막 트랜지스터 기판 제조방법.
  23. 제20항에 있어서,
    상기 절연막을 형성하는 단계는,
    기판 상에 절연 물질을 도포하는 단계; 및
    게이트 전극의 상부 표면까지 연장되는 제2 더미홀을 형성하는 단계;를 포함하는, 박막 트랜지스터 기판 제조방법.
  24. 제17항에 있어서,
    상기 절연막을 형성하는 단계는 무기 절연 물질을 포함하는 절연막을 형성하는 단계이고, 더미홀에 매립되는 물질은 유기 절연 물질을 포함하는, 박막 트랜지스터 기판 제조방법.
  25. 제17항에 있어서,
    더미홀은 원형, 타원형 또는 다각형으로 형성되는, 박막 트랜지스터 기판 제조방법.
  26. 제17항 내지 제25항 중 어느 한 항의 제조방법으로 형성된 박막 트랜지스터 기판을 준비하는 단계; 및
    박막 트랜지스터 기판 상에 디스플레이 소자를 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
KR1020150019663A 2015-02-09 2015-02-09 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 KR102328678B1 (ko)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702744B (zh) * 2016-04-05 2020-07-28 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
CN106783628B (zh) * 2017-02-27 2019-12-03 武汉华星光电技术有限公司 薄膜晶体管的制作方法、薄膜晶体管及显示器
KR20180099974A (ko) 2017-02-27 2018-09-06 삼성디스플레이 주식회사 반도체 장치
CN107315293B (zh) * 2017-05-22 2020-08-11 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN107275349A (zh) * 2017-07-18 2017-10-20 深圳市华星光电半导体显示技术有限公司 Amoled器件的阵列基板的制作方法
KR102504436B1 (ko) 2017-12-18 2023-03-02 삼성디스플레이 주식회사 유기 발광 표시 장치
CN109994510B (zh) 2018-01-03 2021-01-22 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示装置
KR102523340B1 (ko) * 2018-01-26 2023-04-20 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102500799B1 (ko) * 2018-03-09 2023-02-20 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 구비하는 표시 장치
KR102596210B1 (ko) * 2018-05-25 2023-10-30 엘지디스플레이 주식회사 Tft 기판 및 이를 포함한 표시장치
US11889706B2 (en) * 2018-09-28 2024-01-30 Samsung Display Co., Ltd. Display device
KR102620972B1 (ko) * 2018-10-23 2024-01-05 삼성디스플레이 주식회사 디스플레이 장치
CN110600493A (zh) * 2019-08-13 2019-12-20 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法
KR20210021218A (ko) 2019-08-16 2021-02-25 삼성디스플레이 주식회사 표시 장치
CN110707137B (zh) * 2019-10-29 2021-09-24 武汉华星光电半导体显示技术有限公司 显示面板
US11329073B2 (en) 2019-10-29 2022-05-10 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel
CN111276636B (zh) * 2020-02-17 2021-03-16 武汉华星光电半导体显示技术有限公司 有机发光二极管显示器及其制造方法
CN113053309B (zh) * 2021-03-22 2022-08-30 武汉天马微电子有限公司 显示面板和显示装置
KR20240033744A (ko) * 2022-09-05 2024-03-13 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4115761B2 (ja) * 2002-07-05 2008-07-09 アルプス電気株式会社 アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置
JP4570420B2 (ja) * 2004-08-23 2010-10-27 三菱電機株式会社 アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の製造方法
KR20060021188A (ko) * 2004-09-02 2006-03-07 삼성전자주식회사 다결정 박막 트랜지스터 및 이의 제조방법
KR20060121370A (ko) * 2005-05-24 2006-11-29 삼성전자주식회사 액정표시장치의 제조방법과 이에 의한 액정표시장치
KR100703157B1 (ko) * 2005-09-15 2007-04-06 삼성전자주식회사 표시 장치
CN101154677A (zh) * 2006-09-27 2008-04-02 群康科技(深圳)有限公司 主动矩阵式有机电激发光显示器及其制造方法
JP2008147418A (ja) * 2006-12-11 2008-06-26 Hitachi Ltd 薄膜トランジスタ装置、画像表示装置およびその製造方法
KR101252004B1 (ko) * 2007-01-25 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101002664B1 (ko) * 2008-07-02 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
WO2011064819A1 (ja) * 2009-11-27 2011-06-03 パナソニック株式会社 発光表示装置
KR101056429B1 (ko) * 2010-03-16 2011-08-11 삼성모바일디스플레이주식회사 표시 장치 및 이의 제조 방법
KR101233348B1 (ko) * 2010-06-09 2013-02-14 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR101746617B1 (ko) * 2010-09-24 2017-06-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101804554B1 (ko) * 2010-11-01 2017-12-05 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR101923172B1 (ko) * 2011-05-16 2018-11-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US8440526B2 (en) * 2011-09-23 2013-05-14 Winbound Electronics Corp. Method of fabricating memory
KR20130089044A (ko) * 2012-02-01 2013-08-09 삼성디스플레이 주식회사 반도체 장치 및 그를 구비하는 평판표시장치
KR101971594B1 (ko) * 2012-02-16 2019-04-24 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN102651371A (zh) * 2012-04-06 2012-08-29 北京京东方光电科技有限公司 阵列基板及其制作方法和显示装置
KR101971141B1 (ko) * 2012-12-18 2019-08-13 엘지디스플레이 주식회사 유기발광 디스플레이장치 및 그 제조방법
JP5964807B2 (ja) * 2013-08-30 2016-08-03 エルジー ディスプレイ カンパニー リミテッド フレキシブル有機電界発光装置及びその製造方法
KR102415752B1 (ko) * 2015-03-24 2022-07-01 삼성디스플레이 주식회사 표시 장치
KR102441560B1 (ko) * 2015-04-07 2022-09-08 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치

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