KR20060021188A - 다결정 박막 트랜지스터 및 이의 제조방법 - Google Patents

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Abstract

공정을 단순화하고 소자의 특성 향상을 위한 다결정 박막 트랜지스터 제조방법이 개시된다. 다결정 실리콘층은 기판 상에 형성되고, 제1 액티브 영역과, 제2 액티브 영역을 갖고, 제1 절연막은 다결정 실리콘층을 덮으며, 제2 절연막은 제1 절연막을 덮는다. 제어 전극은 제1 액티브 영역에 대응하여 제2 절연막 상에 형성되고, 제1 전류 전극은 제2 액티브 영역의 일부 영역에 대응하여 제어 전극 상에 형성되며, 제2 전류 전극은 제2 액티브 영역의 다른 영역에 대응하여 제어 전극 상에 형성된다. 따라서, 제어 전극을 커버하는 제1 절연막 위에 제2 절연막을 형성하여 다결정 박막 트랜지스터를 형성하므로써, 트랜지스터의 소자 특성을 향상시킬 수 있을 뿐만 아니라, 공정 마진을 확보할 수 있다.
다결정, 트랜지스터, 어닐링, 마스크, 절연막

Description

다결정 박막 트랜지스터 및 이의 제조방법{Poly Silicon Thin Film Transistor And Method of Fabricating The Same}
도 1은 일반적인 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 실시예에 따른 다결정 박막 트랜지스터의 단면도이다.
도 3a 내지 도 3f는 도 2의 다결정 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 4는 다결정 박막 트랜지스터의 제조시 어닐링의 실행 여부에 따른 전자 이동도를 비교 설명하는 그래프이다.
도 5는 다결정 박막 트랜지스터의 제조시 어닐링의 실행 여부에 따른 문턱 전압을 비교 설명하는 그래프이다.
도 6은 다결정 박막 트랜지스터의 제조시 어닐링의 실행 여부에 따른 전압-전류 특성 곡선이다.
<도면의 주요부분에 대한 부호의 설명>
220 : 액티브층 222 : 제1 액티브 영역
224 : 제2 액티브 영역 226 : 제3 액티브 영역
228 : 게이트 전극 230 : 제1 게이트 절연막
240 : 제2 게이트 절연막 250 : 보호막
260 : 소오스 및 드레인 전극
본 발명은 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 저온 다결정 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로, 실리콘층은 결정상태에 따라 비정질 실리콘층(amorphous silicon)과 결정질 실리콘층(crystalline silicon)으로 나눌 수 있다.
상기 비정질 실리콘층에 레이저 등의 에너지를 공급하여 용융상태로 만든 후에, 냉각 또는 결정화시키면, 결정으로서 석출되어 간다. 최초에 생긴 작은 결정핵이 씨드(seed)가 되어 점점 성장해 가면서 큰 결정을 형성함으로써 결정화가 이루어진다. 이때, 용융된 실리콘층의 여러 곳에서 씨드가 동시 다발적으로 생성되고, 성장하게 되면 다결정 실리콘층이 된다.
비정질 실리콘층은 낮은 온도에서 증착하여 박막을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 액정패널의 스위칭 소자에 많이 사용한다.
그러나 상기 비정질 실리콘 박막은 액정패널 구동소자의 전기적 특성과 신뢰성 저하 및 표시소자 대면적화에 어려움이 있다.
대면적, 고정세 및 패널 영상구동회로, 노트북 컴퓨터, 벽걸이 TV용 액정표시소자의 상용화는 우수한 전기적 특성(높은 전계효과 이동도와 고주파 동작특성 및 낮은 누설전류)의 화소 구동소자를 요구하며 이는 고품위 다결정 실리콘층의 응용을 요구하고 있다.
특히, 저온 다결정 실리콘 박막 트랜지스터는 시스템 일체형 기판에서는 폭 넓은 관심의 대상이 되고 있다.
도 1은 일반적인 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 일반적인 저온 다결정 실리콘 박막 트랜지스터는 게이트 전극(128)이 다결정 실리콘층(120)의 상부에 구성된 탑 게이트 방식을 채택하게 된다. 왜냐하면, 상기 다결정 실리콘층(120)을 형성하는 공정 중 기판(100)에 열이 가해지기 때문에 이러한 열에 의해 금속 전극들이 좋지 않은 영향을 받지 않도록 하기 위해서이다.
따라서, 다결정 실리콘층(120)이 먼저 형성되고, 상기 다결정 실리콘층(120)의 상부에 게이트 전극(128)이 형성된다. 상기 다결정 실리콘층(122)과 게이트 전극(128) 사이에는 게이트 절연막(130)이 개재된다. 이때, 상기 게이트 전극(128)은 다결정 실리콘층(120)의 제1 액티브 영역(122)에 대응하여 구성되고, 제1 액티브 영역(122) 양측의 오믹 영역(124)은 각각 소오스 전극(150)과 드레인 전극(150)이 접촉하도록 구성한다.
한편, 저온 다결정 박막 트랜지스터의 전기적 특성(전하이동도, 문턱전압)은 상기 게이트 절연막(128)과 다결정 실리콘층(120)의 전기적 특성뿐만 아니라 계면에서 트랩(trap) 에너지의 상태밀도에 의해 결정된다. 계면에 형성되는 트랩 에너지의 상태밀도는 비정질 실리콘층과 게이트 절연막 사이의 응력에 의해 주로 결정 되지만, 어닐링(annealing) 될 때, 과도한 열에너지에 의한 손상 정도로 결정된다. 이렇게 결정된 계면의 트랩 에너지의 상태 밀도가 높을수록 다결정 박막 트랜지스터는 높은 누설 전류를 가지고, 낮을수록 낮은 누설 전류를 가진다. 따라서, 다결정 박막 트랜지스터의 특성 향상을 위해서 게이트 절연막, 층간 절연막 및 완충막 등의 막질 및 막간 계면 특성의 제어는 매우 중요하다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 향상된 막질 및 막간 계면 특성을 갖는 다결정 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기한 다결정 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 다결정 박막 트랜지스터는 기판 상에 형성되고, 제1 액티브 영역과, 제2 액티브 영역을 갖는 다결정 실리콘층; 상기 다결정 실리콘층을 덮는 제1 절연막; 상기 제1 절연막을 덮는 제2 절연막; 상기 제1 액티브 영역에 대응하여 상기 제2 절연막 상에 형성된 제어 전극; 상기 제2 액티브 영역의 일부 영역에 대응하여 상기 제어 전극 상에 형성된 제1 전류 전극; 및 상기 제2 액티브 영역의 다른 영역에 대응하여 상기 제어 전극 상에 형성된 제2 전류 전극을 포함한다.
상기한 본 발명의 상기한 본 발명의 다른 목적을 실현하기 위한 하나의 특징 에 따른 다결정 박막 트랜지스터의 제조방법은, 기판 상에 제1 액티브 영역과, 제2 액티브 영역을 갖는 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 상에 제1 절연막을 형성하여 어닐닝을 실행하는 단계; 상기 제1 절연막과 상기 기판을 덮는 제2 절연막을 형성하는 단계; 상기 제1 액티브 영역에 대응하는 영역에 제어 전극을 형성하는 단계; 및 상기 제2 액티브 영역의 일부 영역과 다른 영역에 제1 전류 전극과 제2 전류 전극을 각각 형성하는 단계를 포함한다.
이러한 다결정 박막 트랜지스터와 이의 제조방법에 의하면, 제어 전극을 커버하는 제1 절연막 위에 제2 절연막을 형성하여 다결정 박막 트랜지스터를 형성하므로써, 트랜지스터의 소자 특성을 향상시킬 수 있을 뿐만 아니라, 공정 마진을 확보할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에서 여러 층(또는 막) 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 관점에서 설명하였고, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라, 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 의미한다.
도 2는 본 발명의 실시예에 따른 다결정 박막 트랜지스터의 단면도이다.
도 2를 참조하면, 다결정 박막 트랜지스터는 기판(200), 기판 상에 구비되는 차단막(210), 상기 차단막(210) 상에 형성된 다결정 실리콘층(220), 상기 다결정 실리콘층(220)을 덮는 제1 절연막(230), 상기 제1 절연막(230)을 덮는 제2 절연막(240), 상기 제2 절연막(240) 위에 형성된 게이트 전극(228), 상기 게이트 전극(228) 위에 형성된 보호막(250) 및 상기 다결정 실리콘층(220)과 전기적으로 연결되는 화소전극(260)을 포함한다. 설명의 편의를 위해 이하에서는 상기 제1 절연막(230)은 게이트 전극에 대응하므로 제1 게이트 절연막으로 명명하고, 상기 제2 절연막(240)은 상기 제1 게이트 절연막을 덮으므로 제2 게이트 절연막으로 명명한다.
보다 상세하게는, 기판(200)은 광을 투과시키기 위해 유리나 석영, 사파이어 등과 같은 투명한 재질로 이루어진 기판이다.
상기 기판(200) 상에 차단막(210)이 형성된다. 차단막(210)은 결정화 작업시 에너지가 가해져 용융된 비정질 실리콘 박막에 기판(200)의 불순물이 침투하는 것을 방지하기 위한 보호막으로써, 기판의 전면에 형성된다. 일반적으로, 상기 차단막은 산화실리콘층(SiO2)이나 질화실리콘층(SiNX)등을 사용할 수 있다.
상기 차단막(210) 상에는 다결정 실리콘층(220)이 형성된다. 다결정 실리콘층(220)은 제1 액티브 영역(222), 제2 액티브 영역(224) 및 제3 액티브 영역(226)으로 나누어진다. 제1 액티브 영역(222)은 게이트에 전압이 인가될 때 채널(Channel)이 형성되는 영역이고, 제2 액티브 영역(224)은 저농도 도핑된 드레인 (Lightly Doped Drain, 이하 LDD) 영역이고, 제3 액티브 영역(226)은 소오스 및 드레인 영역이다. 여기서, 상기 제3 액티브 영역의 일부 영역은 소오스를 정의한다면, 다른 영역은 드레인을 정의한다. 물론, 그 역도 가능하다.
상기 LDD 영역(224)은 누설 전류의 흐름을 낮추어 반도체 장치의 동작 특성 및 신뢰성을 향상시키는 역할을 하는 영역으로써, 소오스 및 드레인 영역(226)에 비해 도핑 농도가 더 낮도록 도핑한다. 상기 LDD 영역(224)을 형성함으로써 높은 캐리어 이동도, 저 임계치, 고 오프 저항의 특성을 얻을 수 있는 다결정 실리콘 박막 트랜지스터를 제조 할 수 있다.
상기 다결정 실리콘층(220) 위에는 이중 게이트 절연막을 구성하는 제1 게이트 절연막(230) 및 제2 게이트 절연막(240)이 형성된다. 상기 제1 게이트 절연막(230)은 산화실리콘층(SiO2)으로 형성되어, 두께가 300Å 이하의 얇은 보호 산화막(Capping Oxide)인 것이 바람직하다.
도 3a 내지 도 3f는 도 2의 다결정 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
먼저 도 3a에 도시한 바와 같이, 기판(200) 상에 차단막(210)을 형성한다. 차단막(210)은 산화실리콘층(SiO2)이나 질화실리콘층(SiNX) 등의 비정질 실리콘층(a-Si)을 사용하며, 플라즈마 화학 기상 증착법(PECVD) 등에 의하여 상기 비정질 실리콘층을 증착한다.
이어, 도 3b에 도시한 바와 같이, 상기 차단막(200) 상에 비정질 실리콘층을 형성하고, 레이저 어닐링 공정을 진행하여 비정질 실리콘층을 다결정 실리콘 박막(220)으로 결정화한다. 상기 결정화 방법에는 결정화가 단시간에 되고, 저온 공정이 되는 엑시머 레이저 어닐링 방법이 주로 이용되고 있다.
이어, 도 3c에 도시한 바와 같이, 결정화된 다결정 실리콘 박막(220)을 포토레지스트 슬릿 마스크(PR SLIT MASK)를 이용하여 패터닝하고 액티브 영역을 형성한다. 상기 다결정 실리콘층(220)은 제1 액티브 영역(222), 제2 액티브 영역(224) 및 제3 액티브 영역(226)으로 나누어진다. 제1 액티브 영역(222)은 게이트에 전압이 인가될 때 채널(Channel)이 형성되는 영역이고, 제2 액티브 영역(224)은 LDD(Lightly Doped Drain) 영역이고, 제3 액티브 영역(226)은 소오스 및 드레인 영역이다.
상기 다결정 실리콘층(220)의 액티브 영역은 포토레지스트 슬릿 마스크의 단차를 이용하여 채널, 소오스, 드레인 및 LDD를 한번에 형성하는 원 스텝 도핑(One Step Doping) 공정을 함으로써, 종래의 도핑 공정을 단순화 할 수 있다.
이어, 도 3d에 도시한 바와 같이, 상기 다결정 실리콘층(220) 위에 제1 게이트 절연막(230)을 형성하고 어닐닝 공정을 실행한다. 상기 제1 게이트 절연막(230)은 산화실리콘층(SiO2)으로 형성된 두께가 300Å 이하의 얇은 보호 산화막(Capping Oxide)이다. PECVD와 같은 일반적인 증착 기술로 형성할 수 있다.
이때, PECVD에 의하여 산화실리콘층(SiO2)을 상기 다결정 실리콘층(220) 위에 증착하는 과정에서 상기 다결정 실리콘층(220)의 상단에 디펙트가 형성되는 등 의 손상을 입는 경우가 발생한다. 따라서 상기 다결정 실리콘층(220)의 손상을 회복하기 위하여 이후에, 어닐링 공정을 진행한다.
손상된 다결정 실리콘층(220)의 표면은 다시 용융되고 결정화되면서 액티브층(220)과 제1 게이트 절연막(230) 사이에 약간의 산화막이 형성되어, 디펙트를 감소시키고 제1 게이트 절연막(230)과도 재결합하면서 계면 특성을 향상시킨다. 또한 상기 어닐닝 공정은 레이저 결정화 방식에서 발생하는 그레인 바운더리 오버랩(Grain Boundary Overlap) 영역에서의 돌기에 의한 게이트 절연막 파괴효과를 완화시킨다. 따라서 트랜지스터의 신뢰성에도 좋아진다.
또한, 상기 어닐닝 공정은 상기 다결정 실리콘층(220)과 상기 제1 게이트 절연막(220)의 계면 특성 향상과 도펀트의 활성화를 동시에 진행하므로써, 공정의 단순화 및 생산성의 관점에서 유리하다.
이어, 도 3e에 도시한 바와 같이, 상기 제1 게이트 절연막(230) 위에, 제2 게이트 절연막(240)을 형성한다. 상기 제2 게이트 절연막(230)은 상기 제1 게이트 절연막(230)과 함께 이중 게이트 절연막으로 사용된다.
이어, 도 3f에 도시한 바와 같이, 상기 제2 게이트 절연막(240) 상에, 게이트 전극(228)을 형성한다. 상기 게이트 전극(228)은 상기 다결정 실리콘층(220)의 제1 액티브 영역(222) 상부에 형성되며, 상기 제3 액티브 영역(226), 즉 소오스 및 드레인에 저항성 접촉층을 형성하기 위해 불순물 이온을 도핑한다.
또한, 상기 게이트 전극(228)은 상기 제1 액티브 영역(222)에 도펀트가 침투하는 것을 방지하는 이온 스타퍼(Ion stopper)의 역할을 한다.
이어, 도 3g에 도시한 바와 같이, 상기 게이트 전극(228) 위에 보호막(250) 및 소오스 및 드레인 전극(260)을 형성한다. 보호막(250)은 트랜지스터의 표면을 보호하고, 상기 제3 액티브 영역(226)의 일부를 노출하여 콘택홀을 형성해 소오스 및 드레인에 전기적으로 연결되는 전극(260)을 형성한다.
도 4는 다결정 박막 트랜지스터의 제조시 어닐링의 실행 여부에 따른 전자 이동도를 비교 설명하는 그래프이다.
도 4에 도시한 바와 같이, 본 발명에 따라 어닐닝을 실시한 트랜지스터의 전자 이동도는 공정 조건에 따라 약간의 차이가 있기는 하지만, 어닐닝을 미실시한 트랜지스터의 전자 이동도 보다는 월등히 높은 것을 확인할 수 있다. 구체적으로, 어닐링을 실시하지 않은 트랜지스터의 이동도는 대략 80 정도인 반면, 본 발명에 따라 어닐링을 실시한 트랜지스터의 이동도는 대략 100 내지 120 정도의 범위에 위치함을 확인할 수 있다.
도 5는 다결정 박막 트랜지스터의 제조시 어닐링의 실행 여부에 따른 문턱 전압을 비교 설명하는 그래프이다.
도 5에 도시한 바와 같이, 어닐닝을 실시한 박막 트랜지스터의 문턱전압은 공정 조건에 따라 약간의 차이가 있기는 하지만, 어닐닝을 미실시한 박막 트랜지스터의 문턱전압보다는 월등히 낮은 것을 확인할 수 있다. 구체적으로, 어닐링을 실시하지 않은 트랜지스터의 문턱 전압은 대략 2 내지 2.4 볼츠 내외에 위치하는 반면, 본원 발명에 따라 어닐링 실시된 박막 트랜지스터의 문턱 전압은 대략 1.5 볼츠 내외에 위치하는 것을 확인할 수 있다.
도 6은 다결정 박막 트랜지스터의 제조시 어닐링의 실행 여부에 따른 전압-전류 특성 곡선이다. 특히, 게이트-소스 전압(Vgs) 대비 드레인-소오스 전류(Ids)간의 그래프이다.
도 6에 도시한 바와 같이, 본 발명에 따라 어닐닝을 실시한 박막 트랜지스터의 전압-전류 전달특성은 공정 조건에 따라 약간의 차이가 있기는 하지만, 어닐닝을 미실시한 박막 트랜지스터의 전압-전류 전달 특성보다는 우수함을 확인할 수 있다.
구체적으로, 정극성의 게이트-소오스 전압 영역에서 동일한 게이트-소오스 전압을 인가할 때, 어닐링을 실시하지 않은 박막 트랜지스터의 드레인-소오스 전류보다 어닐링을 실시한 박막 트랜지스터의 드레인-소오스 전류가 크므로 전류 특성이 개선됨을 확인할 수 있다. 한편, 부극성의 게이트-소오스 전압 영역에서는 동일한 게이트-소오스 전압을 인가할 때, 어닐링을 실시하지 않은 박막 트랜지스터의 드레인-소오스 전류보다 어닐링을 실시한 박막 트랜지스터의 드레인-소오스 전류가 작으므로 전류 특성이 개선됨을 확인할 수 있다.
상술한 도 4 내지 도 6에서 확인할 수 있듯이, 게이트 전극을 커버하는 제1 게이트 절연층을 형성한 후 어닐링 공정을 진행시키고, 이어서 제2 게이트 절연층을 더 형성하므로써, 다결정 실리콘층과 상기 제1 게이트 절연막간의 계면 특성이 우수한 다결정 박막 트랜지스터를 제조할 수 있음을 확인할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 다결정 박막 트랜지스터를 제 조할 때, 제2 절연막인 보호 산화막을 형성한 후, 2차 어닐링의 온도와 기압을 종래의 공정 조건보다 낮게 설정하면 소자특성이 향상될 뿐만 아니라, 공정조건의 마진이 커지고 안정성에서도 유리하다.
또한, 포토레지스트 슬릿 마스크를 사용함으로써 도핑 공정을 단순화 할 수 있고, 액티브층과 제2 절연막의 계면 특성을 위한 어닐링 공정과 도펀트의 활성화를 동시에 진행함으로써 공정의 단순화시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 기판 상에 형성되고, 제1 액티브 영역과, 제2 액티브 영역을 갖는 다결정 실리콘층;
    상기 다결정 실리콘층을 덮는 제1 절연막;
    상기 제1 절연막을 덮는 제2 절연막;
    상기 제1 액티브 영역에 대응하여 상기 제2 절연막 상에 형성된 제어 전극;
    상기 제2 액티브 영역의 일부 영역에 대응하여 상기 제어 전극 상에 형성된 제1 전류 전극; 및
    상기 제2 액티브 영역의 다른 영역에 대응하여 상기 제어 전극 상에 형성된 제2 전류 전극을 포함하는 다결정 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1 액티브 영역은 채널층이고, 상기 제2 액티브 영역의 일부 영역은 소오스이며, 상기 제2 액티브 영역의 다른 영역은 드레인인 것을 특징으로 하는 다결정 박막 트랜지스터.
  3. 제1항에 있어서, 상기 다결정 실리콘층은 상기 제1 액티브 영역과 제2 액티브 영역간에 형성된 제3 액티브 영역을 더 포함하고,
    상기 제1 액티브 영역은 채널층이고, 상기 제2 액티브 영역의 일부 영역은 소오스이며, 상기 제2 액티브 영역의 다른 영역은 드레인이고, 상기 제3 액티브 영 역은 저농도 도핑된 드레인(LDD)인 것을 특징으로 하는 다결정 박막 트랜지스터.
  4. 제1항에 있어서, 상기 제1 절연막은 300Å 이하의 보호 산화막(Capping Oxide)인 것을 특징으로 하는 다결정 박막 트랜지스터.
  5. 기판 상에 제1 액티브 영역과, 제2 액티브 영역을 갖는 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층 상에 제1 절연막을 형성하여 어닐닝을 실행하는 단계;
    상기 제1 절연막과 상기 기판을 덮는 제2 절연막을 형성하는 단계;
    상기 제1 액티브 영역에 대응하는 영역에 제어 전극을 형성하는 단계; 및
    상기 제2 액티브 영역의 일부 영역과 다른 영역에 제1 전류 전극과 제2 전류 전극을 각각 형성하는 단계를 포함하는 다결정 박막 트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 다결정 실리콘층은 포토 레지스트 슬릿 마스크를 사용하여 제1 액티브 영역, 제2 액티브 영역을 한번에 형성하는 원 스텝 도핑인 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
  7. 제5항에 있어서, 상기 어닐링 단계는 실질적으로 250℃ 내지 300℃의 조건에서 실행하는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
  8. 제5항에 있어서, 상기 어닐링 단계는 실질적으로 9기압 내지 11기압에서 실행하는 것을 특징으로 하는 다결정 박막 트랜지스터의 제조방법.
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