KR100709282B1 - 박막 트랜지스터 및 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 제조 방법에 관한 것으로, 보다 자세하게는 마이크로 결정질 실리콘 박막 트랜지스터를 사용하여 캐리어의 이동도가 높고, 추가적인 열처리 공정이 필요하지 않은 박막 트랜지스터 및 제조 방법에 관한 것이다.
본 발명의 박막 트랜지스터는 투명한 기판; 상기 기판 상에 형성되어 있는 게이트; 상기 게이트를 덮고 있는 게이트 절연막; 상기 게이트 절연막 상에 형성되어 있는 마이크로 결정질 실리콘 박막; 상기 마이크로 결정질 실리콘 박막의 소정 부분을 덮고 있는 제1 절연막; 상기 제1 절연막의 소정 부분을 덮고 있는 N-형 마이크로 결정질 실리콘 박막; 상기 N-형 마이크로 결정질 실리콘 박막의 소정 부분을 덮고 있는 제2 절연막 및 상기 제2 절연막과 N-형 마이크로 결정질 실리콘 박막 사이에 형성된 금속층으로 구성됨에 기술적 특징이 있다.
따라서, 본 발명의 박막 트랜지스터 및 제조 방법은 마이크로 결정질 실리콘 박막 트랜지스터를 사용함으로써 간단한 공정으로 능동형 디스플레이 구동소자, 능동형 액정 디스플레이 구동소자 또는 능동형 유기 디스플레이 구동소자에 적용이 가능한 장점이 있고, 간단한 공정으로 우수한 특성을 갖는 구동소자를 제작하여 생산 단가의 감소와 제품 특성이 향상되는 효과가 있다.
마이크로 결정질 박막, 박막 트랜지스터, 구동소자
Description
도 1a 내지 도 1e는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 2a는 본 발명에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2b 내지 도 2g는 본 발명에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 3a 및 도 3b는 본 발명에 따른 마이크로 결정질 실리콘 박막 트랜지스터의 다른 실시예를 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 게이트
120 : 게이트 절연막 140 : 제1 절연막
130 : 마이크로 결정질 실리콘 박막
160 : 제2 절연막 170 : 금속층
150 : N-형 마이크로 결정질 실리콘 박막
본 발명은 박막 트랜지스터 및 제조 방법에 관한 것으로, 보다 자세하게는 마이크로 결정질 실리콘 박막 트랜지스터를 사용하여 캐리어의 이동도가 높고, 추가적인 열처리 공정이 필요하지 않은 박막 트랜지스터에 관한 것이다.
일반적으로, 다결정 실리콘 박막을 형성하기 위해서는 순수 비정질 실리콘(Intrinsic Amorphous Silicon)을 소정의 방법 즉, 절연 기판에 500Å 두께의 플라즈마 기상증착법(Plasma Chemical Vapor Deposition)이나 저압력 기상증착법(Low pressure Chemical Vapor Deposition)으로 비정질 실리콘막을 증착한 후, 이를 다시 결정화하는 방법을 사용하는데 결정화 방법은 세 가지로 분류할 수 있다.
첫째, 레이저 열처리(Laser Annealing) 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장하는 방법이고, 둘째, 고상 결정화(Solid Phase Crystallization) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이며, 셋째, 금속유도 결정화(Metal Induced Crystallization) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로 큰 면적의 유리기판을 사용할 수 있다.
레이저 열처리 방법은 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으 로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 비정질 실리콘을 용융상태로 만든 후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
고상 결정화 방법은 600℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(Buffer Layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 가열로(Furnace)에서 고온 장시간 열처리하여 다결정 실리콘을 얻는 방법이다. 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(Phase)을 얻을 수 없으며, 결정(Grain) 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 결정의 크기가 심하게 불균일하여 소자의 전기적 특성을 저하시킬뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
금속유도 결정화 방법은 저가의 큰 면적의 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 다결정 실리콘 내부의 네트워크(Network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장할 수 없으나, 상기 MIC 방법을 새로이 응용하여, 결정화된 다결정 실리콘을 박막 트랜지스터 및 액정표시장치의 스위칭 소자에 적용하려는 시도가 진행중이다.
도 1a 내지 도 1e는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다. 도 1a와 도 1b에 도시된 바와 같이, 기판(1) 상에 제1 절연물질(2)과 비정질 실리콘(4)을 연속으로 증착하는 공정이다. 상기 제1 절연막(2)은 추후 공정에서 생성될 수 있는 기판(1) 내부의 알카리 물질의 용 출을 방지하기 위함이다. 상기 비정질 실리콘(4)을 증착한 후, 레이저 결정화 방법을 사용하여 결정화시킨다. 상기 결정화된 다결정 실리콘을 액티브층의 아일랜드(8) 형태로 패터닝한다.
도 1c에 도시된 바와 같이, 아일랜드(8) 상부에 제2 절연층으로 게이트 절연막(10)과 게이트 전극(12)을 형성한다. 상기 아일랜드(8)는 두 개의 영역으로 구분될 수 있으며, 제1 액티브 영역(14)은 순수 실리콘 영역이고, 제2 액티브 영역(16, 17)은 불순물 영역이다.
상기 제2 액티브 영역(16, 17)은 제1 액티브 영역(14)의 양 가장자리에 위치하고, 게이트 절연막(10)과 게이트 전극(12)은 제1 액티브 영역(14) 상에 형성되는 것이다. 게이트 전극(12)과 게이트 절연막(10)은 마스크의 수를 절감하기 위해 동일 패턴으로 형성된다.
상기 게이트 전극(12) 형성 후에 제2 액티브 영역에 저항성 접촉층을 형성하기 위해 이온도핑을 한다. 이때, 게이트 전극(12)은 제1 액티브(14) 영역에 도펀트(Dopant) 즉, 불순물이 침투하는 것을 방지하는 이온 스타퍼(Ion-Stopper)의 역할을 한다.
상기 이온도핑시 불순물의 종류에 따라 실리콘 아일랜드(8)의 전기적 특성이 바뀌게 되며, 상기 불순물이 붕소(Boron)를 포함하는 3족 원소가 도핑되면 P-형 반도체로 동작하고, 인(Phosphorus)을 포함하는 5족 원소가 도핑되면 N-형 반도체로 동작한다. 상기 불순물은 반도체 소자의 사용 용도에 따라 적절한 선택이 요구된다. 상기 이온 도핑 공정 후에 불순물을 활성화하기 위한 공정으로 소정의 온도에서 어닐링 공정(Annealing Procassing)이 진행된다.
도 1d에 도시된 바와 같이, 게이트 전극(12)과 제2 액티브 영역(16, 17) 및 제1 절연층(2)의 전면에 걸쳐 제3 절연층인 층간 절연막(Inter layer insulator)(18)을 증착하고 패터닝한다. 상기 제2 액티브 영역(16, 17)에 각각 소스/드레인 콘택홀(15, 19)을 형성한다.
도 1e에 도시된 바와 같이, 소스/드레인 콘택홀(15, 19)을 통해 제2 액티브 영역(16, 17)과 각각 접촉하는 소스 전극(20) 및 드레인 전극(22)을 형성한 후, 소스 전극(20)과 드레인 전극(22) 및 기판의 전면에 걸쳐 보호층(26)을 증착하고 패터닝하여 상기 드레인 전극(22) 상부 보호층(26)에 콘택홀을 형성한다.
그리고, 투명 도전전극을 증착하고 패터닝하여 드레인 전극(22) 상부 보호층(26)에 형성된 콘택홀을 통해 드레인 전극(22)과 전기적으로 접촉하는 화소전극(28)을 형성한다.
상기와 같은 종래의 기술에서 비정질 실리콘 박막 트랜지스터는 낮은 캐리어의 이동도와 낮은 온/오프(On/Off) 비의 특성을 가지고 있기 때문에 원하는 특성을 얻기 위해서 상대적으로 소자의 크기가 커야 하고, 소자의 크기가 커짐에 따라 구동소자가 차지하는 면적이 커지게 되고 이에 따라 각 픽셀의 개구율이 줄어드는 문제점이 있다.
다결정 실리콘 박막 트랜지스터는 소자의 특성이 우수하지만 공정이 복잡하다. 소스/드레인 형성시 도핑공정이 필수적이고, 불순물의 활성화를 위해 열처리 공정을 진행해야 한다. 또한, 실리콘 박막의 결정화를 위해 고온 열처리나 레이저 열처리 같은 저온 열처리 공정이 추가적으로 필요하다. 능동형 평판 디스플레이 구동소자의 적용을 위해서는 500℃ 이하의 저온 공정이 요구되므로 가열로를 이용한 열처리는 불가능하여 레이저를 이용한 국부적인 열처리를 주로 하게 되는데, 이때에도 기판에 높은 온도가 인가되는 문제점 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 마이크로 결정질 실리콘 박막 트랜지스터를 사용하여 비정질 실리콘 박막 트랜지스터에 비해 캐리어의 이동도가 높고, 증착시 결정화가 진행되기 때문에 결정화를 위한 추가적인 고온 열처리 공정이 필요하지 않으며, 소스/드레인층도 증착 공정시 불순물을 넣어 P-형 또는 N-형의 도핑층을 형성할 수 있는 박막 트랜지스터 및 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 투명한 기판, 상기 기판 상에 형성되어 있는 게이트,상기 게이트를 덮고 있는 게이트 절연막, 상기 게이트 절연막 상에 형성되어 있는 마이크로 결정질 실리콘 박막, 상기 마이크로 결정질 실리콘 박막을 덮고 있되, 소스/드레인 영역을 제외한 영역상에 형성된 제1 절연막, 상기 소스/드레인 영역상에 형성된 N-형 마이크로 결정질 실리콘 박막, 상기 소스/드레인 영역을 제외한 영역상에 형성된 제2 절연막 및 상기 소스/드레인 영역상에 형성된 금속층을 포함하여 구성된 박막 트랜지스터에 의해 달성된다.
본 발명의 다른 목적은 기판 상부에 게이트를 증착한 후, 상기 게이트를 패터닝하는 단계; 게이트 절연막과 마이크로 결정질 실리콘 박막을 순차적으로 증착한 후, 상기 마이크로 결정질 실리콘 박막을 패터닝하는 단계; 제1 절연막을 증착한 후, 상기 제1 절연막을 패터닝하는 단계; N-형 마이크로 결정질 실리콘 박막을 증착한 후, 상기 N-형 마이크로 결정질 실리콘 박막을 패터닝하는 단계; 제2 절연막을 증착한 후, 상기 제2 절연막을 패터닝하는 단계 및 금속층을 증착한 후, 상기 금속층을 패터닝하는 단계를 포함하여 이루어진 박막 트랜지스터 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a는 본 발명에 따른 박막 트랜지스터를 나타내는 단면도이다. 도 2a에 도시된 바와 같이, 투명한 기판(100), 상기 기판(100) 상에 형성되어 있는 게이트(110), 상기 게이트(110)를 덮고 있는 게이트 절연막(120), 상기 게이트 절연막(120) 상에 형성되어 있는 마이크로 결정질 실리콘 박막(130), 상기 마이크로 결정질 실리콘 박막(130)을 덮고 있되, 소스/드레인 영역(200)을 제외한 영역상에 형성된 제1 절연막(140), 상기 소스/드레인 영역(200)상에 형성된 N-형 마이크로 결정질 실리콘 박막(150), 상기 소스/드레인 영역(200)을 제외한 영역상에 형성된 제2 절연막(160) 및 상기 소스/드레인 영역(200)상에 형성된 금속층(170)으로 구성되어 있다. 상기 기판(100)은 금속, 플라스틱, 실리콘 또는 글래스를 사용한다.
도 2b 내지 도 2g는 본 발명에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다. 도 2b에 도시된 바와 같이, 기판(100) 상부에 게이트(110)를 증착한 후, 상기 게이트(110) 상에 포토레지스트(미도시)를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 게이트(110)를 식각한 후, 상기 포토레지스트를 제거한다.
도 2c에 도시된 바와 같이, 게이트 절연막(120)과 마이크로 결정질 실리콘 박막(130)을 순차적으로 증착한 후, 상기 마이크로 결정질 실리콘 박막(130) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 마이크로 결정질 실리콘 박막(130)을 식각한 후, 상기 포토레지스트를 제거한다.
도 2d에 도시된 바와 같이, 제1 절연막(140)을 증착한 후, 상기 제1 절연막(140) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 제1 절연막(140)을 식각한 후, 상기 포토레지스트를 제거한다.
도 2e에 도시된 바와 같이, N-형 마이크로 결정질 실리콘 박막(150)을 증착한 후, 상기 N-형 마이크로 결정질 실리콘 박막(150) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 N-형 마이크로 결정질 실리콘 박막(150)을 식 각한 후, 상기 포토레지스트를 제거한다.
도 2f에 도시된 바와 같이, 제2 절연막(160)을 증착한 후, 상기 제2 절연막(160) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 제2 절연막(160)을 식각한 후, 상기 포토레지스트를 제거한다.
도 2g에 도시된 바와 같이, 금속층(170)을 증착한 후, 상기 금속층(170) 상에 포토레지스트를 도포하고, 마스크를 이용하여 상기 포토레지스트를 노광 현상함으로써, 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 금속층(170)을 식각한 후, 상기 포토레지스트를 제거한다.
상기와 같은 공정을 통해 하부 게이트 구조의 마이크로 결정질 실리콘 박막 트랜지스터가 완성된다.
도 3a 및 도 3b는 본 발명에 따른 마이크로 결정질 실리콘 박막 트랜지스터의 다른 실시예를 나타내는 단면도이다. 도 3a는 마이크로 결정질 실리콘 박막(130) 상부에 게이트(110)를 형성된 박막 트랜지스터의 상부 게이트 구조를 나타내고 있고, 도 3b는 마이크로 결정질 실리콘 박막(130) 상부와 하부에 이중 게이트(110, 115)가 형성된 박막 트랜지스터의 상/하부 게이트 구조를 나타내고 있다.
즉, 도 3a에 도시된 바와 같이, 투명한 기판(100), 상기 기판상에 형성되어 있는 마이크로 결정질 실리콘 박막(130), 상기 마이크로 결정질 실리콘 박막의 상부에 형성되어 있는 게이트 절연막(120), 상기 게이트 절연막 상부의 소스/드레인 영역(200)상에 형성된 N-형 마이크로 결정질 실리콘 박막(150), 상기 소스/드레인 영역을 제외한 영역상에 형성된 게이트(110) 및 제2 절연막(160), 상기 소스/드레인 영역상에 형성된 금속층(170)을 포함하는 박막 트랜지스터 혹은 도 3b에 도시된 바와 같이, 투명한 기판(100), 상기 기판상에 형성되어 있는 제1 게이트(110), 상기 제1 게이트를 덮고 있는 게이트 절연막(120), 상기 게이트 절연막상에 형성되어 있는 마이크로 결정질 실리콘 박막(130), 상기 마이크로 결정질 실리콘 박막을 덮고 있되, 소스/드레인 영역(200)을 제외한 영역상에 형성된 제1 절연막(140), 상기 소스/드레인 영역상에 형성된 N-형 마이크로 결정질 실리콘 박막(150), 상기 제1절연막의 상부에 형성하되, 상기 제1 게이트 형성 영역의 상부에 형성된 제2 게이트(115), 상기 소스/드레인 영역을 제외한 영역상에 형성된 제2 절연막(160), 상기 소스/드레인 영역상에 형성된 금속층(170)을 포함하는 박막 트랜지스터를 형성할 수도 있다.
즉, 도 3a에 도시된 바와 같이, 투명한 기판(100), 상기 기판상에 형성되어 있는 마이크로 결정질 실리콘 박막(130), 상기 마이크로 결정질 실리콘 박막의 상부에 형성되어 있는 게이트 절연막(120), 상기 게이트 절연막 상부의 소스/드레인 영역(200)상에 형성된 N-형 마이크로 결정질 실리콘 박막(150), 상기 소스/드레인 영역을 제외한 영역상에 형성된 게이트(110) 및 제2 절연막(160), 상기 소스/드레인 영역상에 형성된 금속층(170)을 포함하는 박막 트랜지스터 혹은 도 3b에 도시된 바와 같이, 투명한 기판(100), 상기 기판상에 형성되어 있는 제1 게이트(110), 상기 제1 게이트를 덮고 있는 게이트 절연막(120), 상기 게이트 절연막상에 형성되어 있는 마이크로 결정질 실리콘 박막(130), 상기 마이크로 결정질 실리콘 박막을 덮고 있되, 소스/드레인 영역(200)을 제외한 영역상에 형성된 제1 절연막(140), 상기 소스/드레인 영역상에 형성된 N-형 마이크로 결정질 실리콘 박막(150), 상기 제1절연막의 상부에 형성하되, 상기 제1 게이트 형성 영역의 상부에 형성된 제2 게이트(115), 상기 소스/드레인 영역을 제외한 영역상에 형성된 제2 절연막(160), 상기 소스/드레인 영역상에 형성된 금속층(170)을 포함하는 박막 트랜지스터를 형성할 수도 있다.
본 발명의 박막 트랜지스터는 기존의 비정질, 다결정 실리콘 박막 트랜지스터의 활성층과 소스/드레인층을 마이크로 결정질 실리콘 박막을 적용하여 구동소자를 제작한다.
따라서, 상기 구동소자에 적용되는 마이크로 결정질 실리콘 박막 증착시 수 소 가스의 혼합비 변화에 따라 결정화 정도를 조절할 수 있으므로 결정화를 위한 추가적인 열처리 공정이 필요하지 않게 되고, 소스/드레인층 형성시에도 P-형 또는 N-형의 도핑층을 추가적인 도핑이나 열처리 공정없이 형성할 수 있기 때문에 간단한 공정으로 제작이 가능하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막 트랜지스터 및 제조 방법은 마이크로 결정질 실리콘 박막 트랜지스터를 사용함으로써 간단한 공정으로 능동형 디스플레이 구동소자, 능동형 액정 디스플레이(AM-LCD) 구동소자 또는 능동형 유기 디스플레이(AM-OLED) 구동소자에 적용이 가능한 장점이 있고, 간단한 공정으로 우수한 특성을 갖는 구동소자를 제작하여 생산 단가의 감소와 제품 특성이 향상되는 효과가 있다.
Claims (7)
- 박막 트랜지스터에 있어서,투명한 기판;상기 기판 상에 형성되어 있는 게이트;상기 게이트를 덮고 있는 게이트 절연막;상기 게이트 절연막 상에 형성되어 있는 마이크로 결정질 실리콘 박막;상기 마이크로 결정질 실리콘 박막을 덮고 있되, 소스/드레인 영역을 제외한 영역상에 형성된 제1 절연막;상기 소스/드레인 영역상에 형성된 N-형 마이크로 결정질 실리콘 박막;상기 소스/드레인 영역을 제외한 영역상에 형성된 제2 절연막; 및상기 소스/드레인 영역상에 형성된 금속층을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 기판은 금속, 플라스틱, 실리콘 또는 글래스를 사용하는 것을 특징으로 하는 박막 트랜지스터.
- 박막 트랜지스터 제조 방법에 있어서,기판 상부에 게이트를 증착한 후, 상기 게이트를 패터닝하는 단계;게이트 절연막과 마이크로 결정질 실리콘 박막을 순차적으로 증착한 후, 상기 마이크로 결정질 실리콘 박막을 패터닝하는 단계;제1 절연막을 증착한 후, 상기 제1 절연막을 패터닝하는 단계;N-형 마이크로 결정질 실리콘 박막을 증착한 후, 상기 N-형 마이크로 결정질 실리콘 박막을 패터닝하는 단계;제2 절연막을 증착한 후, 상기 제2 절연막을 패터닝하는 단계; 및금속층을 증착한 후, 상기 금속층을 패터닝하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조 방법.
- 삭제
- 제 3항에 있어서,상기 마이크로 결정질 박막은 증착 가스중 수소 가스의 혼합비를 조정하여 제조하는 박막 트랜지스터 제조 방법.
- 박막 트랜지스터에 있어서,투명한 기판;상기 기판상에 형성되어 있는 마이크로 결정질 실리콘 박막;상기 마이크로 결정질 실리콘 박막의 상부에 형성되어 있는 게이트 절연막;상기 게이트 절연막 상부의 소스/드레인 영역상에 형성된 N-형 마이크로 결정질 실리콘 박막;상기 소스/드레인 영역을 제외한 영역상에 형성된 게이트 및 제2 절연막;상기 소스/드레인 영역상에 형성된 금속층을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 박막 트랜지스터에 있어서,투명한 기판;상기 기판상에 형성되어 있는 제1 게이트;상기 제1 게이트를 덮고 있는 게이트 절연막;상기 게이트 절연막상에 형성되어 있는 마이크로 결정질 실리콘 박막;상기 마이크로 결정질 실리콘 박막을 덮고 있되, 소스/드레인 영역을 제외한 영역상에 형성된 제1 절연막;상기 소스/드레인 영역상에 형성된 N-형 마이크로 결정질 실리콘 박막;상기 제1절연막의 상부에 형성하되, 상기 제1 게이트 형성 영역의 상부에 형성된 제2 게이트;상기 소스/드레인 영역을 제외한 영역상에 형성된 제2 절연막;상기 소스/드레인 영역상에 형성된 금속층을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
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