KR20040013273A - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소자의 특성 저하를 방지함과 동시에 공정을 단순화시키도록 한 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 절연 기판상의 일정영역에 다결정 실리콘층 및 비정질 실리콘층이 차례로 적층되어 형성되는 활성층과, 상기 활성층을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 상기 활성층에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는데 적당한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 배선과, 상기 각 게이트 배선과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 배선과, 상기 각 게이트 배선과 데이터 배선이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 배선의 신호에 의해 스위칭되어 상기 데이터 배선의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성된다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를밀봉재로 밀봉하게 된다.
일반적으로 액정표시장치에 형성되는 박막 트랜지스터(이하, TFT라 한다)는 현재까지 비정질 실리콘(a-Si) TFT가 주종을 이루고 있다.
그러나 비정질 실리콘에 비하여 이동도가 높은 다결정 실리콘(poly Si)을 이용할 경우, 패널상에 별도의 구동 회로부를 부착하지 않고 내장할 수 있기 때문에, 최근에는 다결정 실리콘 TFT로의 대체가 이루어지고 있다.
즉, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 전자나 정공의 이동도가 높고 상보형(CMOS) TFT로의 구현이 가능하다. 따라서, 구동회로 IC를 본딩(bonding)으로 연결하는 대신에, 구동회로의 많은 부분을 TFT로 형성하여 화소부에 형성되는 TFT와 동시에 제작할 수 있다.
한편, 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비하여 이동도(mobility)가 굉장히 크기 때문에 HCS(hot carrier stress) 및 HDCS(high drain current stress)에 영향을 많이 받으며, 특히 채널 길이(channel length)가 짧아질수록 그 영향은 심해져서 소자의 신뢰성이 떨어지는 문제가 있다.
최근 들어 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 TFT와 비슷한 온도에서 제작이 가능하기 때문에 대형 유리 기판상에 제작이 가능하게 되었다.
상기 다결정 실리콘 TFT를 사용하는 액정표시장치는 상술한 바와 같이, 유리 기판상에 구동 회로부와 화소부가 합께 내장된 구조를 취하고 있는데, 구동 회로부의 TFT는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소부의 화소 스위치용 TFT는 오프(off)상태의 드레인 전류 값이 크기 때문에 그 작동에 장애를 일으킨다.
따라서, 화소부에서는 오프전류의 수준을 적절한 수준으로 낮추기 위하여, LDD(Lightly Doped Drain) 구조, 오프셋(offset) 구조, 듀얼 게이트(dual gate)구조 등을 채택한 TFT가 제안되고 있다.
도 1은 일반적인 액정표시장치를 나타낸 개략적인 구성도이다.
도 1에 도시한 바와 같이, 영상을 표시하는 화소영역(12)과 영상신호를 발생시키는 게이트 구동 IC(10) 및 데이터 구동 IC(11)로 구성되고, 상기 화소영역(12) 내에는 복수개의 게이트 라인(14)과 복수개의 데이터 라인(16)이 서로 교차되어 매트릭스 형태로 형성되고, 그 교차점에는 박막 트랜지스터(13)가 형성된다.
그리고 도면에는 도시되어 있지 않지만 박막 트랜지스터(13)가 형성되어 있는 기판과 대향하는 대향기판에는 공통전극과 칼라필터가 형성되고, 상기 두 기판 사이에 액정이 주입되어 봉합되는 상태로 액정표시장치가 구성된다.
이하, 첨부된 도면을 참고하여 종래의 박막 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2f는 종래의 박막 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 절연 기판(21)상에 CVD 또는 스퍼터링 방법으로 다결정 실리콘층을 형성한 후, 포토 및 식각 공정을 통해 상기 다결정 실리콘층을 선택적으로 식각하여 활성층(22)을 형성한다.
한편, 상기 다결정 실리콘층은 다결정 실리콘을 CVD 또는 스퍼터링법으로 증착하여 형성하거나, 전술한 바와 같이, 기판위에 비정질 실리콘층을 증착한 후, 상기 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 형성할 수 있다.
도 2b에 도시한 바와 같이, 상기 활성층(22)을 포함한 절연 기판(21)의 게이트 절연막(23)을 형성하고, 상기 게이트 절연막(23)상에 금속막을 형성한다.
여기서, 상기 게이트 절연막(23)은 CVD(Chemical Vapor Deposition)법 등에 의하여 산화 실리콘 혹은 질화 실리콘을 증착하여 형성하고, 상기 금속막은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 스퍼터링(sputtering)법으로 증착하여 형성한다.
이어, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 활성층(22) 상부의 게이트 절연막(23)상에 게이트 전극(24)을 형성한다.
도 2c에 도시한 바와 같이, 상기 게이트 전극(24)을 마스크로 이용하여 상기 절연 기판(21)의 전면에 저농도 n형 또는 p형 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(24) 양측의 활성층(22) 표면내에 LDD 영역(25)을 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 절연 기판(21)의 포토레지스트(26)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(26)를 패터닝한다.
여기서, 상기 패터닝된 포토레지스트(26)는 상기 게이트 전극(24)의 상부 및 측면에만 남아있게 된다.
이어, 상기 포토레지스트(26)를 마스크로 이용하여 상기 절연 기판(21)의 전면에 고농도 n형 또는 p형 불순물 이온을 선택적으로 주입하여 상기 활성층(22) 표면내에 소오스/드레인 불순물 영역(27)을 형성한다.
도 2e에 도시한 바와 같이, 상기 포토레지스트(26)를 제거하고, 상기 절연 기판(21)의 전면에 레이저 둥과 같은 열에너지에 의한 어닐링 공정을 진행하여 각 활성층(22)에 형성된 각각의 이온영역을 활성화시킨다.
이어, 상기 절연 기판(21)의 전면에 층간 절연막(28)을 형성한다. 이때 상기 층간 절연막(28)은 통상의 절연물질 증착방법인 CVD에 의하여 형성할 수 있다.
그리고, 포토 및 식각 공정을 통해 상기 소오스/드레인 불순물 영역(27)의 표면이 소정부분 노출되도록 상기 층간 절연막(28)을 선택적으로 제거하여 콘택홀(29)을 형성한다.
도 2f에 도시한 바와 같이, 상기 콘택홀(29)을 포함한 절연 기판(21)의 전면에 알루미늄 혹은 크롬과 같은 금속층을 형성한 후, 사진식각하여 상기 콘택홀(29)을 통해 상기 소오스/드레인 불순물 영역(27)에 연결되는 소오스/드레인 전극(30)을 형성한다.
상기와 같이 형성된 종래의 박막 트랜지스터는 불순물 이온을 다결정 실리콘층으로 이루어진 활성층(22)에 주입하여 LDD 영역(25) 및 소오스/드레인 불순물 영역(27)을 형성한다.
따라서, 상기 활성층(22)에 주입되는 불순물 이온은 다결정 실리콘층의 결정격자와의 충돌을 반복하면서, 내부로 도핑되어 소정의 위치에서 머무르게 된다. 이경우 이온이 지나가는 주위에 구조적인 손상영역이 형성된다.
즉, 활성층(22)에 주입되는 이온이 다결정 실리콘층의 결정구조를 파괴함으로써, 다결정 실리콘층내에 다량의 트랩 스테이트(trap state)를 형성한다.
이와 같은 다결정 실리콘층내의 트랩 스테이트는 도핑되는 이온 즉, 캐리어(carrier)의 일부를 포획함으로써, 실질적으로 활성층(22)내에서의 캐리어 이동을 방해한다. 그 결과 스위칭 특성이 양호하지 않아서 신뢰성이 저하된다.
그러나 상기와 같은 종래의 박막 트랜지스터의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 다결정 실리콘층으로 이루어진 활성층에서 케리어의 이동속도가 빠르기 때문에 게이트 전극과 게이트 절연막의 계면 특성 저하 및 게이트 절연막에서의 전하 트랩핑(trapping)에 의한 문턱전압(Vth)변화 등에 의하여 소자의 특성 저하가 일어난다.
둘째, 누설 전류를 줄이기 위한 LDD 영역을 형성함으로써 LDD 이온을 주입하는 스텝의 추가 및 공간 활용에 공정이 복잡하고 전체적인 면적이 증가한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 소자의 특성 저하를 방지함과 동시에 공정을 단순화시키도록 한 박막 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 액정표시장치를 나타낸 개략적인 구성도
도 2a 내지 도 2f는 종래의 박막 트랜지스터의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 박막 트랜지스터를 나타낸 구조단면도
도 4a 내지 도 4f는 본 발명에 의한 박막 트랜지스터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
41 : 절연 기판 42 : 버퍼층
43 : 제 1 비정질 실리콘층 44 : 다결정 실리콘층
45 : 제 2 비정질 실리콘층 46 : 활성층
47 : 게이트 절연막 48 : 게이트 전극
49 : 소오스/드레인 불순물 영역 50 : 층간 절연막
51 : 콘택홀 52 : 소오스/드레인 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터는 절연기판상의 일정영역에 다결정 실리콘층 및 비정질 실리콘층이 차례로 적층되어 형성되는 활성층과, 상기 활성층을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측의 상기 활성층에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
여기서, 상기 활성층과 절연 기판 사이에 형성되는 버퍼층을 더 포함하여 구성되고, 상기 게이트 전극은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo) 등의 도전성 금속으로 이루어진다.
또한, 상기 버퍼층은 산화 실리콘막 또는 질화 실리콘막 등의 절연 물질로 이루어진다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터의 제조방법은 절연 기판상에 다결정 실리콘층 및 비정질 실리콘층을 차례로 적층하여 형성하는 단계와, 상기 비정질 실리콘층 및 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계와, 상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 활성층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
또한, 본 발명에 의한 박막 트랜지스터의 제조방법은 절연 기판상에 버퍼층을 형성하는 단계와, 상기 버퍼층상에 제 1 비정질 실리콘층을 형성하는 단계와, 상기 제 1 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계와, 상기 다결정 실리콘층상에 제 2 비정질 실리콘층을 형성하는 단계와, 상기 제 2 비정질 실리콘층 및 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계와, 상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 활성층에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 절연 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 소오스/드레인 불순물 영역이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 층간 절연막상에 소오스/드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
여기서, 상기 제 1 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층을 형성하고, 상기 층간 절연막은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론, BCB, 사이토프 또는 PFCB 등의 유전상수가 작은 유기절연물로 형성한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 박막 트랜지스터 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 박막 트랜지스터를 나타낸 구조단면도이다.
도 3에 도시한 바와 같이, 절연 기판(41)상에 형성되는 버퍼층(42)과, 상기 버퍼층(42)상에 다결정 실리콘층(44) 및 제 2 비정질 실리콘층(45)이 적층되어 형성되는 활성층(46)과, 상기 활성층(46)을 포함한 절연 기판(41)의 전면에 형성되는 게이트 절연막(47)과, 상기 게이트 절연막(47)상에 상기 활성층(46)과 오버랩되도록 형성되는 게이트 전극(48)과, 상기 게이트 전극(48) 양측의 활성층(46)에 형성되는 소오스/드레인 불순물 영역(49)과, 상기 소오스/드레인 불순물 영역(49)이 노출되도록 콘택홀을 갖고 절연 기판(41)의 전면에 형성되는 층간 절연막(50)과, 상기 콘택홀 및 그에 인접하는 층간 절연막(50)상에 형성되는 소오스/드레인 전극(52)을 포함하여 구성되어 있다.
여기서 상기 활성층(46)은 다결정 실리콘층(45) 및 제 2 비정질 실리콘층(44) 차례로 적층된다.
도 4a 내지 도 4f는 본 발명에 의한 박막 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 절연 기판(41)상에 플라즈마 CVD법으로 버퍼층(42)을 약 400㎚의 두께로 형성하고, 상기 버퍼층(42)상에 플라즈마 CVD법으로 제 1 비정질 실리콘(a-Si)층(43)을 증착한다.
여기서, 상기 버퍼층(42)은 산화 실리콘막 또는 질화 실리콘막 등의 절연 물질이고, 상기 제 1 비정질 실리콘층(43)을 증착할 때는 상기 버퍼층(42)이 형성된 절연 기판(41)이 대기 중으로 노출되지 않도록 하여 플라즈마 CVD 법을 이용하여 증착할 수도 있다.
또한, 상기 버퍼층(42)은 추후 공정에서 생성될 수 있는 절연 기판(41)내부의 알칼리 물질의 용출을 방지하기 위해 형성한다.
도 4b에 도시한 바와 같이, 상기 제 1 비정질 실리콘층(43)을 엑시머 레이저 어닐링에 의해 다결정화하여 다결정 실리콘층(44)을 형성한다.
여기서, 상기 제 1 비정질 실리콘층(43)의 다결정화 공정은 제 1 비정질 실리콘층(43)내의 수소를 감소시키기 위하여 질소 분위기에서 약 450℃의 온도로 약 90분간 열처리하여 실시한다. 이때, 상기 엑시머 레이저로는 파장이 308㎚인 XeCl 엑시머 레이저를 이용하고 진공 중에 주사되고, 에너지 밀도는 350mJ/㎠이고, 평균 조사량은 35shot/point이다.
한편, 상기 다결정 실리콘층(44)은 다결정 실리콘을 CVD 또는 스퍼터링법으로 증착하여 형성하거나, 전술한 바와 같이, 기판위에 비정질 실리콘층을 증착한 후, 상기 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 형성할 수 있다.
도 4c에 도시한 바와 같이, 상기 다결정 실리콘층(44)상에 제 2 비정질 실리콘층(45)을 형성하고, 포토 및 식각 공정을 통해 상기 제 2 비정질 실리콘층(45) 및 다결정 실리콘층(44)을 선택적으로 제거하여 활성층(46)을 형성한다.
도 4d에 도시한 바와 같이, 상기 활성층(46)을 포함한 절연 기판(41)의 전면에 게이트 절연막(47)을 형성하고, 상기 게이트 절연막(47)상에 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 증착한다.
이어, 포토 및 식각 공정으로 상기 도전성 금속막을 선택적으로 제거하여 게이트 전극(48)을 형성한다.
그리고 상기 게이트 전극(48)을 마스크로 이용하여 상기 절연 기판(41)의 전면에 고농도 n형 또는 p형 불순물 이온을 선택적으로 주입하여 상기 게이트전극(48) 양측의 활성층(46)에 소오스/드레인 불순물 영역(49)을 형성한다.
도 4e에 도시한 바와 같이, 상기 절연 기판(41)의 전면에 레이저 등과 같은 열에너지에 의한 어닐링 공정을 진행하여 각 활성층(46)에 형성된 각각의 이온영역을 활성화시킨다.
이어, 상기 절연 기판(41)의 전면에 층간 절연막(50)을 형성한다. 이때 상기 층간 절연막(50)은 CVD법에 의하여 형성할 수 있다.
여기서, 상기 층간 절연막(50)은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane)등의 유전상수가 작은 유기절연물로 형성된다.
이어, 포토 및 식각 공정을 통해 상기 소오스/드레인 불순물 영역(49)의 표면이 소정부분 노출되도록 상기 층간 절연막(50)을 선택적으로 제거하여 콘택홀(51)을 형성한다.
도 4f에 도시한 바와 같이, 상기 콘택홀(51)을 포함한 절연 기판(41)의 전면에 도전성 금속을 형성한 후, 사진식각하여 상기 콘택홀(51) 및 그에 인접한 층간 절연막(50)상에 소오스/드레인 전극(52)을 형성한다.
여기서, 상기 도전성 금속은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속이나, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Moalloy) 등을 CVD 또는 스퍼터링법으로 증착하여 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 박막 트랜지스터 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 활성층에서 게이트 절연막과 접하는 부분이 비정질 실리콘층이기 때문에 케리어의 이동속도가 느려 게이트 절연막에 영향을 적게 줌으로써 게이트 전극과 게이트 절연막의 계면 특성 저하 및 게이트 절연막에서의 전하 트랩핑에 의한 문턱전압 변화를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
둘째, 소오스/드레인 불순물 영역과 소오스/드레인 전극의 콘택부분에서는 높은 저항을 만들기 때문에 일반적인 구조에서의 LDD 영역과 같은 역할을 할 수 있어 개구율 및 집적도를 향상시킬 수 있다.
Claims (8)
- 절연 기판상의 일정영역에 다결정 실리콘층 및 비정질 실리콘층이 차례로 적층되어 형성되는 활성층과,상기 활성층을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과,상기 게이트 절연막상에 형성되는 게이트 전극과,상기 게이트 전극 양측의 상기 활성층에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 활성층과 절연 기판 사이에 형성되는 버퍼층을 더 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 버퍼층은 산화 실리콘막 또는 질화 실리콘막 등의 절연 물질인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo) 등의 도전성 금속인 것을 특징으로 하는 박막 트랜지스터.
- 절연 기판상에 다결정 실리콘층 및 비정질 실리콘층을 차례로 적층하여 형성하는 단계;상기 비정질 실리콘층 및 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계;상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 활성층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
- 절연 기판상에 버퍼층을 형성하는 단계;상기 버퍼층상에 제 1 비정질 실리콘층을 형성하는 단계;상기 제 1 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;상기 다결정 실리콘층상에 제 2 비정질 실리콘층을 형성하는 단계;상기 제 2 비정질 실리콘층 및 다결정 실리콘층을 선택적으로 제거하여 활성층을 형성하는 단계;상기 활성층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 활성층에 소오스/드레인 불순물 영역을 형성하는 단계;상기 절연 기판의 전면에 층간 절연막을 형성하는 단계;상기 소오스/드레인 불순물 영역이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀 및 그에 인접한 층간 절연막상에 소오스/드레인 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 제 1 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 층간 절연막은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론, BCB, 사이토프 또는 PFCB 등의 유전상수가 작은 유기절연물로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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