KR20000052006A - 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 다결정질 실리콘 위에 비정질 실리콘을 제 2 활성층으로 형성하여, 간단한 제조공정으로 낮은 누설전류를 구현하는데 의의가 있다. 절연기판에 다결정 실리콘 활성층을 형성하는 단계와, 상기 활성층 상에 비정질 실리콘 제 2 활성층 및 절연막 및 제 1 금속층을 형성하는 단계와, 상기 금속층 상에 게이트전극 형성용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 상기 금속층 및 상기 절연막을 식각하여 상기 제 2 활성층의 일부를 노출시키도록 게이트 전극 및 게이트 절연막을 각각 형성하는 단계와, 상기 공정들에 의해 노출된 비정질 실리콘 상에 제 2 금속층을 형성하는 단계와, 상기 제 2 금속층 및 상기 비정질 실리콘층을 사진식각공정에 의하여 패터닝하여 소오스/드레인 전극을 형성하는 단계를 포함하여 제조되며, 활성층 및 소오스/드레인상에 형성된 비정질 실리콘층의 구조로 인하여 제조공정시, 박막트랜지스터의 누설전류 및 마스크(mask)의 사용횟수를 감소시킬 수 있다.

Description

다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR WITH POLYCRYSTALLINE/AMORPHOUS DOUBLE ACTIVE LAYERS}
본 발명은 박막트랜지스터(TFT: Thin Film Transistor) 및 그 제조방법에 관한 것으로, 특히 다결정 실리콘(poly silicon) 활성층과 게이트 절연막 사이에 얇은 비정질 실리콘을 형성함으로써, 누설전류 및 마스크(mask)의 사용횟수를 감소시키는 박막트랜지스터 및 그 제조방법에 관한 것이다.
다결정 실리콘을 이용한 박막트랜지스터는 능동행렬 액정디스플레이(AMLCD: Active Matrix Liquid Crystal Display)의 능동소자와 주변회로에의 적용이 연구되어 왔다. 이때, 다결정 실리콘을 사용하는 박막트랜지스터 제작에서 레이저 열처리 기술을 이용할 경우에는 저온 공정이 가능하고 높은 전계효과 이동도(field effect mobility)를 구현할 수 있다.
다결정 실리콘 박막트랜지스터를 액정디스플레이에 사용하는 경우, 구동회로부에서는 다결정 실리콘의 특성상 고주파에서 스위칭이 가능하여 문제가 없지만, 화소부에서는 박막트랜지스터가 오프(off) 상태의 드레인 전류 값이 크기 때문에 누설전류가 크다. 이러한 오프전류(off current)를 줄이기 위하여 드레인 전계를 줄이기 위하여 엘디디(LDD) 구조 혹은, 오프셋 구조 등을 채택한 박막트랜지스터에 대한 연구가 진행되고 있다. 그런데 엘디디 구조나 오프셋 게이트 구조의 박막트랜지스터에서는 통상의 구조를 가지는 박막트랜지스터를 제조하는 경우보다 추가 마스크 공정이 필요하게 된다. 도 1A부터 도 1E는 종래의 기술을 설명하기 위한 도면으로, 오프셋 구조의 박막트랜지스터 제조공정도를 나타낸 것이다.
도 1A를 참조하면, 절연기판(10) 상에 비정질 실리콘층을 형성한 후, 레이저어닐링 또는 고상 결정화 방법으로 비정질 실리콘층을 결정화시킨다. 이후, 결정화된 실리콘층을 사진식각공정(첫번째 마스크 사용)에 의하여 패터닝하여 활성층(11)을 형성한다.
도 1B를 참조하면, 전면에 비정질 실리콘과 게이트 절연막과 금속층을 순차적으로 형성한후, 사진식각공정(두번째 마스크 사용)에 의하여 패터닝하여 게이트전극(13)과 게이트절연막(12)을 형성한다. 미설명 도면부호(11C)는 게이트 전극에 중첩되는 비정질 실리콘 활성층의 채널영역을 나타낸다.
도 1C를 참조하면, 전면에 절연물질을 도포한후, 게이트전극(13)을 덮되, 활성층(11)의 일부를 노출시키는 감광막 패턴(PR)을 형성한다(세번째 마스크 사용). 이 감광막 패턴은 오프셋 영역(11f)을 정의한다.
이후, 전면에 불순물 도핑공정을 실시하여 활성층(11)의 노출된 부분에 불순물 영역을 각각 형성한다. 이 불순물 영역은 소오스영역(11S)과 드레인 영역(11D)이 된다. 그리고 감광막 패턴(PR)에 의해 불순물 도핑으로부터 블로킹된 활성층의 일부 즉, 불순물 영역의 내측일부는 오프셋영역(11f)이 된다.
도 1D를 참조하면, 전면에 절연물질을 증착하여 층간절연막(13)을 형성한 후, 이 층간절연막(14)을 사진식각공정(네번째 마스크 사용)에 의하여 패터닝하여활성층(11)의 소오스영역(11S)과 드레인영역(1lD)을 노출시키는 콘택홀(T)을 형성한다.
도 1E를 참조하면, 전면에 금속층을 형성한 후, 이 금속층을 사진식각공정(다섯번째 마스크 사용)에 의하여 패터닝하여 콘택홀을 통하여 노출된 소오스영역(11S)과 드레인 영역(1lD)에 각각 연결된 소오스전극(15S)과 드레인전극(15D)을 형성한다.
상술한 종래의 기술에서는 5개의 마스크를 사용하는 사진식각 공정이 필요하다. 그런데, 박막트랜지스터를 제조하는 공정에서는 오프 상태의 누설전류를 줄이는 것만큼 마스킹 공정수를 줄이는 것도 역시 중요하다. 이는 사진식각공정이 마스킹(masking) 공정, 감광막 도포공정, 노광공정, 현상공정 등의 일련의 복잡하고 정밀한 공정을 거쳐야 하기 때문에 제품의 생산성과 신뢰성에 영향을 주기 때문이다.
본 발명은 오프상태의 누설전류를 줄이기 위한 이중 활성막층을 형성하면서, 마스킹 공정수도 감소시킬 수 있는 박막트랜지스터와 이의 제조방법을 제공하고자 하는데 목적이 있다.
이를 위한 본 발명의 특징은 다결정 실리콘상에 형성된 비정질 실리콘이다. 본 발명은 절연기판과, 상기 절연기판상에 형성된 다결정 실리콘 활성층과, 상기 활성층상에 형성된 비정질 실리콘층과, 상기 비정질 실리콘층의 일부를 노출시키도록 형성되는 게이트절연막과, 상기 게이트절연막상에 형성된 게이트전극과, 상기 비정질 실리콘층상에 형성된 소오스/드레인 전극을 포함하는 박막트랜지스터이다.
또한, 본 발명은 절연기판에 활성층을 형성하는 단계와, 상기 다결정 실리콘층상에 상기 비정질 실리콘층의 일부를 노출시키도록 위치하는 게이트절연막 및 게이트전극을 형성하는 단계와, 상기 비정질실리콘층의 노출된 부분상에 소오스드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법이다.
또한, 본 발명은 절연기판에 활성층을 형성하는 단계와, 상기 활성층상에 비정질실리콘 및 제 1 금속층을 형성하는 단계와, 상기 금속층 상에 게이트 전극 형성용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 상기 금속층 및 상기 절연막을 식각하여 상기 비정질 실리콘의 일부를 노출시키도록 게이트전극 및 게이트 절연막을 각각 형성하는 단계와, 상기 비정질 실리콘의 노출된 부분상에 제 2 금속층을 형성하는 단계와, 상기 제 2 금속층 및 상기 비정질 실리콘층을 사진식각공정에 의하여 패터닝하여 오프셋층 및 소오스/드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법이다.
도 1은 종래의 기술에 따른 박막트랜지스터의 제조공정도
도 2는 본 발명의 실시예에 따른 박막트랜지스터의 단면도
도 3은 도 2에 나타낸 박막트랜지스터의 제조공정도
도 4는 본 발명의 실시예에 따라 제작된 박막트랜지스터의 게이트전압에 따른 드레인전류의 트랜스퍼 곡선을 도시한 그래프
<도면의 주요부분에 대한 부호의 설명>
31. 다결정실리콘 활성층. 32. 비정질실리콘 활성층
33. 게이트절연막. 34. 게이트전극.
34S. 게이트전극의 니켈실리사이드층. 34N. 게이트전극의 니켈층.
38. 오믹콘택층, 39. 소오스/드레인 전극.
2는 본 발명의 일실시예를 나타낸 박막트랜지스터의 단면도로, 다결정 실리콘 활성층상에 위치한 비정질 실리콘층을 보여주고 있다.
유리기판과 같은 투명 절연기판(30)에 다결정 실리콘 및 비정질 실리콘으로 형성된 활성층(31) 및 제 2 활성층(32)이 형성되어 있고, 제 2 활성층(32)상의 소정의 위치에는 게이트절연막(32)이 개재된 게이트전극(34)이 제 2 활성층(32)의 일부를 노출시키도록 형성되어 있다. 게이트전극(34)은 상부에는 금속층인 니켈층(34N), 하부에는 금속실리사이드층인 니켈-실리사이드층(34N)이 위치하는 이중층의 구조를 가지고 있다. 그리고, 제 2 활성층(32)의 노출된 부분상에는 오믹콘택층(38) 및 소오스/드레인 전극(39)이 순차적으로 층을 이루어 동일패턴으로 형성되어 있다.
도 3A 부터 3G는 도 2에 나타낸 박막트랜지스터의 제조공정도를 나타낸 것으로, 폭과 길이가 각각 30㎛와 10㎛인 박막트랜지스터를 제조하는 공정을 예를 들어 설명한 것이다.
도 3A를 참조하면, 유리기판(30)에 수십∼2000Å(적절하게는 500Å) 정도의 두께를 가지는 활성층(31)을 형성한다. 활성층(31)은 유리기판(30) 위에 비정질 실리콘막을 증착하고, 이 막을 450℃정도에서 1시간동안 어닐링하여 비정질 실리콘내의 수소함량을 감소시킨 후, 레이저를 조사하여 비정질 실리콘막을 다결정화한 후, 사진식각공정(첫번째 마스크 사용)에 의하여 소정의 형상대로 패터닝하여 형성될 수 있다. 이때, 비정질 실리콘막을 결정화하기 위한 어닐링 공정에는 엑시머(XeCl) 레이저(308nm의 파장을 가지고 45ns의 레이저 주사속도를 가지는)를 이용한 레이저 어닐링 기술을 사용할 수 있다.
이후, 활성층(31) 상단에 수십∼500Å(적절하게는 100Å) 두께의 비정질 실리콘 제2 활성막(32), 수십∼5000Å(적절하게는 3500Å) 두께의 실리콘 질화막(33), 수십∼1000Å(적절하게는 300Å) 두께의 게이트 비정질 실리콘층(34)을 순차적으로 형성한다. 비정질 실리콘 제 2 활성막(32)과 실리콘 질화막(33)과 게이트 비정질 실리콘층(34)은 통상의 기술인 PECVD 방법으로 형성할 수 있다. 이때, 실리콘 질화막 대신에 실리콘 산화막과 같은 절연막이 이용될 수 있다.
도 3B를 참조하면, 상단이 비정질 실리콘층(34)상에 스핀코팅의 방법으로 감광물질을 도포한 후, 여기에 노광(두번째 마스크 사용) 및 현상공정을 진행하여 게이트전극을 형성하기 위한 감광막 패턴(PR)을 형성한다.
이후, 이 감광막 패턴(PR)을 마스크로하여 그 하단에 비정질 실리콘층(33-2ℓ)및 실리콘 질화막(32ℓ)을 식각공정에 의하여 패터닝하여 게이트전극(33)과 게이트 절연막(32)을 형성한다. 이때 CF4+O2혹은 C2ClF5등의 반응가스를 사용하여 비정질 실리콘층을 식각할 수 있으며, CF4+O2혹은 C2F6+O2등의 반응가스를 사용하여 절연막을 식각할 수 있다.
도 3C를 참도하면, 고농도로 진행되는 이온도핑 공정을 수행하여, 게이트 비정질 실리콘의 상단 일부 및 비정질 실리콘 제 2 활성막의 일부(32D,32S)를 도핑괸 비정질 실리콘층으로 만든다.
도 3D를 참조하면, 수십∼1000Å(적절하게는 300Å) 정도의 니켈층(34N)을 증착한다. 이때, 니켈층 대신에 크롬 혹은 탄탈륨과 같은 다른 종류의 도전물질층을 이용할 수 있다. 니켈층(34N)은 통상의 금속 증착기술인 스퍼터링(sputtering) 방법에 의하여 형성할 수 있다. 니켈층 대신에 크롬층 혹은 플라티늄과 같은 실리사이드화가 가능한 고융점 금속층이 이용될 수 있다.
도 3E를 참조하면, 노출된 니켈층(34N)을 사진식각공정(두번째 마스크 사용)에 의하여 패터닝하여 게이트/소오스/드레인 전극을 형성한다. 그리고 이 게이트/소오스/드레인 전극(34N)을 마스크로 하여 그 하단에 있는 비정질 실리콘(32) 및 다결정 실리콘(31)을 식각한다.
도 3F를 참조하면, 350℃ 이하의 열처리에 의하여 게이트/소오스/드레인 전극 부분에 금속 실리사이드층(34S, 39)를 형성한 후, (인산+초산+질산)의 혼산용액을 사용하는 식각액에 의해 실리사이드가 형성되지 않은 니켈을 제거한다.
다결정/비정질 2중 실리콘층을 사용한 본 박막트랜지스터에서는 누설전류의 크기가 매우 작다. 직접 다결정실리콘을 활성층으로 사용한 박막트랜지스터의 경우 오프상태의 누설전류는 10-8A 정도로 크게 증가하지만, 다결정/비정질 2중 실리콘층을 사용한 경우에는 누설전류가 극히 작다. 이것은 드레인 비정질 실리콘이 드레인 영역에 인가되는 전계를 감소시킴으로써, 저항으로 작용하여 기존의 오프셋 구조가 가져오는 효과를 내고, 채널영액에서는 얇은 비정질실리콘/실리콘 질화막의 계면을 형성함으로써 낮은 상태밀도를 갖기 때문이다. 도면을 참조하면, 8nm 정도의 두께를 가지는 비정질 실리콘 제 2 활성층을 가지는 다결정 박막트랜지스터에서는 누설전류가 10-13A 정도로 매우 낮다.
도 4를 참조하면, 드레인 전압이 1V인 경우 게이트 전압에 따른 드레인전류의 트랜스퍼 곡선을 나타낸 것이다. 다결정 실리콘을 그대로 활성층으로 사용하는 통상의 박막트랜지스터의 경우(점선)의 경우 누설전류가 10-9A 이상으로 매우 크나, 비정질실리콘 제 2 활성막을 사용한 경우(굵은 실선)의 경우 누설전류가 10-13A로 매우 작음을 볼 수 있다.
본 발명은 누설전류를 줄이기 위하여 다결정/비정질 실리콘의 2중 활성층을사용함으로써, 오프셋 구조를 사용하는 통상의 다결정 실리콘에 비해 사진식각공정 수를 줄였으며, 다결정 박막 트랜지스터의 온 상태의 전류는 크게 줄지 않으면서, 누설전류의 크기를 획기적으로 줄였다.

Claims (7)

  1. 절연기판과,
    상기 절연기판상에 형성된 다결정 실리콘 활성층과,
    상기 다결정 실리콘 활성층상에 형성된 비정질 실리콘 제 2 활성층과,
    상기 비정질 실리콘 제 2 활성층상에 형성된 게이트 절연막과,
    상기 게이트절연막상에 형성된 게이트전극과,
    상기 비정질 실리콘상에 형성된 소오스/드레인 전극을 포함하는 박막트랜지스터.
  2. 절연기판과,
    상기 절연기판상에 형성된 다결정 실리콘 활성층과,
    상기 다결정 실리콘 활성층상에 형성된 비정질 실리콘 제 2 활성층과,
    상기 비정질 실리콘 제 2 활성층상에 형성된 게이트 절연막과,
    상기 게이트절연막상에 형성된 게이트전극과,
    상기 다결정실리콘상에 형성된 소오스/드레인 전극들 포함하는 박막트랜지스터.
  3. 절연기판에 다결정 실리콘 활성층을 형성하는 단계와,
    상기 활성층상에 비정질 실리콘 제 2 활성층을 형성하는 단계와,
    상기 비정질 실리콘 제 2 활성층의 일부를 노출시키도록 위치하는 게이트 절연막 및 게이트전극을 형성하는 단계와,
    상기 활성층의 노출된 부분상에 소오스/드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
  4. 제 1항, 제 2항 내지 제 3항에 있어서,
    상기 다결정 실리콘을 레이저 어닐링 방식으로 형성하는 것을 특징으로 하는박막트랜지스터.
  5. 제 1항, 제 2항 내지 제 3항에 있어서,
    상기 게이트전극은 상기 게이트절연막상에 금속실리사이드층이 위치하고, 상기 금속실리사이드층에 금속층이 위치하는 이중층의 구조로 형성된 것이 특징인 박막트랜지스터.
  6. 제 1항, 제 2항 내지 제 3항에 있어서,
    상기 금속실리사이드층은 니켈, 크롬 혹은 플라티늄인 박막트랜지스터.
  7. 제 1항, 제 2항 내지 제 3항에 있어서,
    상기 게이트 절연막은 비정질 실리콘과 인접한 층이 실리콘 질화막인 것이 특징인 박막트랜지스터.
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