KR20110053721A - 어레이 기판 및 이의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010410 layer Substances 0.000 claims abstract description 365
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 103
- 229920005591 polysilicon Polymers 0.000 claims description 103
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 83
- 239000012535 impurity Substances 0.000 claims description 65
- 229920002120 photoresistant polymer Polymers 0.000 claims description 58
- 238000002425 crystallisation Methods 0.000 claims description 29
- 230000008025 crystallization Effects 0.000 claims description 29
- 239000007769 metal material Substances 0.000 claims description 26
- 238000001312 dry etching Methods 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 20
- 239000011241 protective layer Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 15
- 239000007790 solid phase Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 12
- 230000008018 melting Effects 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 12
- 229910052750 molybdenum Inorganic materials 0.000 claims description 12
- 239000011733 molybdenum Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 6
- 229910016027 MoTi Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000010409 thin film Substances 0.000 description 43
- 239000010408 film Substances 0.000 description 36
- 239000004065 semiconductor Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- -1 for example Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004148 unit process Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- OMSFUHVZHUZHAW-UHFFFAOYSA-N [Ag].[Mo] Chemical compound [Ag].[Mo] OMSFUHVZHUZHAW-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
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Abstract
본 발명은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 각각 노출시키며 이격하는 액티브 콘택홀과 상기 게이트 절연막을 노출시키는 제 1 콘택홀을 갖는 층간절연막을 형성하는 단계와; BOE(Buffered Oxide Etchant) 세정을 실시하여 상기 제 1 콘택홀을 통해 노출된 상기 게이트 절연막의 두께를 줄이는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 제 1 콘택홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 상기 화소영역의 경계에 제 1 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성 하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법 및 이에 의해 제조된 어레이 기판을 제공한다.
어레이기판, 폴리실리콘, 액티브층, 표면손상, 건식식각, 생산성
Description
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 채널이 형성되는 부분의 액티브층의 표면손상 발생을 원천적으로 억제하며, 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서 로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되 어 제거되는 두께까지 고려하여 1000Å보다 큰 두께를 갖도록 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하 는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 채널이 형성되는 부분의 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판의 제조 방법은, 화 소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 각각 노출시키며 이격하는 액티브 콘택홀과 상기 게이트 절연막을 노출시키는 제 1 콘택홀을 갖는 층간절연막을 형성하는 단계와; BOE(Buffered Oxide Etchant) 세정을 실시하여 상기 제 1 콘택홀을 통해 노출된 상기 게이트 절연막의 두께를 줄이는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 제 1 콘택홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 상기 화소영역의 경계에 제 1 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는, 상기 버퍼층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 게이트 절연막과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘의 패턴의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다. 이때, 상기 불순물 폴리실리콘으로 이루어진 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖도록 형성하는 것이 특징이다.
또한, 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는, 상기 버퍼층 위로 용융점이 800℃보다 큰 제 2 금속물질로 100Å 내지 1000Å의 두께를 갖는 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 제 1 금속층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 게이트 전극과 게이트 절연막과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘의 패턴의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 제 1 금속물질은 몰리브덴(Mo), 몰리브덴합금(MoTi), 구리 중 어느 하 나인 것이 바람직하다.
또한, 상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징이다.
또한, 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 제 1 콘택홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계는, 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 무기절연물질을 증착하여 상기 제 1 보호층을 형성하는 단계와; 상기 제 1 콘택홀 내측에 위치하는 상기 제 1 보호층 및 그 하부로 두께가 얇아진 상기 게이트 절연막을 건식식각을 진행하여 제거함으로써 상기 게이트 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하는 단계는, 상기 액티브 콘택홀을 내측으로 상기 액티브층과 상기 오믹콘택층 사이에 순수 비정질 실리콘으로 이루어지며 상기 오믹콘택층과 동일한 평면형태를 가지며 완전 중첩하며 50Å 내지 300Å의 두께를 갖는 배리어 패턴을 형성하는 단계를 포함한다.
또한, 상기 순수 폴리실리콘의 액티브층은 300Å 내지 1000Å 정도의 두께를 갖도록 형성하는 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은, 화소영역과 스위칭 영역이 정의된 기판 상의 상기 스위칭 영역에 아일랜드 형태로 형성된 게이트 전극과; 상기 게이트 전극 상부에 상기 게이트 전극과 동일한 평면 형태를 가지며 형성된 게이트 절연막과; 상기 게이트 절연막 상부로 상기 게이트 절연막의 테두리부를 노출시키며 형성된 순수 폴리실리콘의 액티브층과; 상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며, 상기 액티브층 외측에 위치하는 게이트 전극에 대응하여 상기 게이트 절연막을 노출시키는 제 1 콘택홀을 가지며, 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 제 1 콘택홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과; 상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하며, 상기 게이트 절연막은 상기 제 1 콘택홀이 형성된 부분이 그 외의 영역보다 얇은 두께를 가지며 형성된 것이 특징이다.
이때, 상기 게이트 전극은 500Å 내지 1000Å의 두께를 갖는 불순물 폴리실 리콘으로 이루어지거나, 또는 100Å 내지 1000Å의 두께를 갖는 용융점이 800℃ 이상인 금속물질로 이루어진 것이 특징이며, 상기 용융점이 800℃ 이상인 금속물질은 몰리브덴(Mo), 몰리브덴합금(MoTi), 구리 중 어느 하나인 것이 바람직하다.
또한, 상기 액티브층과 상기 각 오믹콘택층 사이에는 순수 비정질 실리콘으로 이루어지며 상기 오믹콘택층과 동일한 평면형태를 가지며 완전 중첩하며 50Å 내지 300Å의 두께를 갖는 배리어패턴이 형성된 것이 특징이다.
또한, 상기 게이트 절연막은 산화실리콘(SiO2)으로 이루어진 것이 특징이다.
본 발명에 따른 어레이 기판 제조방법에 의해 채널이 형성되는 영역의 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감할 수 있는 장점이 있다.
게이트 전극을 노출시키는 게이트 콘택홀을 형성 시, 이전단계에서 공정시간의 증가없이 층간절연막과 게이트 절연막의 일부를 제거한 제 1 콘택홀이 구비되며, 상기 게이트 콘택홀이 상기 제 1 콘택홀 내측에 구비되도록 함으로서, 제 1 보호층과 두께가 얇아진 게이트 절연막에 대해서만 식각이 진행되도록 하여 건식식각 시간을 단축시키는 장점이 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4n은 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 기판(101) 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 2000Å 내지 3000Å 정도의 두께를 갖는 버퍼층(103)을 형성한다. 본 발명의 특징 상 추후 공정에서 고 상 결정화 공정을 진행하는데, 이러한 고상 결정화 공정을 600℃ 내지 800℃의 고온의 분위기가 요구되고 있다. 이 경우 상기 기판이 고온의 분위기에 노출되면 기판 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있으므로 이러한 문제를 방지하기 위해 상기 버퍼층(103)을 형성하는 것이다.
다음, 상기 버퍼층(103) 위로 불순물 비정질 실리콘을 증착함으로써 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(105)을 형성한다. 이후 연속하여 상기 제 1 불순물 비정질 실리콘층(105) 위로 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 500Å 내지 4000Å 정도의 두께를 갖는 제 1 무기절연층(108)을 형성하고, 그 상부로 순수 비정질 실리콘을 증착함으로써 300Å 내지 1000Å 정도의 두께를 갖는 순수 비정질 실리콘층(111)을 형성한다.
이 경우, 상기 버퍼층(103)과 제 1 불순물 비정질 실리콘층(105)과 상기 제 1 무기절연층(108)과 상기 순수 비정질 실리콘층(111)의 형성은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 이루어진다. 따라서, 이들 4개의 층(103, 105, 108, 110)은 상기 화학기상증착(CVD) 장비(미도시)의 챔버(미도시)내에 주입되는 반응 가스만을 바꿈으로써 연속적으로 형성되는 것이 특징이다. 이때, 상기 순수 비정질 실리콘층(111)은, 종래의 경우 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 보다 큰 두께를 갖도록 형성하였다. 하지만, 본 발명의 실시예의 경우, 상기 순수 비 정질 실리콘층(111)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 4m의 115)은 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않는다. 따라서, 상기 순수 비정질 실리콘층(111)은 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성해도 무방하며, 이 경우 재료비 저감 및 단위 공정 시간 단축의 효과를 얻을 수 있는 것이 특징이다.
한편, 변형예로서 상기 버퍼층 상부에는 상기 제 1 불순물 비정질 실리콘층을 대신하여 용융점이 상기 고상결정화 공정 시 요구되는 온도 즉, 800℃ 보다 높은 금속물질 중, 상기 결정화 공정 진행시 그 내부에 공극을 발생시키지 않는 금속물질 예를들면 몰리브덴, 몰리브덴 합금 및 구리 중 어느 하나를 100Å 내지 1000Å 정도의 두께를 갖도록 형성할 수도 있다.
상기 결정화 공정 시 요구되는 온도인 800℃보다 낮은 용융점을 갖는 금속물질은 고상 결정화 공정 진행 시 용융되어 상기 금속물질이 그 상부에 위치하는 제 1 무기절연층을 확산되는 등의 문제를 발생시키고, 용융점이 상기 800℃보다도 높은 금속물질 중 일부 금속은 비록 용융되지는 않지만, 그 내부에 다수의 공극이 발생되어 각 화소영역별 자체 저항의 차이로 인한 박막트랜지스터의 구동 불량을 초래하고, 내부에 발생된 공극에 의해 박막트랜지스터의 열화속도를 증가시켜 박막트랜지스터의 수명을 저하시키는 등의 문제를 발생시킨다.
한편, 금속물질 자체의 특성은 아니지만, 금속물질이 800℃ 이상의 용융점을 가지며 그 내부에 공극도 형성되지 않는다 하더라도 고온 환경에서의 노출 시 수축 팽창 작용에 의해 기판 자체의 변형을 초래하지 않아야 하며, 단위 면적당 내부 저항이 최소한 불순물 폴리실리콘과 동등한 수준이 되어야 하므로, 용융점이 높은 금속물질로 이루어진 게이트 금속층의 두께는 100Å 내지 1000Å 가 되는 것이 바람직하며, 100Å 내지 500Å인 것이 더욱 바람직하다.
이러한 금속물질을 게이트 전극으로 이용할 수 있는 특정 조건을 감안할 때, 본 발명의 실시예의 변형예에 있어서는 전술한 문제를 발생시키지 않도록 용융점이 고상 결정화 공정 온도보다 높은 금속물질 예를들면 몰리브덴(Mo), 몰리티타늄(MoTi) 등의 몰리브덴 합금과, 구리(Cu) 중 어느 하나로 또는 둘 이상의 물질로 100Å 내지 1000Å의 두께를 갖도록 형성한 것이 특징이다.
이후 공정은 실시예와 동일하게 진행하므로 실시예를 위주로 설명한다.
다음, 도 4b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 4a의 111)의 이동도 특성 등을 향상시키기 위해 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a의 111)이 결정화되어 순수 폴리실리콘층(112)을 이루도록 한다. 이때, 상기 고상 결정화(SPC)는 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화인 것이 바람직하다.
한편, 이러한 고상 결정화 공정 진행에 의해 상기 순수 비정질 실리콘층(도 4a의 111) 뿐만 아니라 상기 제 1 무기절연층(도 4a의 108) 하부에 위치한 상기 불순물 비정질 실리콘층(도 4a의 105) 또한 결정화되어 불순물 폴리실리콘층(106)을 이루게 된다.
다음, 도 4c에 도시한 바와 같이, 상기 순수 폴리실리콘(112) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나, 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘(112) 위로 상기 소자영역(TrA)에 대응하여 게이트 전극(도 4n의 107)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 4n의 115)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 및 2 포토레지스트 패턴(191a, 191b)을 형성하고, 상기 게이트 전극(도 4n의 107)이 형성되어야 할 부분 중 액티브층(도 4n의 115)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 3 포토레지스트 패턴(191c)을 형성한다. 따라서 게이트 전극(도 4n의 107)이 형성될 부분 중 상기 액티브층(도 4n의 115)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 3 포토레지스트 패턴(191c)이 형성되고, 상기 게이트 전극(도 4n의 107)이 형성될 부분 중 액티브층(도 4n의 115)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 및 제 2 포토레지스트 패턴(191a, 191b)이 형성되며, 상기 게이트 전극(도 4n의 107)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(112)을 노출시킨 상태를 이룬다.
이때, 상기 소자영역 (TrA)에 있어 상기 제 3 포토레지스트 패턴(191c) 외측으로 상기 제 1 및 2 포토레지스트 패턴(191a, 191b)은 그 폭을 달리하는 것이 특징이다. 이는 추후에 패터닝 되어 형성되는 불순물 비정질 실리콘의 게이트 전극(도 4n의 107)과 그 상부의 게이트 절연막(도 4n의 110) 및 순수 폴리실리콘의 액티브층(도 4n의 115)의 테두리부가 계단 형태를 이루도록 하여 이후 형성되는 층간절연막(도 4n의 122)의 끊김 또는 들뜸을 방지하고, 나아가 추후 형성되는 게이트 배선(도 4n의 145)과 상기 보조 액티브층(도 4n의 118) 외측으로 노출되는 상기 게이트 전극(도 4n의 107)과의 접촉을 위한 게이트 콘택홀(도 4n의 142)을 형성할 면적을 확보하기 위함이다.
다음, 도 4d에 도시한 바와 같이, 상기 제 1, 2 및 3 포토레지스트 패턴(191a, 191b, 191c) 외부로 노출된 상기 순수 폴리실리콘층(도 4c의 112)과 상기 제 1 무기절연층(도 4c의 108)과 상기 제 1 불순물 폴리실리콘층(도 4c의 104)을 순차적으로 식각하여 제거함으로써 상기 소자영역 (TrA)에 상기 버퍼층(102) 위로 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극(107)과 게이트 절연막(110)과 순수 폴리실리콘 패턴(113)을 형성한다.
이때, 상기 소자영역 (TrA) 이외의 영역에 대해서는 상기 순수 폴리실리콘층(도 4d의 112)과 제 1 무기절연층(도 4d의 108) 및 상기 불순물 폴리실리콘층(도 4d의 104)이 모두 제거되어 상기 버퍼층(102)이 노출된 상태가 된다.
다음, 도 4e에 도시한 바와 같이, 상기 불순물 폴리실리콘의 게이트 전극(107)과 게이트 절연막(110)과 순수 폴리실리콘 패턴(113)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 및 제 2 포토레지스트 패턴(도 4d의 191a, 191b)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 상기 제 3 포토레지스트 패턴(191c) 외측으로 상기 순수 폴리실리콘 패턴(113)의 일측을 노출시킨다. 상기 애싱(ashing) 진행에 의해 상기 제 3 포토레지스트 패턴(191c) 또한 그 두께가 줄어들지만, 여전히 상기 순수 폴리실리콘 패턴(113) 상부에 남아있게 된다.
다음, 도 4f에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(도 4e의 191c) 외부로 노출된 상기 순수 폴리실리콘 패턴(도 4e의 113)을 식각하여 제거함으로써 상기 게이트 절연막(110)의 테두리부를 노출시킨다. 이때, 상기 제 3 포토레지스트 패턴(도 4e의 191c)에 의해 식각되지 않고 남아있게 되는 상기 순수 폴리실리콘 패턴(도 4e의 113)은 순수 폴리실리콘의 액티브층(115)을 이룬다. 이때, 공정적인 특징에 의해 본 발명에 따른 실시예의 경우, 상기 게이트 절연막(110)과 그 하부에 위치하는 상기 불순물 폴리실리콘(변형예의 경우 금속물질)의 게이트 전극(107)은 동일한 형태와 크기를 가지며 중첩 형성되는 것이 특징이다.
또한, 상기 순수 폴리실리콘의 액티브층(115)의 외측으로 노출된 상기 게이트 절연막(110) 부분 중 일측의 폭이 타측의 폭보다 상기 넓게 형성됨으로써 추후 제 1 콘택홀(도 4n의 124) 및 게이트 콘택홀(도 4n의 142)을 형성할 수 있도록 하고 있는 것이 특징이다.
다음, 도 4g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 상부에 남아있는 상기 제 3 포토레지스트 패턴(도 4f의 191c)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(115)을 노출시킨다.
다음, 도 4h에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나 또는 2개의 물질을 증착하여 단일층 또는 이중층 구조의 제 2 무기절연층(미도시)을 형성한다.
이때, 상기 제 2 무기절연층(미도시)은 상기 게이트 전극(107)과 그 상부에 위치하는 게이트 절연막(110)의 두께를 합한 두께와 같거나 더 큰 두께를 갖도록 형성하는 것이 바람직하다. 이는 서로 중첩하며 동일한 형태를 가지며 형성된 상기 게이트 전극(107) 및 게이트 절연막(110)의 끝단에서 상기 버퍼층(103)과 이루는 단차로 인해 상기 제 2 무기절연층(미도시)의 끊김 등의 발생을 억제하기 위함이다.
이후, 상기 제 2 무기절연층(미도시)에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 상기 순수 폴리실리콘의 액티브층(115)을 덮어 에치스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 층간절연막(122)을 형성한다. 이때, 상기 순수 폴리실리콘의 액티 브층(115) 상부에 형성되는 상기 층간절연막(122)은 상기 순수 폴리실리콘의 액티브층(115)의 중앙부를 기준으로 그 양측에 상기 순수 폴리실리콘의 액티브층(115)을 노출시키는 액티브 콘택홀(123)과, 상기 폴리실리콘의 액티브층(115) 외측으로 노출된 상기 게이트 절연막(110)에 대응해서도 이의 중앙부를 노출시키는 제 1 콘택홀(124)이 형성되도록 하는 것이 특징이다. 이렇게 상기 층간절연막(122)에 상기 게이트 전극(107) 상부에 위치하는 상기 게이트 절연막(110)을 노출시키도록 하는 것은 추후 상기 게이트 전극(107)을 노출시키기 위한 게이트 콘택홀(도 4n의 142)을 형성하기 위함이다.
다음, 도 4i에 도시한 바와 같이, 상기 액티브 콘택홀(123)과 제 1 콘택홀(124)을 갖는 층간절연막(122)이 형성된 기판(101)에 대해 BOE(bufferd oxide etchant)를 이용한 세정(이하 BOE세정이라 칭함)을 실시함으로써 상기 액티브 콘택홀(123)을 통해 노출된 상기 순수 폴리실리콘의 액티브층(115) 표면에 자연적으로 형성된 산화막(미도시)을 제거하는 동시에 상기 제 1 콘택홀(124)을 통해 노출된 상기 게이트 절연막(110)을 식각함으로써 상기 제 1 콘택홀(124)에 대응되는 부분의 게이트 절연막(110)의 두께를 줄인다. 즉, 상기 게이트 절연막(110)의 표면에 홈을 형성한다.
이렇게 순수 폴리실리콘의 액티브층(115) 표면에 산화막(미도시)을 제거하는 동시에 게이트 절연막(110)까지 함께 식각되도록 할 수 있는 것은 상기 게이트 절연막(110)을 산화실리콘(SiO2)으로 형성하였기 때문이다.
이때, BOE세정을 통해 상기 제 1 콘택홀(124)을 통해 노출된 상기 게이트 절연막(110) 전체를 제거함으로서 상기 게이트 전극(107)을 노출시킬 수도 있지만, 이 경우 특히 상기 게이트 전극(107)이 불순물 폴리실리콘으로 이루어진 경우 추후 형성되는 제 2 불순물 비정질 실리콘층(미도시)의 제거를 위한 건식식각 진행 시 상기 불순물 폴리실리콘의 게이트 전극(107)도 함께 제거될 수 있으므로 상기 게이트 절연막(110)은 상기 제 1 콘택홀(124)에 대응하여 완전히 제거되지 않고 두께만 줄어든 상태를 갖도록 하는 것이 바람직하다.
한편, 상기 순수 폴리실리콘의 액티브층(115)의 표면에는 고상 결정화 전에 순수 비정질 실리콘층(도 4a의 111) 상에 아무런 물질층이 형성되지 않은 상태에서 600℃ 내지 800℃의 온도 분위기를 갖는 상기 고상 결정화(SPC) 공정에 노출됨으로써 자연적으로 산화막(미도시)이 형성되며, 이러한 산화막(미도시)은 순수 폴리실리콘의 액티브층(115)과 추후 형성되는 오믹콘택층(또는 배리어패턴)과의 접촉 시 오믹 특성을 저하시키는 요소로 작용한다. 따라서, 상기 액티브 콘택홀(123)을 통해 노출된 상기 순수 폴리실리콘의 액티브층(115) 표면의 산화막(미도시)은 반드시 제거되는 것이 바람직하며 이를 제거하기 위해 상기 BOE 세정을 실시하는 것이다.
다음, 도 4j에 도시한 바와 같이, 상기 BOE세정이 완료된 후, 상기 층간절연막(122) 위로 전면에 순수 비정질 실리콘을 증착하여 50Å 내지 300Å 정도 두께의 배리어층(미도시)을 형성한 후, 연속하여 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다. 이후, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를 들면, 몰리브덴(Mo), 크롬(Cr) 및 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 2 금속층(미도시)을 형성한다.
한편, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 순수 폴리실리콘의 액티브층(115)과 상기 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 이들 두 층(115, 미도시)간의 접합력을 향상시키기 위함이다. 상기 순수 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다. 하지만, 상기 배리어층(미도시)은 반드시 형성할 필요는 없으며 생략될 수도 있다.
다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시) 및 상기 배리어층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(122) 위로 각 화소영역(P)의 경계에 데이터 배선(130)을 형성하며, 동시에 상기 스위칭 영역(TrA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성하고, 상기 소스 및 드레인 전극(133, 136)의 하부에 불순물 비정질 실리콘으로 이루어진 오믹콘택층(127)과, 상기 배리어층(미도시)을 형성한 경우는 상기 오믹콘택층(127) 하부로 순수 비정질 실리콘의 배리어패턴(미도시)을 형성한다. 이때, 상기 오믹콘택층(배리어패턴이 형성된 경우는 배리어패턴)은 각각 상기 액티브 콘택홀(123)을 통해 상기 순수 폴리실리콘의 액티브층(115)과 접촉하도록 한다.
또한, 상기 스위칭 영역(TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(130)은 서로 연결되도록 형성한다. 이때, 상기 서로 이격하는 소스 및 드레인 전극(133, 136) 각각의 하부에 형성되는 상기 오믹콘택층(127)(배리어패턴(미도시)이 형성된 경우 배리어패턴(미도시)도 포함)은 상기 소스 및 드레인 전극(133, 136) 각각과 동일한 형태 및 면적으로 가지며 형성되는 것이 특징이다.
또한, 전술한 바와 같은 공정 진행에 의해 상기 데이터 배선(130)의 하부에도 불순물 비정질 실리콘으로 이루어진 제 1 더미패턴(128)과 배리어패턴(미도시)이 형성되는 경우 순수 비정질 실리콘으로 이루어진 제 2 더미패턴(미도시)이 형성되게 된다.
이렇게 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127)을 형성하는 과정에서 본 발명의 실시예의 경우, 채널 영역을 이루는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 에치스토퍼의 역할을 하는 층간절연막(122)이 형성되어 있으므로 상기 소스 및 드레인 전극(133, 136) 형성 시 더욱 정확히는 상기 오믹콘택층(127)의 패터닝을 위한 식각, 예를들면 건식식간 진행 시 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않게 된다. 따라서 종래기술에서 언급한 문제인 건식식각 진행에 의한 액티브층(115)의 표면 손상 등은 발생하지 않음을 알 수 있다. 즉, 상기 제 1 금속층(미도시)을 패터닝하여 상기 데이터 배선(130)과 상기 소스 및 드레인 전극(133, 136)을 형성한 후, 상기 데이터 배선(130)과 상기 소스 및 드레인 전극(133, 136) 외부로 노출된 상기 불순물 비정질 실리콘층(미도시)과 그 하부의 순수 비정질 실리콘층(배리어패턴이 형성된 경우)의 제거는 건식식각(dry etching)에 의해 이루어진다. 이 경우 상기 스위칭 영역(TrA)에 있어서는 상기 소스 및 드레인 전극(133, 136) 사이에 층간절연 막(122)이 형성되어 있으므로 상기 건식식각에 의해 채널영역에 대응하는 부분의 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않는다.
따라서, 종래의 어레이 기판 제조와는 달리 불순물 비정질 실리콘층(미도시) 및 순수 비정질 실리콘층(미도시)을 패터닝하여 오믹콘택층(127) 및 배리어패턴(미도시) 형성 시 건식식각에 의한 채널영역을 이루는 부분의 순수 폴리실리콘의 액티브층(115)의 표면 손상이 발생하지 않는 것이 특징이다.
이때, 상기 스위칭 영역(TrA)에 있어 순차 적층된 상기 불순물 폴리실리콘(또는 소정의 두께를 갖는 특정 금속물질)의 게이트 전극(107)과, 게이트 절연막(110)과, 순수 폴리실리콘의 액티브층(115)과, 층간절연막(122)과, 불순물 비정질 실리콘의 오믹콘택층(127)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다. 순수 비정질 실리콘의 배리어패턴(미도시)을 형성하는 경우 이 또한 박막트랜지스터(Tr)를 이루는 구성요소가 된다.
한편, 소스 및 드레인 전극(133, 136) 형성 후, 상기 오믹콘택층(127)을 패터닝하는 과정 즉, 상기 제 2 불순물 비정질 실리콘층(미도시)을 건식식각을 진행하여 제거하는 단계에서 상기 제 1 콘택홀(124)이 형성된 부분도 상기 건식식각에 노출되게 된다. 이 경우, 본 발명의 특성상 상기 BOE 세정 진행 시 상기 제 1 콘택홀(124) 내부에서 게이트 절연막(110)을 완전히 제거되지 않도록 하였으므로, 상기 게이트 절연막(110)에 의해 상기 게이트 전극(107)이 상기 건식식각에 노출되지 않고 보호될 수 있다.
한편, 도면에 나타나지는 않았지만, 전술한 어레이 기판을 유기전계 발광소 자용 어레이 기판으로 이용하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)이 더욱 형성될 수 있으며, 각 화소영역(P) 내에는 상기 데이터 배선(130) 및 게이트 배선(도 4m의 145)과 연결된 상기 박막트랜지스터(Tr) 이외에 이와 동일한 구조를 갖는 다수의 구동 박막트랜지스터(미도시)가 더욱 형성될 수도 있다.
다음, 도 4k에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 위로 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 1 보호층(140)을 형성한다.
이후, 마스크 공정을 진행하여 상기 제 1 콘택홀(124)에 대응하여 상기 제 1 보호층(140)과 비교적 얇은 두께를 가지며 남아있는 상기 게이트 전극(107)을 제거함으로서 상기 순수 비정질 실리콘의 액티브층(115) 외측으로 노출된 상기 게이트 전극(107)을 노출시키는 게이트 콘택홀(142)을 형성한다. 이 경우, 본 발명의 특성 상, 층간절연막(122)에 대해서는 상기 액티브 콘택홀(123) 형성 시 이와 동시에 제 1 콘택홀(124)을 형성하여 미리 제거된 상태이고, BOE 세정시 게이트 절연막(110)의 두께를 상당부분 줄인 상태가 되므로 상기 게이트 전극(107)을 노출시키기 위한 상기 게이트 콘택홀(142) 형성 시간이 단축되는 것이 특징이다.
상기 제 1 콘택홀(124)을 형성하지 않은 상태에서 상기 게이트 콘택홀(142) 을 형성하는 경우, 제 1 보호층(140)과, 층간절연막(122)과, 게이트 절연막(110)을 합한 두께만큼의 무기물질층에 대해 건식시각이 진행되어야 하므로 건식식각 시간이 상대적으로 매우 길어지게 되어 단위 시간당 생산성을 저하시킬 수 있다.
하지만, 본 발명에 실시예에 따른 제조 방법에 의해서는 액티브 콘택홀(123) 형성 시 동시에 별도의 공정시간의 증가없이 순수 폴리실리콘의 액티브층(115) 외측으로 노출된 상기 게이트 전극(107) 상부에 위치하는 층간절연막(122)을 제거하여 제 1 콘택홀(124)을 형성하였으며, BOE 세정을 통해 상기 제 1 콘택홀(124)을 통해 노출된 게이트 절연막(110)의 두께 일부를 줄임으로서 최종적으로 게이트 콘택홀(142) 형성 시 건식시각을 통해 제거되어야 할 물질층 수 및 두께를 줄여 공정시간을 단축시킨 것이 특징이다.
한편, 이러한 공정적 특성에 의해 도 5(본 발명의 실시예에 따른 어레이 기판의 스위칭 영역에 대한 평면도)를 참조하면, 상기 게이트 전극(107)을 노출시키는 게이트 콘택홀(142) 외측으로 제 1 콘택홀(124)이 형성됨으로써 평면적으로는 이중의 콘택홀이 형성된 형태를 이루게 되는 것이 특징이다.
다음, 도 4l에 도시한 바와 같이, 상기 제 1 콘택홀(124)을 갖는 제 1 보호층(140) 위로 제 3 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr)을 증착하여 제 3 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 콘택홀(142)을 통해 노출된 상기 게이트 전극(107)과 접촉하며 각 화소영역(P)의 경계에 상기 데이터 배선(130)과 교차하는 게이트 배선(145)을 형성한다. 이때, 상기 게이트 배 선(145)은 전술한 제 3 금속물질 중 하나의 금속물질만으로 이루어져 단일층 구조를 이룰 수도 있으며, 또는 서로 다른 2개 이상의 제 2 금속물질을 증착함으로서 이중층 또는 3중층 구조를 이룰 수도 있다. 일례로 이중층 구조의 경우 알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있으며, 3중층의 경우 몰리브덴(Mo)/알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있다. 도면에 있어서는 단일층 구조를 갖는 게이트 배선(145)을 도시하였다.
다음, 도 4m에 도시한 바와 같이, 상기 게이트 배선(145) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 2 보호층(150)을 형성한다. 이후, 마스크 공정을 진행하여 상기 제 2 보호층(150)과 그 하부의 제 1 보호층(140)을 패터닝함으로써 상기 각 스위칭 영역(TrA)에 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(152)을 형성한다.
다음, 도 4n에 도시한 바와 같이, 상기 드레인 콘택홀(152)을 구비한 상기 제 2 보호층(150) 위로 상기 기판(101) 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 드레인 콘택홀(152)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(170)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 도면에 나타나지 않았지만, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)를 형성하는 경우, 상기 스위칭 영역(TrA)에 형성되는 상기 박막트랜지 스터(Tr)는 상기 화소전극(170)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(170)과 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된 드레인 콘택홀(미도시)을 통해 접촉하여 전기적으로 연결되도록 형성한다. 이때, 상기 스위칭 영역(TrA)에 형성된 박막트랜지스터(Tr)는 상기 드레인 콘택홀(152)이 형성되지 않고 상기 제 1 및 제 2 보호층(140, 150)에 의해 완전히 덮힌 형태가 된다. 또한, 상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)와 상기 구동 박막트랜지스터(미도시)는 서로 전기적으로 연결되도록 구성한다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(145, 130)과 연결된 박막트랜지스터(Tr)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 어레이 기판의 경우 유기전계 발광 소자용 어레이 기판을 이루게 된다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4n은 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5는 본 발명의 실시예에 따른 어레이 기판의 스위칭 영역에 대한 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
107 : 게이트 전극 110 : 게이트 절연막
115 : 순수 폴리실리콘의 액티브층
122 : 층간절연막 123 : 액티브 콘택홀
124 : 제 1 콘택홀
P : 화소영역 TrA : 스위칭 영역
Claims (14)
- 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와;상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 각각 노출시키며 이격하는 액티브 콘택홀과 상기 게이트 절연막을 노출시키는 제 1 콘택홀을 갖는 층간절연막을 형성하는 단계와;BOE(Buffered Oxide Etchant) 세정을 실시하여 상기 제 1 콘택홀을 통해 노출된 상기 게이트 절연막의 두께를 줄이는 단계와;상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와;상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 제 1 콘택홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;상기 제 1 보호층 위로 상기 화소영역의 경계에 제 1 금속물질로서 상기 게 이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와;상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는,상기 버퍼층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와;상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액 티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 게이트 절연막과 순수 폴리실리콘 패턴을 형성하는 단계와;애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘의 패턴의 테두리부를 노출시키는 단계와;상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와;상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 2 항에 있어서,상기 불순물 폴리실리콘으로 이루어진 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 게이트 전극 및 산화실리콘으로 이루어진 게이트 절연막과, 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는,상기 버퍼층 위로 용융점이 800℃보다 큰 제 2 금속물질로 100Å 내지 1000Å의 두께를 갖는 제 1 금속층을 형성하는 단계와;상기 제 1 금속층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와;상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 제 1 금속층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 게이트 전극과 게이트 절연막과 순수 폴리실리콘 패턴을 형성하는 단계와;애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘의 패턴의 테두리부를 노출시키는 단계와;상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와;상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속물질은 몰리브덴(Mo), 몰리브덴합금(MoTi), 구리 중 어느 하나인 어레이 기판의 제조 방법.
- 제 2 항 또는 제 4 항에 있어서,상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 제 1 콘택 홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계는,상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 무기절연물질을 증착하여 상기 제 1 보호층을 형성하는 단계와;상기 제 1 콘택홀 내측에 위치하는 상기 제 1 보호층 및 그 하부로 두께가 얇아진 상기 게이트 절연막을 건식식각을 진행하여 제거함으로써 상기 게이트 콘택홀을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하는 단계는,상기 액티브 콘택홀을 내측으로 상기 액티브층과 상기 오믹콘택층 사이에 순수 비정질 실리콘으로 이루어지며 상기 오믹콘택층과 동일한 평면형태를 가지며 완전 중첩하며 50Å 내지 300Å의 두께를 갖는 배리어 패턴을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 순수 폴리실리콘의 액티브층은 300Å 내지 1000Å 정도의 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 화소영역과 스위칭 영역이 정의된 기판 상의 상기 스위칭 영역에 아일랜드 형태로 형성된 게이트 전극과;상기 게이트 전극 상부에 상기 게이트 전극과 동일한 평면 형태를 가지며 형성된 게이트 절연막과;상기 게이트 절연막 상부로 상기 게이트 절연막의 테두리부를 노출시키며 형성된 순수 폴리실리콘의 액티브층과;상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며, 상기 액티브층 외측에 위치하는 게이트 전극에 대응하여 상기 게이트 절연막을 노출시키는 제 1 콘택홀을 가지며, 상기 기판 전면에 형성된 층간절연막과;상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과;상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과;상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과;상기 데이터 배선 위로 상기 제 1 콘택홀 내측으로 상기 게이트 전극을 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과;상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과;상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과;상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하며, 상기 게이트 절연막은 상기 제 1 콘택홀이 형성된 부분이 그 외의 영역보다 얇은 두께를 가지며 형성된 것이 특징인 어레이 기판.
- 제 10 항에 있어서,상기 게이트 전극은 500Å 내지 1000Å의 두께를 갖는 불순물 폴리실리콘으로 이루어지거나, 또는 100Å 내지 1000Å의 두께를 갖는 용융점이 800℃ 이상인 금속물질로 이루어진 것이 특징인 어레이 기판.
- 제 11 항에 있어서,상기 용융점이 800℃ 이상인 금속물질은 몰리브덴(Mo), 몰리브덴합금(MoTi), 구리 중 어느 하나인 것이 특징인 어레이 기판.
- 제 10 항에 있어서,상기 액티브층과 상기 각 오믹콘택층 사이에는 순수 비정질 실리콘으로 이루어지며 상기 오믹콘택층과 동일한 평면형태를 가지며 완전 중첩하며 50Å 내지 300Å의 두께를 갖는 배리어패턴이 형성된 것이 특징인 어레이 기판.
- 제 10 항에 있어서,상기 게이트 절연막은 산화실리콘(SiO2)으로 이루어진 것이 특징인 어레이 기판.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090110377A KR101246790B1 (ko) | 2009-11-16 | 2009-11-16 | 어레이 기판 및 이의 제조방법 |
| US12/795,430 US8178879B2 (en) | 2009-11-16 | 2010-06-07 | Array substrate for display device and method of fabricating the same |
| CN2010102087228A CN102064179B (zh) | 2009-11-16 | 2010-06-21 | 显示设备的阵列基板及其制造方法 |
| TW099120489A TWI384626B (zh) | 2009-11-16 | 2010-06-23 | 用於顯示裝置之陣列基板及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090110377A KR101246790B1 (ko) | 2009-11-16 | 2009-11-16 | 어레이 기판 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110053721A true KR20110053721A (ko) | 2011-05-24 |
| KR101246790B1 KR101246790B1 (ko) | 2013-03-26 |
Family
ID=43999390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090110377A KR101246790B1 (ko) | 2009-11-16 | 2009-11-16 | 어레이 기판 및 이의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8178879B2 (ko) |
| KR (1) | KR101246790B1 (ko) |
| CN (1) | CN102064179B (ko) |
| TW (1) | TWI384626B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10361260B2 (en) | 2016-09-19 | 2019-07-23 | Samsung Display Co., Ltd. | Semiconductor device and method of manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140020565A (ko) | 2012-08-09 | 2014-02-19 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법 |
| CN104538408B (zh) * | 2015-01-14 | 2018-05-18 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法和显示装置 |
| CN106324933B (zh) * | 2016-10-12 | 2019-08-13 | 深圳市华星光电技术有限公司 | 薄膜晶体管阵列基板及其制备方法及液晶显示面板 |
| US20180102079A1 (en) * | 2016-10-12 | 2018-04-12 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Thin film transistor array substrate, manufacturing method thereof and liquid crystal display panel using the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100916603B1 (ko) * | 2002-12-09 | 2009-09-14 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| US7557886B2 (en) * | 2004-06-29 | 2009-07-07 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| KR20080001181A (ko) | 2006-06-29 | 2008-01-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
-
2009
- 2009-11-16 KR KR1020090110377A patent/KR101246790B1/ko active IP Right Grant
-
2010
- 2010-06-07 US US12/795,430 patent/US8178879B2/en active Active
- 2010-06-21 CN CN2010102087228A patent/CN102064179B/zh active Active
- 2010-06-23 TW TW099120489A patent/TWI384626B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10361260B2 (en) | 2016-09-19 | 2019-07-23 | Samsung Display Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102064179B (zh) | 2013-01-23 |
| KR101246790B1 (ko) | 2013-03-26 |
| US20110114962A1 (en) | 2011-05-19 |
| TWI384626B (zh) | 2013-02-01 |
| CN102064179A (zh) | 2011-05-18 |
| US8178879B2 (en) | 2012-05-15 |
| TW201119039A (en) | 2011-06-01 |
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|---|---|---|---|
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|
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