KR101030968B1 - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측의 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화 소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법 및 이에 의해 제조된 어레이 기판을 제공한다.
어레이기판, 폴리실리콘, 액티브층, 표면손상, 건식식각, 들뜸, 언더컷

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며, 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20) 을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리 콘으로 이루어진 반도체층(55) 내에 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 의 이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측의 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계는, 상기 버 퍼층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴과 그 하부의 무기절연패턴을 제거함으로써 상기 불순물 폴리실리콘의 게이트 전극의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극 및 게이트 절연막과 상기 게이트 절연막 상부로 상기 게 이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측에 위치하는 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극 및 게이트 절연막과 상기 게이트 절연막 상부로 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 버퍼층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징이며, 상기 배리어패턴과 상기 오믹콘택층과 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝되어 형성됨으로써 동일한 형태 동일한 크기로 순차 적층된 형태를 갖는 것이 특징이다.
또한, 상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함한다.
상기 불순물 폴리실리콘의 게이트 전극은 500Å 내지 1000Å 정도의 두께를 가지며, 상기 순수 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징이다.
본 발명에 따른 어레이 기판은, 화소영역과 스위칭 영역이 정의된 기판 상의 상기 스위칭 영역에 아일랜드 형태로 형성된 불순물 폴리실리콘의 게이트 전극과; 상기 게이트 전극 상부에 형성된 게이트 절연막과; 상기 게이트 절연막 상부로 상기 게이트 전극 또는 상기 게이트 절연막의 테두리부를 노출시키며 형성된 순수 폴리실리콘의 액티브층과; 상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며 상기 액티브층의 중앙부에 대해서는 에치스토퍼의 역할을 하며 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 순수 비정질 실리콘의 배리어패턴과; 상기 이격하는 상기 배리어패턴 상부에 각각 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 액티브층 외측의 상기 게이트 전극의 테두리부를 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과; 상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다.
상기 게이트 절연막은 그 하부에 형성된 상기 게이트 전극과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성되거나, 또는 그 상부에 형성된 상기 액티브층과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성된 것이 특징이다.
상기 불순물 폴리실리콘의 게이트 전극은 그 두께가 500Å 내지 1000Å 이며, 상기 순수 폴리실리콘의 액티브층은 그 두께가 400Å 내지 600Å이며, 상기 배리어 패턴은 그 두께가 50Å 내지 300Å인 것이 특징이다.
또한, 상기 게이트 배선의 끝단과 연결된 게이트 패드전극과, 상기 데이터 배선의 끝단과 연결된 데이터 패드전극을 포함하며, 상기 제 2 보호층은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시 키는 데이터 패드 콘택홀을 구비하며, 상기 제 2 보호층 위로 상기 화소전극을 이루는 동일한 물질로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 포함한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 특정 금속물질로 특정 두께를 갖는 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측의 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 특정 금속물질로 특정 두께를 갖는 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계는, 상기 버퍼층 위로 상기 특정 금속물질을 상기 특정두께를 갖도록 증착하여 게이트 금속층을 형성하는 단계와; 상기 게이트 금속층 상부로 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층 순수 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 게이트 금속층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 특정 금속물질 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리 부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴과 그 하부의 무기절연패턴을 제거함으로써 상기 불순물 폴리실리콘의 게이트 전극의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 특정 금속물질로 특정두께를 갖는 게이트 전극 및 게이트 절연막과 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측에 위치하는 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 특정 금속물질로 특정두께를 갖는 게이트 전극 및 게이트 절연막과 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는, 상기 버퍼층 위로 상기 특정 금속물질을 상기 특정두께를 갖도록 증착하여 게이트 금속층을 형성하는 단계와; 상기 게이트 금속층 상부로 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징이다.
또한, 상기 특정 금속물질은 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu) 중 어느 하나 또는 둘 이상의 물질이며, 상기 특정두께는 100Å 내지 1000Å 인 것이 특징이다.
상기 배리어패턴과 상기 오믹콘택층과 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝되어 형성됨으로써 동일한 형태 동일한 크기로 순차 적층된 형태를 갖는 것이 특징이다.
상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함한다.
또한, 상기 순수 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징이다.
본 발명의 또 다른 실시예에 따른 어레이 기판은, 화소영역과 스위칭 영역이 정의된 기판 상의 상기 스위칭 영역에 아일랜드 형태로 제 1 두께를 가지며 특정 금속물질로 형성된 게이트 전극과; 상기 게이트 전극 상부에 형성된 게이트 절연막과; 상기 게이트 절연막 상부로 상기 게이트 전극 또는 상기 게이트 절연막의 테두리부를 노출시키며 형성된 순수 폴리실리콘의 액티브층과; 상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며 상기 액티브층의 중앙부에 대해서는 에치스토퍼의 역할을 하며 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 순수 비정질 실리콘의 배리어패턴과; 상기 이격하는 상기 배리어패턴 상부에 각각 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 액티브층 외측의 상기 게이트 전극의 테두리부를 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과; 상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다.
이때, 상기 게이트 절연막은 그 하부에 형성된 상기 게이트 전극과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성되거나, 또는 그 상부에 형성된 상기 액티브층과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성된 것이 특징이다.
또한, 상기 특정 금속물질은 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상의 물질이며, 상기 제 1 두께는 100Å 내지 1000Å 이며, 상기 순수 폴리실리콘의 액티브층은 그 두께가 400Å 내지 600Å이며, 상기 배리어패턴은 그 두께가 50Å 내지 300Å인 것이 특징이다.
또한, 상기 게이트 배선의 끝단과 연결된 게이트 패드전극과, 상기 데이터 배선의 끝단과 연결된 데이터 패드전극을 포함하며, 상기 제 2 보호층은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 구비하며, 상기 제 2 보호층 위로 상기 화소전극을 이루는 동일한 물질로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 포함한다.
본 발명에 따른 어레이 기판 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것 을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감할 수 있는 장점이 있다.
또한, 제 1 실시예의 경우, 게이트 전극을 불순물을 포함하는 폴리실리콘으로 형성함으로써 금속물질의 게이트 전극을 형성한 종래의 어레이 기판의 결정화 공정 진행 시 발생되는 게이트 전극의 변형 또는 게이트 전극과 반도체층과의 쇼트 등의 문제를 원천적으로 해결하는 효과가 있다.
또한, 제 2 실시예의 경우, 특정조건을 만족하는 금속물질을 이용하여 특정 두께를 갖는 게이트 전극을 형성함으로써 통상의 어레이 기판 제조 시 사용되는 저저항 금속물질을 게이트 전극으로 형성하는 경우 결정화 공정 시 발생하는 기판의 변형 및 게이트 전극 내부의 공극 형성 등의 문제를 해결하는 동시에 게이트 배선 간의 접촉 저항 등이 저감됨으로서 박막트랜지스터의 구동 전압을 낮추는 효과가 있다.
또한, 스위칭 영역에 있어 순차 적층되는 게이트 전극과 게이트 절연막과 액티브층의 테두리부를 상향의 계단 형태를 이루도록 형성하여 그 상부에 형성되는 절연층이 끊김없이 잘 형성되도록 하며, 나아가 언더컷 발생을 방지함으로서 언더컷 형성부에의 이물 개입에 의한 불량을 방지하여 수율을 향상시키는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
<제 1 실시예>
도 4a 내지 도 4m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이며, 도 5a 내지 5m은 본 발명의 실시예에 따른 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도이며, 도 6a 내지 도 6m은 본 발명의 실시예에 따른 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a, 5a 및 6a에 도시한 바와 같이, 투명한 기판(101) 상에 무기절 연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 2000Å 내지 3000Å 정도의 두께를 갖는 버퍼층(103)을 형성한다. 본 발명의 특징 상 추후 공정에서 고상 결정화 공정을 진행하는데, 이러한 고상 결정화 공정을 600℃ 내지 700℃의 고온의 분위기가 요구되고 있다. 이 경우 상기 기판이 고온의 분위기에 노출되면 기판 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있으므로 이러한 문제를 방지하기 위해 상기 버퍼층(103)을 형성하는 것이다.
다음, 상기 버퍼층(103) 위로 불순물 비정질 실리콘을 증착함으로써 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(105)을 형성한다. 이후 연속하여 상기 제 1 불순물 비정질 실리콘층(105) 위로 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 500Å 내지 4000Å 정도의 두께를 갖는 제 1 무기절연층(108)을 형성하고, 그 상부로 순수 비정질 실리콘을 증착함으로써 400Å 내지 600Å 정도의 두께를 갖는 순수 비정질 실리콘층(111)을 형성한다.
이 경우, 상기 버퍼층(103)과 제 1 불순물 비정질 실리콘층(105)과 상기 제 1 무기절연층(108)과 상기 순수 비정질 실리콘층(111)의 형성은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 이루어진다. 따라서, 이들 4개의 층(103, 105, 108, 110)은 상기 화학기상증착(CVD) 장비(미도시)의 챔버(미도시)내에 주입되는 반응 가스만을 바꿈으로써 연속적으로 형성되는 것이 특징이다. 이때, 상기 순수 비정질 실리콘층(111)은, 종래의 경우 건식식각에 노출됨 으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 800Å 내지 1000Å 정도의 두께로 형성하였다. 하지만, 본 발명의 실시예의 경우, 상기 순수 비정질 실리콘층(111)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 4m의 115)은 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않는다. 따라서 상기 순수 비정질 실리콘층(111)은 액티브층으로서의 역할을 할 수 있는 두께인 400Å 내지 600Å로 형성해도 무방하며, 이 경우 재료비 저감 및 단위 공정 시간 단축의 효과를 얻을 수 있는 것이 특징이다.
다음, 도 4b, 5b 및 6b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 4a, 5a 및 6a의 111)의 이동도 특성 등을 향상시키기 위해 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a, 5a 및 6a의 111)이 결정화되어 순수 폴리실리콘층(112)을 이루도록 한다. 이때, 상기 고상 결정화(SPC)는 일례로 600℃ 내지 700℃의 분위기에서 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화인 것이 바람직하다.
한편, 이러한 고상 결정화 공정 진행에 의해 상기 순수 비정질 실리콘층(도 4a, 5a 및 6a의 111) 뿐만 아니라 상기 제 1 무기절연층(도 4a, 5a 및 6a의 108) 하부에 위치한 상기 불순물 비정질 실리콘층(도 4a, 5a 및 6a의 105) 또한 결정화되어 불순물 폴리실리콘층(106)을 이루게 된다.
다음, 도 4c, 5c 및 6c에 도시한 바와 같이, 상기 고상 결정화(SPC) 공정 진행에 의해 순수 비정질 실리콘층(도 4a, 5a 및 6a의 111)이 결정화되어 형성된 상기 순수 폴리실리콘층(112) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘층(112) 위로 상기 스위칭 영역(TrA)에 대응하여 게이트 전극(도 4m의 107)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 4m의 115)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 게이트 전극(도 4m의 107)이 형성되어야 할 부분 중 순수 폴리실리콘의 액티브층(도 4m의 115)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성한다. 따라서 게이트 전극(도 4m의 107)이 형성될 부분 중 상기 순수 폴리실리콘의 액티브층(도 4m의 115)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 2 포토레지스트 패턴(191b)이 형성되고, 게이트 전극(도 4m의 107)이 형성될 부분 중 순수 폴리실리콘의 액티브층(도 4m의 115)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 포토레지스트 패턴(191a)이 형성되며, 상기 게이트 전극(도 4m의 107)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(112)을 노출시킨 상태를 이룬다.
이때 본 발명의 실시예에 있어서 특징적인 것은 상기 스위칭 영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(191b) 외측으로 상기 제 1 포토레지스트 패턴(191a)이 노출되도록 형성한다는 것과, 동시에 상기 제 2 포토레지스트 패턴(191b) 외측으로 노출된 제 1 포토레지스트 패턴(191a)의 폭을 달리 형성한다는 것이다. 이러한 구조를 갖도록 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b)을 형성한 이유는 게이트 전극(도 4m의 107)과 그 상부의 게이트 절연막(도 4m의 109) 및 액티브층(도 4m의 115)을 그 테두리부가 계단 형태를 이루도록 하여 식각 비율 차이에 의한 언더컷 발생을 억제함과 동시에 높은 단차에 의해 이후 형성되는 층간절연막(도 4m의 122)의 끊김 또는 들뜸을 방지하고, 나아가 추후 형성되는 게이트 배선(도 4m의 145)과 액티브층(도 4m의 115) 외부로 노출되는 게이트 전극(도 4m의 107)과의 접촉을 위한 게이트 콘택홀(도 4m의 142)을 형성할 면적을 확보하기 위함이다.
다음, 도 4d, 5d 및 6d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 순수 폴리실리콘층(도 4c, 5c 및 6c의 112)과, 그 하부에 위치한 상기 제 1 무기절연층(도 4c, 5c 및 6c의 108) 및 상기 불순물 폴리실리콘층(도 4c, 5c 및 6c의 106)을 순차적으로 식각하여 제거함으로써 상기 스위칭 영역(TrA)에 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘으로 이루어진 게이트 전극(107)과 그 상부로 무기절연패턴(109)과 순수 폴리실리콘 패 턴(113)을 형성한다. 이때 상기 스위칭 영역(TrA) 이외의 영역에 대해서는 상기 버퍼층(103)이 노출된 상태가 된다. 이때, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외측으로 노출된 순수 폴리실리콘층(도 4c, 5c 및 6c의 112)과, 그 하부에 위치한 상기 제 1 무기절연층(도 4c, 5c 및 6c의 108) 및 상기 불순물 폴리실리콘층(도 4c, 5c 및 6c의 106)을 연속하여 건식식각을 진행하여 제거하는 과정에서 비록 식각 가스를 바꾸었다 할지라도 각 층에 영향을 주게 되며, 최종적으로 패터닝되어 순차 적층되며 남게되는 게이트 전극(107)과 그 상부로 무기절연패턴(109)과 순수 폴리실리콘 패턴(113)은 그 테두리 끝단이 일치하지 않고 언더컷(이중층 이상의 물질층을 동시 또는 연속하여 식각하여 일정한 형태의 패턴을 형성 시 있어 상부패턴의 폭이 더 크고 하부패턴의 폭이 더 작아 상부패턴의 끝단과 하부패턴의 끝단 사이에 빈 공간이 형성되는 현상) 형태를 이룰 수도 있지만, 본 발명의 추후 공정에 의해 이들 세 패턴의 테두리부에 발생하는 언더컷 형태가 모두 제거될 수 있으므로 문제되지 않는다.
한편, 본 발명의 실시예에 있어서, 상기 게이트 전극(107)을 금속물질이 아닌 순수 불순물 폴리실리콘으로 형성하는 것은, 상기 게이트 전극(107) 상부에 위치하는 순수 폴리실리콘 패턴(113) 형성 시 발생하는 문제를 해결하기 위함이다. 보텀 게이트 구조를 갖는 박막트랜지스터를 형성하는 경우, 기판 상에는 금속물질로 게이트 전극을 형성하고 그 상부에 반도체층 형성을 위해 게이트 절연막을 개재하여 순수 비정질 실리콘층을 형성하는데, 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 고상 결정화하는데 있어 600℃ 이상의 비교적 높은 온도를 필요로 하 고 있다. 따라서, 이러한 비교적 높은 온도를 요구하는 고상 결정화 공정 진행 시, 일반적으로 사용하는 저저항 금속물질 예를들면 알루미늄, 알루미늄합금, 구리, 구립합금 중 어느 하나로 일반적인 배선 및 전극의 통상적인 두께인 1000Å 내지 2000Å 정도의 두께를 가지며 형성된 게이트 전극은 변형이 발생하거나 또는 상기 게이트 절연막을 뚫고 상기 결정화된 순수 폴리실리콘층과 접촉하게 되는 스파이크가 발생하는 등의 문제를 일으킨다. 따라서, 본 발명의 실시예에 있어서는 이러한 저저항 특성을 갖는 금속물질의 게이트 전극을 형성함으로써 결정화 공정 진행시 발생하는 문제를 해결하고자 이러한 고온에서 전술한 문제를 일으키지 않는 불순물 폴리실리콘을 이용하여 게이트 전극(107)을 형성한 것이다. 불순물 폴리실리콘으로 이루어진 게이트 전극(107)의 경우 전도성이 금속물질보다는 낮지만, 상기 불순물 폴리실리콘의 게이트 전극(107)의 두께가 500Å 내지 1000Å인 경우, 단위 면적당 저항치가 150Ω/sq(□) ~ 230Ω/sq(□) 정도가 되었으며, 이는 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 유사한 수준이 된다. 따라서, 불순물 폴리실리콘으로써 게이트 전극을 형성하여도 충분히 액티브층 내에 채널을 형성하는 등의 게이트 전극으로서의 역할을 수행하는데 문제 되지 않는다.
다음, 도 4e, 5e 및 6e에 도시한 바와 같이, 상기 불순물 폴리실리콘의 게이트 전극(107)과 무기절연패턴(109)과 순수 폴리실리콘 패턴(113)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 4d, 5d 및 6d의 191a)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(191b) 외측으로 상기 순수 폴리실리콘 패턴(113)의 일측을 노출시킨다. 상기 애싱(ashing) 진행에 의해 상기 제 2 포토레지스트 패턴(191b) 또한 그 두께가 줄어들지만, 여전히 상기 순수 폴리실리콘 패턴(113) 상부에 남아있게 된다.
다음, 도 4f, 5f 및 6f에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(도 4e의 191b) 외부로 노출된 상기 순수 폴리실리콘 패턴(도 4e의 113)과 그 하부에 위치한 무기절연패턴(도 4e의 109)을 식각하여 제거함으로써 상기 불순물 폴리실리콘의 게이트 전극(107)의 일부를 노출시킨다. 이때, 상기 제 2 포토레지스트 패턴(도 4e의 191b)에 의해 식각되지 않고 남아있게 되는 상기 순수 폴리실리콘 패턴(도 4e의 113)은 순수 폴리실리콘의 액티브층(115)을 이루며, 그 하부의 패터닝된 무기절연패턴(도 4e의 109)은 게이트 절연막(110)을 이룬다. 이때 공정적인 특징에 의해 본 발명에 따른 실시예의 경우, 상기 순수 폴리실리콘의 액티브층(115)과 그 하부에 위치하는 게이트 절연막(110)은 동일한 형태와 크기를 가지며 중첩 형성되는 것이 특징이다. 따라서, 상기 순수 폴리실리콘의 액티브층(115) 위로 상기 불순물 폴리실리콘의 게이트 전극(107)이 노출된 형태가 되고 있으며, 이에 의해 상기 스위칭 영역(TrA)에 구성된 구성요소의 테두리부의 단면 구조가 상향의 계단 형태를 이루게 되는 것이 특징이다. 또한, 상기 순수 폴리실리콘의 액티브층(115)의 외측으로 노출된 상기 불순물 폴리실리콘의 게이트 전극(107) 부분 중 일측의 폭이 타측의 폭보다 상기 넓게 형성됨으로써 추후 게이트 콘택홀을 형성할 수 있도록 하고 있는 것이 특징이다.
이러한 공정 진행에 의해 본 발명의 실시예의 경우, 3개의 층을 연속하여 식 각 제거할 경우 식각비율 차이에 의해 발생하는 언더컷 또한 자연적으로 방지할 수 있는 것이 특징이다.
다음, 도 4g, 5g 및 6g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 4f의 191b)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(115)을 노출시킨다.
다음, 도 4h, 5h 및 6h에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나 또는 2개의 물질을 증착하여 단일층 또는 이중층 구조의 제 2 무기절연층(미도시)을 형성한다. 이 경우 상기 제 2 무기절연층(미도시)은 상기 스위치 영역에 있어 상기 상향의 계단 형태로 형성된 게이트 전극(107)과 게이트 절연막(110) 및 순수 폴리실리콘의 액티브층(115)의 테두리부에서 끊김없이, 나아가 높은 단차에 의한 빈 공간 형성없이 잘 형성되게 된다. 스위칭 영역(TrA)에서 상기 게이트 전극(107)과 게이트 절연막(110) 및 순수 폴리실리콘의 액티브층(115)의 테두리부를 계단 구조가 되지 않고 그 끝단이 일치하도록 형성하는 경우 상기 버퍼층(103)을 기준으로 상기 순수 비정질 실리콘의 액티브층(110)까지는 총 3개층의 패턴이 형성되므로 총 두께는 5000Å 이상이 될 수 있으며, 이 경우 높은 단차에 의해 그 상부에 형성되는 제 2 무기절연층의 끊김이 발생하거나 또는 코너부(버퍼층(103)과 최하층에 위치한 게이트 전극(107)의 측면이 만나는 부분)에 빈공간을 형성하며 증착 될 수 있지만, 본 발명의 실시예는 불순물 비정질 실리콘의 게이트 전극(107)과 그 상부에 동일한 형태 및 면적을 가지며 위치하는 게이트 절연막(110) 및 순수 비정질 실리콘의 액티브층(115)에 있어 그 테두리부가 상향의 계단 형태를 이루도록 형성하여 단차를 이원화함으로써 전술한 문제가 발생하지 않도록 한 것이 특징이다.
이후, 상기 제 2 무기절연층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 상기 순수 폴리실리콘의 액티브층(115)을 덮어 에치스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 층간절연막(122)을 형성한다. 이때, 상기 순수 폴리실리콘의 액티브층(115) 상부에 형성된 상기 층간절연막(122)은 상기 순수 폴리실리콘의 액티브층(115)의 중앙부를 기준으로 그 양측에 상기 순수 폴리실리콘의 액티브층(115)을 노출시키는 액티브 콘택홀(123)이 형성되는 것이 특징이다. 또한 상기 층간절연막(122)은 그 두께가 그 하부에 위치한 불순물 비정질 실리콘의 게이트 전극(107)과 게이트 절연막(110)의 두께 합보다 두꺼운 두께를 갖도록 형성되는 것이 바람직하다. 이는 충분한 두께를 가짐으로서 그 하부에 위치한 구성요소에 의해 발생하는 단차진 부분부에 있어서 더욱더 끊김없이 형성시키기 위함이다. 즉, 하부에 위치한 구성요소의 단차진 부분의 두께보다 더 작은 두께로 증착을 하는 경우 단차진 부분의 측면부에서 끊김이 발생할 가능성이 있으며, 이를 방지하기 위함이다.
다음, 도 4i, 5i 및 6i에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브 층(115)에 대응하여 이를 노출시키는 액티브 콘택홀(123)을 가지며 그 중앙부에 대해서는 에치스토퍼의 역할을 하는 상기 층간절연막(122) 위로 전면에 순수 비정질 실리콘을 증착하여 50Å 내지 100Å 정도 두께의 배리어층(미도시)을 더욱 형성하고, 연속하여 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다.
이후, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr) 및 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 2 금속층(미도시)을 형성한다. 이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 순수 폴리실리콘의 액티브층(115)과 상기 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 이들 두 층(115, 미도시)간의 접합력을 향상시키기 위함이다. 상기 순수 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다.
다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시) 및 상기 배리어층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(122) 위로 각 화소영역(P)의 경계에 데이터 배선(130)을 형성하며, 상기 데이터 배선(130)의 일끝단이 위치한 데이터 패드부(DPA)에 상기 데이터 배선(130)의 일끝단과 연결된 데이터 패드전극(138)을 형성한다. 동시에 상기 스위칭 영역(TrA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성하고, 상기 소스 및 드레인 전극(133, 136)의 하부에 불순물 비정질 실리콘으로 이루어진 오믹콘택층(127)과 그 하부로 순수 비정질 실리콘의 배리어패턴(125)을 형성한다. 이때, 상기 순수 비정질 실리콘의 배리어패턴(125)은 각각 상기 액티브 콘택홀(123)을 통해 상기 순수 폴리실리콘의 액티브층(115)과 접촉하도록 한다.
또한, 상기 스위칭 영역(TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(130)은 서로 연결되도록 형성한다. 이때 상기 서로 이격하는 소스 및 드레인 전극(133, 136) 각각의 하부에 형성되는 상기 오믹콘택층(127)과 상기 배리어패턴(125)은 상기 소스 및 드레인 전극(133, 136) 각각과 동일한 형태 및 면적으로 가지며 형성되는 것이 특징이다.
또한, 전술한 바와 같은 공정 진행에 의해 상기 데이터 배선(130)과 상기 데이터 패드전극(138)의 하부에도 불순물 비정질 실리콘으로 이루어진 제 1 더미패턴(128)과 순수 비정질 실리콘으로 이루어진 제 2 더미패턴(126)이 형성되게 된다.
이렇게 데이터 배선(130)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127) 및 배리어패턴(125)을 형성하는 과정에서 본 발명의 경우, 채널 영역을 이루는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 에치스토퍼의 역할을 하는 층간절연막(122)가 형성되어 있으므로 상기 소스 및 드레인 전극(133, 136) 형성 시 더욱 정확히는 상기 오믹콘택층(127)과 배리어패턴(125)의 패터닝을 위한 식각, 예를들면 건식식간 진행 시 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않게된다. 따라서 종래기술에서 언급한 문제인 건식식각 진행에 의한 액티브층의 표면 손상 등은 발생하지 않음을 알 수 있다. 즉, 상기 제 1 즉, 상기 제 1 패터닝하여 상기 데이터 배선(130)과 상기 소스 및 드레인 전극(133, 136)을 형성한 폴리실리콘의데이터 배선(130)과 상기 소스 및 드레인 전극(133, 136) 외부로 노출된 상기 불순물 비정질 실리콘층(미도시)과 그 하부의 순수 비정질 실리콘층의 제거인 간식식각(dry etching)에 의해 이루어지며, 이 경우 상기 스위칭 영역(TrA)에 있어서는 상기 소스 및 드레인 전극(133, 136) 로 노출층간절연막(122)가 형성되어 있으므로 상기 간식식각에 의해 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않는다. 따라서, 종래의 어레이 기판 제조와는 달리 불순물 비정질 실리콘층(미도시) 및 순수 비정질 실리콘층(미도시)을 패터닝하여 오믹콘택층(127) 및 배리어패턴(125) 형성 시 건식식각에 의한 순수 폴리실리콘의 액티브층(115)의 표면 손상이 발생하지 않으며, 상기 순수 폴리실리콘의 액티브층(115)의 두께 또한 줄어들지 않아 스위칭 영역(TrA) 전체에 있어 상기 순수 폴리실리콘의 액티브층(115)이 일정한 두께를 갖게 되는 것이 특징이다.
이때, 상기 스위칭 영역(TrA)에 있어 순차 적층된 상기 불순물 폴리실리콘의 게이트 전극(107)과, 게이트 절연막(110)과, 순수 폴리실리콘의 액티브층(115)과, 층간절연막(122)과, 순수 비정질 실리콘의 배리어패턴(125)과, 불순물 비정질 실리콘의 오믹콘택층(127)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타나지는 않았지만, 전술한 어레이 기판을 유기전계 발광소자용 어레이 기판으로 이용하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)이 더욱 형성될 수 있으며, 각 화소영역(P) 내에는 상기 데이터 배선(130) 및 게이트 배선(도 4m의 145)과 연결된 상기 박막트랜지스터(Tr) 이외에 이와 동일한 구조를 갖는 다수의 구동 박막트랜지스터(미도시)가 더욱 형성될 수도 있다.
다음, 도 4j, 5j 및 6j에 도시한 바와 같이, 상기 데이터 배선(130) 및 데이터 패드전극(138)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(127) 및 배리어패턴(127)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 및 데이터 패드전극(138) 위로 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 1 보호층(140)을 형성하고, 마스크 공정을 진행하여 상기 제 1 보호층(140)과 상기 층간절연막(122)을 패터닝함으로써 상기 순수 비정질 실리콘의 액티브층(115) 외측으로 노출된 상기 불순물 비정질 실리콘의 게이트 전극(107)을 노출시키는 게이트 콘택홀(142)을 형성한다.
다음, 도 4k, 5k 및 6k에 도시한 바와 같이, 상기 노출된 순수 폴리실리콘의 액티브층(115) 및 불순물 폴리실리콘의 게이트 전극(107) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr)을 증착하여 제 2 금속층을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 노출된 불순물 폴리실리콘의 게이트 전극(107)과 접촉하며 각 화소영역(P)의 경계에 상기 데이터 배선(130)과 교차하는 게이트 배선(145)을 형성하고, 동시에 상기 게이트 배선(145)의 일끝단이 위치한 게이트 패드부(GPA)에 있어 상기 게이트 배선(145)의 일끝단과 연결된 게이트 패드전극(147)을 형성한다. 이때, 상기 게이트 배선(145)과 상기 게이트 패드전극(147)은 전술한 제 2 금속물질 중 하나의 금속물질만으로 이루어져 단일층 구조를 이룰 수도 있으며, 또는 서로 다른 2개 이상의 제 2 금속물질을 증착함으로서 이중층 또는 3중층 구조를 이룰 수도 있다. 일례로 이중층 구조의 경우 알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있으며, 3중층의 경우 몰리브덴(Mo)/알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있다. 도면에 있어서는 단일층 구조를 갖는 게이트 배선(145) 및 게이트 패드전극(147)을 도시하였다.
다음, 도 4l, 5l 및 6l에 도시한 바와 같이, 상기 게이트 배선(145)과 게이트 패드전극(147) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 2 보호층(150)을 형성한다. 이후, 마스크 공정을 진행하여 상기 제 2 보호층(150)과 그 하부의 제 1 보호층(140)을 패터닝함으로써 상기 각 스위칭 영역(TrA)에는 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(152)을 형성하고, 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(147)을 노출시키는 게이트 패드 콘택홀(154)을 형성한다. 동시에 상기 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(138)을 노출시키는 데이터 패드 콘택홀(156)을 형성한다.
다음, 도 4m, 5m 및 6m에 도시한 바와 같이, 상기 각 콘택홀(152, 154, 156)을 구비한 제 2 보호층(150) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사 이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 드레인 콘택홀(152)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(170)을 형성한다. 동시에, 상기 게이트 패드부(GPA)에 있어서는 상기 제 2 보호층(150) 위로 상기 게이트 패트 콘택홀(154)을 통해 상기 게이트 패드전극(147)과 접촉하는 게이트 보조 패드전극(172)을 형성하고, 상기 데이터 패드부(DPA)에 있어서도 상기 제 2 보호층(150) 위로 상기 데이터 패드 콘택홀(156)을 통해 상기 데이터 패드전극(138)과 접촉하는 데이터 보조 패드전극(174)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 도면에 나타나지 않았지만, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 스위칭 영역(TrA)에 형성되는 상기 박막트랜지스터(Tr)는 상기 화소전극(170)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(170)과 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된 드레인 콘택홀(미도시)을 통해 접촉하여 전기적으로 연결되도록 형성한다. 이때, 상기 스위칭 영역(TrA)에 형성된 박막트랜지스터(Tr)는 상기 드레인 콘택홀(152)이 형성되지 않고 상기 제 1 및 제 2 보호층(140, 150)에 의해 완전히 덮힌 형태가 된다. 또한, 상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)와 상기 구동 박막트랜지스터(미도시)는 서로 전기적으로 연결되도록 구성한다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(145, 130)과 연결된 박막트랜지스터(Tr)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 어레이 기판의 경우 유기전계 발광 소자용 어레이 기판을 이 루게 된다.
한편, 전술한 실시예 이외에 변형예로서의 어레이 기판의 제조 방법에 대해 설명한다. 본 발명의 변형예의 경우 대부분의 공정은 전술한 실시예와 동일하므로 차별점이 있는 부분에 대해서만 간단히 도면을 참조하여 설명한다.
도 7a와 도 7b는 본 발명의 변형예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 게이트 및 데이터 패드부의 구조는 실시예와 동일하므로 생략하였다. 이때 설명의 편의를 위해 실시예와 동일한 구성요소에 대해 동일한 도면부호를 부여하였다.
실시예에 있어서는 도 4f를 참조하면, 불순물 폴리실리콘의 게이트 전극(107)과 계단 형태의 단차를 갖도록 게이트 절연막(110)과 순수 폴리실리콘의 액티브층(115)을 형성함으로서 불순물 폴리실리콘의 게이트 전극(107)과 순수 폴리실리콘의 액티브층(115)은 동일한 형태 및 면적을 갖는 것을 보이고 있다.
하지만, 변형예에 있어서는 도 7a를 참조하면, 게이트 절연막(110)은 상기 불순물 폴리실리콘의 게이트 전극(107)과 동일한 면적 및 형태를 가지며, 이때 상기 게이트 절연막(110) 상부의 상기 순수 폴리실리콘의 액티브층(115)이 상기 게이트 절연막(110) 및 불순물 폴리실리콘의 게이트 전극(107)과 서로 테두리부가 일치하지 않고 더 작을 폭을 가지며 형성됨으로써 상기 불순물 폴리실리콘의 게이트 전극(107)과 이와 동일한 면적 및 형태를 가지며 형성된 게이트 절연막(110)이 제 1 단차부를 이루고, 그 상부로 상기 순수 폴리실리콘의 액티브층(115)이 상기 게이트 절연막(110)보다 작은 폭을 가지며 완전 중첩하도록 형성되어 제 2 단차를 이루도록 형성되고 있는 것이 특징이다. 따라서 이 경우도 불순물 폴리실리콘의 게이트 전극(107) 및 게이트 절연막(110)과 상기 순수 폴리실리콘의 액티브층(115)의 테두리부는 그 단면구조가 상향의 계단 형태를 이루게 됨으로써 그 상부에 형성되는 층간절연막(122)의 높은 단차로 인한 끊김을 방지하며, 언더컷을 방지할 수 있게 됨을 알 수 있다.
다음, 도 7b를 참조하면, 전술한 바와같이 변형예에 있어서는 상기 불순물 폴리실리콘의 게이트 전극(107)과 상기 게이트 절연막(110)이 동일한 면적 및 형태를 가지며 중첩되어 형성되었다. 따라서 상기 불순물 폴리실리콘의 게이트 전극(107)을 노출시키는 게이트 콘택홀(142)을 형성 시 제 1 보호층(140)과 층간절연막(122)과 더불어 상기 게이트 절연막(110)까지 패터닝함으로써 상기 불순물 폴리실리콘의 게이트 전극(107)을 노출시키는 것이 실시예와의 차별점이 된다. 그 이외의 공정은 모두 전술한 실시예에서 언급한 바대로 동일하게 진행함으로써 본 발명의 변형예에 따른 어레이 기판(101)을 완성할 수 있다.
한편, 본 발명의 실시예 및 일 변형예에 있어서는 게이트 전극을 불순물 폴리실리콘으로 형성한 것을 일례로 제시하였다.
본 발명의 또 다른 실시예에 있어서는 금속물질로 게이트 전극을 형성한 것을 제시한다.
<제 2 실시예>
본 발명의 제 2 실시예에 따른 어레이 기판의 경우 그 구조는 전술한 제 1 실시예와 동일하며, 제조 방법은 버퍼층 형성 후, 금속물질 증착을 위한 스퍼터 장치를 이용하여 금속층을 형성하고, 상기 금속층이 형성된 기판을 다시 화학기상증착 장비 내의 챔버로 이동시킨 후, 상기 무기절연물질 및 순수 비정질 실리콘을 증착하여 무기절연층 및 순수 비정질 실리콘층을 형성한다는 것 이외에는 동일한 공정을 진행하므로 도면은 생략하였다.
보텀 게이트 구조의 박막트랜지스터를 구비한 어레이 기판을 제조하는 경우, 액티브층보다 게이트 전극이 더 하부에 위치하므로 상기 액티브층의 특성 상향을 위해 600℃ 내지 800℃의 공정 온도를 갖는 고상 결정화 공정을 진행하게 되면 통상적으로 저저항 금속물질로 이루어진 게이트 전극은 변형을 일으켜 불량을 초래함으로서 본 발명의 실시예 및 일 변형예에 있어서는 불순물 폴리실리콘을 게이트 전극으로 이용한 것을 보이고 있지만, 본 발명의 제 2 실시예에 있어서는 게이트 전극을 금속물질로 형성하면서도 고상 결정화 공정 시 그 자체의 변형 및 기판의 변형을 초래하지 않는 어레이 기판을 제조할 수 있는 것을 특징으로 하는 어레이 기판 및 그 제조 방법을 제시한다.
본 발명의 제 2 실시예에 있어 게이트 전극으로 이용하는 금속물질은 특정한 조건을 만족하는 것이 특징이다. 이러한 특정한 조건은 용융점이 상기 고상 결정화 온도보다는 높아야 하며, 더욱 바람직하게는 1000℃ 이상이 되어 600℃ 내지 800℃의 고온에 노출된다 하더라도 녹거나 물러지거나 확산이 발생하지 않아야 하는 것이다.
일반적으로 게이트 전극으로 많이 이용되는 저저항 금속물질인 알루미늄 합금을 이용하여 게이트 전극을 형성하게 되면, 이후 진행하게 되는 고상 결정화 공정 진행 후 상기 게이트 전극 자체 내부에 불규칙한 형태의 공극(void)이 발생하게 되어 각 화소영역별 자체 저항의 차이로 인한 박막트랜지스터의 구동 불량을 초래하고, 내부에 발생된 공극에 의해 박막트랜지스터의 열화 속도를 증가시켜 박막트랜지스터의 수명을 저하시키는 등의 문제가 발생하고 있다.
한편, 금속물질 자체의 특성은 아니지만, 게이트 전극으로 이용되는 금속물질이 1000℃ 이상의 용융점을 갖는다 하더라도 고온 환경에서의 노출 시 수축 팽창 작용에 의해 기판 자체의 변형을 초래하지 않아야 하며, 단위 면적당 내부 저항이 최소한 불순물 폴리실리콘과 동등한 수준이 되어야 하므로, 용융점이 높은 금속물질로 이루어진 게이트 전극의 두께는 100Å 내지 1000Å 가 되는 것이 바람직하며, 100Å 내지 500Å인 것이 더욱 바람직하다.
이러한 금속물질을 게이트 전극으로 이용할 수 있는 특정 조건을 감안할 때, 본 발명의 제 2 실시예에 있어서는 전술한 문제를 발생시키지 않도록 용융점이 고상 결정화 공정 온도보다 높은 금속물질 예를들면 몰리브덴(Mo), 몰리티타늄(MoTi) 등의 몰리브덴 합금과, 구리(Cu) 중 어느 하나 또는 둘 이상을 이용한 것을 특징으로 한다.
몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu)의 경우 저저항 금속물질보다 단위 면적당 저항값을 높지만, 결정화 온도보다 높고 용융점 이하의 온도 범위 내에서는 그 변형의 정도가 매우 작고, 내부에 공극 등이 발생하지 않고, 급격한 온도 변화에 대해 팽창 및 수축의 정도가 상대적으로 작은 것을 실험을 통해 알 수 있었다.
크롬(Cr), 티타늄(Ti) 등의 금속물질도 그 용융점이 1000℃ 이상 되지만, 600℃ 내지 800℃의 공정 온도를 갖는 고상 결정화 공정 후, 그 내부에 불규칙적으로 공극이 발생하거나, 또는 온도 변화에 따른 수축 팽창 등의 문제가 심하여 전술한 두께 범위 내에서도 기판의 변형을 초래하였다.
한편, 전술한 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상을 이용하여 게이트 전극을 형성한다 하여도 이러한 금속물질(몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu))을 스퍼터 장치를 통해 기판 상에 1000Å보다 큰 두께를 갖도록 형성하는 경우 그 상부에 무기절연층과 순수 비정질 실리콘층을 형성 후 고상 결정화를 진행하게 되면 기판 자체의 변형을 일으키게 됨을 실험적으로 알 수 있었다.
따라서, 제 2 실시예에 따른 어레이 기판에 있어서 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상을 이용하여 게이트 전극을 형성한다 하여도 그 두께는 1000Å이하가 되어야 하며, 100Å보다 작은 두께를 가질 경우 그 자체 내부 저항을 고려했을 때 불순물 폴리실리콘을 액티브층으로 하는 경우보다 더 큰 단위 면적당 저항치를 갖게 되어 박막트랜지스터의 구동 전압을 증가시켜야 하므로 이러한 모든 것을 고려할 때, 전술한 금속물질로 게이트 전극을 형성하는 경우, 그 두께는 100Å 내지 1000Å인 것이 바람직하다.
본 발명의 제 2 실시예에 따라서 전술한 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상으로서 100Å 내지 1000Å 정도의 두께를 갖도록 게이트 전극으로 형성하는 것을 특징으로 하는 어레이 기판에 있어 그 구조는 제 1 실시예와 동일하므로 제 2 실시예에 따른 어레이 기판의 전체의 구조 및 구성에 대한 설명은 생략한다.
또한, 제 2 실시예에 따른 제조 방법은 제 1 실시예와 고상 결정화 공정 이전 버퍼층을 포함하여 순수 비정질 실리콘층을 형성하는 단계에서만 차이가 있을 뿐 그 이외의 공정은 동일한 과정을 거치므로 간단히 상기 제 1 실시예와 차별점인 점에 대해서만 설명한다.
제 1 실시예의 경우 화학기상증착 장비의 챔버내에서 버퍼층과 불순물 비정질 실리콘층과 무기절연층과 순수 비정질 실리콘층을 동시에 연속적으로 형성하였지만, 제 2 실시예의 경우, 금속물질로 게이트 전극을 형성하는 것이 특징이며, 금속물질의 경우 화학기상증착 장비를 통해서는 증착이 이루어지지 않는다.
따라서, 상기 화학기상증착 장비를 통해 기판 상에 무기절연물질을 증착하여 버퍼층을 형성 한 후, 상기 버퍼층이 증착된 기판을 상기 화학기상증착 장비의 챔버내에서 스퍼터 장치의 챔버로 이동시키고, 이후 상기 스퍼터 장치를 통해 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상을 증착하여 100Å 내지 1000Å 정도의 두께를 갖는 단일층 또는 다중층 구조의 게이트 금속층을 형성한다. 이후, 다시 상기 게이트 금속층이 형성된 기판을 화학기상증착 장비의 챔버로 이동시킨 후 상기 게이트 금속층 상부로 무기절연물질과 순수 비정질 실리콘을 연속적으로 증착함으로써 무기절연층과 순수 비정질 실리콘층을 형성한다.
이후, 고상 결정화 공정을 포함하여 상기 제 1 실시예에 제시된 동일한 공정을 진행하여 몰리브덴을 포함하는 몰리브덴 합금 또는 구리로 이루어진 게이트 전극을 갖는 제 2 실시예에 따른 어레이 기판을 완성할 수 있다.
이렇게 게이트 전극을 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상으로서 100Å 내지 1000Å 정도의 두께를 갖도록 형성하는 경우 고상 결정화 진행 시 기판의 변형 등을 초래하지 않으며, 나아가 불순물 폴리실리콘을 이용하여 이를 게이트 전극으로 형성한 제 1 실시예에 따른 어레이 기판 대비 게이트 전극 자체의 단위 면적당 내부 저항값이 작아지게 되며 게이트 배선과의 접촉 저항을 저감시키게 됨으로서 박막트랜지스터의 구동전압을 낮추어 소비전력을 저감시키는 효과를 얻을 수 있었다.
또한, 게이트 전극을 특정 조건을 만족하는 금속물질로 형성한 제 2 실시예에 따른 어레이 기판은 반도체 물질이 갖는 특성 상 포토 커런트 발생에 의한 문제를 원천적으로 방지함으로써 불순물 폴리실리콘으로 이루어진 게이트 전극을 포함하는 제 1 실시예에 따른 어레이 기판 대비 박막트랜지스터의 온 및 오프 전류 특성에 있어서도 향상되는 장점이 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5a 내지 도 5m은 본 발명의 제 1 실시예에 따른 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 6a 내지 도 6m은 본 발명의 제 1 실시예에 따른 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.
도 7a 및 도 7b는 본 발명의 변형예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
107 : 불순물 폴리실리콘의 게이트 전극
110 : 게이트 절연막 115 : 순수 폴리실리콘의 액티브층
122 : 층간절연막 123 : 액티브 콘택홀
125 : 배리어패턴 126 : 제 2 더미패턴
127 : 오믹콘택층 128 : 제 1 더미패턴
130 : 데이터 배선 133 : 소스 전극
136 : 드레인 전극 140 : 제 1 보호층
142 : 게이트 콘택홀 145 : 게이트 배선
150 : 제 2 보호층 152 : 드레인 콘택홀
170 : 화소전극
P : 화소영역 Tr : 박막트랜지스터
TrA : 스위칭 영역

Claims (25)

  1. 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측의 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;
    상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와;
    상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 불순물 폴리실리콘의 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계는,
    상기 버퍼층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;
    고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와;
    상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와;
    애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴과 그 하부의 무기절연패턴을 제거함으로써 상기 불순물 폴리실리콘의 게이트 전극의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  3. 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극 및 게이트 절연막과 상기 게이트 절연막 상부로 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측에 위치하는 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;
    상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와;
    상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 불순물 폴리실리콘의 게이트 전극 및 게이트 절연막과 상기 게이트 절연막 상부로 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는,
    상기 버퍼층 위로 불순물 비정질 실리콘층과 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;
    고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 각각 순수 폴리실리콘층과 불순물 폴리실리콘층으로 결정화하는 단계와;
    상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와;
    애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 배리어패턴과 상기 오믹콘택층과 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝되어 형성됨으로써 동일한 형태 동일한 크기로 순차 적층된 형태를 갖는 것이 특징인 어레이 기판의 제조 방법.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며,
    상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며,
    상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며,
    상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 불순물 폴리실리콘의 게이트 전극은 500Å 내지 1000Å 정도의 두께를 가지며, 상기 순수 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  9. 화소영역과 스위칭 영역이 정의된 기판 상의 상기 스위칭 영역에 아일랜드 형태로 형성된 불순물 폴리실리콘의 게이트 전극과;
    상기 게이트 전극 상부에 형성된 게이트 절연막과;
    상기 게이트 절연막 상부로 상기 게이트 전극 또는 상기 게이트 절연막의 테두리부를 노출시키며 형성된 순수 폴리실리콘의 액티브층과;
    상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며 상기 액티브층의 중앙부에 대해서는 에치스토퍼의 역할을 하며 전면에 형성된 층간절연막과;
    상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 순수 비정질 실리콘의 배리어패턴과;
    상기 이격하는 상기 배리어패턴 상부에 각각 형성된 불순물 비정질 실리콘의 오믹콘택층과;
    상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과;
    상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과;
    상기 데이터 배선 위로 상기 액티브층 외측의 상기 게이트 전극의 테두리부를 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과;
    상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과;
    상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과;
    상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극
    을 포함하는 어레이 기판.
  10. 제 9 항에 있어서,
    상기 게이트 절연막은 그 하부에 형성된 상기 게이트 전극과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성되거나, 또는 그 상부에 형성된 상기 액티브층과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성된 것이 특징인 어레이 기판.
  11. 제 9 항에 있어서,
    상기 불순물 폴리실리콘의 게이트 전극은 그 두께가 500Å 내지 1000Å 이며, 상기 순수 폴리실리콘의 액티브층은 그 두께가 400Å 내지 600Å이며, 상기 배리어 패턴은 그 두께가 50Å 내지 300Å인 것이 특징인 어레이 기판.
  12. 제 9 항에 있어서,
    상기 게이트 배선의 끝단과 연결된 게이트 패드전극과, 상기 데이터 배선의 끝단과 연결된 데이터 패드전극을 포함하며,
    상기 제 2 보호층은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 구비하며,
    상기 제 2 보호층 위로 상기 화소전극을 이루는 동일한 물질로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극
    을 포함하는 어레이 기판.
  13. 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 특정 금속물질로 특정 두께를 갖는 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단 계와;
    상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측의 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;
    상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와;
    상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 특정 금속물질로 특정 두께를 갖는 게이트 전극과 상기 게이트 전극의 테두리부를 노출시키며 순차 적층된 형태의 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하는 단계는,
    상기 버퍼층 위로 상기 특정 금속물질을 상기 특정두께를 갖도록 증착하여 게이트 금속층을 형성하는 단계와;
    상기 게이트 금속층 상부로 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;
    고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층 순수 폴리실리콘층으로 결정화하는 단계와;
    상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 게이트 금속층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 특정 금속물질 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와;
    애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴과 그 하부의 무기절연패턴을 제거함으로써 상기 불순물 폴리실리콘의 게이트 전극의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  15. 화소영역과 스위칭 영역이 정의된 기판 상에 무기절연물질로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 특정 금속물질로 특정두께를 갖는 게이트 전극 및 게이트 절연막과 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 액티브층 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
    상기 층간절연막 위로 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 서로 이격하는 순수 비정질 실리콘의 배리어패턴과, 상기 각각의 배리어패턴 상부에 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 화소영역의 경계에 데이터 배선을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 위로 전면에 상기 액티브층 외측에 위치하는 상기 게이트 전극을 노출시키는 게이트 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 위로 금속물질로서 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 화소영역의 경계에 상기 데이터 배선과 교차하는 게이트 배선을 형성하는 단계와;
    상기 게이트 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 제 2 보호층을 형성하는 단계와;
    상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 버퍼층 위로 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 특정 금속물질로 특정두께를 갖는 게이트 전극 및 게이트 절연막과 상기 게이트 절연막의 테두리부를 노출시키는 순수 폴리실리콘의 액티브층을 형성하는 단계는,
    상기 버퍼층 위로 상기 특정 금속물질을 상기 특정두께를 갖도록 증착하여 게이트 금속층을 형성하는 단계와;
    상기 게이트 금속층 상부로 제 1 무기절연층과 순수 비정질 실리콘층을 순차 적층시키는 단계와;
    고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와;
    상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 상기 액티브층이 형성되는 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 액티브층 외측으로 노출되는 상기 게이트 전극의 테두리부에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 1 무기절연층 및 상기 불순물 폴리실리콘층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 형태로 상기 불순물 폴리실리콘의 게이트 전극과 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와;
    애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 외측으로 상기 순수 폴리실리콘 패턴의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘 패턴을 제거함으로써 상기 게이트 절연막의 테두리부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  17. 제 14 항 또는 제 16 항에 있어서,
    상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법.
  18. 제 13 항 내지 제 16 항 중 어느 한항에 있어서,
    상기 특정 금속물질은 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu) 중 어느 하나 또는 둘 이상의 물질이며,
    상기 특정두께는 100Å 내지 1000Å 인 것이 특징인 어레이 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 배리어패턴과 상기 오믹콘택층과 소스 및 드레인 전극은 동일한 마스크 공정을 진행하여 동시에 패터닝되어 형성됨으로써 동일한 형태 동일한 크기로 순차 적층된 형태를 갖는 것이 특징인 어레이 기판의 제조 방법.
  20. 제 18 항에 있어서,
    상기 소스 및 드레인 전극과 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선의 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며,
    상기 게이트 배선을 형성하는 단계는 상기 게이트 배선의 일끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며,
    상기 드레인 콘택홀을 갖는 상기 제 2 보호층을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며,
    상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  21. 제 18 항에 있어서,
    상기 순수 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  22. 화소영역과 스위칭 영역이 정의된 기판 상의 상기 스위칭 영역에 아일랜드 형태로 제 1 두께를 가지며 특정 금속물질로 형성된 게이트 전극과;
    상기 게이트 전극 상부에 형성된 게이트 절연막과;
    상기 게이트 절연막 상부로 상기 게이트 전극 또는 상기 게이트 절연막의 테두리부를 노출시키며 형성된 순수 폴리실리콘의 액티브층과;
    상기 액티브층을 노출시키며 서로 이격하는 액티브 콘택홀을 가지며 상기 액티브층의 중앙부에 대해서는 에치스토퍼의 역할을 하며 전면에 형성된 층간절연막과;
    상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하며 형성된 순수 비정질 실리콘의 배리어패턴과;
    상기 이격하는 상기 배리어패턴 상부에 각각 형성된 불순물 비정질 실리콘의 오믹콘택층과;
    상기 이격하는 상기 오믹콘택층 위로 각각 이격하며 형성된 소스 및 드레인 전극과;
    상기 층간절연막 위로 상기 화소영역의 경계에 상기 소스 전극과 연결되며 형성된 데이터 배선과;
    상기 데이터 배선 위로 상기 액티브층 외측의 상기 게이트 전극의 테두리부를 노출시키는 게이트 콘택홀을 가지며 형성된 제 1 보호층과;
    상기 제 1 보호층 위로 상기 화소영역의 경계에 상기 게이트 콘택홀을 통해 상기 게이트 전극과 접촉하며 상기 데이터 배선과 교차하며 형성된 게이트 배선과;
    상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 제 2 보호층과;
    상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극
    을 포함하는 어레이 기판.
  23. 제 22 항에 있어서,
    상기 게이트 절연막은 그 하부에 형성된 상기 게이트 전극과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성되거나, 또는 그 상부에 형성된 상기 액티브층과 동일한 면적 및 형태를 가지며 완전 중첩하도록 형성된 것이 특징인 어레이 기판.
  24. 제 22 항에 있어서,
    상기 특정 금속물질은 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 중 어느 하나 또는 둘 이상의 물질이며,
    상기 제 1 두께는 100Å 내지 1000Å 이며, 상기 순수 폴리실리콘의 액티브층은 그 두께가 400Å 내지 600Å이며, 상기 배리어패턴은 그 두께가 50Å 내지 300Å인 것이 특징인 어레이 기판.
  25. 제 22 항에 있어서,
    상기 게이트 배선의 끝단과 연결된 게이트 패드전극과, 상기 데이터 배선의 끝단과 연결된 데이터 패드전극을 포함하며,
    상기 제 2 보호층은 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 구비하며,
    상기 제 2 보호층 위로 상기 화소전극을 이루는 동일한 물질로 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극
    을 포함하는 어레이 기판.
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