KR102161585B1 - 어레이 기판의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 143
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 103
- 239000004065 semiconductor Substances 0.000 claims abstract description 67
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 229920005591 polysilicon Polymers 0.000 claims abstract description 55
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000010438 heat treatment Methods 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 230000000903 blocking effect Effects 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 51
- 239000011241 protective layer Substances 0.000 claims description 6
- 230000008569 process Effects 0.000 description 36
- 238000004380 ashing Methods 0.000 description 25
- 239000010409 thin film Substances 0.000 description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 238000002425 crystallisation Methods 0.000 description 12
- 230000008025 crystallization Effects 0.000 description 12
- 239000010408 film Substances 0.000 description 12
- 238000000151 deposition Methods 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000008602 contraction Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- 229910016027 MoTi Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910001415 sodium ion Inorganic materials 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910001414 potassium ion Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
본 발명은, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 기판 전면에 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 1차 식각하여 제거함으로서 상기 제 1 포토레지스트 패턴 하부로 상기 제 1 폭보다 작은 제 2 폭을 갖는 게이트 전극을 형성하는 단계와; 상기 제 1 폭을 갖는 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 폴리실리콘의 반도체층에 오믹영역을 형성하고 동시에 상기 제 1 폭을 갖는 포토레지스트 패턴에 대응하는 부분은 액티브영역을 이루도록 하는 단계와; 열처리를 진행하여 상기 제 1 포토레지스트 패턴의 제 1 폭을 수축시킴으로서 상기 게이트 전극과 동일한 제 2 폭을 이루도록 하는 단계와; 상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계와; 상기 게이트 전극을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 게이트 전극 외측으로 노출된 액티브영역의 소정층이 LDD 영역을 이루도록 하는 단계와; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
Description
본 발명은 어레이 기판의 제조 방법에 관한 것으로, 특히 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 구비하며 상기 박막트랜지스터의 오프 전류(Ioff)를 저감시켜 소자 특성 및 신뢰성을 향상시킬 수 있으며, 나아가 상기 폴리실리콘의 반도체층 내부에 LDD 영역 형성을 위한 애싱(ashing)에 의한 게이트 절연막의 손상을 억제할 수 있는 어레이 기판의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자로서의 역할을 하는 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
한편, 상기 박막트랜지스터는 통상적으로 게이트 전극과 반도체층과 소스 및 드레인 전극을 주요 구성요소하고 있으며, 이때, 상기 반도체층은 주로 비정질 실리콘을 주로 이용하고 있다.
이러한 비정질 실리콘을 이용한 반도체층은 통상 순수 비정질 실리콘의 액티브영역과 상기 액티브영역 상부에서 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층의 이중층 구조를 이루는데, 서로 이격하는 형태의 오믹콘택층 형성 시 채널이 형성되어 박막트랜지스터의 특성을 좌우하는 액티브영역의 중앙부도 함께 식각됨으로서 그 특성이 저하되는 문제가 발생되고 있다.
나아가 소자 특성을 좌우하는 캐리어 이동도 특성이 0.1 내지 1.0㎠/V·s 정도가 되어 스위칭 소자로서 이용하는 데에는 문제되지 않지만, 구동소자로 이용하는 데에는 무리가 있다.
따라서 비정질 실리콘에 비해 캐리어 이동도가 100 내지 200배 정도 더 빠른 폴리실리콘을 이용하여 이를 반도체층으로 구현한 박막트랜지스터 구비함으로서 이를 스위칭 및 구동소자로서 이용하는 어레이 기판이 제안되었다.
하지만, 이러한 폴리실리콘으로 이루어진 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판에 있어서, 상기 폴리실리콘으로 이루어진 반도체층을 구비한 박막트랜지스터는 오프 전류 값(박막트랜지스터의 오프(off) 동작 동안 흐르는 드레인 전류(Ioff))이 증가하는 것이 문제가 되고 있다.
즉, 폴리실리콘의 반도체층을 구비한 박막트랜지스터는 비정질실리콘을 반도체층으로 한 박막트랜지스터에 비해 온(on) 전류와 오프(off) 전류가 모두 큰 값을 갖는데, 그 이유는 캐리어(carrier)의 이동도가 커서 소스-드레인의 도핑영역과 액티브 영역(채널)의 도핑되지 않은 영역의 경계면에서 누설전류가 증가하기 때문이다.
따라서, 어레이 기판 내에서 상기 폴리실리콘의 반도체층을 구비한 박막트랜지스터가 스위칭 박막트랜지스터로서 역할을 하는 경우, 스위칭 소자로서 작동하는 박막트랜지스터에 대해 요구되는 특성으로서 오프 전류(Ioff)값을 충분히 낮추는 것이 중요하다.
이러한 문제 즉, 폴리실리콘의 반도체층 내부에서 누설전류가 증가하는 문제를 해결하기 위해 가장 일반적으로 많이 쓰이는 방법은 고농도 도핑된 소스 및 드레인 영역과 게이트 전극 하부에 대응하는 도핑되지 않는 액티브영역 사이에 불순물을 저 농도로 도핑하여 저농도 도핑 영역(lightly doped drain: LDD)을 형성하고 있다.
도 1a 내지 도 1e는 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판에 있어 상기 폴리실리콘의 반도체층에 소스 및 드레인 영역과 LDD 영역을 형성하는 단계를 나타낸 제조 단계별 공정 단면도이다.
도 1a에 도시한 바와같이, 기판(10) 상에 비정질 실리콘 물질층(미도시)을 형성하고, 이에 대해 결정화 공정을 진행함으로서 폴리실리콘층(미도시)을 이루도록 한다.
이후, 상기 폴리실리콘층(미도시)을 패터닝함으로서 아일랜드 형태로서 폴리실리콘의 반도체층(15)을 형성한다.
다음, 상기 폴리실리콘의 반도체층(15) 위로 상기 기판(10) 전면에 게이트 절연막(18)을 형성하고, 연속하여 상기 게이트 절연막(18) 위로 금속물질을 증착하여 금속층(미도시)을 형성한다.
다음, 상기 금속층(미도시) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한 후 이를 패터닝함으로서 아일랜드 형태의 포토레지스트 패턴(81)을 이루도록 한다.
이후 상기 포토레지스트 패턴(81)을 이용하여 이의 외측으로 노출된 금속층(미도시)을 식각함으로서 상기 포토레지스트 패턴 하부로 게이트 전극(20)을 형성한다.
이때, 상기 금속층(미도시)의 식각에 있어 과식각(over etch)을 진행함으로서 상기 포토레지스트 패턴(81) 하부로 형성되는 상기 게이트 전극(20)의 폭이 상기 포토레지스트 패턴(81) 폭보다 작은 폭을 가지며 언더 컷(under cut) 형태를 이루도록 한다.
다음, 도 1b에 도시한 바와같이, 상기 포토레지스트 패턴(81)을 불순물의 도핑 방지 마스크로 하여 상기 폴리실리콘의 반도체층(15)에 대해 불순물을 고농도로 도핑함으로서 상기 포토레지스트 패턴(81) 외측으로 노출된 상기 폴리실리콘의 반도체층(15) 부분이 오믹영역(15b)을 이루도록 한다. 이때, 상기 포토레지스트 패턴(81)에 의해 블록킹되어 불순물이 도핑이 이루어지지 않은 폴리실리콘의 반도체층(15) 부분은 액티브영역(15a)을 이루게 된다.
다음, 도 1c에 도시한 바와같이, 애싱(ashing)을 진행하여 상기 포토레지스트 패턴(81)의 두께 및 폭을 줄임으로서 상기 포토레지스트 패턴(81)이 상기 게이트 전극(20) 상에서 상기 게이트 전극(20)의 폭보다 작은 폭을 갖도록 한다.
다음, 도 1d에 도시한 바와같이, 상기 애싱(ashing) 진행에 의해 그 폭이 줄어든 상기 포토레지스트 패턴(81) 외측으로 노출된 게이트 전극(20)에 대해 2차 식각을 진행함으로서 그 폭이 줄어들도록 한다.
이렇게 게이트 전극(20)의 폭이 줄어듦에 의해 상기 폴리실리콘의 반도체층(15)은 고농도의 불순물이 도핑되지 않는 액티브영역(15a)의 소정폭이 상기 게이트 전극(20) 외측으로 노출된 상태를 이루게 된다.
다음, 도 1e에 도시한 바와같이, 상기 폭이 줄어든 게이트 전극(20) 상부에 위치하는 포토레지스트 패턴(도 1d의 81)을 스트립(strip)을 진행하여 제거한다.
이후 상기 폭이 줄어든 게이트 전극(20) 외측으로 노출된 폴리실리콘의 반도체층(15)에 대해 상기 고농도보다 작은 저농도로 불순물을 도핑함으로서 상기 액티브영역(15a)과 오믹영역(15b) 사이에 각각 저농도의 불순물이 도핑된 LDD 영역(15c)이 형성되도록 한다.
따라서 이러한 진행에 의해 상기 폴리실리콘의 반도체층(15)은 액티브영역(15a)과 LDD영역(15c) 및 오믹영역(15b)의 구성을 갖는 상태를 이루게 된다.
하지만, 전술한 바와같은 방법에 의해 오믹영역(15b)과 LDD영역(15c)이 구비된 폴리실리콘의 반도체층(15)을 형성하는 경우, 상기 포토레지스트 패턴(도 1c의 81)에 대해 애싱(ashing) 진행 시 게이트 절연막(18)에 영향을 주어 표면 손상 또는 거칠기 등이 증가함으로서 추후 형성되는 물질층(미도시)과의 접합력 등을 약화시키고, 특히 게이트 전극(20)의 모서리 부분에 위치하는 게이트 절연막(18)이 손상이 발생됨으로서 이로 인해 상기 게이트 전극(20)의 하부로 보이드(void) 등이 발생되어 추후 형성되는 층의 단선 불량 등을 야기하는 등의 문제가 발생되고 있다.
더욱이 애싱(ashing)의 의해 상기 포토레지스트 패턴(도 1c의 81)의 폭을 줄이는 것은 상기 LDD영역(15c)의 길이를 크게 할 필요가 있을 경우, 애싱(ashing) 시간이 길어지며 이에 의해 애싱(ashing) 장비의 부하가 증가하여 상기 애싱(ashing) 공정의 단위 시간당 생산성을 저하시키는 요인이 되고 있다.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, LDD 영역이 구비된 폴리실리콘의 반도체층을 형성함에 있어 게이트 절연막에 손상 등의 영향이 없으며 단위 시간당 생산성 또한 향상시킬 수 있는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법은, 다수의 화소영역이 정의된 기판 상의 각 화소영역에 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 기판 전면에 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 상기 폴리실리콘의 반도체층의 중앙부에 대해 제 1 폭을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 1차 식각하여 제거함으로서 상기 제 1 포토레지스트 패턴 하부로 상기 제 1 폭보다 작은 제 2 폭을 갖는 게이트 전극을 형성하는 단계와; 상기 제 1 폭을 갖는 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 폴리실리콘의 반도체층에 오믹영역을 형성하고 동시에 상기 제 1 폭을 갖는 포토레지스트 패턴에 대응하는 부분은 액티브영역을 이루도록 하는 단계와; 열처리를 진행하여 상기 제 1 포토레지스트 패턴의 제 1 폭을 수축시킴으로서 상기 게이트 전극과 동일한 제 2 폭을 이루도록 하는 단계와; 상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계와; 상기 게이트 전극을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 게이트 전극 외측으로 노출된 액티브영역의 소정층이 LDD 영역을 이루도록 하는 단계와; 상기 게이트 전극 위로 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 각각 상기 소스 영역 및 드레인 영역과 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함한다.
이때, 상기 제 2 폭을 갖는 제 1 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계를 진행하긴 전에 상기 제 2 폭을 갖는 게이트 전극을 식각하여 상기 게이트 전극의 양측단의 소정폭을 제거함으로서 상기 제 2 폭을 갖는 포토레지스트 패턴 하부로 상기 게이트 전극이 제 2 폭보다 작은 제 3 폭을 이루도록 하는 단계를 더 진행하는 것이 특징이다.
그리고 상기 열처리 진행 시 상기 제 1 포토레지스트 패턴은 상기 제 1 폭은 수축하는 반면 그 두께는 팽창하여 더 증가하는 것이 특징이며, 상기 열처리는 120 내지 170℃로 진행하는 것이 특징이다.
한편, 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 제 2 폭을 갖는 게이트 전극을 형성하는 단계는 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서는, 애싱 진행 없이 열처리 공정 진행에 의해 제 1 포토레지스트 패턴의 폭이 줄어들고, 게이트 전극에 의해 상기 제 1 포토레지스트 패턴은 그 폭이 줄어듦이 자동적으로 제어됨으로 종래의 애싱에 의해 포토레지스트 패턴의 두께와 폭을 줄이는 방법대비 오차 범위가 작으며 안정적인 장점을 갖는다 .
나아가 애싱 진행이 생략됨으로서 게이트 절연막의 표면 거칠기 증가와 게이트 전극의 모서리 부분에서의 게이트 절연막의 손상에 의한 보이드 등이 전혀 형성되지 않으므로 이후 진행되는 공정에 의해 형성되는 층은 게이트 절연막의 손상에 기인되는 단선, 접합력 저감 등에 의해 발생될 수 있는 불량이 원천적으로 억제됨으로서 종래의 애싱을 포함하는 어레이 기판의 제조 방법 대비 불량률을 저감시키는 효과가 있다.
나아가 열처리 공정은 애싱 공정과는 달리 상기 제 1 포토레지스트 패턴의 폭 수축량에 거의 관계없이 진행될 수 있으므로 LDD영역의 길이가 1 내지 3㎛ 더 길어진다 하더라도 그 진행 시간은 동일하게 진행된다. 따라서 LDD 영역의 길이 변화에 관계없이 단위 시간당 생산성은 동일하게 유지됨으로서 애싱공정 진행시 발생되는 LDD영역의 길이 증가에 의한 단위 시간당 생산성을 저하하는 등의 문제는 원천적으로 방지할 수 있는 장점을 갖는다.
또한, LDD 영역을 구비한 폴리실리콘의 반도체층을 포함하는 박막트랜지스터를 구비하며 상기 박막트랜지스터의 오프 전류(Ioff)를 저감시켜 소자 특성 및 신뢰성을 향상시키는 효과가 있다.
도 1a 내지 도 1e는 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판에 있어 상기 폴리실리콘의 반도체층에 소스 및 드레인 영역과 LDD 영역을 형성하는 단계를 나타낸 제조 단계별 공정 단면도.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 3은 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 의해 그 제 1 폭이 5㎛, 8㎛, 10㎛ 인 제 1 포토레지스트 패턴에 대해 그 처리 시간은 동일한 상태에서 그 온도(130℃, 140℃, 150℃)를 달리하며 열처리 공정을 진행하였을 때의 폭의 줄어듦을 찍은 사진.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도.
도 3은 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 의해 그 제 1 폭이 5㎛, 8㎛, 10㎛ 인 제 1 포토레지스트 패턴에 대해 그 처리 시간은 동일한 상태에서 그 온도(130℃, 140℃, 150℃)를 달리하며 열처리 공정을 진행하였을 때의 폭의 줄어듦을 찍은 사진.
이하, 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(TrA)이라 정의한다.
나아가 본 발명의 실시예에 언급된 고농도와 저농도에 대해 명확히 정의한다.
본 발명의 실시예에 따른 어레이 기판(101)의 제조 방법에 있어서는 고농도와 저농도를 언급하고 있으며, 이때 고농도는 저농도 대비 수 십배 내지 수천 배 더 큰 농도를 가지며, 저농도는 불순물이 1*1012/㎠ 내지 1*1014/㎠ 정도의 도즈량으로 도핑 된다는 것을 의미하고, 고농도는 불순물이 1*1016/㎠ 내지 9*1018/㎠ 정도의 도즈량으로 도핑되는 것을 의미한다.
우선, 도 2a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리재질 또는 유연한 특성을 갖는 플라스틱 재질의 기판 상의 전면에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성한다.
이때, 상기 기판(101) 상에 상기 비정질 실리콘층을 형성하기 이전에 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(미도시)을 우선 형성한다.
상기 버퍼층(미도시)은 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 재결정화 할 경우, 가열 또는 레이저 빔 조사 시에 의해 발생하는 열로 인해 상기 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. 이러한 버퍼층(미도시)은 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.
도면에 있어서는 상기 버퍼층(미도시)을 생략하고 상기 기판(101)상에 비정질 실리콘층(미도시)을 직접 형성한 것을 일례로 나타내었다.
다음, 상기 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(104)을 이루도록 한다.
이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.
상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정이 될 수 있으며, 상기 레이저를 이용하는 결정화 공정은 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)를 통한 결정화 또는 SLS(Sequential lateral Solidification)을 통한 결정화 공정이 될 수 있다.
다음, 도 2b에 도시한 바와같이, 상기 폴리실리콘층(도 2a의 104)에 대해 포토레지스트의 도포를 통한 포토레지스트층(미도시) 형성, 노광 마스크(미도시)를 이용한 노광, 노광된 포토레지스트층(미도시)의 현상을 통한 포토레지스트 패턴(미도시) 형성, 상기 포토레지스트 패턴(미도시)을 이용한 상기 폴리실리콘층(도 2a의 104)의 식각, 및 상기 포토레지스트 패턴(미도시)의 스트립(strip) 등의 다수의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P) 내의 소자영역(TrA)에 아일랜드 형태의 폴리실리콘의 반도체층(115)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 상기 폴리실리콘의 반도체층(115) 위로 상기 기판(101)의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 게이트 절연막(118)을 형성한다.
다음, 도 2d에 도시한 바와같이, 상기 게이트 절연막 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu), 구리합금 중 하나를 증착하거나, 또는 둘 이상을 연속하여 증착함으로서 단일층 또는 다중층 구조의 제 1 금속층(119)을 형성한다.
도면에 있어서는 상기 제 1 금속층(119)이 단일층 구조를 갖도록 형성한 것을 일례로 나타내었다.
그리고 상기 제 1 금속층 위로 포토레지스트를 도포하여 상기 기판(101) 전면에 제 1 포토레지스트층(미도시)을 형성하고, 이에 대해 노광 마스크(미도시)를 이용한 노광 및 현상 공정을 진행함으로서 상기 각 소자영역(TrA)에 있어 상기 각 폴리실리콘의 반도체층(115)의 중앙부에 대응하여 제 1 폭을 갖는 제 1 포토레지스트 패턴(181)을 형성한다. 동시에 게이트 배선이 형성될 부분에 대해서도 상기 제 1 금속층 위로 제 2 포토레지스트 패턴(미도시)을 형성한다.
이때, 상기 포토레지스트는 소정 온도(120 내지 170℃)로 가열 시 기판(101)에 수직한 방향으로 부피 팽창이 진행됨으로서 기판(101)과 수평한 방향으로는 수축이 발생되는 특성을 갖는 것이 특징이다.
따라서 이러한 특성을 갖는 포토레지스트로 상기 제 1 포토레지스트 패턴(181)이 형성됨에 의해 상기 제 1 포토레지스트 패턴(181)은 소정 온도(120 내지 170℃)로 가열될 경우 기판(101)에 수직한 방향으로 팽창함으로서 기판(101)과 수평한 즉, 상기 제 1 포토레지스트 패턴(181)의 폭 방향으로는 수축이 발생되는 특성을 갖는다.
다음, 도 2e에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181) 및 제 2 포토레지스트 패턴(미도시) 외측으로 노출된 상기 제 1 금속층(도 2d의 119)에 대해 식각액을 이용한 식각, 더욱 정확히는 과 식각(over etch)을 진행함으로서 각 소자영역(TrA)에는 상기 제 1 포토레지스트 패턴(181) 하부로 상기 제 1 폭보다 작은 제 2 폭을 갖는 게이트 전극(120)을 형성하고, 동시에 상기 게이트 절연막(118) 위로 상기 제 2 포토레지스트 패턴(미도시) 하부로는 일 방향으로 연장하는 게이트 배선(미도시)을 형성한다.
상기 제 1 금속층(도 2d의 119)의 과식각 진행에 의해 상기 게이트 전극(120)은 상기 제 1 포토레지스트 패턴(181) 하부로 언더컷(under cut) 형태를 이루는 것이 특징이다.
다음, 도 2f에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181)을 도핑 블록킹 마스크로 하여 불순물의 고농도 도핑을 실시함으로서 상기 폴리실리콘의 반도체층(115) 중 상기 제 1 포토레지스트 패턴(191) 외측으로 노출된 부분에 대해 고농도의 불순물이 주입되도록 한다.
이렇게 고 농도의 불순물이 주입된 폴리실리콘의 반도체층(115) 부분은 각각 오믹영역(115b)을 이룬다. 이때, 상기 오믹영역(115b) 사이로 상기 제 1 포토레지스트 패턴(181)에 대응된 부분은 블록킹되어 불순물의 도핑이 이루어지지 않음으로서 순수한 폴리실리콘 상태를 유지함으로서 액티브 영역(115a)을 이루게 된다.
한편, 상기 불순물은 n타입의 경우 5족 원소인 안티몬(Sb), 비소(As), 인(P) 중 어느 하나가 될 수 있으며, p타입의 경우 3족 원소인 붕소(B), 갈륨(Ga), 인듐(In) 중 어느 하나가 될 수 있다.
다음, 도 2g에 도시한 바와같이, 상기 오믹영역(115b)이 형성된 상태의 기판(101)을 열처리 장치(미도시) 예를들면 오븐(oven) 또는 퍼나스(furnace) 내부에 위치시키거나 또는 핫 플레이트(hot plate) 상에 위치시킨 후 소정온도 즉, 120 내지 170℃로 가열하는 열처리 공정을 진행함으로서 상기 제 1 포토레지스트 패턴(181)의 제 1 폭을 상기 제 1 폭보다 작은 제 3 폭이 되도록 한다.
이러한 제 1 포토레지스트 패턴(181)을 열처리하여 그 형태를 변형하는 것을 리플로우(reflow) 공정이라 칭한다.
이러한 열처리 공정 진행에 의해 상기 제 1 포토레지스트 패턴(181)은 상기 기판(101) 면에 수직한 방향으로 부피 팽창이 발생되며 이에 의해 기판(101)면에 수평한 상기 제 1 포토레지스트 패턴(181)의 제 1 폭 방향으로는 수축이 발생됨으로서 상기 제 1 포토레지스트 패턴(181)은 상기 제 1 폭 대비 작은 제 3 폭을 갖는 상태가 된다.
이때, 상기 제 1 폭 대비 제 3 폭으로 줄어들게 되는 폭 크기는 상기 게이트 전극(120)에 의해 결정되는 것이 또 다른 특징이다.
상기 열처리의 의해 상기 제 1 포토레지스트 패턴(181)은 기판(101)면에 수직한 방향으로는 부피 팽창이 발생함으로서 폭이 줄어들게 되는데, 이러한 폭의 줄어듦을 게이트 전극(120)과 접촉하는 부분에 대해서는 상기 게이트 전극(120)의 표면 장력에 영향으로 발생되지 않는다.
따라서 상기 열처리 공정 진행에 의해 상기 제 1 포토레지스트 패턴(181)은 폭의 수축이 발생되지만, 게이트 전극(120)과 접촉하는 부분에서는 폭의 수축이 제한됨으로서 최종적으로 상기 열처리 공정 진행에 의해 상기 제 1 포토레지스트 패턴(181)은 상기 게이트 전극(120)의 제 2 폭과 동일한 제 3 폭을 갖는 상태를 이루게 되는 것이 특징이다.
상기 제 1 포토레지스트 패턴(81)의 이러한 특징에 의해 상기 제 1 포토레지스트 패턴(181)은 그 폭이 줄어듦이 자동적으로 제어됨으로 종래의 애싱(ashing)에 의해 포토레지스트 패턴(도 1의 81)의 두께와 폭을 줄이는 방법대비 오차 범위가 작으며 안정적인 것이 특징이다.
나아가 애싱(ashing) 진행이 생략됨으로서 게이트 절연막(118)의 표면 거칠기 증가와 게이트 전극(120)의 모서리 부분에서의 게이트 절연막(118)의 손상에 의한 보이드(void) 등이 전혀 형성되지 않는다.
따라서 상기 게이트 절연막(118)이 애싱(ashing) 진행에 의한 영향을 전혀 받지 않으므로 이후 진행되는 공정에 의해 형성되는 층은 게이트 절연막(118)의 손상에 기인되는 단선, 접합력 저감 등에 의해 발생될 수 있는 불량이 원천적으로 억제될 수 있다.
나아가 상기 열처리 공정은 애싱(ashing) 공정과는 달리 상기 제 1 포토레지스트 패턴(181)의 폭 수축량에 거의 관계없이 진행될 수 있으므로 LDD영역(도 2n의 115c)의 길이가 1 내지 3㎛ 더 길어진다 하더라도 그 진행 시간은 동일하게 진행된다.
LDD 영역(도 2n의 115c)의 길이 변화에 관계없이 단위 시간당 생산성은 동일하게 유지됨으로서 애싱(ashing) 공정 진행시 발생되는 LDD영역(도 2n의 115c)의 길이 증가에 의한 단위 시간당 생산성을 저하하는 등의 문제는 원천적으로 방지할 수 있는 장점을 갖는다.
도 3은 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 의해 그 제 1 폭이 5㎛, 8㎛, 10㎛ 인 제 1 포토레지스트 패턴에 대해 그 처리 시간은 동일한 상태에서 그 온도(130℃, 140℃, 150℃)를 달리하며 열처리 공정을 진행하였을 때의 폭의 줄어듦을 찍은 사진이다. 이때, skip 이라 언급된 것은 열처리 전의 상태를 나타낸 것이다.
도시한 바와같이, 제 1 포토레지스트 패턴은 열처리 전(skip)에는 게이트 전극의 폭보다 큰 폭을 가졌지만, 각 온도 즉, 130℃, 140℃, 150℃로 가열되어 소정 시간이 흐른 뒤에는 기판 면에 수직한 방향으로 팽창이 발생됨으로서 그 두께는 더 커진 반면 그 폭은 모두 이의 하부에 위치하는 게이트 전극의 폭과 동일한 수준으로 줄어들었음을 알 수 있다.
이때, 기판 면에 수직한 방향으로 부피 팽창에 의해 상기 제 1 포토레지스트 패턴의 상면은 평탄한 상태에서 라운딩 상태가 되었음을 알 수 있다.
한편, 종래의 어레이 기판(도 1e의 10)의 제조에 있어서 상기 폴리실리콘의 반도체층(도 1e의 15)에 형성되는 LDD영역(도 1e의 15c)의 길이는 게이트 전극(도 1e의 20) 형성을 위한 과 식각 정도와 애싱(ashing)에 의해 포토레지스트 패턴(도 1e의 81)의 측면이 제거되는 량을 콘트롤 해야 하므로 실질적으로 LDD 영역(도 1e의 15c)의 길이는 2가지 팩터(게이트 전극의 과식각 및 애싱(ashing)량)에 의해 조절될 수 있었다.
하지만, 전술한 바와같이 진행되는 본 발명의 실시예에 따른 어레이 기판(101)의 제조 방법에 의해서는 상기 폴리실리콘의 반도체층(115)에 형성되는 LDD영역(도 2n의 115c)의 길이는 실질적으로 제 1 포토레지스트 패턴(181) 하부에 위치하는 게이트 전극(120) 형성 시의 과식각(over etch) 정도에 의해서만 콘트롤 된다 할 수 있다. 즉, 열처리 공정 진행에 의해 상기 제 1 포토레지스트(181)의 폭은 줄어들지만 이는 게이트 전극(120)의 표면 장력에 의해 자동적으로 게이트 전극(120)의 폭과 같은 수준이 되도록 진행됨으로 상기 제 1 포토레지스트 패턴(181)의 폭 줄임은 실질적인 LDD영역(도 2n의 115c)의 길이를 결정하는 팩터가 되지 않는다.
따라서 본 발명의 실시예에 따른 어레이 기판(101)의 제조 방법은 LDD 영역(도 2n의 115c)의 길이 조절 시 한가지의 팩터(게이트 전극의 과식각)만을 고려하게 되면 되므로 공정 안정성이 2가지 팩터(게이트 전극의 과식각 및 애싱(ashing)량)가 고려되어야 하는 애싱(ashing)을 포함하는 종래의 어레이 기판(도 1e의 10)의 제조 방법대비 우수한 장점을 갖는다 할 것이다.
다음, 도 2h에 도시한 바와같이, 그 폭이 상기 게이트 전극(120)과 동일한 폭을 갖도록 줄어든 상태의 제 1 포토레지스트 패턴(181)이 구비된 상태에서 상기 게이트 전극(120)을 식각액에 노출시켜 2차 식각을 진행함으로서 상기 제 2 폭을 상기 제 2 폭보다 작은 제 4 폭을 갖도록 함으로서 상기 제 3 폭을 갖는 제 1 포토레지스트 패턴(181) 하부로 상기 제 4 폭을 갖는 게이트 전극(120)이 언더컷(under cut) 형태를 이루도록 한다.
이러한 게이트 전극(120)의 2차 식각은 추후 형성될 LDD 영역(도 2n의 115c)의 길이를 증가시키기 위한 것으로, 이러한 게이트 전극(120)의 2차 식각은 반드시 진행할 필요는 없으며 생략될 수 있다.
상기 게이트 전극(120)의 2차 식각을 생략하는 경우, 추후 형성되는 LDD영역(도 2n의 115c)의 길이는 상기 제 1 폭을 갖는 제 1 포토레지스트 패턴(도 2e의 181)과 제 3 폭을 갖는 제 1 포토레지스트 패턴(도 2g의 181) 간의 폭 차이의 1/2의 크기를 갖게 된다.
그리고 상기 게이트 전극(120)의 2차 식각을 진행하는 경우, 상기 LDD 영역(도 2n의 115c)의 길이는 상기 제 1 폭을 갖는 제 1 포토레지스트 패턴(도 2e의 181)과 제 3 폭을 갖는 제 1 포토레지스트 패턴(도 2g의 181) 간의 폭 차이의 1/2의 크기에 2차 식각 시 제거된 게이트 전극(120)의 일측 폭만큼이 더 증가된 크기를 갖는다.
다음, 도 2i에 도시한 바와같이, 스트립(strip)을 진행하여 상기 게이트 전극(120) 상부에 위치하는 상기 제 1 포토레지스트 패턴(181)과 상기 게이트 배선(미도시) 위에 형성된 제 2 포토레지스트 패턴(미도시)을 제거함으로서 상기 게이트 전극(120) 및 게이트 배선(미도시)을 노출시킨다.
다음, 도 2j에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(도 2h의 181)이 제거됨으로소 노출된 상기 게이트 전극(120)을 불순물의 도핑 블록킹 마스크로 하여 저농도의 불순물 도핑을 진행함으로서 상기 게이트 전극(120) 외측으로 노출된 액티브영역(115a)이 LDD영역(115c)을 이루도록 한다.
이때, 상기 오믹영역(115b) 또한 상기 저농도의 도핑이 이루어지지만 상기 오믹영역(115b)은 상기 저농도보다 수 백배 내지 수 만배 더 큰 고농도의 불순물이 도핑된 상태가 되므로 상기 불순물의 저농도 도핑이 이루진다 하더라도 여전히 오믹영역(115b)을 이루게 된다.
따라서 이러한 공정 진행에 의해 상기 폴리실리콘의 반도체층(115)은 게이트 전극(120)에 대응하여 순수 폴리실리콘으로 이루어진 액티브 영역(115a)과 이의 양측으로 소정폭에 대해 저농도의 불순물 도핑이 이루어진 LDD영역(115c) 그리고 이들 각각 LDD 영역(155c) 외측으로 오믹영역(115b)이 형성된 상태를 이루게 된다.
다음, 도 2k에 도시한 바와 같이, 상기 게이트 배선(미도시) 및 게이트 전극(120) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 상기 기판(101) 전면에 층간절연막(123)을 형성한다.
이후, 상기 층간절연막(123)을 마스크 공정을 진행하여 패터닝함으로서 상기 폴리실리콘의 반도체층 중 상기 각 오믹영역(115b)을 각각 노출시키는 반도체층 콘택홀(125)을 형성한다.
다음, 도 2l에 도시한 바와 같이, 상기 반도체층 콘택홀(125)을 구비한 층간절연막(123) 위로 전면에 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 구리(Cu), 구리합금 중에서 선택되는 하나 또는 둘 이상을 증착하여 단일층 또는 다중층 구조의 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(123) 위로 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 소자영역(TrA)에 있어서는 상기 층간절연막(123) 위로 상기 일 반도체층 콘택홀(125a)을 통해 상기 소스 영역(115b)과 접촉하는 소스 전극(133)과, 상기 소스 전극(133)과 이격하며, 상기 또 다른 일 반도체층 콘택홀(125)을 통해 상기 드레인 영역(115b)과 접촉하는 드레인 전극(136)을 형성한다.
이때, 전술한 부분까지 진행함으로써 각 소자영역(TrA)에는 LDD 영역(115c)을 포함하는 폴리실리콘의 반도체층(115)을 구비한 박막트랜지스터(Tr)를 완성하게 된다.
이러한 박막트랜지스터(Tr)는 상기 기판(101)상의 소자영역(TrA)에 폴리실리콘의 반도체층(115)과, 게이트 절연막(118)과, 게이트 전극(120)과, 반도체층 콘택홀(125)이 구비된 층간절연막(123)과, 상기 반도체층 콘택홀(125)을 통해 각각 오믹영역(115b)과 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)의 적층 구성을 이루게 된다.
다음, 도 2m에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴(photo acryl)을 도포함으로써 보호층(150)을 형성한다.
이후, 상기 보호층(150)을 패터닝함으로써 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 형성한다.
다음, 도 2n에 도시한 바와 같이, 상기 드레인 콘택홀(153)을 구비한 보호층(150) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 패터닝함으로써 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 각 화소영역(P)별로 형성함으로서 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
이러게 화소전극(160)까지 형성된 어레이 기판(101)은 추가적인 공정 진행에 의해 절연층(미도시)을 더 형성하고, 상기 절연층 위로 각 화소전극(160)에 대해 바(bar) 개구를 갖는 공통전극(미도시)을 더 형성할 수도 있으며, 나아가 상기 화소전극(160)이 형성된 동일한 층에 상기 화소전극(160)과 교대하는 형태로 공통전극(미도시)을 형성할 수도 있으며, 또는 상기 화소전극(160)을 제 1 전극으로 하여 이의 상부에 유기 발광층(미도시)과 제 2 전극(미도시)을 더 형성할 수도 있다.
본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
101 : 어레이 기판
115 : 반도체층
115a : 액티브 영역
115b : 오믹영역
118 : 게이트 절연막
120 : 게이트 전극
181 : 제 1 포토레지스트 패턴
P : 화소영역
TrA : 소자영역
115 : 반도체층
115a : 액티브 영역
115b : 오믹영역
118 : 게이트 절연막
120 : 게이트 전극
181 : 제 1 포토레지스트 패턴
P : 화소영역
TrA : 소자영역
Claims (9)
- 다수의 화소영역이 정의된 기판 상의 각 화소영역에 반도체층을 형성하는 단계와;
상기 반도체층 위에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위를 포함하는 상기 기판 전면에 걸쳐 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층 위에 제 1 폭을 갖는 제 1 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 포토레지스트 패턴에 의해 하부의 상기 제 1 금속층을 1차 과식각하여 상기 제 1 포토레지스트 패턴 하부에 상기 제 1 폭보다 작은 제 2 폭을 갖는 언더컷형태의 게이트 전극패턴을 형성하는 단계와;
상기 포토레지스트 패턴을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 반도체층에 상기 제 1 폭의 액티브영역과 그 양측의 오믹영역을 형성하는 단계와;
열처리를 진행하여 상기 제 1 포토레지스트 패턴의 폭을 수축시켜 상기 제 1 폭 보다 작은 폭을 가진 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 2 포토레지스트 패턴에 의해 하부의 상기 게이트 전극패턴을 2차 과식각하여 상기 제 2 포토레지스트 패턴 하부에 상기 제 2 폭보다 작은 제 3 폭을 갖는 언더컷형태의 게이트 전극을 형성하는 단계와;
상기 제 2 포토레지스트 패턴을 제거함으로서 상기 게이트 전극을 노출시키는 단계와;
상기 게이트 전극을 도핑 블록킹 마스크로 하여 제 1 농도의 불순물을 도핑함으로서 상기 게이트 전극 외측으로 노출된 액티브영역에 LDD 영역을 형성하는 단계와;
상기 게이트 전극 위에 상기 오믹영역을 노출시키는 반도체층 콘택홀을 구비한 층간절연막을 형성하는 단계와;
상기 층간절연막 위에 상기 반도체층 콘택홀을 통해 각각 상기 오믹영역과 접촉하고 서로 이격하는 소스 및 드레인 전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 삭제
- 제 1 항에 있어서,
상기 열처리 진행에 의해 상기 제 1 포토레지스트 패턴은 상기 제 1 폭은 수축하고 그 두께는 팽창하여 증가하는 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 열처리는 120 내지 170℃로 진행하는 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,
상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 5 항에 있어서,
상기 제 2 폭을 갖는 게이트 전극을 형성하는 단계는 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함하는 어레이 기판의 제조 방법. - 제 1 항에 있어서, 상기 열처리에 의해 수축되는 제 1 포토레지스트 패턴의 폭은 게이트 전극패턴의 폭에 따라 결정되는 것이 특징인 어레이 기판의 제조 방법.
- 제 7 항에 있어서, 상기 제 2 포토레지스트 패턴은 상기 게이트 전극패턴의 제 2 폭으로 형성되는 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서, 상기 반도체층은 폴리실리콘으로 이루어진 것을 특징으로 하는 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| KR20150077165A KR20150077165A (ko) | 2015-07-07 |
| KR102161585B1 true KR102161585B1 (ko) | 2020-10-05 |
Family
ID=53789985
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102161585B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107706116A (zh) * | 2017-09-15 | 2018-02-16 | 惠科股份有限公司 | 主动阵列开关的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101108318B1 (ko) * | 2004-09-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막트랜지스터의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090067997A (ko) * | 2007-12-21 | 2009-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 레지스트 패턴 형성방법 |
| KR101030968B1 (ko) * | 2009-05-15 | 2011-04-28 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조방법 |
| KR20120075037A (ko) * | 2010-12-28 | 2012-07-06 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
-
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- 2013-12-27 KR KR1020130166079A patent/KR102161585B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101108318B1 (ko) * | 2004-09-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막트랜지스터의 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20150077165A (ko) | 2015-07-07 |
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