KR102092544B1 - 어레이 기판 및 이의 제조 방법 - Google Patents

어레이 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR102092544B1
KR102092544B1 KR1020120157724A KR20120157724A KR102092544B1 KR 102092544 B1 KR102092544 B1 KR 102092544B1 KR 1020120157724 A KR1020120157724 A KR 1020120157724A KR 20120157724 A KR20120157724 A KR 20120157724A KR 102092544 B1 KR102092544 B1 KR 102092544B1
Authority
KR
South Korea
Prior art keywords
layer
gate
region
electrode
forming
Prior art date
Application number
KR1020120157724A
Other languages
English (en)
Other versions
KR20140088635A (ko
Inventor
정인상
정영기
신동채
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020120157724A priority Critical patent/KR102092544B1/ko
Publication of KR20140088635A publication Critical patent/KR20140088635A/ko
Application granted granted Critical
Publication of KR102092544B1 publication Critical patent/KR102092544B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은, 소자영역이 구비된 화소영역이 정의된 기판과; 상기 기판 상에 일 방향으로 연장하며 이중층 구조를 갖는 게이트 배선과, 상기 게이트 배선의 하부층이 상기 소자영역으로 연장되어 형성된 단일층 구조의 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 소자영역에 형성되며 상기 게이트 전극에 대응하여 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 오믹영역으로 구성된 폴리실리콘의 반도체층과; 상기 폴리실리콘의 반도체의 오믹영역과 각각 접촉하며 상기 액티브영역을 사이에 두고 이격하며 형성된 소스 전극 및 드레인 전극과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 각 화소영역에 형성된 화소전극을 포함하는 어레이 기판 및 이의 제조 방법을 제공한다.

Description

어레이 기판 및 이의 제조 방법{Array substrate for liquid crystal display device and method of fabricating the same }
본 발명은 어레이 기판에 관한 것으로, 특히 폴리 실리콘의 반도체층을 갖는 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자로서의 역할을 하는 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
한편, 상기 박막트랜지스터는 통상적으로 게이트 전극과 반도체층과 소스 및 드레인 전극을 주요 구성요소하고 있으며, 이때, 상기 반도체층은 주로 비정질 실리콘을 주로 이용하고 있다.
이러한 비정질 실리콘을 이용한 반도체층은 통상 순수 비정딜 실리콘의 액티브층과 상기 액티브층 상부에서 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층의 이중층 구조를 이루는데, 서로 이격하는 형태의 오믹콘택층 형성 시 채널이 형성되어 박막트랜지스터의 특성을 좌우하는 액티브층의 중앙부도 함께 식각됨으로서 그 특성이 저하되는 문제가 발생되고 있다.
나아가 소자 특성을 좌우하는 캐리어 이동도 특성이 0.1 내지 1.0㎠/V·s 정도가 되어 스위칭 소자로서 이용하는 데에는 문제되지 않지만, 구동 소자로 이용하는 데에는 무리가 있다.
따라서, 비정질 실리콘에 비해 캐리어 이동도가 100 내지 200배정도 더 폴리실리콘을 반도체층으로 한 박막트랜지스터를 구비한 어레이 기판이 제안되었다.
도 1은 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판의 하나의 화소영역에 대한 단면도이다.
도시한 바와같이, 투명한 절연기판(1) 상에 상기 각 박막트랜지스터(Tr)가 구비되는 소자영역(DA)에 대응하여 차광패턴(5)이 구비되고 있으며, 이러한 차광패턴(5) 위로 전면에 버퍼층(10)이 구비되고 있다.
상기 차광패턴(5)은 폴리실리콘의 반도체층(13)으로 외부로부터의 광이 입사되는 것을 방지하기 위해 형성되고 있는 것이다.
폴리실리콘의 반도체층(13)의 경우 액티브영역(13a)에 광이 입사되는 경우 광 누설 전류가 발생되어 박막트랜지스터(Tr)를 오작동 시키는 문제가 발생하며 이를 방직하기 위해 상기 차광패턴(5)을 형성하는 것이다.
그리고, 상기 버퍼층(10) 위로 상기 소자영역(DA)에 순수 폴리실리콘의 액티브영역(13a)과 이의 양측으로 불순물이 도핑된 오믹영역(13b)으로 이루어진 폴리실리콘의 반도체층(13)이 구비되어 있다.
또한, 상기 폴리실리콘의 반도체층(13) 위로 상기 오믹영역(13b)을 각각 노출시키는 반도체층 콘택홀(25)을 구비한 층간절연막(23)이 구비되고 있으며, 상기 층간절연막(23) 위로 상기 반도체층 콘택홀(25)을 통해 상기 오믹영역(13b)과 각각 접촉하며 서로 이격하는 소스 전극(33) 및 드레인 전극(36)이 형성되고 있다.
이때, 상기 소자영역(DA)에 순차 적층된 상기 폴리실리콘의 반도체층(13)과, 게이트 절연막(16)과, 게이트 전극(18)과, 반도체층 콘택홀(25)을 갖는 층간절연막(23)과, 서로 이격하는 소스 및 드레인 전극(33, 36)은 탑 게이트 구조의 박막트랜지스터(Tr)를 이룬다.
그리고, 상기 박막트랜지스터(Tr) 위로 상기 드레인 전극(36)을 노출시키는 드레인 콘택홀(43)을 갖는 보호층(40)이 구비되고 있으며, 상기 보호층(40) 위로 상기 드레인 콘택홀(43)을 통해 상기 드레인 전극(36)과 접촉하는 화소전극(50)이 형성되고 있다.
이러한 구성을 갖는 종래의 폴리실리콘의 반도체층을 갖는 어레이 기판(1)은 총 7회의 마스크 공정을 필요로 하고 있다.
즉, 상기 차광패턴(5)을 형성하는 단계, 폴리실리콘의 반도체층(13)을 형성하는 단계, 게이트 전극(18)을 형성하는 단계, 반도체층 콘택홀(25)을 갖는 층간절연막(23)을 형성하는 단계, 소스 및 드레인 전극(33, 36)을 형성하는 단계, 드레인 콘택홀(43)을 갖는 보호층(40)을 형성하는 단계 및 화소전극(50)을 형성하는 단계의 7마스크 공정을 통해 종래의 폴리실리콘의 반도체층(13)을 구비한 어레이 기판(1)은 완성되고 있다.
하지만, 마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 저하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.
따라서, 폴리실리콘의 반도체층(13)을 갖는 탑 게이트 구조의 박막트랜지스터(Tr)가 구비된 종래의 어레이 기판(1)은 마스크 공정을 저감시켜 단위 시간당 생산성 향상 및 제조 비용을 저감시키는 것이 요구되고 있다.
상기 문제점을 해결하기 위하여, 본 발명은 일반적으로 비정질 실리콘을 이용한 박막트랜지스터 구조인 보텀 게이트(bottom gate) 구조로 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 구현함으로서 마스크 공정 저감을 통해 제조 비용을 저감시킬 수 있는 어레이 기판 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 어레이 기판은, 소자영역이 구비된 화소영역이 정의된 기판과; 상기 기판 상에 일 방향으로 연장하며 이중층 구조를 갖는 게이트 배선과, 상기 게이트 배선의 하부층이 상기 소자영역으로 연장되어 형성된 단일층 구조의 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 소자영역에 형성되며 상기 게이트 전극에 대응하여 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 오믹영역으로 구성된 폴리실리콘의 반도체층과; 상기 폴리실리콘의 반도체의 오믹영역과 각각 접촉하며 상기 액티브영역을 사이에 두고 이격하며 형성된 소스 전극 및 드레인 전극과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 각 화소영역에 형성된 화소전극을 포함한다.
이때, 상기 게이트 배선은 고 용융점을 가지며 서로 상이한 식각율을 갖는 금속물질로 이루어지며, 상기 고용융점을 가지며 서로 상이한 식각율을 갖는 금속물질은 몰리티타늄(MoTi)과 몰리브덴(Mo)인 것이 특징이다.
그리고, 상기 게이트 배선의 하부층은 몰리티타늄(MoTi)으로 이루어지며, 상기 게이트 배선의 상부층은 몰리브덴(Mo)로 이루어진 것이 특징이며, 상기 게이트 배선의 하부층의 두께보다 상기 상부층의 두께가 더 두껍게 형성되는 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은의 제조 방법은, 소자영역이 구비된 화소영역이 정의된 기판 상에 일 방향으로 연장하는 이중층 구조를 갖는 게이트 배선과, 상기 게이트 배선의 하부층이 상기 소자영역으로 연장하여 단일층 구조를 이루는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 소자영역에 상기 게이트 전극에 대응하여 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 오믹영역으로 이루어진 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체의 오믹영역과 각각 접촉하며 상기 액티브영역을 사이에 두고 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비한 보호층을 형성하는 단계와; 상기 보호층 위로 각 화소영역 내에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
그리고 이중층 구조를 갖는 상기 게이트 배선과, 상기 게이트 배선의 하부층이 상기 소자영역으로 연장하여 단일층 구조를 이루는 상기 게이트 전극을 형성하는 단계는, 상기 기판 상에 고용융점을 가지며 서로 상이한 식각율을 갖는 2가지의 금속물질을 연속하여 증착함으로서 하부층과 상부층의 이중층 구조를 갖는 제 1 금속층을 형성하는 단계와; 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴을 외측으로 노출된 이중층 구조를 갖는 상기 제 1 금속층을 제거하여 이중층 구조의 상기 게이트 배선과 이와 연결된 이중층 구조의 게이트 금속패턴을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 게이트 금속패턴을 노출시키는 단계와; 식각을 진행하여 상기 게이트 금속패턴의 상부층을 제거함으로서 단일층 구조의 상기 게이트 전극을 형성하는 단계와; 스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
그리고, 상기 고용융점을 가지며 서로 상이한 식각율을 갖는 금속물질은 몰리티타늄(MoTi)과 몰리브덴(Mo)이며, 상기 제 1 금속층의 하부층은 몰리티타늄(MoTi)으로 이루어지며, 상기 제 1 금속층의 상부층은 몰리브덴(Mo)로 이루어진 것이 특징이며, 상기 제 1 전극의 하부층보다 상부층의 두께를 더 두껍게 형성하는 것이 특징이다.
또한, 상기 게이트 절연막 위로 상기 소자영역에 상기 게이트 전극에 대응하여 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 오믹영역으로 이루어진 폴리실리콘의 반도체층을 형성하는 단계는, 상기 게이트 절연막 위로 비정질 실리콘을 전면에 증착하여 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 패터닝하여 상기 소자영역에 비정질 실리콘 패턴을 형성하는 단계와; 상기 비정질 실리콘 패턴을 결정화하여 순수 폴리실리콘의 반도체층을 형성하는 단계와; 상기 순수 폴리실리콘의 반도체층 상부로 상기 게이트 전극에 대응하여 도핑 블록킹 마스크를 형성하는 단계와; 상기 순수 폴리실리콘의 반도체층에 불순물을 도핑함으로서 상기 도핑 블록킹 마스크 외측으로 노출된 부분이 상기 오믹영역을 이루도록 하고 상기 도핑 블록킹 마스크에 대응되는 부분은 순수 폴리실리콘의 액티브영역을 이루도록 하는 단계와; 상기 도핑 블록킹 마스크를 제거하는 단계를 포함한다.
그리고, 상기 게이트 배선과 게이트 전극을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함한다.
이와 같이, 본 발명에 따른 어레이 기판은 폴리실리콘의 반도체층을 구비하면서도 게이트 전극이 하부에 위치하는 보텀 게이트(bottom gate) 구조를 이루도록 하여 총 6회의 마스크 공정을 진행하여 완성함으로서 마스크 공정 회수를 저감시키는 효과가 있다.
나아가, 마스크 공정 수 저감에 의해 공정 단순화 및 공정시간을 단축함으로써 단위 시간당 생산성을 높여 제조비용을 절감하는 효과를 갖는다.
도 1은 종래의 폴리실리콘의 반도체층을 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 2는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3a 내지 도 3n은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도이다. 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 부분을 소자영역(DA)이라 정의한다.
도시한 바와같이, 본 발명의 실시예에 따른 폴리실리콘의 반도체층(120)을 갖는 박막트랜지스터(Tr)를 포함하는 어레이 기판(101)은 절연기판(101) 상의 전면에 무기절연물질로 이루어진 버퍼층(103)이 형성되어 있으며, 상기 버퍼층(103) 위로 각 화소영역(P)의 경계에 대응하여 일 방향으로 연장하는 게이트 배선(150)이 형성되고 있으며, 각 소자영역(DA)에는 상기 게이트 배선(미도시)과 연결되며 게이트 전극이 형성되고 있다.
이때, 상기 게이트 배선(105)은 고 용융점을 가지며 서로 식각률이 상이한 2가지의 금속물질로 각각 이루어진 하부층(105a)과 상부층(105b)의 이중층 구조를 갖는 것이 특징이며, 상기 게이트 전극(107)은 상기 게이트 배선(105)의 하부층(105a)이 연장 형성되고 있는 것이 특징이다.
상기 고 용융점을 가지며 서로 식각율이 상이한 금속물질은 일례로 몰리티타늄(MoTi)과 몰리브덴(Mo)이 될 수 있다.
본 발명의 실시예의 경우 상기 게이트 배선(105)의 하부층은 몰리티타늄(MoTi), 상부층은 몰리브덴(Mo)으로 이루어진 것을 일례로 나타내었으며, 상기 게이트 배선(105)에 있어 상기 하부층(105a)보다는 상부층(105b)의 두께가 더 두꺼운 것이 또 다른 특징이다.
이렇게 상기 게이트 배선(105)과 게이트 전극(107)을 고 용융점의 금속물질로 형성하며, 나아가 게이트 전극(107)을 이루는 게이트 배선(105)의 하부층(105a)은 얇은 두께로 상부층(105b)은 두꺼운 두께를 이루도록 하는 것은 상기 게이트 전극(107)에 대응하여 이의 상부에 형성되는 폴리실리콘의 반도체층(120) 형성 시 결정화 공정에 의한 상기 게이트 배선(105)과 게이트 전극(107)의 변형 등을 억제하기 위함이다.
그리고, 상기 게이트 전극(107)에 의해 발생되는 단차를 최소화하기 위함이다.
다음, 상기 이중층 구조의 게이트 배선(105)과 단일층 구조의 게이트 전극(107) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 전면에 형성되어 있다.
그리고, 상기 게이트 절연막(110) 상부로 상기 각 소자영역(DA)에는 상기 게이트 전극(107)에 대응해서는 순수 폴리실리콘의 액티브영역(120a)으로 이루어지며 상기 액티브영역(120a)의 양측으로는 불순물이 도핑된 폴리실리콘으로 이루어진 오믹영역(120b)으로 구성된 폴리실리콘의 반도체층(120)이 형성되고 있다.
또한, 상기 게이트 절연막(110) 위로 상기 게이트 배선(105)과 교차하여 화소영역(P)을 정의하며 데이터 배선(미도시)이 형성되고 있으며, 상기 각 소자영역(DA)에는 상기 액티브영역(120a)을 사이에 두고 이격하며 상기 오믹영역(120b)과 각각 접촉하는 소스 전극(133)과 드레인 전극(136)이 형성되어 있다.
이때, 상기 소스 전극(133)은 상기 데이터 배선(미도시)과 연결되고 있으며, 상기 소자영역(DA)에 순차 적층된 단일층 구조를 갖는 게이트 전극(107)과 게이트 절연막(110)과 폴리실리콘의 반도체층(120)과 서로 이격하는 소스 전극(133) 및 드레인 전극(136)은 박막트랜지스터(Tr)를 이룬다.
다음, 상기 박막트랜지스터(Tr)와 데이터 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 유기절연물질 예를들면 포토아크릴로 이루어진 보호층(140)이 형성되고 있다.
이러한 보호층(140)에는 상기 각 소자영역(DA)에 구비된 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)이 구비되고 있다.
다음, 상기 보호층(140) 위에는 각 화소영역(P)별로 분리되며 각 소자영역(DA)에 구비된 상기 드레인 콘택홀(143)을 통해 상기 박막트랜지스터(Tr)의 드레인 전극(136)과 접촉하는 화소전극(150)이 형성되고 있다.
이러한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 게이트 전극(107)이 하부에 위치하는 보텀 게이트(bottom gate) 구조를 이루는 것이 특징이다.
따라서 이러한 보텀 게이트 구조 특성 상 게이트 전극(107)이 최하부에 위치함으로서 폴리실리콘의 반도체층(120)의 액티브영역(120a)으로 빛이 조사되는 것을 차단해 주므로 차광층을 형성할 필요가 없으며, 폴리실리콘의 반도체층(120)의 오믹영역(120b)과 소스 및 드레인 전극(133, 136)이 직접 접촉하도록 구성됨으로서 반도체층 콘택홀 등을 필요로 하지 않는다.
따라서, 종래의 탑 게이트 구조를 갖는 폴리실리콘의 반도체층을 구비한 어레이 기판 대비 마스크 공정 수를 저감시킬 수 있는 장점을 갖는다.
이후에는 이러한 구조적 특징을 갖는 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 3a 내지 도 3h는 은 본 발명의 실시예에 따른 폴리실리콘의 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의상 각 화소영역(P)내의 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(DA)이라 정의한다.
우선, 도 3a에 도시한 바와같이, 투명한 절연 기판(110) 상에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 버퍼층(103)을 형성한다.
상기 버퍼층(103)은 비정질 실리콘을 폴리실리콘으로 재결정화 할 경우, 레이저 조사 시에 의해 발생하는 열로 인해 상기 절연기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층(도 3n의 120)의 막특성이 저하되는 것을 방지하기 위함이다.
이때, 상기 버퍼층(103)은 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.
다음, 도 3b에 도시한 바와같이, 상기 버퍼층(103) 위로 용융점이 높은 금속물질 중 서로 식각비가 상이한 금속물질을 연속적으로 증착하여 이중층 구조의 제 1 금속층(171(171a, 171b))을 형성한다.
용융점이 높은 금속물질 중 서로 식각율이 상이한 금속물질은 일례로 몰리티타늄(MiTi)과 몰리브덴(Mo)이 될 수 있다.
다음, 상기 이중층 구조의 제 1 금속층(171) 위로 포토레지스트를 도포하여 제 1 포토레지스트층(181)을 형성하고, 상기 제 1 포토레지스트층(181)에 대해 빛의 투과영역(TA)과 차단영역(BA) 그리고 상기 투과영역(TA)보다는 작고 차단영역(BA)보다는 빛의 투과량이 큰 반투과영역(HTA)을 갖는 회절노광 마스크(191) 또는 하프톤 노광 마스크(미도시)를 이용하여 노광을 실시한다.
도 3c에 도시한 바와같이, 상기 노광된 제 1 포토레지스트층(도 2b의 181)을 현상함으로서 상기 제 1 금속층(171) 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)을 형성한다.
상기 제 1 포토레지스트 패턴(181a)은 추하 게이트 배선(도 3n의 105)이 형성되어야 할 부분에 대응하여 형성하고, 상기 제 2 포토레지스트 패턴(181b)은 상기 소자영역(DA)에 있어 게이트 전극(도 3n의 107)이 형성되어야 할 부분에 대응되도록 형성한다.
다음, 도 3d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b) 외측으로 노출된 상기 제 1 금속층(도 3c의 171)을 제거함으로서 상기 버퍼층(103) 위로 이중층 구조의 게이트 배선(105(105a, 105b)) 및 이와 연결된 이중층 구조의 게이트 전극(107(107a, 107b))을 형성한다.
다음, 도 3e에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 3d의 181b)을 제거함으로서 상기 소자영역(DA)에 있어 이중층 구조를 갖는 상기 게이트 전극(107(107a, 107b))을 노출시킨다.
이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(181a) 또한 그 두께가 줄어들게 되지만 상기 게이트 배선(105) 상에 여전히 남아있게 된다.
다음, 도 3f에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181a)을 식각 마스크로 하여 상기 제 1 포토레지스트 패턴(181a) 외측으로 노출된 이중층 구조의 상기 게이트 전극(107)의 상부층(107b)을 제거함으로서 단일층 구조의 게이트 전극(107)을 형성한다.
이때, 상기 게이트 배선(105)의 경우 상기 제 1 포토레지스트 패턴(181a)에 의해 식각이 진행되지 않으므로 이중층 구조를 유지하게 된다.
다음, 도 3g에 도시한 바와같이, 스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴(도 3e의 181a)을 제거함으로서 이중층 구조를 갖는 상기 게이트 배선(105)을 노출시킨다.
다음, 도 3h에 도시한 바와같이, 이중층 구조의 상기 게이트 배선(105)과 단일층 구조의 상기 게이트 전극(107) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)를 증착하여 전면에 게이트 절연막(110)을 형성한다.
그리고, 상기 게이트 절연막(110) 위로 비정질 실리콘을 증착하여 전면에 비정질 실리콘층(미도시)을 형성한다.
이후, 상기 비정질 실리콘층(미도시)을 마스크 공정을 진행하여 패터닝함으로서 상기 각 소자영역(DA)에 대응하여 아일랜드 형태의 비정질 실리콘 패턴(119)을 형성한다.
이때, 상기 비정질 실리콘 패턴(119)은 그 중앙부가 게이트 전극(107)에 대응하도록 위치시키고 상기 게이트 전극(107) 외측으로 상기 비정질 실리콘 패턴(119)이 연장된 형태를 이루도록 한다.
다음, 도 3i에 도시한 바와같이, 상기 각 소자영역(DA)에 형성된 비정질 실리콘 패턴(도 3h의 119)을 결정화 공정 예를들면 선택적으로 상기 비정질 실리콘 패턴(도 3h의 119)에 레이저 빔(LB)을 조사할 수 있는 레이저 조사 장치(193)를 이용한 결정화 공정을 진행하여 결정화함으로서 순수 폴리실리콘의 반도체층(120)을 이루도록 한다.
한편, 본 발명의 실시예에 따른 어레이 기판(101)의 경우, 상기 결정화 공정은 기판(101) 전면에 대해 진행되는 것이 아니라 각 소자영역(DA)에 아일랜드 형태로 형성된 비정질 실리콘 패턴(도 3h의 119)에 대해 선택적으로 레이저 빔을 조사함으로서 진행됨으로서 게이트 배선(105) 등의 변형을 억제할 수 있다.
이때, 게이트 전극(107)에 대해서는 상기 비정질 실리콘 패턴(도 3h의 119)과 중첩함으로서 상기 레이저를 이용한 결정화 공정 진행 시 가열되지만 단일층 구조를 이루는 상기 게이트 전극(107)은 이중층 구조를 갖는 상기 게이트 배선(105) 대비 얇은 두께를 가지며 용융점이 높은 금속물질로 이루어짐으로서 부피 팽창 등의 발생되어 변형되거나 하는 등의 문제는 발생되지 않는다.
즉, 단일층 구조로서 고 용융점을 갖는 금속물로 이루어진 상기 게이트 전극(107)은 게이트 배선(105) 대비 기판(101) 상에서 차지하는 면적이 매우 작고, 그 두께가 상대적으로 얇으므로 가열된다 하더라도 급격히 늘어나거나 또는 부피 팽창의 정도가 매우 미미하므로 문제되지 않는다.
다음, 도 3j에 도시한 바와같이, 상기 폴리실리콘의 반도체층(120) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로서 상기 게이트 전극(107)에 대응하여 제 3 포토레지스트 패턴(183)을 형성한다.
다음, 도 3k에 도시한 바와같이, 상기 제 3 포토레지스트 패턴(183)을 도핑 블록킹 마스크로 이용하여 상기 폴리실리콘의 반도체층(120)에 대해 p타입 또는 n타입의 불순물을 도핑함으로서 상기 제 3 포토레지스트 패턴(183) 외측으로 노출된 부분이 도전 특성이 향상된 오믹영역(120b)을 이루도록 한다.
이러한 불순물의 도핑 진행 후에는 상기 폴리실리콘의 반도체층(120)은, 게이트 전극(107)에 대응하는 부분은 불순물이 도핑되지 않아 순수 폴리실리콘의 상태를 유지하게 된 액티브영역(120a)과 이의 양측으로 불순물이 도핑된 오믹영역(120b)의 구성을 갖게 된다.
다음, 도 3l에 도시한 바와같이, 상기 액티브영역(120a) 상에 남아있는 상기 제 3 포토레지스트 패턴(도 3k의 183)을 스트립을 통해 제거한다.
이후, 상기 폴리실리콘의 반도체층(120) 위로 저저항 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상을 증착함으로써 제 2 금속층(미도시)을 형성한다.
이후 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 절연막(110) 위로 각 화소영역(P)의 경계에 상기 게이트 배선(105)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 각 소자영역(DA)에는 상기 폴리실리콘의 반도체층(120)의 오믹영역(120b)과 각각 접촉하며 상기 액티브영역(120a)을 사이에 두고 서로 이격하는 소스 전극(133) 및 드레인 전극(136)을 형성한다.
이때, 상기 소스 전극(133)은 상기 데이터 배선(미도시)과 연결되도록 한다.
한편, 상기 각 소자영역(DA)에 순차 적층된 상기 게이트 전극(107)과, 게이트 절연막(110)과, 폴리실리콘의 반도체층(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
다음, 도 3m에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(미도시) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴을 도포하고 이에 대해 마스크 공정을 진행함으로서 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 갖는 보호층(140)을 형성한다.
다음, 도 3n에 도시한 바와같이, 상기 보호층(140) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성한다.
이후, 상기 투명 도전성 물질층(미도시)을 마스크 공정을 진행하여 패터닝함으로서 상기 보호층 위로 각 화소영역(P) 내에 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(150)을 형성함으로서 본 발명의 실시예에 따른 폴리실리콘을 반도체층(120)으로 구비하면서 보텀 게이트 구조를 이루는 어레이 기판(101)을 완성할 수 있다.
이러한 본 발명의 실시예에 따른 폴리실리콘의 반도체층(120)을 구비한 어레이 기판(101)의 제조 방법에 의해서는 총 6회의 마스크 공정을 진행함으로서 종래의 폴리실리콘을 반도체층(도 1의 13)으로 구비한 어레이 기판(도 1의 1)의 제조 방법 대비 1회의 마스크 공정을 저감시키는 효과가 있다.
나아가 1회의 마스크 공정 저감에 의해 단위 시간당 생산성이 향상되며 이로 인해 제조 비용을 저감시키는 효과가 있다.
101 : 기판
103 : 버퍼층
105 : 게이트 배선
105a, 105b : (게이트 배선의) 하부층 및 상부층
107 : 게이트 전극
110 : 게이트 절연막
120 : 폴리실리콘의 반도체층
120a, 120b :(폴리실리콘의 반도체층의)액티브영역 및 오믹영역
133 : 소스 전극
136 : 드레인 영역
140 : 보호층
143 : 드레인 콘택홀
150 : 화소전극
DA : 소자영역
P : 화소영역
Tr : 박막트랜지스터

Claims (11)

  1. 소자영역이 구비된 화소영역이 정의된 기판과;
    상기 기판 상에 일 방향으로 연장하며 하부층과 상부층의 이중층 구조를 갖는 게이트 배선과, 상기 하부층이 상기 소자영역으로 연장되어 상기 하부층으로 이루어지는 단일층 구조의 게이트 전극과;
    상기 게이트 배선 및 게이트 전극 위로 전면에 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 소자영역에 형성되며, 상기 게이트 전극과 중첩되어 위치하는 순수 폴리실리콘의 액티브영역과, 상기 액티브영역의 양측으로 각각 연장되어 위치하며 불순물이 도핑된 오믹영역을 포함하는 폴리실리콘의 반도체층과;
    상기 오믹영역과 각각 접촉하며, 상기 액티브영역을 사이에 두고 이격하며 형성된 소스 전극 및 드레인 전극과;
    상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 소스 전극과 연결되며 형성된 데이터 배선과;
    상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 보호층과;
    상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 각 화소영역에 형성된 화소전극
    을 포함하며,
    상기 오믹영역은 상기 액티브영역과 동일층에 위치하며, 상기 오믹영역은 상기 게이트전극과 중첩되지 않으며,
    상기 액티브영역을 사이에 두고 위치하는 상기 오믹영역 사이의 거리는 상기 소스전극 및 상기 드레인전극 사이의 이격거리 보다 작아, 상기 액티브영역에 인접한 상기 오믹영역의 일부는 상기 소스전극 및 상기 드레인전극 외부로 노출되며,
    상기 액티브영역은 상기 소스 및 드레인전극과 중첩되지 않는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 하부층과 상기 상부층은 고 용융점을 가지며 서로 상이한 식각율을 갖는 금속물질로 이루어진 것이 특징인 어레이 기판.
  3. 제 2 항에 있어서,
    상기 하부층과 상기 상부층은 각각 몰리티타늄(MoTi)과 몰리브덴(Mo)인 것이 특징인 어레이 기판.
  4. 제 3 항에 있어서,
    상기 하부층은 몰리티타늄(MoTi)으로 이루어지며, 상기 상부층은 몰리브덴(Mo)로 이루어진 것이 특징인 어레이 기판.
  5. 제 4 항에 있어서,
    상기 하부층의 두께 보다 상기 상부층의 두께가 더 두껍게 형성되는 것이 특징인 어레이 기판.
  6. 소자영역이 구비된 화소영역이 정의된 기판 상에 일 방향으로 연장하며 하부층과 상부층의 이중층 구조를 갖는 게이트 배선과, 상기 게이트 배선의 상기 하부층이 상기 소자영역으로 연장하여 상기 하부층으로 이루어지는 단일층 구조를 이루는 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 소자영역에 상기 게이트 전극과 중첩되도록 순수 폴리실리콘의 액티브영역이 위치하도록 하고, 상기 액티브영역의 양측으로 각각 연장되는 불순물이 도핑된 오믹영역이 위치하도록 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 오믹영역과 각각 접촉하며, 상기 액티브영역을 사이에 두고 이격하는 소스 전극 및 드레인 전극을 형성하고, 동시에 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 상기 소스 전극과 연결된 데이터 배선을 형성하는 단계와;
    상기 소스 및 드레인 전극과 데이터 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비한 보호층을 형성하는 단계와;
    상기 보호층 위로 각 화소영역 내에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하며,
    상기 오믹영역은 상기 액티브영역과 동일층에 위치하며, 상기 오믹영역은 상기 게이트전극과 중첩되지 않으며,
    상기 액티브영역을 사이에 두고 위치하는 상기 오믹영역 사이의 거리는 상기 소스전극 및 상기 드레인전극 사이의 이격거리 보다 작아, 상기 액티브영역에 인접한 상기 오믹영역의 일부는 상기 소스전극 및 상기 드레인전극 외부로 노출되며,
    상기 액티브영역은 상기 소스 및 드레인전극과 중첩되지 않는 어레이 기판의 제조 방법.
  7. 제 6 항에 있어서,
    이중층 구조를 갖는 상기 게이트 배선과, 상기 게이트 배선의 상기 하부층이 상기 소자영역으로 연장하여 상기 하부층으로 이루어지는 단일층 구조를 이루는 상기 게이트 전극을 형성하는 단계는,
    상기 기판 상에 고용융점을 가지며 서로 상이한 식각율을 갖는 2가지의 금속물질을 연속하여 증착함으로서 상기 하부층과 상기 상부층의 이중층 구조를 갖는 제 1 금속층을 형성하는 단계와;
    상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴을 외측으로 노출된 이중층 구조를 갖는 상기 제 1 금속층을 제거하여 상기 하부층과 상기 상부층으로 이루어지는 이중층 구조의 상기 게이트 배선과, 이와 연결되는 상기 하부층과 상기 상부층으로 이루어지는 이중층 구조의 게이트 금속패턴을 형성하는 단계와;
    애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 게이트 금속패턴을 노출시키는 단계와;
    식각을 진행하여 상기 게이트 금속패턴의 상기 상부층을 제거함으로서 상기 하부층으로 이루어지는 단일층 구조의 상기 게이트 전극을 형성하는 단계와;
    스트립(strip)을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부층과 상기 상부층은 고용융점을 가지며 서로 상이한 식각율을 갖는 몰리티타늄(MoTi)과 몰리브덴(Mo)이며,
    상기 제 1 금속층의 상기 하부층은 몰리티타늄(MoTi)으로 이루어지며, 상기 제 1 금속층의 상기 상부층은 몰리브덴(Mo)로 이루어진 것이 특징인 어레이 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 금속층의 상기 하부층 보다 상기 상부층의 두께를 더 두껍게 형성하는 것이 특징인 어레이 기판의 제조 방법.
  10. 제 6 항에 있어서,
    상기 게이트 절연막 위로 상기 소자영역에 상기 게이트 전극과 중첩되어 위치하도록 순수 폴리실리콘의 액티브영역이 위치하도록 하고, 상기 액티브영역의 양측으로 불순물이 도핑된 오믹영역이 위치하도록 폴리실리콘의 반도체층을 형성하는 단계는,
    상기 게이트 절연막 위로 비정질 실리콘을 전면에 증착하여 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층을 패터닝하여 상기 소자영역에 비정질 실리콘 패턴을 형성하는 단계와;
    상기 비정질 실리콘 패턴을 결정화하여 순수 폴리실리콘의 반도체층을 형성하는 단계와;
    상기 순수 폴리실리콘의 반도체층 상부로 상기 게이트 전극과 중첩되는 위치에 대응하여 도핑 블록킹 마스크를 형성하는 단계와;
    상기 순수 폴리실리콘의 반도체층에 불순물을 도핑함으로서 상기 도핑 블록킹 마스크 외측으로 노출된 부분이 상기 오믹영역을 이루도록 하고 상기 도핑 블록킹 마스크에 대응되는 부분은 순수 폴리실리콘의 액티브영역을 이루도록 하는 단계와;
    상기 도핑 블록킹 마스크를 제거하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  11. 제 6 항에 있어서,
    상기 게이트 배선과 상기 게이트 전극을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
KR1020120157724A 2012-12-29 2012-12-29 어레이 기판 및 이의 제조 방법 KR102092544B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120157724A KR102092544B1 (ko) 2012-12-29 2012-12-29 어레이 기판 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120157724A KR102092544B1 (ko) 2012-12-29 2012-12-29 어레이 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20140088635A KR20140088635A (ko) 2014-07-11
KR102092544B1 true KR102092544B1 (ko) 2020-04-16

Family

ID=51737057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120157724A KR102092544B1 (ko) 2012-12-29 2012-12-29 어레이 기판 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102092544B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102267299B1 (ko) * 2014-11-10 2021-06-18 엘지디스플레이 주식회사 표시장치용 박막 트랜지스터 및 그 제조방법 그리고 이를 적용한 유기전계발광소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100938885B1 (ko) * 2003-06-30 2010-01-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050070240A (ko) * 2003-12-30 2005-07-07 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
KR101085132B1 (ko) * 2004-12-24 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101593443B1 (ko) * 2009-02-19 2016-02-12 엘지디스플레이 주식회사 어레이 기판의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100938885B1 (ko) * 2003-06-30 2010-01-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법

Also Published As

Publication number Publication date
KR20140088635A (ko) 2014-07-11

Similar Documents

Publication Publication Date Title
KR101213708B1 (ko) 어레이 기판 및 이의 제조방법
US8748897B2 (en) Array substrate for organic electroluminescent display device
KR101747341B1 (ko) 유기전계 발광소자용 기판 및 그 제조 방법
KR101790176B1 (ko) 어레이 기판의 제조방법
KR101128333B1 (ko) 어레이 기판 및 이의 제조방법
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
KR101134989B1 (ko) 어레이 기판의 제조방법
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR101518851B1 (ko) 어레이 기판의 제조방법
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
KR102092544B1 (ko) 어레이 기판 및 이의 제조 방법
KR101030968B1 (ko) 어레이 기판 및 이의 제조방법
KR20140083150A (ko) 유기전계 발광소자 그 제조 방법
KR20110113042A (ko) 어레이 기판 및 이의 제조방법
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
KR102161585B1 (ko) 어레이 기판의 제조방법
KR102142476B1 (ko) 어레이 기판 및 이의 제조방법
KR20130125032A (ko) 유기발광 다이오드 표시장치 및 그 제조방법
KR20110058355A (ko) 어레이 기판 및 이의 제조방법
KR102068960B1 (ko) 어레이 기판의 제조 방법
KR20110028040A (ko) 어레이 기판 및 이의 제조방법
KR102142477B1 (ko) 어레이 기판 및 이의 제조방법
KR102084390B1 (ko) 구동회로 일체형 어레이 기판 및 그의 제조 방법
KR20110096337A (ko) 어레이 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant