KR20140083150A

KR20140083150A - 유기전계 발광소자 그 제조 방법

Info

Publication number: KR20140083150A
Application number: KR1020120152248A
Authority: KR
Inventors: 조성필; 정영기; 신동채; 정인상
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2014-07-04

Abstract

본 발명은, 발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상의 상기 구동영역에 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하는 단계와; 상기 스위칭 및 구동 박막트랜지스터를 덮으며 상기 구동 박막트랜지스터의 드레인 전극을 노출시키는 제 1 콘택홀이 구비된 제 1 보호층과, 상기 제 1 보호층 상부로 상기 제 1 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 발광영역으로 연장하는 연결패턴과, 상기 연결패턴과 이격하는 제 1 스토리지 전극을 형성하고, 동시에 상기 연결패턴과 제 1 스토리지 전극 사이의 이격영역에 제 2 보호층을 형성하는 단계와; 상기 연결패턴 및 제 1 스토리지 전극 위로 상기 연결전극을 노출시키는 제 2 콘택홀을 갖는 제 3 보호층을 형성하는 단계와; 상기 제 3 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드를 형성하는 단계를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법을 제공한다.

Description

유기전계 발광소자 그 제조 방법{Organic electro luminescent device and method of fabricating the same}

본 발명은 유기전계 발광소자(Organic Electro-luminescent Device)에 관한 것이며, 특히 발광영역이 비대칭 델타 구조로 배치되는 유기전계 발광소자와 그 제조방법에 관한 것이다.

평판 디스플레이(FPD ; Flat Panel Display)중 하나인 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다. 또한 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5V 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.

또한, 상기 유기전계 발광소자의 제조공정은 증착(deposition) 및 인캡슐레이션(encapsulation) 장비가 전부라고 할 수 있기 때문에 제조 공정이 매우 단순하다.

따라서, 전술한 바와 같은 장점을 갖는 유기전계 발광소자는 최근에는 TV, 모니터, 핸드폰 등 다양한 IT기기에 이용되고 있다.

이하, 유기전계 발광 소자의 기본적인 구조에 대해서 조금 더 상세히 설명한다.

도 1은 종래의 유기전계 발광 소자의 하나의 화소영역에 대한 개략적인 단면도이다.

유기전계 발광소자(1)는 크게 어레이 소자와 유기전계 발광 다이오드(E)가 구비된 유기전계 발광소자용 기판(2)과 이와 대향하는 인캡슐레이션을 위한 대향기판(9)으로 구성되고 있다.

한편 상기 유기전계 발광소자용 기판(2)에 구비되는 상기 어레이 소자는 게이트 및 데이터 배선(미도시)과 연결된 스위칭 박막트랜지스터(미도시)와, 상기 유기전계 발광 다이오드(E)와 연결된 구동 박막트랜지스터(DTr)로 이루어지며, 상기 유기전계 발광 다이오드(E)는 상기 구동 박막트랜지스터(DTr)와 연결된 제 1 전극(6)과 유기 발광층(7) 및 제 2 전극(8)으로 이루어지고 있다.

이러한 구성을 갖는 유기전계 발광소자(1)는 상기 유기 발광층(7)으로부터 발생된 빛은 상기 제 1 전극(6) 또는 제 2 전극(8)을 향해 출사됨으로써 화상을 표시하게 된다. 이러한 유기전계 발광소자(1)는 개구율 등을 고려할 때, 통상 상기 제 2 전극(8)을 향해 출사되는 빛을 이용하여 화상을 표시하는 상부 발광 방식으로 제조되고 있다.

이러한 구성을 갖는 종래의 유기전계 발광소자(1)에 있어서 빛의 경로를 살펴보면, 제 1 및 제 2 전극(6, 8)에 전압이 가해짐으로써 유기 발광층(7)에 전자와 홀이 공급되고, 상기 유기 발광층(7) 내에서 재결합이 이루어짐으로써 빛이 생성된다.

이렇게 유기 발광층(7)에서 발생된 빛은 제 1 전극(6)과 제 2 전극(8)을 향하여 출사되며, 내부 반사를 통해 최종적으로 상기 제 2 전극(8) 및 대향기판(9)을 통과해 외부로 빠져나오게 되며, 이렇게 대향기판(9)면을 통과하여 외부로 나온 빛이 사용자의 눈으로 입사됨으로서 사용자는 화상을 시청할 수 있는 것이다.

한편, 이러한 구성을 갖는 유기전계 발광소자(1)는 적, 녹, 청색을 발광하는 유기 발광층(7)에 있어 적, 녹, 청색의 발광 효율 차이로 인해 적, 녹, 청색 유기 발광층(7)이 형성된 화소영역별 그 발광영역의 면적을 달리하고 있다.

이렇게 각 화소영역 별로 발광면적을 달리하는 구조 유기전계 발광소자를 비대칭 델타 구조 유기전계 발광소자라 칭하고 있다.

도 2a와 도 2b는 일반적인 비대칭 델타 구조 유기전계 발광소자의 표시영역 일부의 평면 구조를 나타낸 도면으로서 도 2a는 상하좌우로 이웃한 6개의 화소영역의 발광영역을 개략적으로 나타낸 도면이며, 도 2a는 상하좌우로 이웃한 6개의 화소영역에 대한 스위칭 및 구동 박막트랜지스터가 구비되는 소자영역의 배치를 개략적으로 나타낸 도면이다. 설명의 편의를 위해 각 영역에 적, 녹, 청색 화소영역을 R, G, B로 나타내었으며, 서로 동일한 색의 화소영역에 대해서는 숫자 1과 2를 부여하였다.

도 2a에 도시한 바와같이, 발광영역은 적색과 녹색이 발광하는 화소영역(R, G)이 서로 상하로 이웃하여 교대하는 형태로 배치되며 서로 상하로 위치하는 적 및 청색 화소영역(R, G)에 대응하여 이들 두 영역의 우측으로 하나의 청색 화소영역(B)이 배치된 구성을 이루고 있다.

따라서, 적 및 녹색 화소영역(R)의 발광영역 대비 청색 화소영역(B)의 발광영역이 더 큰 면적을 갖는 구성을 이룬다.

한편, 도 2b를 참조하면, 각 화소영역에서 발광영역의 온/오프 및 휘도를 조절하는 스위칭 및 구동 박막트랜지스터가 구비되는 소자영역은 발광영역의 위치와는 별도로 6개의 화소영역(R1, R2, G1, G2, B1, B2) 내에서 동일한 위치에 형성되고 있다.

따라서, 종래의 비대칭 델타 구조를 이루는 유기전계 발광소자는 발광영역과 소자영역의 이원화된 배치에 의해 각 발광영역에 구비되는 제 1 전극과 유기 발광층과 제 2 전극을 구성요소로 하는 유기전계 발광 다이오드와 소자영역에 구비되는 구동 박막트랜지스터간의 전기적 연결을 위해 금속물질로 이루어진 연결패턴이 더욱 필요로 되고 있다.

도 3은 종래의 비대칭 델타 구조를 이루는 유기전계 발광소자에 있어 이원화된 발광영역과 소자영역에 대한 단면도이다.

도시한 바와같이, 종래의 비대칭 델타 구조를 이루는 유기전계 발광소자(99)는 투명한 절연기판(11) 상의 소자영역(DA)에는 스위칭 및 구동 박막트랜지스터(미도시, DTr)가 구비되고 있고, 상기 스위칭 및 구동 박막트랜지스터(미도시, DTr)를 덮으며 제 1 보호층(40)이 구비되고 있다.

이때 상기 제 1 보호층(40)에는 상기 구동 박막트랜지스터(DTr)의 드레인 전극(36)을 노출시키는 제 1 콘택홀(h1)이 구비되고 있으며, 상기 제 1 보호층(40) 상부로 상기 제 1 콘택홀(h1)을 통해 상기 구동 박막트랜지스터(DTr)의 드레인 전극(36)과 연결되는 연결패턴(46)이 구비되고 있다.

이때, 상기 연결패턴(46)은 상기 소자영역(DA)에서부터 상기 소자영역(DA)에 의해 구동되는 유기전계 발광 다이오드(E)가 구비된 발광영역(EA)까지 연장 형성되고 있는 것이 특징이다.

다음, 상기 연결패턴(146) 위로 평탄한 표면을 가지며 상기 연결패턴(146)의 일부를 노출시키는 제 2 콘택홀(h2)이 구비된 제 2 보호층(50)이 구비되고 있으며, 상기 제 2 보호층(50) 위로 상기 발광영역(EA)에는 상기 제 2 콘택홀(h2)을 통해 상기 연결패턴(46)과 접촉하는 제 1 전극(53)을 포함하는 유기전계 발광 다이오드(E)가 형성되고 있다.

이러한 구성을 갖는 종래의 비대칭 구조 유기전계 발광소자(99)는 발광영역(EA)과 소자영역(DA)이 이원화되어 구성되는 구조적 특성에 의해 연결패턴(46)을 필요로 하는 동시에 상기 연결패턴(46)과 구동 박막트랜지스터(DTr)의 드레인 전극(36)과의 접촉을 위한 제 1 콘택홀(h1)을 형성하는 공정을 필요로 하고 있다.

즉, 종래의 비대칭 구조 유기전계 발광소자(99)는 상기 연결패턴(46) 형성을 위해 1회의 마스크 공정을 진행하고, 상기 연결패턴(46)과 드레인 전극(36)간의 접촉을 위한 제 1 보호층(40)에 제 1 콘택홀(h1) 형성을 위한 패터닝을 위해 또 다시 1회의 마스크 공정을 더 진행하고 있다.

따라서, 상기 연결패턴(46)과 제 1 콘택홀(h1) 형성을 위한 2회의 마스크 공정이 추가되어 단위 시간당 생산성이 저하되며, 이러한 단위 시간당 생산성 저하에 의해 최종적으로 제조 비용이 상승하여 제품 경쟁력을 약화시키고 있는 실정이다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 종래의 비 대칭 델타 구조의 유기전계 발광소자의 제조 방법 대비 공정수를 저감시킴으로서 단위 시간당 생산성을 향상시켜 최종적으로 제품의 가격 경쟁력을 향상시킬 수 있는 비대칭 델타 구조의 유기전계 발광소자를 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 비 대칭 델타 구조 유기전계 발광소자의 제조 방법은, 발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상의 상기 구동영역에 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하는 단계와; 상기 스위칭 및 구동 박막트랜지스터를 덮으며 상기 구동 박막트랜지스터의 드레인 전극을 노출시키는 제 1 콘택홀이 구비된 제 1 보호층과, 상기 제 1 보호층 상부로 상기 제 1 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 발광영역으로 연장하는 연결패턴과, 상기 연결패턴과 이격하는 제 1 스토리지 전극을 형성하고, 동시에 상기 연결패턴과 제 1 스토리지 전극 사이의 이격영역에 제 2 보호층을 형성하는 단계와; 상기 연결패턴 및 제 1 스토리지 전극 위로 상기 연결전극을 노출시키는 제 2 콘택홀을 갖는 제 3 보호층을 형성하는 단계와; 상기 제 3 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드를 형성하는 단계를 포함한다.

이때, 상기 제 1 보호층과, 상기 제 1 보호층 상부에 상기 연결패턴과 제 1 스토리지 전극 및 제 2 보호층을 형성하는 단계는, 상기 스위칭 및 구동 박막트랜지스터 위로 전면에 제 1 보호층 및 제 2 보호층을 순차 적층 형성하는 단계와; 상기 제 2 보호층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴을 외측으로 노출된 상기 제 2 보호층과 이의 하부에 위치하는 상기 제 1 보호층을 제거하여 상기 구동 박막트랜지스터의 드레인 전극을 노출시키는 제 1 콘택홀을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 제 2 보호층을 노출시키는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로서 노출된 상기 제 2 보호층을 식각하여 상기 제 1 보호층을 노출시키는 단계와; 상기 제 1 포토레지스트 패턴과 노출된 상기 제 1 보호층 위로 제 1 금속층을 형성하는 단계와; 상기 제 1 포토레지스트 패턴과 이의 상부에 위치하는 상기 제 1 금속층을 함께 제거함으로서 상기 제 1 콘택홀을 통해 상기 구동 박막트랜지스터의 드레인 전극과 접촉하는 연결패턴과, 상기 제 1 스토리지 전극을 형성하는 단계를 포함한다.

그리고, 상기 제 2 포토레지스트 패턴이 제거됨으로서 노출된 상기 제 2 보호층을 식각하여 상기 제 1 보호층을 노출시키는 단계에서 상기 제 2 보호층에 대해 과도식각을 진행함으로서 상기 제 1 포토레지스트 패턴 하부에 남게되는 상기 제 2 보호층은 상기 제 1 포토레지스트 패턴의 폭보다 작은 폭을 가져 상기 제 1 포토레지스트 패턴에 대해 언더컷 형태를 이루도록 하는 것이 특징이다.

또한, 상기 제 1 및 제 2 보호층은 동일한 무기절연물질로 이루어지는 경우, 상기 제 1 보호층보다 상기 제 2 보호층의 식각 속도가 빠르게 진행될 수 있도록 상기 제 1 보호층의 밀도가 상기 제 2 보호층의 밀도보다 크도록 형성하는 것이 특징이며, 이때, 상기 제 1 보호층의 밀도가 상기 제 2 보호층의 밀도보다 크도록 형성하는 것은 상기 제 1 보호층의 증착 속도를 상기 제 2 보호층의 증착 속도보다 느리게 진행하는 것이 특징이다.

또한, 상기 금속층을 형성 한 후, 상기 제 1 포토레지스트 패턴과 이의 상부에 위치하는 상기 금속층을 함께 제거하는 단계 이전에 상기 기판에 대해 열처리를 진행하는 것이 특징이다.

그리고, 상기 구동영역에 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하는 단계는, 상기 기판 상의 전면에 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 구동영역에 폴리실리콘으로 이루어지며 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 소스 영역 및 드레인 영역이 구비된 반도체층을 형성하고, 상기 반도체층 위로 게이트 절연막과 상기 게이트 절연막 위로 상기 액티브영역에 대응하여 게이트 전극을 형성하는 단계와; 상기 게이트 절연막 위로 상기 소스 영역과 드레인 영역을 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.

이때, 상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는, 상기 제 1 스토리지 전극에 대응하여 상기 버퍼층 위로 폴리실리콘으로 이루어진 제 2 스토리지 전극과, 상기 게이트 절연막 위로 상기 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극과 일방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 제 1 스토리지 전극에 대응하여 제 4 스토리지 전극과 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함한다.

그리고, 상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는, 상기 버퍼층 위로 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 단계와; 상기 폴리실리콘층을 패터닝하여 순수한 폴리실리콘으로 이루어진 제 1 및 제 2 반도체패턴을 각각 상기 구동영역과 상기 제 1 스토리지 전극에 대응하여 형성하는 단계와; 상기 제 1 및 제 2 반도체패턴 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 투명 도전성 물질층과 제 2 금속층을 순차 적층 형성하는 단계와; 상기 제 2 금속층 위로 제 3 두께의 제 3 포토레지스트 패턴과 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 및 제 4 포토레지스트 패턴을 외측으로 노출된 상기 제 2 금속층을 제거하여 상기 투명 도전성 물질층 위로 게이트 금속패턴과 스토리지 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 4 포토레지스트 패턴을 제거함으로서 상기 스토리지 패턴을 노출시키는 단계와; 상기 금속패턴과 스토리지 패턴 외측으로 노출된 상기 투명 도전성 물질층을 제거함으로서 이중층 구조의 상기 게이트 전극을 형성하는 단계와; 식각을 진행하여 상기 제 3 포토레지스트 패턴 외부로 노출된 상기 스토리지 패턴을 제거함으로서 상기 제 2 반도체 패턴에 대응하여 투명 도전성 물질의 단일층 구조를 갖는 제 2 스토리지 전극을 형성하고 동시에 상기 제 3 포토레지스트 패턴 하부에 위치하는 상기 게이트 전극의 상부층의 폭을 줄이는 단계와; 제 1 농도의 불순물을 도핑하여 상기 제 1 반도체 패턴에 있어 상기 제 3 포토레지스트 패턴 외측으로 위치하는 부분을 소스 영역 및 드레인 영역을 이루도록 하여 상기 게이트 전극에 대응하는 액티브영역을 포함하는 상기 폴리실리콘의 반도체층을 형성하고, 동시에 상기 제 2 반도체 패턴은 제 3 스토리지 전극을 이루도록 하는 단계와; 스트립을 진행하여 상기 제 3 포토레지스트 패턴을 제거하는 단계를 포함한다.

이때, 상기 제 3 포토레지스트 패턴을 제거한 후에는 상기 게이트 전극을 도핑 방지 마스크로 하여 상기 폴리실리콘의 반도체층 중 상기 게이트 전극 외측으로 새롭게 노출된 액티브영역에 대해 상기 제 1 농도보다 작은 제 2 농도의 불순물 도핑을 진행하여 상기 소스 영역 및 드레인 영역과 각각 이웃하여 LDD영역을 이루도록 하는 단계를 포함한다.

본 발명의 또 다른 실시예에 비 대칭 델타 구조 유기전계 발광소자의 제조 방법은, 발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상에 상기 구동영역과 상기 발광영역 사이를 연결시키는 제 1 연결패턴을 형성하는 단계와; 상기 제 1 연결패턴 위로 전면에 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 구동영역에 폴리실리콘으로 이루어지며 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 소스 영역 및 드레인 영역이 구비된 반도체층을 형성하고, 상기 반도체층 위로 게이트 절연막과 상기 게이트 절연막 위로 상기 액티브영역에 대응하여 게이트 전극을 형성하는 단계와; 상기 게이트 절연막 위로 상기 소스 영역과 드레인 영역을 관통하여 상기 기판의 표면 및 상기 제 1 연결패턴 일끝단의 표면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀과 상기 제 1 연결패턴의 타끝단의 표면을 노출시키는 제 1 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 제 반도체층 콘택홀을 통해 상기 소스 영역과 측면 접촉하는 소스 전극과, 이와 이격하여 상기 제 2 반도체층 콘택홀을 통해 상기 드레인 영역과 측면 접촉하는 동시에 상기 제 1 연결패턴의 일끝단 표면과 접촉하는 드레인 전극과, 상기 제 1 콘택홀을 통해 상기 제 1 연결패턴의 타끝단 표면과 접촉하는 제 2 연결패턴을 형성하는 단계와; 상기 소스 및 드레인 전극과 상기 제 2 연결패턴 위로 상기 제 2 연결전극을 노출시키는 제 2 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 제 2 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드를 형성하는 단계를 포함한다.

이때, 상기 제 1 연결패턴을 형성하는 단계는, 상기 제 1 연결패턴과 이격하여 제 1 스토리지 전극을 형성하는 단계를 포함하며, 상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는, 상기 제 1 스토리지 전극에 대응하여 상기 버퍼층 위로 폴리실리콘으로 이루어진 제 2 스토리지 전극과, 상기 게이트 절연막 위로 상기 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극과 일방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 전극 및 드레인 전극을 형성하는 단계는, 상기 층간절연막 위로 상기 제 1 스토리지 전극에 대응하여 제 4 스토리지 전극과 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함한다.

그리고, 상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는, 상기 버퍼층 위로 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 단계와; 상기 폴리실리콘층을 패터닝하여 순수한 폴리실리콘으로 이루어진 제 1 및 제 2 반도체패턴을 각각 상기 구동영역과 상기 제 1 스토리지 전극에 대응하여 형성하는 단계와; 상기 제 1 및 제 2 반도체패턴 위로 상기 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 투명 도전성 물질층과 제 1 금속층을 순차 적층 형성하는 단계와; 상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴을 외측으로 노출된 상기 제 1 금속층을 제거하여 상기 투명 도전성 물질층 위로 게이트 금속패턴과 스토리지 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 스토리지 패턴을 노출시키는 단계와; 상기 금속패턴과 스토리지 패턴 외측으로 노출된 상기 투명 도전성 물질층을 제거함으로서 이중층 구조의 상기 게이트 전극을 형성하는 단계와; 식각을 진행하여 상기 제 2 포토레지스트 패턴 외부로 노출된 상기 스토리지 패턴을 제거함으로서 상기 제 2 반도체 패턴에 대응하여 투명 도전성 물질의 단일층 구조를 갖는 제 3 스토리지 전극을 형성하고 동시에 상기 제 1 포토레지스트 패턴 하부에 위치하는 상기 게이트 전극의 상부층의 폭을 줄이는 단계와; 제 1 농도의 불순물을 도핑하여 상기 제 1 반도체 패턴에 있어 상기 제 2 포토레지스트 패턴 외측으로 위치하는 부분을 소스 영역 및 드레인 영역을 이루도록 하여 상기 게이트 전극에 대응하는 액티브영역을 포함하는 상기 폴리실리콘의 반도체층을 형성하고, 동시에 상기 제 2 반도체 패턴은 상기 제 2 스토리지 전극을 이루도록 하는 단계와; 스트립을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.

이때, 상기 제 1 포토레지스트 패턴을 제거한 후에는 상기 게이트 전극을 도핑 방지 마스크로 하여 상기 폴리실리콘의 반도체층 중 상기 게이트 전극 외측으로 새롭게 노출된 액티브영역에 대해 상기 제 1 농도보다 작은 제 2 농도의 불순물 도핑을 진행하여 상기 소스 영역 및 드레인 영역과 각각 이웃하여 LDD영역을 이루도록 하는 단계를 포함한다.

본 발명의 일 실시예에 비 대칭 델타 구조 유기전계 발광소자는, 발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상의 상기 구동영역과 상기 발광영역을 연결하며 형성된 제 1 연결패턴과; 상기 제 1 연결패턴 위로 전면에 형성된 버퍼층과; 상기 버퍼층 위로 상기 구동영역에 폴리실리콘으로 이루어지며 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 소스 영역 및 드레인 영역이 구비된 반도체층과; 상기 반도체층 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 액티브영역에 대응하여 투명 도전성 물질의 하부층과 금속물질의 상부층의 이중층 구조를 가지며 형성된 게이트 전극과; 상기 게이트 절연막 위로 상기 소스 영역과 드레인 영역을 관통하여 상기 기판의 표면 및 상기 제 1 연결패턴 일끝단의 표면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀과 상기 제 1 연결패턴의 타끝단의 표면을 노출시키는 제 1 콘택홀을 가지며 형성된 층간절연막과; 상기 층간절연막 위로 상기 제 1 반도체층 콘택홀을 통해 상기 소스 영역과 측면 접촉하며 형성된 소스 전극과, 이와 이격하여 상기 제 2 반도체층 콘택홀을 통해 상기 드레인 영역과 측면 접촉하는 동시에 상기 제 1 연결패턴의 일끝단 표면과 접촉하며 형성된 드레인 전극과; 상기 층간절연막 위로 상기 제 1 콘택홀을 통해 상기 제 1 연결패턴의 타끝단 표면과 접촉하며 형성된 제 2 연결패턴과; 상기 소스 및 드레인 전극과 상기 제 2 연결패턴 위로 상기 제 2 연결전극을 노출시키는 제 2 콘택홀을 가지며 형성된 보호층과; 상기 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 제 2 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드를 포함한다.

이때, 상기 기판 상에 상기 제 1 연결패턴과 이격하여 형성된 제 1 스토리지 전극과; 상기 버퍼층 상에 상기 제 1 스토리지 전극에 대응하여 불순물이 도핑된 폴리실리콘으로 이루어진 제 2 스토리지 전극과; 상기 게이트 절연막 상에 상기 제 2 스토리지 전극에 대응하여 투명 도선성 물질의 단일층 구조를 가지며 형성된 제 3 스토리지 전극과; 상기 층간절연막 상부에 상기 소스 및 드레인 전극을 이루는 동일한 물질로 이루어진 제 4 스토리지 전극을 포함한다.

본 발명의 일 실시예에 따른 비 대칭 델타 구조 유기전계 발광 소자는 소자영역과 발광영역 간에 전기적 연결을 위해 연결패턴이 구비되고 있지만, 연결패턴과 드레인 전극을 노출시키는 제 1 콘택홀을 하나의 마스크 공정을 통해 진행함으로서 종래의 비대칭 델타 구조 유기전계 발광소자의 제조 방법 대비 공정을 단순화할 수 있으며, 이를 통해 단위 시간당 생산성을 향상시켜 제조 비용을 절감시킬 수 있는 것이다.

나아가 폴리실리콘으로 이루어지는 상기 제 1 스토리지 전극 형성을 위한 고농도의 불순물 도핑과 폴리실리콘의 반도체층 내에 구비되는 LDD영역 형성을 위한 저농도의 불순물 도핑 및 게이트 전극의 형성이 1회의 마스크 공정을 통해 이루어짐으로서 1회 또는 2회의 마스크 공정을 더 저감시킬 수 있으므로 더욱더 단위 시간당 생산성을 향상시켜 제조 비용을 절감시키는 효과를 갖는다.

도 1은 종래의 유기전계 발광소자의 하나의 화소영역에 대한 단면도.
도 2a와 도 2b는 일반적인 비대칭 델타 구조 유기전계 발광소자의 표시영역 일부의 평면 구조를 나타낸 도면으로서 도 2a는 상하좌우로 이웃한 6개의 화소영역의 발광영역을 개략적으로 나타낸 도면이며, 도 2a는 상하좌우로 이웃한 6개의 화소영역에 대한 스위칭 및 구동 박막트랜지스터가 구비되는 소자영역의 배치를 개략적으로 나타낸 도면.
도 3은 종래의 비대칭 델타 구조를 이루는 유기전계 발광소자에 있어 이원화된 발광영역과 소자영역에 대한 단면도.
도 4는 일반적인 유기전계 발광소자의 한 화소에 대한 회로도.
도 5a 내지 도 5y는 본 발명의 제 1 실시예에 따른 비대칭 델타 구조 유기전계 발광소자의 발광영역과 소자영역에 대한 제조 단계별 공정 단면도.
도 6a 내지 도 6u는 본 발명의 제 2 실시예에 따른 비대칭 델타 구조 유기전계 발광소자의 발광영역과 소자영역에 대한 제조 단계별 공정 단면도.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.

우선, 유기전계 발광소자의 구성 및 동작에 대해서 유기전계 발광소자의 하나의 화소에 대한 회로도인 도 4를 참조하여 간단히 설명한다.

도시한 바와 같이 유기전계 발광소자의 하나의 화소는 스위칭(switching) 박막트랜지스터(STr)와 구동(driving) 박막트랜지스터(DTr), 스토리지 커패시터(StgC), 그리고 유기전계 발광 다이오드(E)로 이루어진다.

즉, 제 1 방향으로 게이트 배선(GL)이 형성되어 있고, 상기 제 1 방향과 교차되는 제 2 방향으로 형성되어 화소영역(P)을 정의하며 데이터 배선(DL)이 형성되어 있으며, 상기 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)이 형성되어 있다.

또한, 상기 데이터 배선(DL)과 게이트 배선(GL)이 교차하는 부분에는 스위칭 박막트랜지스터(STr)가 형성되어 있으며, 상기 스위칭 박막트랜지스터(STr)와 전기적으로 연결된 구동 박막트랜지스터(DTr)가 형성되어 있다.

상기 유기전계 발광 다이오드(E)의 일측 단자인 제 1 전극은 상기 구동 박막트랜지스터(DTr)의 드레인 전극과 연결되고, 타측 단자인 제 2 전극은 접지되고 있으며, 상기 구동 박막트랜지스터(DTr)의 소스 전극은 상기 전원배선(PL)과 연결되고 있으며, 따라서 상기 전원배선(PL)은 전원전압을 상기 유기전계발광 다이오드(E)로 전달하게 된다.

그리고, 상기 구동 박막트랜지스터(DTr)의 게이트 전극과 소스 전극 사이에는 스토리지 커패시터(StgC)가 형성되고 있다.

따라서, 상기 게이트 배선(GL)을 통해 신호가 인가되면 스위칭 박막트랜지스터(STr)가 온(on) 되고, 상기 데이터 배선(DL)의 신호가 구동 박막트랜지스터(DTr)의 게이트 전극에 전달되어 상기 구동 박막트랜지스터(DTr)가 온(on) 되므로 유기전계발광 다이오드(E)를 통해 빛이 출력된다.

이때, 상기 구동 박막트랜지스터(DTr)가 온(on) 상태가 되면, 전원배선(PL)으로부터 유기전계발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 상기 유기전계발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 되며, 상기 스토리지 커패시터(StgC)는 스위칭 박막트랜지스터(STr)가 오프(off) 되었을 때, 상기 구동 박막트랜지스터(DTr)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 상기 스위칭 박막트랜지스터(STr)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 상기 유기전계발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.

이후에는 전술한 바와 같은 구동을 하며, 발광영역과 소자영역이 이원화된 구성을 갖는 본 발명의 제 1 및 제 2 실시예에 따른 비대칭 델타 구조 유기전계 발광소자의 제조방법에 대해 설명한다.

도 5a 내지 도 5y는 본 발명의 제 1 실시예에 따른 비대칭 델타 구조 유기전계 발광소자의 발광영역과 소자영역에 대한 제조 단계별 공정 단면도이다. 설명의 편의를 위해 각 화소영역(P) 내에서 박막트랜지스터가 형성되는 영역을 소자영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의하며, 상기 소자영역(DA)에 형성되는 박막트랜지스터는 유기전계 발광 다이오드와 연결되는 구동 박막트랜지스터(DTr)가 되며, 게이트 및 데이터 배선(미도시)과 연결되는 스위칭 박막트랜지스터(미도시)는 상기 구동 박막트랜지스터(DTr)와 동일한 구조를 가지므로 도시하지 않았다.

우선, 도 5a에 도시한 바와 같이, 투명한 절연기판(110) 예를들면 유리기판 또는 플렉서블한 플라스틱 기판 상에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO₂)을 증착하여 버퍼층(111)을 형성한다.

상기 버퍼층(111)은 비정질 실리콘을 폴리실리콘으로 재결정화 할 경우, 레이저 조사 또는 열처리 시에 의해 발생하는 열로 인해 상기 절연기판(110) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다.

이때, 상기 버퍼층(111)은 상기 기판(110)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.

이후, 상기 버퍼층(111) 위로 비정질 실리콘을 증착하여 순수 비정질 실리콘층(미도시)을 상기 기판(110) 전면에 형성한다.

다음, 상기 순수 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(180)을 이루도록 한다.

이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.

상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 상기 레이저를 이용하는 결정화는 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법, SLS(Sequential lateral Solidification) 결정화인 것이 바람직하다.

다음, 도 5b에 도시한 바와 같이, 상기 폴리실리콘층(도 5a의 180)을 포토레지스트 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립 의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 소자영역(DA)에 폴리실리콘의 반도체층(113)을 형성하고, 상기 스토리지 영역(StgA)에는 폴리실리콘의 반도체 패턴(114)을 형성한다.

이때, 상기 반도체 패턴(114)은 추후 불순물이 도핑됨으로서 도전성 특성이 향상된 후에는 제 1 스토리지 전극(도 5y의 115)을 이루게 된다.

다음, 도 5c에 도시한 바와 같이, 상기 반도체 패턴(114)과 폴리실리콘의 반도체층(113) 위로 전면에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO₂)을 증착하여 게이트 절연막(116)을 형성한다.

다음, 상기 게이트 절연막(116) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 제 1 투명 도전성 물질층(185)을 형성하고, 연속하여 상기 제 1 투명 도전성 물질층(185) 위로 저저항 특성을 갖는 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 1 금속층(186)을 형성한다.

이후, 상기 제 1 금속층(186) 위로 포토레지스트를 도포하여 제 1 포토레지스트층(181)을 형성하고, 상기 제 1 포토레지스트층(181)에 대해 빛의 투과영역(TA)과 차단영역(BA) 그리고 상기 투과영역(TA)보다는 작고 차단영역(BA)보다는 빛의 투과량이 큰 반투과영역(HTA)을 갖는 회절노광 마스크(191) 또는 하프톤 노광 마스크(미도시)를 이용하여 노광을 실시한다.

다음, 도 5d에 도시한 바와같이, 상기 노광된 제 1 포토레지스트층(도 5c의 181)을 현상함으로서 상기 제 1 금속층(186) 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)을 형성한다.

상기 제 1 포토레지스트 패턴(181a)은 게이트 배선(미도시), 소자영역(DA)에 있어 게이트 전극(도 5y의 118)이 형성되어야 할 부분에 대응하여 형성하고, 상기 제 2 포토레지스트 패턴(181b)은 스토리지 영역(StgA)에 대응하여 형성한다.

다음, 도 5e에 도시한 바와같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b) 외측으로 노출된 상기 제 1 금속층(도 5d의 186)을 제거함으로서 상기 제 1 투명 도전성 물질층(185) 위로 게이트 배선(미도시) 및 게이트 전극(118) 각각의 상부층(118a)을 형성하고, 동시에 상기 스토리지 영역(StgA)에 있어서는 스토리지 패턴(119)을 형성한다.

이때, 상기 게이트 전극(118)의 상부층(118a)은 상기 폴리실리콘의 반도체층(113)의 중앙부에 대응하여 형성되도록 함으로서 상기 게이트 전극(118)의 상부층(118a) 외측으로 상기 폴리실리콘의 반도체층(113)의 양측단의 노출된 구조를 이루도록 한다.

다음, 도 5f에 도시한 바와같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 5e의 181b)을 제거함으로서 상기 스토리지 영역(StgA)에 있어 상기 스토리지 패턴(119)을 노출시킨다.

이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(181a) 또한 그 두께가 줄어들게 되지만 상기 게이트 배선(미도시)과 게이트 전극(118) 각각의 상부층(미도시, 118a) 상에 여전히 남아있게 된다.

이후, 도 5g에 도시한 바와같이, 상기 게이트 배선(미도시)과 게이트 전극(118)의 상부층(118a) 및 스토리지 패턴(119) 외측으로 노출된 상기 제 1 투명 도전성 물질층(도 5f의 185)을 제거함으로서 투명 도전성 물질로 이루어진 하부층(미도시, 118b)과 저저항 금속물질로 이루어진 상부층(미도시, 118a)의 이중층 구조를 갖는 게이트 배선(미도시) 및 이와 연결된 게이트 전극(118)을 형성한다.

이때, 스토리지 영역(StgA)에 있어서도 투명 도전성 물질로 이루어진 하부층(119b)과 저저항 금속물질로 이루어진 상부층(119a)의 이중층 구조를 갖는 스토리지 패턴(119)이 형성된다.

다음, 도 5h에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(181a)을 식각 마스크로 하여 상기 제 1 포토레지스트 패턴(181a) 외측으로 노출된 상기 저저항 금속물질로 이루어진 스토리지 패턴(도 5g의 119)의 상부층(도 5g의 119a)을 제거함으로서 상기 스토리지 영역(StgA)에 있어 투명 도전성 물질로 이루어진 제 2 스토리지 전극(120)을 형성한다.

이때, 저저항 물질로 이루어진 스토리지 패턴(도 5g의 119)의 상부층(도 5g의 119a)을 제거하는 과정에서 과도식각을 진행함으로서 이중층 구조를 갖는 상기 게이트 배선(미도시)과 게이트 전극(118)의 상부층(미도시, 118a)이 상기 제 1 포토레지스트 패턴(181a)의 양측단보다 내측에 위치하도 즉 상기 이중층 구조의 게이트 배선(미도시)과 게이트 전극(118)이 상기 제 1 포토레지스트 패턴(181a) 대비 언더컷(under cut) 구조를 이루도록 한다.

이후, 투명 도전성 물질로 이루어진 단일층 구조의 상기 제 2 스토리지 전극(120)이 형성된 기판(110)에 대해 고농도의 p타입 또는 n타입 불순물의 도핑함으로서 상기 스토리지 영역(StgA)에 있어 상기 폴리실리콘으로 이루어진 반도체 패턴(도 5h의 114)에 상기 p타입 또는 n타입 불순물이 도핑되어 도전 특성이 향상된 제 1 스토리지 전극(115)을 이루도록 한다.

이때, 상기 스토리지 영역(StgA)에 구비된 상기 제 1 스토리지 전극(115)과 제 2 스토리지 전극(120)은 상기 게이트 절연막(116)을 유전체층으로 하여 제 1 스토리지 커패시터(StgC1)를 이루게 된다.

상기 p타입 또는 n타입 불순물의 도핑은 금속물질에 대해서는 통과하지 못하지만 투명 도전성 물질과 무기절연물질로 이루어진 게이트 절연막(116)은 통과함으로서 상기 폴리실리콘의 반도체 패턴(도 5h의 114)에 대해서 불순물이 주입되도록 할 수 있다.

나아가 상기 p타입 또는 n타입 불순물의 도핑 진행에 의해 스토리지 영역(StgA)에 위치하는 반도체 패턴(도 5h의 114) 이외에 상기 게이트 전극(118)의 외측으로 노출된 폴리실리콘의 반도체층(113)에 대해서도 고농도의 p타입 또는 n타입 불순물의 주입이 이루어지게 됨으로서 각 폴리실리콘의 반도체층(113)은 양측단의 소정폭에 대해 도전 특성이 향상된 소스 영역(113a)과 드레인 영역(113b)을 이루게 된다.

이때, 이중층 구조를 갖는 게이트 전극(118)에 의해 상기 폴리실리콘의 반도체층(113)의 중앙부(113d)는 불순물의 도핑이 이루어지지 않으므로 여전히 순수한 폴리실리콘으로 이루어진 상태를 이룬다.

다음, 도 5i에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 게이트 배선(미도시)과 게이트 전극(118) 상에 남아있는 제 1 포토레지스트 패턴(도 5h의 181a)을 제거함으로서 이중층 구조의 상기 게이트 배선(미도시)과 게이트 전극(118)을 노출시킨다.

이후, 상기 게이트 전극(118)을 식각 마스크로 하여 저농도의 p타입 또는 n타입 불순물의 도핑을 진행하여 상기 폴리실리콘의 반도체층(113)에 있어 상기 게이트 전극(118) 외측으로 노출된 부분 중 상기 소스 영역(113a) 및 드레인 영역(113b) 각각과 인접하는 순수 폴리실리콘으로 이루어진 영역에 대해 각각 LDD층(113c)을 형성한다.

이때, 상기 소스 영역(113a)과 드레인 영역(113b)에 대해서도 저농도의 p타입 또는 n타입 불순물의 도핑이 이루어지지만 이들 영역은 이미 고농도의 p타입 또는 n타입 불순물의 도핑이 이루어진 상태이므로 상기 저농도의 도핑이 이루어진다 하더라도 별 영향이 없다.

상기 반도체층(113)은 전술한 공정 진행에 의해 상기 게이트 전극(118)에 대응되는 부분은 여전히 순수 폴리실리콘으로 이루어진 상태로서 액티브영역(113d)을 이루고, 상기 액티브영역(113d)의 양측에는 저농도의 불순물이 도핑된 LDD(lightly dopped drain)영역(113c)을 이루며, 상기 LDD영역(113c) 외측에는 고농도의 불순물 도핑이 이루어진 소스 영역(113a) 및 드레인 영역(113b)을 이루게 된다.

한편, 상기 LDD영역(113c) 형성을 위한 공정은 반드시 진행할 필요는 없으며, 이 경우 상기 반도체층(113)은 액티브영역(113d)과 이의 양측으로 도전성 특성이 향상된 소스 영역(113a)과 드레인 영역(113b)의 3영역으로 이루어지게 된다.

다음, 도 5j에 도시한 바와 같이, 이중층 구조를 이루는 게이트 배선(미도시)과 게이트 전극(118) 및 단일층 구조의 제 2 스토리지 전극(120) 위로 무기절연물질 예를들면 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 증착하여 층간절연막(123)을 형성한다.

이후, 상기 층간절연막(123)에 대해 마스크 공정을 실시하여 상기 게이트 절연막(116)과 더불어 패터함으로써 상기 반도체층(113) 중 소스 영역(113a) 및 드레인 영역(113b)을 각각 노출시키는 반도체층 콘택홀(125)을 형성한다.

다음, 도 5k에 도시한 바와 같이, 상기 반도체층 콘택홀(125)이 형성된 층간절연막(123) 위로 전면에 저저항 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상을 증착함으로써 제 2 금속층(미도시)을 형성한다.

이후 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 데이터 배선(미도시)과 이격하여 나란하게 전원배선(미도시)을 형성한다.

그리고, 동시에 소자영역(DA)에 있어서는 상기 반도체층 콘택홀(125)을 통해 상기 반도체층(113)의 소스 영역(113a) 및 드레인 영역(113b)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다.

이때, 상기 소자영역(DA)에 순차 적층된 상기 반도체층(113)과, 게이트 절연막(116)과, 게이트 전극(118)과, 층간절연막(123)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 스위칭 박막트랜지스터(미도시) 또는 구동 박막트랜지스터(DTr)를 이룬다.

또한, 스토리지 영역(StgA)에 있어서는 상기 제 2 스토리지 전극(120)에 대응하여 제 3 스토리지 전극(137)을 형성한다.

이러한 구성에 의해 스토리지 영역(StgA)에는 상기 제 2 스토리지 전극(118)과 상기 층간절연막(123)과 상기 제 3 스토리지 전극(137)이 제 2 스토리지 커패시터(StgC2)를 이루게 되며, 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 상기 제 2 스토리지 전극(120)을 매개로 하여 서로 병렬 연결된 구조를 이룸으로써 총 스토리지 커패시터 용량은 증가하게 된다.

다음, 도 5l에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 3 스토리지 전극(137) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 증착하여 제 1 보호층(140)을 형성하고, 연속하여 상기 제 1 보호층(140) 위로 무기절연물질 상기 제 1 보호층(140)을 이루는 동일한 물질로서 수 십 내지 수 백 Å정도의 두께를 갖는 제 2 보호층(142)을 형성한다.

이때, 상기 제 1 보호층(140)과 제 2 보호층(142)은 증착 조건을 달리함으로서 일례로 상기 제 1 보호층(140)은 단위 시간당 제 1 두께씩 증가하도록 증착하고 상기 제 1 보호층(140)은 단위 시간당 상기 제 1 두께보다 두꺼운 제 2 두께씩 증가하도록 증착함으로서 상기 제 1 보호층(140)의 밀도를 제 2 보호층(140)의 밀도보다 크게 함으로서 식각을 진행하게 되면 상기 제 1 보호층(140)보다 제 2 보호층(140)이 더욱 빠른 속도로 진행되는 것이 특징이다.

다음, 도 5m에 도시한 바와 같이, 상기 제 2 보호층(140) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(183)을 형성하고, 상기 제 2 포토레지스트층(183)에 대해 빛의 투과영역(TA)과 차단영역(BA) 그리고 상기 투과영역(TA)보다는 작고 차단영역(BA)보다는 빛의 투과량이 큰 반투과영역(HTA)을 갖는 회절노광 마스크(191) 또는 하프톤 노광 마스크(192)를 이용하여 노광을 실시한다.

이후, 도 5n에 도시한 바와같이, 상기 노광된 제 2 포토레지스트층(도 5m의 183)을 현상함으로서 제 3 두께를 갖는 제 3 포토레지스트 패턴(183a)과, 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 4 포토레지스트 패턴(183b)을 형성한다.

이때, 상기 제 4 포토레지스트 패턴(183b)은 추후 연결패턴(도 5y의 146)이 형성되어야 할 부분 및 스토리지 영역(StgA)에 대응하여 형성하고, 상기 소자영역(DA)에 형성된 구동 박막트랜지스터(DTr)의 드레인 전극(136)에 대응해서는 상기 제 2 포토레지스트층(도 5m의 183)이 제거되도록 하며, 그 이외의 영역에 대해서는 상기 제 3 포토레지스트 패턴(183a)이 형성되도록 한다.

다음, 도 5o에 도시한 바와 같이, 상기 제 3 및 제 4 포토레지스트 패턴(183a, 183b) 외측으로 노출된 상기 제 2 보호층(142)과 그 하부에 위치하는 제 1 보호층(140)을 식각을 진행하여 제거함으로서 상기 소자영역(DA)에 구비된 구동 박막트랜지스터(DTr)의 드레인 전극(136)을 노출시키는 제 1 콘택홀(h1)을 형성한다.

다음, 도 5p에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 4 두께를 갖는 제 4 포토레지스트 패턴(도 5o의 183b)을 제거함으로서 추후 연결패턴(도 5y의 146)이 형성될 영역과 스토리지 영역(StgA)에 대응하여 상기 제 2 보호층(142)을 노출시킨다.

다음, 도 5q에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(183a) 외측으로 노출된 상기 제 2 보호층(142)을 식각하여 제거함으로서 상기 연결패턴(도 5y의 146)이 형성될 영역과 상기 스토리지 영역(StgA)에 있어서 제 1 보호층(140)을 노출시킨다.

이때, 상기 제 2 보호층(142)에 대해서는 과도 식각을 진행시킴으로서 상기 제 3 포토레지스트 패턴(183a) 하부에 위치하는 제 2 보호층(142) 부분이 상기 제 3 포토레지스트 패턴(183a)의 폭보다 작아 언더컷 형태를 이루도록 한다.

다음, 도 5r에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(183a) 위로 저저항 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 3 금속층(144)을 형성한다.

이때, 상기 제 3 금속층(144)은 상기 제 3 포토레지스트 패턴(183a)의 가장자리가 상기 제 1 보호층(140)의 표면을 기준으로 상기 제 2 보호층(142)의 두께만큼 이격하여 형성됨으로서 상기 제 3 포토레지스트 패턴(183a) 끝단에서는 끊김이 발생되는 되는 것이 특징이다.

이는 상기 제 3 포토레지스트 패턴(183a) 하부에 위치하는 제 2 보호층(142)이 상기 제 3 포토레지스트 패턴(183a)에 대해 언더컷 형태를 이룸에 기인한 것이다.

다음, 도 5s에 도시한 바와 같이, 상기 제 3 금속층(144)이 형성된 기판(110)을 현상액에 노출시킴으로서 상기 제 3 포토레지스트 패턴(183a)을 제거한다. 이때, 상기 제 3 포토레지스트 패턴(183a)의 상부에 위치하는 상기 제 3 금속층(144) 또한 함께 제거된다.

따라서, 최종적으로 상기 제 1 보호층(140) 위로 상기 제 1 콘택홀(h1)을 통해 상기 구동 박막트랜지스터(DTr)의 드레인 전극(136)과 접촉하는 연결패턴(146)과 상기 스토리지 영역(StgA)에 있어 제 4 스토리지 전극(148)을 형성하게 된다.

이렇게 포토레지스트 패턴과 이의 상부에 위치하는 금속층을 함께 제거하는 것을 리프트 오프(lift-off) 공정이라 한다.

이때, 상기 스토리지 영역(StgA)에 있어서 순차 적층된 상기 제 3 스토리지 전극(137)과 제 1 보호층(140)과 상기 제 4 스토리지 전극(148)은 제 3 스토리지 커패시터(StgC3)를 이룬다.

한편, 상기 리프트 오프 공정의 안정적인 진행을 위해 상기 기판(110)을 현상액에 노출시키는 현상 공정을 진행하기 전에 상기 기판(110)에 대해 열처리 공정을 더욱 진행할 수도 있다.

상기 열처리 공정에 의해 상기 제 3 포토레지스트 패턴(183a)은 순간적으로 팽창하게 되어 이의 상부에 위치하는 상기 제 3 금속층(144)에 크렉을 발생시킴으로서 상기 제 3 포토레지스트 패턴(도 5n의 183a)이 현상액에 노출되는 부분이 많아지게 됨으로서 상기 리프트 오프 공정이 더욱 빠르게 그리고 보다 안정적으로 진행될 수 있다.

한편, 본 발명의 제 1 실시예에 따른 비대칭 델타 구조 유기전계 발광소자는 전술한 바와같이, 연결패턴(146)과 제 1 콘택홀(h1)이 1회의 마스크 공정에 의해 동시에 형성됨으로서 종래의 비대칭 델타 구조 유기전계 발광소자의 제조 방법 대비 공정을 단순화할 수 있으며, 이를 통해 단위 시간당 생산성을 향상시켜 제조 비용을 절감시킬 수 있는 것이다.

다음, 도 5t에 도시한 바와 같이, 상기 연결패턴(146)과 제 4 스토리지 전극(148) 위로 유기절연물질인 포토아크릴(photo acryl)을 도포함으로써 하부 구성요소의 단차를 극복하여 평탄한 표면을 갖는 제 3 보호층(150)을 형성하고 이에 대해 마스크 공정을 진행하여 패터닝함으로서 상기 연결패턴(146)을 노출시키는 제 2 콘택홀(h2)을 형성한다.

다음, 도 5u에 도시한 바와 같이, 상기 제 2 콘택홀(h2)이 구비된 상기 제 3 보호층(150) 위로 전면에 일함수 값이 상대적으로 높은 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 이에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 제 2 콘택홀(h2)을 통해 상기 연결패턴(146)과 접촉하는 제 1 전극(153)을 형성한다.

이때, 유기전계 발광 다이오드(도 5y의 E)의 발광 효율을 높이고자 상기 제 3 보호층(150) 위로 상기 투명 도전성 물질을 증착하기 전에 반사성이 우수한 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag) 중 어느 하나를 우선 증착하고, 이후 일함수 값이 높은 상기 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고 패터닝함으로서 반사성이 우수한 금속물질로 이루어진 하부층(153a)과 일함수 값이 높은 투명 도전성 물질로 이루어진 상부층(153b)의 이중층 구조를 갖도록 상기 제 1 전극(153)을 형성할 수도 있다.

도면에 있어서는 일례로 상기 제 1 전극(153)이 2중층 구조를 갖는 것을 일례로 도시하였다.

다음, 도 5v에 도시한 바와 같이, 상기 제 1 전극(153) 위로 유기절연물질 예를들면 폴리이미드(poly imide), 스티렌(styrene), 메틸마사크릴레이트(methyl mathacrylate), 폴리테트라플로우틸렌(polytetrafluoroethylene) 중 어느 하나를 도포하고 이를 마스크 공정을 진행하여 패터닝함으로서 각 화소영역(P)의 경계 더욱 정확히는 각 발광영역(EA)을 테두리하는 뱅크(155)를 형성한다.

다음, 도 5w에 도시한 바와 같이, 상기 뱅크(155)가 형성된 기판(110)에 대해 상기 뱅크(155)와 제 1 전극(153) 위로 고상의 유기 발광 물질을 쉐도우 마스크(미도시)를 이용하여 열증착을 실시하거나, 또는 잉크젯 장치(미도시) 또는 노즐 코팅장치(미도시)를 이용하여 액상의 유기 발광 물질을 상기 뱅크(155)로 둘러싸인 각 화소영역(P) 내의 발광영역(EA)에 대응하여 분사 또는 드롭핑 함으로서 상기 제 1 전극(153) 상부에 유기 발광층(163)을 형성한다.

한편, 도면에 있어서는 상기 제 1 전극(153) 단일층 구조를 갖는 유기 발광층(163)이 형성된 것을 일례로 보이고 있지만, 상기 유기 발광층(163)은 발광효율 향상을 위해 다수층 구조로 이루어질 수도 있다.

이 경우, 상기 단일층의 유기 발광층(163)을 형성한 동일한 방법을 진행하거나, 또는 표시영역 내에 전면 증착하는 방법을 진행하여 상기 유기 발광층(163)의 하부 정공주입층(hole injection layer)(미도시)과 정공수송층(hole transporting layer)(미도시)을 선택적으로 더 형성하고, 상기 유기 발광층(163)의 상부에 전자수송층(electron transporting layer)(미도시) 및 전자주입층(electron injection layer)(미도시)을 선택적으로 더 형성할 수도 있다.

다음, 도 5x에 도시한 바와 같이, 상기 유기 발광층(163) 위로 일함수 값이 비교적 낮은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상을 혼합하여 표시영역 전면에 증착하여 제 2 전극(167)을 형성함으로서 본 발명의 실시예에 따른 비대칭 델타 구조 유기전계 발광소자용 제 1 기판(110)을 완성한다.

이때, 전술한 방법에 의해 각 화소영역(P) 내에 순차 적층된 상기 제 1 전극(153)과 유기 발광층(163)과 제 2 전극(167)은 유기전계 발광 다이오드(E)를 이룬다.

다음, 도 5y에 도시한 바와 같이, 상기 제 1 기판(110)과 대응하여 상기 유기발광 다이오드(E)의 인캡슐레이션을 위해 제 2 기판(170)이 대향하여 위치시키고, 상기 제 1 기판(110)과 제 2 기판(170)의 사이에는 투명하며 접착 특성을 갖는 프릿(Frit), 유기절연물질, 고분자 물질 중 어느 하나로 이루어진 페이스 씰(미도시)을 상기 제 1 기판(110)의 전면에 코팅한 상태에서 상기 제 1 기판(110)과 제 2 기판(170)을 합착하거나, 또는 진공 혹은 불활성 가스 분위기에서 상기 제 1 기판(110)의 가장자리를 따라 씰패턴(미도시)을 형성한 후 상기 제 1 및 제 2 기판(110, 170)을 합착함으로서 본 발명의 제 1 실시예에 따른 비대칭 델타 구조 유기전계 발광소자(101)를 완성한다.

한편, 상기 제 1 기판(110)의 상기 제 2 전극(167) 위로 무기절연물질 또는 유기절연물질을 증착 또는 도포하거나, 또는 점착층(미도시)을 재개하여 필름(미도시)을 부착함으로서 인캡슐레이션 막(미도시)으로 이용할 경우, 상기 제 2 기판(170)은 생략될 수도 있다.

전술한 바와 같이 제조되는 본 발명의 제 1 실시예에 따른 비대칭 델타 구조 유기전계 발광소자(101)는 소자영역(DA)과 발광영역(EA) 간에 전기적 연결을 위해 연결패턴(146)이 구비되고 있지만, 연결패턴(146)과 드레인 전극(136)을 노출시키는 제 1 콘택홀(h1)을 하나의 마스크 공정을 통해 진행함으로서 종래의 비대칭 델타 구조 유기전계 발광소자의 제조 방법 대비 공정을 단순화할 수 있으며, 이를 통해 단위 시간당 생산성을 향상시켜 제조 비용을 절감시킬 수 있는 것이다.

나아가 폴리실리콘으로 이루어지는 상기 제 1 스토리지 전극(115) 형성을 위한 고농도의 불순물 도핑과 폴리실리콘의 반도체층(113) 내에 구비되는 LDD영역(113c) 형성을 위한 저농도의 불순물 도핑 및 게이트 전극(118)의 형성이 1회의 마스크 공정을 통해 이루어짐으로서 1회 또는 2회의 마스크 공정을 더 저감시킬 수 있으므로 더욱더 단위 시간당 생산성을 향상시켜 제조 비용을 절감시키는 효과를 갖는다.

도 6a 내지 도 6u는 본 발명의 제 2 실시예에 따른 비대칭 델타 구조 유기전계 발광소자의 발광영역과 소자영역에 대한 제조 단계별 공정 단면도이다. 이때, 본 발명의 제 2 실시예에 따른 제조 방법의 경우 제 1 실시예에 다른 제조 방법과 동일하게 진행되는 부분에 대해서는 그 설명을 생략한다.

우선, 도 6a에 도시한 바와같이, 투명한 절연기판(110) 상에 저저항 특성을 갖는 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.

이후, 상기 제 1 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로서 제 1 연결패턴(210)을 형성하고 동시에 스토리지 영역(StgA)에 있어 제 1 스토리지 전극(212)을 형성한다.

다음, 도 6b에 도시한 바와같이, 상기 제 1 연결패턴(210)과 제 1 스토리지 전극(212) 위로 무기절연물질 예를들면 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 폴리이미드를 도포하여 평탄한 표면을 갖는 버퍼층(111)을 형성한다.

이때, 상기 버퍼층(11)은 무기절연물질 또는 유기절연물질로 이루어진 단일층의 구성을 이룰 수도 있으며, 또는 이들 두 물질층이 모두 형성됨으로서 이중층 이상의 다중층 구조를 이룰 수 있다.

도면에 있어서는 유기절연물질로 이루어진 평탄한 표면을 갖는 버퍼층(111)이 형성된 것을 일례로 보이고 있다.

다음, 도 6c에 도시한 바와같이, 상기 버퍼층(111) 위로 본 발명의 제 1 실시예를 통해 설명한 동일한 공정 즉, 도 5a 내지 도 5i까지의 공정을 진행하여 상기 버퍼층(111) 위로 소자영역(DA)에 대응하여 액티브영역(113d)과 LDD영역(113c)과 소스 및 드레인 영역(113a, 113b)을 갖는 폴리실리콘의 반도체층(113)과, 스토리지 영역(StgA)에 있어 불순물이 도핑된 폴리실리콘으로 이루어진 제 2 스토리지 전극(220)을 형성하고, 나아가 상기 반도체층(113)과 제 2 스토리지 전극(220) 위로 게이트 절연막(116)을 형성하고, 상기 게이트 절연막(116) 위로 투명 도전성 물질로 이루어진 하부층과 저저항 금속물질로 이루어지 상부층의 이중층 구조를 이루며 일방향으로 연장하는 게이트 배선(미도시)과 게이트 전극(118)을 형성하고, 스토리지 영역(StgA)에 투명 도전성 물질로 이루어진 단일층 구조의 제 3 스토리지 전극(230)을 한다.

다음, 도 6d에 도시한 바와같이, 상기 게이트 배선(미도시)과 게이트 전극(118) 및 제 3 스토리지 전극(230) 위로 무기절연물질 예를들면 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 증착하여 층간절연막(123)을 형성한다.

이후, 상기 층간절연막(123)에 대해 마스크 공정을 실시하여 상기 게이트 절연막(116)과 상기 폴리실리콘의 반도체층(113)의 소스 영역(113a)과 드레인 영역(113b) 및 버퍼층(111)과 더불어 패터함으로써 상기 소스 영역(113a)과 드레인 영역(113b)을 관통하여 상기 기판(110) 표면 및 상기 제 1 연결패턴(210)의 일끝단 표면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(125) 및 상기 제 1 연결패턴(210)의 타끝단 표면을 노출시키는 제 1 콘택홀(h1)을 형성한다.

다음, 도 6e에 도시한 바와같이, 상기 반도체층 콘택홀(125) 및 제 1 콘택홀(h1)이 형성된 층간절연막(123) 위로 전면에 저저항 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상을 증착함으로써 제 2 금속층(미도시)을 형성한다.

이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 데이터 배선(미도시)과 이격하여 나란하게 전원배선(미도시)을 형성한다.

그리고, 동시에 소자영역(DA)에 있어서는 상기 반도체층 콘택홀(125)을 통해 상기 반도체층(113)의 소스 영역(113a) 및 드레인 영역(113b) 각각과 측면 접촉하며 그 끝단은 각각 상기 기판(110)의 표면 및 상기 제 1 연결패턴(210)의 일끝단 표면과 접촉하는 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다.

또한, 상기 층간절연막(123) 위로 상기 제 1 콘택홀(h1)을 통해 상기 제 1 연결패턴(210)과 접촉하는 제 2 연결패턴(214)을 형성한다.

또한, 스토리지 영역(StgA)에 있어서는 상기 제 3 스토리지 전극(230)에 대응하여 제 4 스토리지 전극(240)을 형성한다.

이러한 구성에 의해 스토리지 영역(StgA)에는 상기 제 1 스토리지 전극(212)과 버퍼층(111)과 제 2 스토리지 전극(220)은 제 1 스토리지 커패시터(StgC)를 이루며, 상기 제 2 스토리지 전극(220)과 게이트 절연막(116)과 제 3 스토리지 전극(230)은 제 2 스토리지 커패시터(StgC2)를 이루며, 상기 제 3 스토리지 전극(230)과 층간절연막(123)과 제 4 스토리지 전극(240)은 제 3 스토리지 커패시터(StgC3)를 이룬다.

이때, 상기 스토리지 영역(StgA)에 순차 적층된 형태의 상기 제 1, 2, 3 스토리지 커패시터(StgC1, StgC2, StgC3)는 서로 병렬 연결된 구조를 이룸으로써 총 스토리지 커패시터 용량을 향상시키는 구성이 되는 것이 특징이다.

다음, 도 6f에 도시한 바와 같이, 상기 스위칭 및 구동 박막트랜지스터(미도시, DTr)와 데이터 배선(미도시) 및 제 4 스토리지 전극(240) 위로 유기절연물질인 포토아크릴(photo acryl)을 도포함으로써 하부 구성요소의 단차를 극복하여 평탄한 표면을 갖는 제 3 보호층(150)을 형성하고 이에 대해 마스크 공정을 진행하여 패터닝함으로서 상기 제 2 연결패턴(214)을 노출시키는 제 2 콘택홀(h2)을 형성한다.

다음, 도 6g에 도시한 바와 같이, 본 발명의 제 1 실시예의 도 5u 내지 도 5y를 통해 설명한 동일한 방법을 진행함으로서 본 발명의 제 2 실시예에 따른 비대칭 델타 구조 유기전계 발광소자(101)를 완성할 수 있다.

이러한 본 발명의 제 2 실시예에 따른 제조 방법에 의해서도 제 1 연결패턴(210)과 구동 박막트랜지스터(DTr)의 드레인 전극(136)을 연결시키기 위한 별도의 절연층 및 상기 절연층 내에 콘택홀 형성 공정을 필요로 하지 않으므로 1회의 마스크 공정을 저감시킬 수 있으므로 단위 시간당 생산성을 향상시켜 제조 비용을 절감시키는 효과를 갖는다.

나아가 제 2 스토리지 전극(220) 형성을 위한 고농도의 불순물 도핑과 폴리실리콘의 반도체층(113) 내에 구비되는 LDD영역(113c) 형성을 위한 저농도의 불순물 도핑 및 게이트 전극(118)의 형성이 1회의 마스크 공정을 통해 이루어짐으로서 1회 또는 2회의 마스크 공정을 더 저감시킬 수 있으므로 더욱더 단위 시간당 생산성을 향상시켜 제조 비용을 절감시키는 효과를 갖는다.

본 발명은 전술한 실시예 및 변형예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.

101 : 유기전계 발광소자
110 : 절연기판
111 : 버퍼층
113 : 반도체층
113a, 113b :소스 영역 및 드레인 영역
113c, 113d : LDD영역 및 액티브 영역
115 : 제 1 스토리지 전극
116 : 게이트 절연막
118(118a, 118b) : 게이트 전극(상부층, 하부층)
120 : 제 2 스토리지 전극
123 : 층간절연막
125 : 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
137 : 제 3 스토리지 전극
140 : 제 1 보호층
142 : 제 2 보호층
144 : 제 3 금속층
146 : 연결패턴
148 : 제 4 스토리지 전극
183a : 제 3 포토레지스트 패턴
DA : 소자영역
DTr : 구동 박막트랜지스터
P : 화소영역
StgA : 스토리지 영역
StgC1, StgC2, StgC3 : 제 1, 2, 3 스토리지 커패시터

Claims

발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상의 상기 구동영역에 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하는 단계와;
상기 스위칭 및 구동 박막트랜지스터를 덮으며 상기 구동 박막트랜지스터의 드레인 전극을 노출시키는 제 1 콘택홀이 구비된 제 1 보호층과, 상기 제 1 보호층 상부로 상기 제 1 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 발광영역으로 연장하는 연결패턴과, 상기 연결패턴과 이격하는 제 1 스토리지 전극을 형성하고, 동시에 상기 연결패턴과 제 1 스토리지 전극 사이의 이격영역에 제 2 보호층을 형성하는 단계와;
상기 연결패턴 및 제 1 스토리지 전극 위로 상기 연결전극을 노출시키는 제 2 콘택홀을 갖는 제 3 보호층을 형성하는 단계와;
상기 제 3 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드를 형성하는 단계
를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 1 항에 있어서,
상기 제 1 보호층과, 상기 제 1 보호층 상부에 상기 연결패턴과 제 1 스토리지 전극 및 제 2 보호층을 형성하는 단계는,
상기 스위칭 및 구동 박막트랜지스터 위로 전면에 제 1 보호층 및 제 2 보호층을 순차 적층 형성하는 단계와;
상기 제 2 보호층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴을 외측으로 노출된 상기 제 2 보호층과 이의 하부에 위치하는 상기 제 1 보호층을 제거하여 상기 구동 박막트랜지스터의 드레인 전극을 노출시키는 제 1 콘택홀을 형성하는 단계와;
애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 제 2 보호층을 노출시키는 단계와;
상기 제 2 포토레지스트 패턴이 제거됨으로서 노출된 상기 제 2 보호층을 식각하여 상기 제 1 보호층을 노출시키는 단계와;
상기 제 1 포토레지스트 패턴과 노출된 상기 제 1 보호층 위로 제 1 금속층을 형성하는 단계와;
상기 제 1 포토레지스트 패턴과 이의 상부에 위치하는 상기 제 1 금속층을 함께 제거함으로서 상기 제 1 콘택홀을 통해 상기 구동 박막트랜지스터의 드레인 전극과 접촉하는 연결패턴과, 상기 제 1 스토리지 전극을 형성하는 단계
를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 2 항에 있어서,
상기 제 2 포토레지스트 패턴이 제거됨으로서 노출된 상기 제 2 보호층을 식각하여 상기 제 1 보호층을 노출시키는 단계에서 상기 제 2 보호층에 대해 과도식각을 진행함으로서 상기 제 1 포토레지스트 패턴 하부에 남게되는 상기 제 2 보호층은 상기 제 1 포토레지스트 패턴의 폭보다 작은 폭을 가져 상기 제 1 포토레지스트 패턴에 대해 언더컷 형태를 이루도록 하는 것이 특징인 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 2 항에 있어서,
상기 제 1 및 제 2 보호층은 동일한 무기절연물질로 이루어지는 경우, 상기 제 1 보호층보다 상기 제 2 보호층의 식각 속도가 빠르게 진행될 수 있도록 상기 제 1 보호층의 밀도가 상기 제 2 보호층의 밀도보다 크도록 형성하는 것이 특징인 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 4 항에 있어서,
상기 제 1 보호층의 밀도가 상기 제 2 보호층의 밀도보다 크도록 형성하는 것은 상기 제 1 보호층의 증착 속도를 상기 제 2 보호층의 증착 속도보다 느리게 진행하는 것이 특징인 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 2 항에 있어서,
상기 금속층을 형성 한 후, 상기 제 1 포토레지스트 패턴과 이의 상부에 위치하는 상기 금속층을 함께 제거하는 단계 이전에 상기 기판에 대해 열처리를 진행하는 것이 특징인 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 1 항에 있어서,
상기 구동영역에 스위칭 박막트랜지스터 및 구동 박막트랜지스터를 형성하는 단계는,
상기 기판 상의 전면에 버퍼층을 형성하는 단계와;
상기 버퍼층 위로 상기 구동영역에 폴리실리콘으로 이루어지며 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 소스 영역 및 드레인 영역이 구비된 반도체층을 형성하고, 상기 반도체층 위로 게이트 절연막과 상기 게이트 절연막 위로 상기 액티브영역에 대응하여 게이트 전극을 형성하는 단계와;
상기 게이트 절연막 위로 상기 소스 영역과 드레인 영역을 노출시키는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 반도체층 콘택홀을 통해 상기 소스 영역 및 드레인 영역과 각각 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 7 항에 있어서,
상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는,
상기 제 1 스토리지 전극에 대응하여 상기 버퍼층 위로 폴리실리콘으로 이루어진 제 2 스토리지 전극과, 상기 게이트 절연막 위로 상기 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극과 일방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 층간절연막 위로 상기 제 1 스토리지 전극에 대응하여 제 4 스토리지 전극과 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 8 항에 있어서,
상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는,
상기 버퍼층 위로 비정질 실리콘층을 형성하는 단계와;
상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 단계와;
상기 폴리실리콘층을 패터닝하여 순수한 폴리실리콘으로 이루어진 제 1 및 제 2 반도체패턴을 각각 상기 구동영역과 상기 제 1 스토리지 전극에 대응하여 형성하는 단계와;
상기 제 1 및 제 2 반도체패턴 위로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 투명 도전성 물질층과 제 2 금속층을 순차 적층 형성하는 단계와;
상기 제 2 금속층 위로 제 3 두께의 제 3 포토레지스트 패턴과 상기 제 3 두께보다 얇은 제 4 두께의 제 4 포토레지스트 패턴을 형성하는 단계와;
상기 제 3 및 제 4 포토레지스트 패턴을 외측으로 노출된 상기 제 2 금속층을 제거하여 상기 투명 도전성 물질층 위로 게이트 금속패턴과 스토리지 패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 4 포토레지스트 패턴을 제거함으로서 상기 스토리지 패턴을 노출시키는 단계와;
상기 금속패턴과 스토리지 패턴 외측으로 노출된 상기 투명 도전성 물질층을 제거함으로서 이중층 구조의 상기 게이트 전극을 형성하는 단계와;
식각을 진행하여 상기 제 3 포토레지스트 패턴 외부로 노출된 상기 스토리지 패턴을 제거함으로서 상기 제 2 반도체 패턴에 대응하여 투명 도전성 물질의 단일층 구조를 갖는 제 2 스토리지 전극을 형성하고 동시에 상기 제 3 포토레지스트 패턴 하부에 위치하는 상기 게이트 전극의 상부층의 폭을 줄이는 단계와;
제 1 농도의 불순물을 도핑하여 상기 제 1 반도체 패턴에 있어 상기 제 3 포토레지스트 패턴 외측으로 위치하는 부분을 소스 영역 및 드레인 영역을 이루도록 하여 상기 게이트 전극에 대응하는 액티브영역을 포함하는 상기 폴리실리콘의 반도체층을 형성하고, 동시에 상기 제 2 반도체 패턴은 제 3 스토리지 전극을 이루도록 하는 단계와;
스트립을 진행하여 상기 제 3 포토레지스트 패턴을 제거하는 단계
를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 9 항에 있어서,
상기 제 3 포토레지스트 패턴을 제거한 후에는 상기 게이트 전극을 도핑 방지 마스크로 하여 상기 폴리실리콘의 반도체층 중 상기 게이트 전극 외측으로 새롭게 노출된 액티브영역에 대해 상기 제 1 농도보다 작은 제 2 농도의 불순물 도핑을 진행하여 상기 소스 영역 및 드레인 영역과 각각 이웃하여 LDD영역을 이루도록 하는 단계를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상에 상기 구동영역과 상기 발광영역 사이를 연결시키는 제 1 연결패턴을 형성하는 단계와;
상기 제 1 연결패턴 위로 전면에 버퍼층을 형성하는 단계와;
상기 버퍼층 위로 상기 구동영역에 폴리실리콘으로 이루어지며 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 소스 영역 및 드레인 영역이 구비된 반도체층을 형성하고, 상기 반도체층 위로 게이트 절연막과 상기 게이트 절연막 위로 상기 액티브영역에 대응하여 게이트 전극을 형성하는 단계와;
상기 게이트 절연막 위로 상기 소스 영역과 드레인 영역을 관통하여 상기 기판의 표면 및 상기 제 1 연결패턴 일끝단의 표면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀과 상기 제 1 연결패턴의 타끝단의 표면을 노출시키는 제 1 콘택홀을 갖는 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 제 반도체층 콘택홀을 통해 상기 소스 영역과 측면 접촉하는 소스 전극과, 이와 이격하여 상기 제 2 반도체층 콘택홀을 통해 상기 드레인 영역과 측면 접촉하는 동시에 상기 제 1 연결패턴의 일끝단 표면과 접촉하는 드레인 전극과, 상기 제 1 콘택홀을 통해 상기 제 1 연결패턴의 타끝단 표면과 접촉하는 제 2 연결패턴을 형성하는 단계와;
상기 소스 및 드레인 전극과 상기 제 2 연결패턴 위로 상기 제 2 연결전극을 노출시키는 제 2 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 제 2 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드를 형성하는 단계
를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 11 항에 있어서,
상기 제 1 연결패턴을 형성하는 단계는,
상기 제 1 연결패턴과 이격하여 제 1 스토리지 전극을 형성하는 단계를 포함하며,
상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는,
상기 제 1 스토리지 전극에 대응하여 상기 버퍼층 위로 폴리실리콘으로 이루어진 제 2 스토리지 전극과, 상기 게이트 절연막 위로 상기 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극과 일방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
상기 층간절연막 위로 상기 제 1 스토리지 전극에 대응하여 제 4 스토리지 전극과 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 12 항에 있어서,
상기 폴리실리콘의 반도체층과 게이트 절연막 및 게이트 전극을 형성하는 단계는,
상기 버퍼층 위로 비정질 실리콘층을 형성하는 단계와;
상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 단계와;
상기 폴리실리콘층을 패터닝하여 순수한 폴리실리콘으로 이루어진 제 1 및 제 2 반도체패턴을 각각 상기 구동영역과 상기 제 1 스토리지 전극에 대응하여 형성하는 단계와;
상기 제 1 및 제 2 반도체패턴 위로 상기 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 투명 도전성 물질층과 제 1 금속층을 순차 적층 형성하는 단계와;
상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴을 외측으로 노출된 상기 제 1 금속층을 제거하여 상기 투명 도전성 물질층 위로 게이트 금속패턴과 스토리지 패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 스토리지 패턴을 노출시키는 단계와;
상기 금속패턴과 스토리지 패턴 외측으로 노출된 상기 투명 도전성 물질층을 제거함으로서 이중층 구조의 상기 게이트 전극을 형성하는 단계와;
식각을 진행하여 상기 제 2 포토레지스트 패턴 외부로 노출된 상기 스토리지 패턴을 제거함으로서 상기 제 2 반도체 패턴에 대응하여 투명 도전성 물질의 단일층 구조를 갖는 제 3 스토리지 전극을 형성하고 동시에 상기 제 1 포토레지스트 패턴 하부에 위치하는 상기 게이트 전극의 상부층의 폭을 줄이는 단계와;
제 1 농도의 불순물을 도핑하여 상기 제 1 반도체 패턴에 있어 상기 제 2 포토레지스트 패턴 외측으로 위치하는 부분을 소스 영역 및 드레인 영역을 이루도록 하여 상기 게이트 전극에 대응하는 액티브영역을 포함하는 상기 폴리실리콘의 반도체층을 형성하고, 동시에 상기 제 2 반도체 패턴은 상기 제 2 스토리지 전극을 이루도록 하는 단계와;
스트립을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계
를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
제 13 항에 있어서,
상기 제 1 포토레지스트 패턴을 제거한 후에는 상기 게이트 전극을 도핑 방지 마스크로 하여 상기 폴리실리콘의 반도체층 중 상기 게이트 전극 외측으로 새롭게 노출된 액티브영역에 대해 상기 제 1 농도보다 작은 제 2 농도의 불순물 도핑을 진행하여 상기 소스 영역 및 드레인 영역과 각각 이웃하여 LDD영역을 이루도록 하는 단계를 포함하는 비대칭 델타 구조 유기전계 발광소자의 제조 방법.
발광영역과 선택적으로 구동영역을 갖는 다수의 화소영역 정의된 기판 상의 상기 구동영역과 상기 발광영역을 연결하며 형성된 제 1 연결패턴과;
상기 제 1 연결패턴 위로 전면에 형성된 버퍼층과;
상기 버퍼층 위로 상기 구동영역에 폴리실리콘으로 이루어지며 순수 폴리실리콘의 액티브영역과 이의 양측으로 불순물이 도핑된 소스 영역 및 드레인 영역이 구비된 반도체층과;
상기 반도체층 위로 전면에 형성된 게이트 절연막과;
상기 게이트 절연막 위로 상기 액티브영역에 대응하여 투명 도전성 물질의 하부층과 금속물질의 상부층의 이중층 구조를 가지며 형성된 게이트 전극과;
상기 게이트 절연막 위로 상기 소스 영역과 드레인 영역을 관통하여 상기 기판의 표면 및 상기 제 1 연결패턴 일끝단의 표면을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀과 상기 제 1 연결패턴의 타끝단의 표면을 노출시키는 제 1 콘택홀을 가지며 형성된 층간절연막과;
상기 층간절연막 위로 상기 제 1 반도체층 콘택홀을 통해 상기 소스 영역과 측면 접촉하며 형성된 소스 전극과, 이와 이격하여 상기 제 2 반도체층 콘택홀을 통해 상기 드레인 영역과 측면 접촉하는 동시에 상기 제 1 연결패턴의 일끝단 표면과 접촉하며 형성된 드레인 전극과;
상기 층간절연막 위로 상기 제 1 콘택홀을 통해 상기 제 1 연결패턴의 타끝단 표면과 접촉하며 형성된 제 2 연결패턴과;
상기 소스 및 드레인 전극과 상기 제 2 연결패턴 위로 상기 제 2 연결전극을 노출시키는 제 2 콘택홀을 가지며 형성된 보호층과;
상기 보호층 위로 상기 발광영역에 상기 제 2 콘택홀을 통해 상기 제 2 연결패턴과 접촉하는 제 1 전극과, 유기 발광층과, 제 2 전극으로 이루어진 유기전계 발광 다이오드
를 포함하는 비대칭 델타 구조 유기전계 발광소자.
제 15 항에 있어서,
상기 기판 상에 상기 제 1 연결패턴과 이격하여 형성된 제 1 스토리지 전극과;
상기 버퍼층 상에 상기 제 1 스토리지 전극에 대응하여 불순물이 도핑된 폴리실리콘으로 이루어진 제 2 스토리지 전극과;
상기 게이트 절연막 상에 상기 제 2 스토리지 전극에 대응하여 투명 도선성 물질의 단일층 구조를 가지며 형성된 제 3 스토리지 전극과;
상기 층간절연막 상부에 상기 소스 및 드레인 전극을 이루는 동일한 물질로 이루어진 제 4 스토리지 전극
을 포함하는 비대칭 델타 구조 유기전계 발광소자.