KR20210086247A - 표시 장치 - Google Patents

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KR20210086247A
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film transistor
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layer
semiconductor pattern
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문경주
노소영
김기태
지혁
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역에 인접한 비 표시 영역을 포함하는 기판, 기판의 표시 영역에 배치되며 제1 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 표시 영역에 배치되며 제1 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 그리고 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 기판의 비 표시 영역에 배치되며 제2 산화물 반도체를 포함하는 제3 반도체 패턴, 제3 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함할 수 있다 .

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지를 구현하는 표시 장치를 포함한다. 예를 들어, 표시 장치는 액정을 포함하는 액정 표시 장치(Liquid Crystal Display: LCD) 및 발광층을 포함하는 전계 발광 표시 장치(Electroluminescence Display: ELD)를 포함할 수 있다.
표시 장치들 중에서, 전계발광 표시장치는 스스로 발광하는 자발광소자를 이용한다.
표시 장치는 다수의 화소를 포함할 수 있다. 각 화소는 특정한 색을 방출할 수 있다. 각 화소 내에는 게이트 신호 및 데이터 신호에 따른 구동 전류를 생성하기 위한 구동 소자가 위치할 수 있다. 예를 들어, 구동 소자는 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 바텀 게이트 형태(Bottom Gate Type)인 백 채널 에치(Back Channel Etch, BCE) 구조 또는 에치 스토퍼(Etch Stopper, ES) 구조로 제조될 수도 있고, 탑 게이트 형태(Top Gate Type)인 코플라나(Coplanar) 구조로 제조될 수도 있다. 코플라나(Coplanar) 구조의 산화물 반도체 박막 트랜지스터의 경우, 산화물 반도체에 의하여 형성되는 도체화 영역 제어가 매우 중요하며, 도체화 영역의 표면 저항(Sheet Resistance)에 따라 산화물 반도체 박막 트랜지스터의 이동도가 달라질 수 있다. 따라서, 도체화 영역 형성을 위한 공정 조건에 대한 관리가 필요하며, 도체화 영역이 산화물 반도체층 상부 또는 하부에 배치되는 절연층들에 의하여 영향을 받는 것을 최소화하는 것이 필요하다.
상술한 문제점을 해결하기 위해 제안된 본 명세서는, 게이트 절연막에 대한 패터닝 없이, 도핑에 의해 형성된 도체화부를 포함하는 박막 트랜지스터가 포함된 표시 장치를 제공하는 것이다.
본 명세서는 비표시 영역에 배치되며 산화물 반도체를 포함하는 박막 트랜지스터의 이동도와 표시 영역에 배치되며 산화물 반도체를 포함하는 박막 트랜지스터의 이동도가 다른, 표시 장치를 제공하는 것이다.
본 명세서는 표시 영역에 배치된 발광소자로 흐르는 전류를 제어하는 구동 박막 트랜지스터의 이동도와, 상기 화소 영역에 배치되어 구동 박막 트랜지스터의 온-오프를 제어하는 스위칭 박막 트랜지스터의 이동도가 다른, 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역에 인접한 비 표시 영역을 포함하는 기판, 기판의 표시 영역에 배치되며 제1 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 표시 영역에 배치되며 제1 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 그리고 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 기판의 비 표시 영역에 배치되며 제2 산화물 반도체를 포함하는 제3 반도체 패턴, 제3 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역에 인접한 비 표시 영역을 포함하는 기판, 기판의 표시 영역에 배치되며 제1 산화물 반도체를 포함하는 제1 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 표시 영역에 배치되며 제2 산화물 반도체를 포함하는 제2 반도체 패턴, 제3 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 그리고 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 기판의 비 표시 영역에 배치되며 폴리 실리콘을 포함하는 제3 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 그리고 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 게이트 절연막에 대한 패터닝 없이, 포토레지스터 패턴을 마스크로 사용하는 도핑에 의하여 반도체층의 도체부를 형성할 수 있다.
본 명세서의 다른 실시예예 따르면, 표시 장치의 표시 영역에 배치된 박막 트랜지스터의 게이트 절연막과 비 표시 영역에 배치된 박막 트랜지스터의 게이트 절연막의 적층 구조를 다르게 설계하여, 서로 다른 이동도 특성을 갖는 박막 트랜지스터를 포함한 표시 장치를 제공할 수 있다. 그리고, 서로 다른 이동도 특성을 갖는 박막 트랜지스터를 구비함으로써, 표시 장치에서 고품질의 영상이 구현될 수 있다. 본 명세서의 다른 실시예에 따르면, 표시 영역에 배치된 발광소자로 흐르는 전류를 제어하는 구동 박막 트랜지스터의 게이트 절연막과, 상기 화소 영역에 배치되어 구동 박막 트랜지스터의 온-오프를 제어하는 스위칭 박막 트랜지스터의 게이트 절연막의 적층 구조를 다르게 형성할 수 있다. 이에 따라, 각각의 박막 트랜지스터의 특성에 적합한 박막 트랜지스터를 제공하여 표시 장치의 기능이 향상될 수 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 4는 본 명세서의 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 명세서에 따른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
본 명세서의 실시 예들은 당업자에게 본 명세서의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 명세서는 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, '제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나'의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예가 상세히 설명된다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 단면도를 나타낸 도면이다.
도 1을 참조하면, 표시 장치(100)의 기판(110) 표시 영역(DA)과 비 표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수개의 화소로 이루어질 수 있다. 그리고, 각각의 화소는 제1 박막 트랜지스터(310) 및 제2 박막 트랜지스터(320)로 이루어질 수 있다. 제1 박막 트랜지스터(310)는 폴리 실리콘(Poly-Si) 물질을 포함할 수 있다. 폴리 실리콘(Poly-Si) 물질 중에서도, 저온 폴리 실리콘(LTPS)물질을 포함할 수 있다. 그리고, 제2 박막 트랜지스터(320)은 산화물 반도체(Oxide Semiconductor) 물질을 포함할 수 있다. 폴리 실리콘(Poly-Si) 물질을 포함한 제1 박막 트랜지스터(310)는 구동 박막 트랜지스터인 제2 박막 트랜지스터(320)의 동작을 제어하는 스위칭 박막 트랜지스터(Switching TFT)일 수 있다. 그리고, 산화물 반도체 물질을 포함한 제2 박막 트랜지스터(320)는 제1 전극(410)과 전기적으로 연결되어 발광 소자(400)에 전류를 공급하기 위한 구동 박막 트랜지스터(Driving TFT)일 수 있다. 하지만, 이에 한정되지는 않으며, 폴리 실리콘(Poly-Si) 물질을 포함한 제1 박막 트랜지스터(310)는 구동 박막 트랜지스터일 수 있다. 그리고, 산화물 반도체 물질을 포함한 제2 박막 트랜지스터(320)는 스위칭 박막 트랜지스터일 수 있다.
비 표시 영역(NDA)은 표시 영역(DA)과 인접하여 배치될 수 있다. 그리고, 비표시 영역(NDA)에는 표시 영역(DA)의 화소를 구동하기 위한 구동 회로부(driving circuit)가 배치될 수 있다. 그리고, 구동 회로부는 제3 박막 트랜지스터(330) 및 제4 박막 트랜지스터(340)를 포함할 수 있다. 이와 같이, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)는 산화물 반도체를 포함할 수 있다. 그리고, 제4 박막 트랜지스터(340)는 폴리 실리콘(Poly-Si)을 포함할 수 있다.
표시 영역(DA)에 배치된 제1 박막 트랜지스터(310)는 네거티브-타입 트랜지스터(n-type TFT) 또는 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 그리고, 표시 영역(DA)에 배치된 제2 박막 트랜지스터(320)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제4 박막 트랜지스터(340)는 네거티브-타입 트랜지스터(n-type TFT) 또는 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 그리고, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
예를 들면, 비 표시 영역(NDA)에 배치되며 폴리 실리콘을 포함하는 제4 박막 트랜지스터(340)는 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 이때, 표시 영역(DA)에 배치되며 폴리 실리콘을 포함하는 제1 박막 트랜지스터(310)도 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 또한, 표시 영역(DA)에 배치되며 산화물 반도체를 포함하는 제2 박막 트랜지스터(320)와 비 표시 영역(NDA)에 배치되며 산화물 반도체를 포함하는 제3 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
다른 예로는, 비 표시 영역(NDA)에 배치되며 폴리 실리콘을 포함하는 제4 박막 트랜지스터(340)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다. 이때, 표시 영역(DA)에 배치되며 폴리 실리콘을 포함하는 제1 박막 트랜지스터(310)도 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다. 또한, 표시 영역(DA)에 배치되며 산화물 반도체를 포함하는 제2 박막 트랜지스터(320)와 비 표시 영역(NDA)에 배치되며 산화물 반도체를 포함하는 제3 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제3 게이트 절연층(116), 제2 층간 절연층(117), 제1 보호층(118), 제2 보호층(119), 뱅크층(120), 스페이서(121), 제1 스토리지 커패시터(140), 제2 스토리지 커패시터(150), 제1 연결전극(160), 제2 연결전극(170), 보조 전극(180), 발광 소자(400), 봉지 부재(500), 제1 박막 트랜지스터(310), 제2 박막 트랜지스터(320), 제3 박막 트랜지스터(330), 및 제4 박막 트랜지스터(340)를 포함할 수 있다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
기판(110)이 폴리이미드(PI)로 이루어지는 경우, 수분 성분이 폴리이미드(PI)로 이루어진 기판(110)을 뚫고 제1 박막트랜지스터(310) 또는 발광 소자(400)까지 투습이 진행되어 디스플레이 장치의 성능을 저하시킬 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)는, 투습에 의해 성능이 저하되는 것을 방지하기 위해, 2중 폴리이미드(PI)로 구성할 수 있다. 그리고, 2개의 폴리이미드(PI)사이에 무기 절연층을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 표시 장치의 신뢰성을 향상시킬 수 있다.
또한, 2개의 폴리이미드(PI)사이에 무기 절연층을 형성하는 경우, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하가 백 바이어스(Back Bias)를 형성하여 제1 박막 트랜지스터(310) 또는 제2 박막 트랜지스터(320)에 영향을 줄 수 있다. 따라서, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 별도의 금속층을 형성할 필요가 있다. 하지만, 본 명세서의 다른 실시예에 따른 디스플레이 장치는 2개의 폴리이미드(PI)사이에 무기막을 형성함으로써, 하부에 배치된 폴리이미드(PI)에 차지(charge)되는된 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 무기 절연층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 예를 들어, 이산화 규소(Silica or Silicon Dioxide: SiO2) 물질로 무기 절연층을 형성할 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.
제1 버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 실시예에 따르면, 제1 버퍼층(111)은 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다. 예를 들면, 제1 버퍼층(111)은 n+1개의 층으로 이루어질 수 있다. 여기에서 n은 0, 2, 4, 6, 8과 같은 0을 포함하는 짝수일 수 있다. 따라서, n=0인 경우, 제1 버퍼층(111)은 단일층으로 형성된다. 그리고, 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)일 수 있다. n=2인 경우, 제1 버퍼층(111)은 3중층으로 형성될 수 있다. 제1 버퍼층(111)이 3중층으로 형성되는 경우, 상부층 및 하부층은 산화 실리콘(SiOx)일 수 있으며, 상부층과 하부층 사이에 배치되는 중간층은 질화 실리콘(SiNx)일 수 있다. 그리고, n=4인 경우, 제1 버퍼층(111)은 5중층으로 형성될 수 있다.
이와 같이, 제1 버퍼층(111)이 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 이루어진 경우, 제1 버퍼층(111)의 최상부층 및 최하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다. 예를 들면, 복수개의 층으로 이루어진 제1 버퍼층(111)은 제1 박막 트랜지스터(310)의 제1 반도체 패턴(311) 및 제4 박막 트랜지스터(340)의 제4 반도체 패턴(341)과 접촉하는 상부층, 기판(110)과 접촉하는 하부층, 및 상부층과 하부층 사이에 위치하는 중간층을 포함할 수 있다. 그리고, 상부층 및 하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다. 그리고, 다중층으로 이루어진 제1 버퍼층(111)의 상부층은 하부층 및 중간층의 두께보다 더 두껍게 형성될 수 있다.
제1 박막 트랜지스터(310) 및 제4 박막 트랜지스터(340)는 제1 버퍼층(111) 상에 배치될 수 있다. 표시 영역(DA)에 배치된 제1 박막 트랜지스터(310)는 제1 반도체 패턴(311), 제1 게이트 전극(314), 제1 소스 전극(312), 및 제1 드레인 전극(313)을 포함할 수 있다. 이에 한정하지 않고, 제1 소스 전극(312)이 드레인 전극이 될 수 있으며, 제1 드레인 전극(313)이 소스 전극이 될 수 있다. 비 표시 영역(NDA)에 배치된 제4 박막 트랜지스터(340)는 제4 반도체 패턴(341), 제4 게이트 전극(344), 제4 소스 전극(342), 및 제4 드레인 전극(343)을 포함할 수 있다. 이에 한정하지 않고, 제4 소스 전극(342)이 드레인 전극이 될 수 있으며, 제4 드레인 전극(343)이 소스 전극이 될 수 있다.
제1 버퍼층(111) 상에는 제1 박막 트랜지스터(310)의 제1 반도체 패턴(311) 및 제4 박막 트랜지스터(340)의 제4 반도체 패턴(341)이 배치될 수 있다. 제1 반도체 패턴(311)은 표시 영역(DA)에 배치되며, 제4 반도체 패턴(341)은 비 표시 영역(NDA)에 배치될 수 있다. 제1 반도체 패턴(311) 및 제4 반도체 패턴(341)은 폴리 실리콘(Poly-si)을 포함할 수 있다. 예를 들면, 제1 반도체 패턴(311) 및 제4 반도체 패턴(341)은 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS)을 포함할 수 있다.
폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX) 등에 적용될 수 있다. 그리고, 본 명세서의 실시예에 따른 표시 장치에서 스위칭 박막 트랜지스터의 반도체 패턴으로 적용될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 구동 박막 트랜지스터의 반도체 패턴으로 적용될 수도 있다.
본 명세서의 실시예에 따르면, 표시 영역(DA)에 배치된 제1 박막 트랜지스터(310)의 제1 반도체 패턴(311)은 스위칭 박막 트랜지스터의 반도체 패턴으로 적용될 수 있다. 그리고, 비 표시 영역(NDA)에 제4 박막 트랜지스터(340)의 제4 반도체 패턴(341)은 게이트 신호용 박막 트랜지스터의 반도체 패턴으로 적용될 수 있다. 게이트 신호용 박막 트랜지스터는 스위칭 기능을 수행하는 스위칭 박막 트랜지스터일 수 있다.
제1 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 결정화 공정으로 폴리 실리콘층이 형성될 수 있다. 그리고, 폴리 실리콘층을 패터닝하여 제1 반도체 패턴(311) 및 제4 반도체 패턴(341)이 형성될 수 있다.
표시 영역(DA)에 형성되는 제1 반도체 패턴(311)은 제1 박막 트랜지스터(310)의 구동 시 채널이 형성되는 제1 채널 영역(311C), 그리고 제1 채널 영역(311C) 양 측의 제1 소스 영역(311S) 및 제1 드레인 영역(311D)을 포함할 수 있다. 제1 소스 영역(311S)은 제1 소스 전극(312)과 연결된 제1 반도체 패턴(311)의 부분이며, 제1 드레인 영역(311D)은 제1 드레인 전극(313)과 연결된 제1 반도체 패턴(311)의 부분일 수 있다. 제1 소스 영역(311S) 및 제1 드레인 영역(311D)은 제1 반도체 패턴(311)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(311S) 및 제1 드레인 영역(311D)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(311C)은 이온 도핑되지 않은 폴리 실리콘 물질로 남겨진 부분일 수 있다.
비 표시 영역(NDA)에 형성되는 제4 반도체 패턴(341)은 제4 박막 트랜지스터(340)의 구동 시 채널이 형성되는 제4 채널 영역(341C), 그리고 제4 채널 영역(341C) 양 측의 제4 소스 영역(341S) 및 제4 드레인 영역(341D)을 포함할 수 있다. 제4 소스 영역(341S)은 제4 소스 전극(342)과 연결된 제4 반도체 패턴(341)의 부분이며, 제4 드레인 영역(341D)은 제4 드레인 전극(343)과 연결된 제4 반도체 패턴(341)의 부분일 수 있다. 제4 소스 영역(341S) 및 제4 드레인 영역(341D)은 제4 반도체 패턴(341)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제4 소스 영역(341S) 및 제4 드레인 영역(341D)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 제4 채널 영역(341C)은 이온 도핑되지 않은 폴리 실리콘 물질로 남겨진 부분일 수 있다.
제1 박막 트랜지스터(310)의 제1 반도체 패턴(311) 및 제4 박막 트랜지스터(340)의 제4 반도체 패턴(341) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(310)의 제1 게이트 전극(314), 제4 박막 트랜지스터(340)의 제4 게이트 전극(344), 제1 스토리지 커패시터(140)의 제1 스토리지 하부 전극(141), 그리고 제2 스토리지 커패시터(150)의 제2 스토리지 하부 전극(151)이 배치될 수 있다.
제1 게이트 전극(314), 제4 게이트 전극(344), 및 제1 스토리지 하부 전극(141), 및 제2 스토리지 하부 전극(151)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 전극(314), 제4 게이트 전극(344), 및 제1 스토리지 하부 전극(141), 및 제2 스토리지 하부 전극(151)은 동일한 물질로 형성될 수 있다.
제1 게이트 전극(314)은 표시 영역(DA)에 배치되며, 제1 게이트 절연층(112)을 사이에 두고 제1 반도체 패턴(311)의 제1 채널 영역(311C)과 중첩할 수 있다. 그리고, 제4 게이트 전극(444)은 비 표시 영역(NDA)에 배치되며, 제1 게이트 절연층(112)을 사이에 두고 제4 반도체 패턴(341)의 제4 채널 영역(341C)과 중첩할 수 있다. 또한, 제1 스토리지 하부 전극(141)은 표시 영역(DA)에 배치되며, 제2 스토리지 하부 전극(151)은 비 표시 영역(NDA)에 배치될 수 있다.
제1 게이트 절연층(112), 제1 게이트 전극(314), 제4 게이트 전극(344), 제1 스토리지 하부 전극(141), 및 제2 스토리지 하부 전극(151) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제1 층간 절연층(113) 상에 제1 스토리지 커패시터(140)의 제1 스토리지 상부 전극(142) 및 제2 스토리지 커패시터(150)의 제2 스토리지 상부 전극(152)이 배치될 수 있다. 제1 스토리지 상부 전극(142) 및 제2 스토리지 상부 전극(152)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 스토리지 상부 전극(142)은 제1 층간 절연층(113)을 사이에 두고 제1 스토리지 하부 전극(141)과 중첩할 수 있다. 그리고, 제2 스토리지 상부 전극(152)은 제1 층간 절연층(113)을 사이에 두고 제2 스토리지 하부 전극(151)과 중첩할 수 있다.
그리고, 제1 스토리지 상부 전극(142) 및 제2 스토리지 상부 전극(152)은 제1 스토리지 하부 전극(141) 및 제2 스토리지 하부 전극(151)과 동일한 물질로 형성될 수 있다.
제1 스토리지 커패시터(140)의 제1 스토리지 하부 전극(141) 및 제2 스토리지 커패시터(150)의 제2 스토리지 하부 전극(151)은 표시 장치의 구동 특성, 그리고 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수 있다. 예를 들어, 제1 스토리지 커패시터(140)의 제1 스토리지 상부 전극(142)은 제1 박막 트랜지스터(310)의 제1 게이트 전극(314)과 중첩하도록 배치될 수 있다. 이때, 제1 게이트 전극(314)은 제1 스토리지 하부 전극(141)과 같은 역할을 수행할 수 있다. 따라서, 제1 스토리지 하부 전극(141)은 생략될 수 있다. 제2 스토리지 커패시터(150)의 제2 스토리지 상부 전극(152)은 제4 박막 트랜지스터(340)의 제4 게이트 전극(344)와 중첩하도록 배치될 수 있다. 이때, 제4 게이트 전극(344)은 제2 스토리지 하부 전극(151)과 같은 역할을 수행할 수 있다. 따라서, 제2 스토리지 하부 전극(151)은 생략될 수 있다.
제1 층간 절연층(113), 제1 스토리지 상부 전극(142) 및 제2 스토리지 상부 전극(152)상에 제2 버퍼층(114)이 배치될 수 있다. 제2 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 버퍼층(114) 상에는 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)이 형성될 수 있다. . 제2 반도체 패턴(321)은 표시 영역(DA)에 배치될 수 있으며, 제1 스토리지 커패시터(140)와 중첩하도록 배치될 수 있다. 제2 반도체 패턴(321)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제2 박막 트랜지스터(320)는 제2 반도체 패턴(321), 제2 게이트 전극(324), 제2 소스 전극(322), 및 제2 드레인 전극(323)을 포함할 수 있다. 다른 예로는, 제2 소스 전극(322)이 드레인 전극이 될 수 있으며, 제2 드레인 전극(323)이 소스 전극이 될 수 있다.
제2 반도체 패턴(321)은 제2 박막 트랜지스터(320)의 구동 시 채널이 형성되는 제2 채널 영역(321C), 제2 채널 영역(321C) 양 측의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)을 포함할 수 있다. 제2 소스 영역(321S)은 제2 소스 전극(322)과 연결된 제2 반도체 패턴(321)의 부분일 수 있으며, 제2 드레인 영역(321D)은 제2 드레인 전극(323)과 연결된 제2 반도체 패턴(321)의 부분일 수 있다.
제2 반도체 패턴(321)의 산화물 반도체 물질은 폴리 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 예를 들면, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작아 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 도 1을 참조하면, 산화물 반도체를 포함하는 제2 박막 트랜지스터(320)는 제1 전극(410)과 전기적으로 연결되어 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터일 수 있다.
제2 반도체 패턴(321) 및 제2 버퍼층(114)상에 제2 게이트 절연층(115)이 형성될 수 있다. 제2 게이트 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 제2 게이트 절연층(115) 상에 제3 박막 트랜지스터(330)의 제3 반도체 패턴 (331)이 배치될 수 있다. 제3 반도체 패턴(331)은 비 표시 영역(NDA)에 배치될 수 있으며, 제2 스토리지 커패시터(150)와 중첩하도록 배치될 수 있다. 제3 반도체 패턴(331)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제3 박막 트랜지스터(330)는 제3 반도체 패턴(331), 제3 게이트 전극(334), 제3 소스 전극(332), 및 제3 드레인 전극(333)을 포함할 수 있다. 다른 예로는, 제3 소스 전극(332)이 드레인 전극이 될 수 있으며, 제3 드레인 전극(333)이 소스 전극이 될 수 있다.
제3 반도체 패턴(331)은 제3 박막 트랜지스터(330)의 구동 시 채널이 형성되는 제3 채널 영역(331C), 제3 채널 영역(331C) 양 측의 제3 소스 영역(331S) 및 제3 드레인 영역(331D)을 포함할 수 있다. 제3 소스 영역(331S)은 제3 소스 전극(332)과 연결된 제3 반도체 패턴(331)의 부분일 수 있으며, 제3 드레인 영역(331D)은 제3 드레인 전극(333)과 연결된 제3 반도체 패턴(331)의 부분일 수 있다.
제3 반도체 패턴(331)의 산화물 반도체 물질은 폴리 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 예를 들면, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작아 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 도 1을 참조하면, 산화물 반도체를 포함하는 제3 반도체 패턴(331)은 표시 장치의 게이트 신호용 박막 트랜지스터의 반도체 패턴으로 적용될 수 있다. 게이트 신호용 박막 트랜지스터는 스위칭 기능을 수행하는 스위칭 박막 트랜지스터일 수 있다.
제2 반도체 패턴(321) 및 제3 반도체 패턴(331)은 금속 산화물로 이루어질 수 있다. 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 제2 반도체 패턴(321) 및 제3 반도체 패턴(331)은 다양한 금속 산화물 중 IGZO층으로 형성되는 것으로 설명하였으나, 이에 제한되지 않는다. 예를 들면, IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 금속 산화물로 형성될 수도 있다.
도 1에 도시된 바와 같이, 제2 게이트 절연층(115) 및 비 표시 영역(NDA) 에 배치된 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331) 상에 제3 게이트 절연층(116)이 형성될 수 있다. 제3 게이트 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제3 게이트 절연층(116) 상에 제2 게이트 전극(324) 및 제3 게이트 전극(334)이 형성될 수 있다. 표시 영역(DA)에 배치된 제2 게이트 전극(324)은 제2 게이트 절연층(115) 및 제3 게이트 절연층(116)을 사이에 두고 제2 반도체 패턴(321)의 제2 채널 영역(321C)과 중첩할 수 있다. 그리고, 비 표시 영역(NDA)에 배치된 제3 게이트 전극(334)은 제3 게이트 절연층(116)을 사이에 두고 제3 반도체 패턴(331)의 제3 채널 영역(331C)과 중첩할 수 있다.
이와 같이, 표시 영역(DA)에 배치된 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(115)과 제3 게이트 절연층(116)의 적층 구조로 형성될 수 있다. 그리고, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)의 제3 게이트 전극(334)과 제3 반도체 패턴(331) 사이에 적층된 게이트 절연층은 제3 게이트 절연층(116)으로 이루어질 수 있다.
따라서, 제2 반도체 패턴(321)과 제2 게이트 전극(324) 사이에 위치하는 게이트 절연층의 두께는 제3 반도체 패턴(331)과 제3 게이트 전극(334) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 게이트 절연층의 두께가 두꺼울수록, 전류의 누설량이 감소될 수 있다. 따라서, 두꺼운 게이트 절연층을 포함한 박막 트랜지스터는 전류량을 제어하기 위한 구동 박막 트랜지스터로 활용될 수 있다. 스위칭 박막 트랜지스터는 턴온 또는 턴오프를 제어하는 스위칭 기능을 수행하기 때문에, 전류가 누설이 되더라도 큰 문제가 되지 않는다. 따라서, 스위칭 기능을 수행하는 박막 트랜지스터의 게이트 절연층의 두께는 구동 박막 트랜지스터로 이용되는 박막 트랜지스터의 게이트 절연층의 두께보다 얇게 형성될 수 있다.
이와 같이, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할 경우, 전류의 누설량이 감소하여 전류량을 효과적으로 제어할 수 있는 이점이 있다. 그러나, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할수록, 이동도는 감소하여 스위칭 기능의 특성은 저하될 수 있다. 그리고, 박막 트랜지스터의 게이트 절연층의 두께를 상대적으로 얇게 형성할 경우, 이동도가 증가하여 스위칭 기능의 특성이 형상되는 이점이 있다. 그러나, 게이트 절연층의 두께를 얇게 형성할수록, 전류의 누설량이 증가하여 전류량 제어 기능의 특성은 저하될 수 있다.따라서, 본 명세서의 실시예에 따른 표시 장치(100)에서, 박막 트랜지스터의 특성에 따라서 게이트 절연층의 두께를 다르게 설계할 수 있다. 따라서, 서로 다른 이동도를 가지는 박막 트랜지스터를 포함할 수 있다.
도 1을 참조하면, 구동 박막 트랜지스터로 이용되는 제2 박막 트랜지스터(320)는 게이트 신호용 박막 트랜지스터로써 스위칭 기능을 수행하는 제3 박막 트랜지스터(330)보다 두꺼운 게이트 절연층을 포함할 수 있다. 따라서, 제2 반도체 패턴(321)과 제2 게이트 전극(324) 사이에 위치하는 게이트 절연층의 두께는 제3 반도체 패턴(331)과 제3 게이트 전극(334) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(115)과 제3 게이트 절연층(116)의 적층 구조로 형성될 수 있다. 그리고, 제3 박막 트랜지스터(330)의 제3 게이트 전극(334)과 제3 반도체 패턴(331) 사이에 적층된 게이트 절연층은 제3 게이트 절연층(116)으로 이루어질 수 있다.
제2 게이트 전극(324) 및 제3 게이트 전극(334) 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 그리고, 제2 게이트 전극(324) 및 제3 게이트 전극(334)은 동일한 물질로 형성될 수 있다.
제2 게이트 전극(324), 제3 게이트 전극(334), 및 제3 게이트 절연층(116) 상에 제2 층간 절연층(117)이 형성될 수 있다.
제2 층간 절연층(117)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)계 물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)을 식각(etching)하여 제1 박막 트랜지스터(310)의 제1 반도체 패턴(311) 및 제4 박막 트랜지스터(340)의 제4 반도체 패턴(341)을 노출하기 위한 컨택홀을 형성할 수 있다. 예를 들면, 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)을 식각하여 제1 반도체 패턴(311)의 제1 소스 영역(311S) 및 제1 드레인 영역(311D)을 노출하는 컨택홀이 형성될 수 있다. 그리고, 제4 반도체 패턴(341)의 제4 소스 영역(341S) 및 제4 드레인 영역(341D)을 노출하는 컨택홀이 형성될 수 있다.
그리고, 제2 층간 절연층(117), 제3 게이트 절연층(116), 및 제2 게이트 절연층(115)을 식각하여 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)을 노출하기 위한 컨택홀을 형성할 수 있다. 예를 들면, 제2 층간 절연층(117), 제3 게이트 절연층(116), 및 제2 게이트 절연층(115)을 식각하여 제2 반도체 패턴(321)의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)을 노출하는 컨택홀을 형성할 수 있다.
또한, 제2 층간 절연층(117) 및 제3 게이트 절연층(116)을 식각하여 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)을 노출하기 위한 컨택홀을 형성할 수 있다. 예를 들면, 제2 층간 절연층(117) 및 제3 게이트 절연층(116)을 식각하여 제3 반도체 패턴(331)의 제3 소스 영역(331S) 및 제3 드레인 영역(331D)을 노출하는 컨택홀을 형성할 수 있다.
또한, 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 및 제2 버퍼층(114)을 식각하여 제1 스토리지 상부 전극(142) 및 제2 스토리지 상부 전극(152)을 노출하는 컨택홀을 형성할 수 있다.
제2 층간 절연층(117) 상에는 제1 연결 전극(160), 제2 연결 전극(170), 제1 박막 트랜지스터(310)의 제1 소스 전극(312) 및 제1 드레인 전극(313), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333), 그리고 제4 박막 트랜지스터(340)의 제4 소스 전극(342) 및 제4 드레인 전극(343)이 배치될 수 있다.
제1 박막 트랜지스터(310)의 제1 소스 전극(312) 및 제1 드레인 전극(313)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제1 반도체 패턴(311)의 제1 소스 영역(311S) 및 제1 드레인 영역(311D)과 연결될 수 있다.
그리고, 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제2 반도체 패턴(321)의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)과 연결될 수 있다.
또한, 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)은 제2 층간 절연층(117) 및 제3 게이트 절연층(116)에 형성된 컨택홀을 통하여 제3 반도체 패턴(331)의 제3 소스 영역(331S) 및 제3 드레인 영역(331D)과 연결될 수 있다.
또한, 제4 박막 트랜지스터(340)의 제4 소스 전극(342) 및 제4 드레인 전극(343)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제4 반도체 패턴(341)의 제4 소스 영역(341S) 및 제4 드레인 영역(341D)과 연결될 수 있다.
그리고, 표시 영역(DA)에 배치된 제1 연결 전극(160)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 및 제2 버퍼층(114)에 형성된 컨택홀을 통하여 제1 스토리지 커패시터(140)의 제1 스토리지 상부 전극(142)과 연결될 수 있다. 그리고, 제1 연결 전극(160)은 제2 박막 트랜지스터(320)의 제2 드레인 전극(323)과 전기적으로 연결될 수 있다. 다른 예로는, 제1 연결 전극(160)은 제2 박막 트랜지스터(320)의 제2 소스 전극(322)과 연결될 수 있다. 제1 연결 전극(160)은 제2 박막 트랜지스터(320)의 제2 드레인 전극(323)과 서로 연결된 일체형일 수 있다. 다른 예로는, 제1 연결 전극(160)은 제2 박막 트랜지스터(320)의 제2 소스 전극(322)과 서로 연결된 일체형일 수 있다.
또한, 비 표시 영역(NDA)에 배치된 제2 연결 전극(170)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 및 제2 버퍼층(114)에 형성된 컨택홀을 통하여 제2 스토리지 커패시터(150)의 제2 스토리지 상부 전극(152)과 연결될 수 있다. 그리고, 제2 연결 전극(170)은 제3 박막 트랜지스터(330)의 제3 드레인 전극(333)과 전기적으로 연결될 수 있다. 다른 예로는, 제2 연결 전극(170)은 제3 박막 트랜지스터(330)의 제3 소스 전극(332)과 연결될 수 있다. 제2 연결 전극(170)은 제3 박막 트랜지스터(330)의 제3 드레인 전극(333)과 서로 연결된 일체형일 수 있다. 다른 예로는, 제2 연결 전극(170)은 제3 박막 트랜지스터(330)의 제3 소스 전극(332)과 서로 연결된 일체형일 수 있다.
제1 연결 전극(160), 제2 연결 전극(170), 제1 박막 트랜지스터(310)의 제1 소스 전극(312) 및 제1 드레인 전극(313), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333), 그리고 제4 박막 트랜지스터(340)의 제4 소스 전극(342) 및 제4 드레인 전극(343)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제1 연결 전극(160), 제2 연결 전극(170), 제1 박막 트랜지스터(310)의 제1 소스 전극(312) 및 제1 드레인 전극(313), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333), 그리고 제4 박막 트랜지스터(340)의 제4 소스 전극(342) 및 제4 드레인 전극(343)은 제2 층간 절연층(117)의 상부면에 접촉하여 배치될 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(160), 제2 연결 전극(170), 제1 박막 트랜지스터(310)의 제1 소스 전극(312) 및 제1 드레인 전극(313), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333), 그리고 제4 박막 트랜지스터(340)의 제4 소스 전극(342) 및 제4 드레인 전극(343) 상에 제1 보호층(118)이 형성될 수 있다.
제1 보호층(118)에는 제2 박막 트랜지스터(320)의 제2 드레인 전극(323)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 보호층(118)에는 제2 박막 트랜지스터(320)의 제2 소스 전극(322)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 보호층(118)은 유기물질층일 수 있다. 예를 들면, 제1 보호층(118)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다. 다른 예로는, 제1 보호층(118)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 물질과 같은 무기물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
보조전극(180)은 제1 보호층(118) 상에 배치될 수 있다. 그리고, 보조전극(180)은 제1 보호층(118)의 컨택홀을 통하여 제2 박막 트랜지스터(320)의 제2 드레인 전극(323)과 연결될 수 있다. 보조전극(180)은 제2 박막 트랜지스터(320)과 제1 전극(410)을 전기적으로 연결할 수 있다. 보조전극(180)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조전극(180)은 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323)과 동일한 물질로 형성될 수 있다.
제2 보호층(119)은 보조전극(180) 및 제1 보호층(118) 상에 배치될 수 있다. 그리고, 도 1에 도시된 바와 같이, 제2 보호층(119)에는 보조전극(180)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 보호층(119)은 유기물질층일 수 있다. 예를 들면, 제2 보호층(119)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
제2 보호층(119) 상에 발광 소자(400)의 제1 전극(410)이 배치될 수 있다. 제1 전극(410)은 제2 보호층(119)에 형성된 컨택홀을 통하여 보조전극(180)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(410)은 제2 보호층(119)에 형성된 컨택홀을 통하여 보조전극(180)과 연결됨으로써, 제2 박막 트랜지스터(320)와 전기적으로 연결될 수 있다. 제1 전극(410)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(410)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(410)은 애노드 전극일 수 있다. 디스플레이 장치가 하부 발광(Bottom Emission)인 경우, 제2 보호층(119) 상에 배치된 제1 전극(410)은 캐소드 전극일 수 있다.
제1 전극(410) 및 제2 보호층(119) 상에는 뱅크층(120)이 배치될 수 있다. 뱅크층(120)에는 제1 전극(410)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(120)은 디스플레이 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(120) 상에는 스페이서(121)가 더 배치될 수 있다. 그리고, 제1 전극(410)상에는 발광 소자(400)의 발광층(420)이 더 배치될 수 있다.
발광층(420)은 제1 전극(410) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
이외에도 발광층(420)은 전하 생성층(Charge Generation Layer: CGL)을 사이에 두고 제1 발광층 및 제2 발광층을 구비할 수도 있다. 이러한 경우, 제1 발광층 및 제2 발광층 중 어느 하나의 발광물질층은 청색광을 생성하고, 제1발광층 및 제2 발광층 중 나머지 하나의 발광물질층은 노란색-녹색광을 생성함으로써 제1 발광층 및 제2 발광층을 통해 백색광이 생성될 수 있다. 제1 발광층 및 제2 발광층을 통해 생성된 백색광은 발광층 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 다른 예로는, 별도의 컬러 필터 없이 각 발광층에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광층은 적색광을, 녹색(G) 서브 화소의 발광층은 녹색광을, 청색(B) 서브 화소의 발광층은 청색광을 생성할 수도 있다.
도 1을 참조하면, 발광층(420) 상에는 발광 소자(400)의 제2 전극(430)이 더 배치될 수 있다. 제2 전극(430)은 발광층(420)을 사이에 두고, 제1 전극(410)과 중첩할 수 있다. 본 명세서의 실시예에 따른 표시 장치에서 제2 전극(430)은 캐소드 전극일 수 있다.
제2 전극(430) 상에는 수분 침투를 억제하는 봉지 부재(500)가 더 배치될 수 있다. 봉지 부재(500)는 제 1 봉지층(510), 제 2 봉지층(520) 및 제 3 봉지층(530)을 포함할 수 있다. 제 2 봉지층(520)은 제 1 봉지층(510) 및 제 3 봉지층(530)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층(510) 및 제 3 봉지층(530)은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층(520)은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재(500)의 제1 봉지층(510)은 제2 전극(430) 상에 배치될 수 있다. 그리고, 제2 봉지층(520)은 제1 봉지층(510) 상에 배치될 수 있다. 또한, 제3 봉지층(530)은 제2 봉지층(520) 상에 배치될 수 있다.
봉지 부재(500)의 제1 봉지층(510) 및 제3 봉지층(530)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재(500)의 제2 봉지층(520)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 2를 참조하면, 표시 장치(200)의 기판(210)은 표시 영역(DA)은 복수개의 화소로 이루어질 수 있다. 그리고, 각각의 화소는 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)로 이루어질 수 있다. 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 산화물 반도체(Oxide Semiconductor) 물질을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 도 1과 같이 폴리 실리콘(Poly-Si) 물질을 포함한 박막 트랜지스터를 추가로 더 포함할 수 있다. 도 2에서는 산화물 반도체로 이루어진 박막 트랜지스터 중에서 스위칭 박막 트랜지스터인 제2 박막 트랜지스터(320)와 구동 박막 트랜지스터인 제1 박막 트랜지스터(350)를 중심으로 설명한다.
기판(210)에서 비 표시 영역(NDA)은 표시 영역(DA)과 인접하여 배치될 수 있다. 그리고, 비표시 영역(NDA)에는 표시 영역(DA)의 화소를 구동하기 위한 구동 회로부(driving circuit)가 배치될 수 있다. 그리고, 구동 회로부는 제3 박막 트랜지스터(330)를 포함할 수 있다. 그리고, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)는 산화물 반도체를 포함할 수 있다.
표시 영역(DA)에 배치된 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 네거티브-타입 트랜지스터(n-type TFT) 로 구성될 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 기판(210), 버퍼층(211), 제1 게이트 절연층(212), 제2 게이트 절연층(213), 층간 절연층(214), 보호층(215), 뱅크층(216), 스페이서(217), 제1 금속 패턴(610), 제2 금속 패턴(620), 제3 금속 패턴(630), 발광 소자(400), 봉지 부재(500), 제1 박막 트랜지스터(350), 제2 박막 트랜지스터(320), 및 제3 박막 트랜지스터(330)를 포함할 수 있다.
기판(210)은 표시 장치(200)의 다양한 구성요소들을 지지할 수 있다. 기판(210)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(210)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(210)이 폴리이미드(PI)로 이루어지는 경우, 수분 성분이 폴리이미드(PI)로 이루어진 기판(210)을 뚫고 제1 박막트랜지스터(350), 제2 박막 트랜지스터(320), 제3 박막 트랜지스터(330), 또는 발광 소자(400)까지 투습이 진행되어 표시 장치의 성능을 저하시킬 수 있다.
본 명세서의 실시예에 따른 표시 장치(200)는, 투습에 의해 성능이 저하되는 것을 방지하기 위해, 기판(210) 상에 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)을 형성할 수 있다.
또한, 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)은 외부광이 제1 박막트랜지스터(350), 제2 박막 트랜지스터(320), 및 제3 박막 트랜지스터(330)의 반도체 패턴으로 유입되는 것을 방지하는 차광 역할을 가질 수 있다.
따라서, 도 2에 도시된 바와 같이, 제1 금속 패턴(610)은 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)과 중첩할 수 있다. 그리고, 제2 금속 패턴(620)은 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)과 중첩할 수 있다. 또한, 제3 금속 패턴(630)은 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)과 중첩할 수 있다. 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)은 동일한 물질일 수 있으며, 동일한 층상에 형성될 수 있다. 그리고, 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
버퍼층(211)은 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630) 상에 형성될 수 있다. 버퍼층(211)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 실시예에 따르면, 버퍼층(211)은 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다.
이와 같이, 버퍼층(211)이 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 이루어진 경우, 버퍼층(211)의 최상부층 및 최하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다.
제1 박막 트랜지스터(350)는 버퍼층(211) 상에 배치될 수 있다. 표시 장치(200)의 표시 영역(DA)에 제1 박막 트랜지스터(350)이 배치될 수 있다.
표시 영역(DA)에 배치된 제1 박막 트랜지스터(350)는 제1 반도체 패턴(351), 제1 게이트 전극(354), 제1 소스 전극(352), 및 제1 드레인 전극(353)을 포함할 수 있다. 이에 한정하지 않고, 제1 소스 전극(352)이 드레인 전극이 될 수 있으며, 제1 드레인 전극(353)이 소스 전극이 될 수 있다.
도 2를 참조하면, 버퍼층(211) 상에는 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)이 형성될 수 있다. 제1 반도체 패턴(351)은 표시 영역(DA)에 배치될 수 있으며, 제1 금속 패턴(610)과 중첩하도록 배치될 수 있다. 제1 반도체 패턴(351)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제1 박막 트랜지스터(350)는 제1 반도체 패턴(351), 제1 게이트 전극(354), 제1 소스 전극(352), 및 제1 드레인 전극(353)을 포함할 수 있다. 다른 예로는, 제1 소스 전극(352)이 드레인 전극이 될 수 있으며, 제1 드레인 전극(353)이 소스 전극이 될 수 있다.
제1 반도체 패턴(351)은 제1 박막 트랜지스터(350)의 구동 시 채널이 형성되는 제1 채널 영역(351C), 제1 채널 영역(351C) 양 측의 제1 소스 영역(351S) 및 제1 드레인 영역(351D)을 포함할 수 있다.
도 2를 참조하면, 산화물 반도체를 포함하는 제1 박막 트랜지스터(350)는 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터일 수 있다.
제1 반도체 패턴(351) 및 버퍼층(211)상에 제1 게이트 절연층(212)이 형성될 수 있다. 제1 게이트 절연층(212)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 제1 게이트 절연층(212) 상에 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321) 및 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)이 배치될 수 있다.
제2 반도체 패턴(321)은 표시 영역(DA)에 배치될 수 있으며, 제2 금속 패턴(620)과 중첩하도록 배치될 수 있다. 제2 반도체 패턴(321)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제2 박막 트랜지스터(320)는 제2 반도체 패턴(321), 제2 게이트 전극(324), 제2 소스 전극(322), 및 제2 드레인 전극(323)을 포함할 수 있다. 다른 예로는, 제2 소스 전극(322)이 드레인 전극이 될 수 있으며, 제2 드레인 전극(323)이 소스 전극이 될 수 있다.
제2 반도체 패턴(351)은 제2 박막 트랜지스터(320)의 구동 시 채널이 형성되는 제2 채널 영역(321C), 제2 채널 영역(321C) 양 측의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)을 포함할 수 있다.
도 2를 참조하면, 산화물 반도체를 포함하는 제2 박막 트랜지스터(320)는 스위칭 박막 트랜지스터일 수 있다.
제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)은 비 표시 영역(NDA)에 배치될 수 있으며, 제3 금속 패턴(630)과 중첩하도록 배치될 수 있다. 제3 반도체 패턴(331)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제3 박막 트랜지스터(330)는 제3 반도체 패턴(331), 제3 게이트 전극(334), 제3 소스 전극(332), 및 제3 드레인 전극(333)을 포함할 수 있다. 다른 예로는, 제3 소스 전극(332)이 드레인 전극이 될 수 있으며, 제3 드레인 전극(333)이 소스 전극이 될 수 있다.
제3 반도체 패턴(331)은 제3 박막 트랜지스터(330)의 구동 시 채널이 형성되는 제3 채널 영역(331C), 제3 채널 영역(331C) 양 측의 제3 소스 영역(331S) 및 제3 드레인 영역(331D)을 포함할 수 있다.
도 2를 참조하면, 산화물 반도체를 포함하는 제3 박막 트랜지스터(330)는 표시 장치(200)의 게이트 신호용 박막 트랜지스터의 반도체 패턴으로 적용될 수 있다. 게이트 신호용 박막 트랜지스터는 스위칭 기능을 수행하는 스위칭 박막 트랜지스터일 수 있다.
제2 반도페 패턴(321), 제3 반도체 패턴(331), 및 제1 게이트 절연층(212) 상에 제2 게이트 절연층(213)이 형성될 수 있다. 제2 게이트 절연층(213)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 게이트 절연층(213) 상에 제1 게이트 전극(354), 제2 게이트 전극(324), 및 제3 게이트 전극(334)이 형성될 수 있다. 표시 영역(DA)에 배치된 제1 게이트 전극(354)은 제1 게이트 절연층(212) 및 제2 게이트 절연층(213)을 사이에 두고 제1 반도체 패턴(351)의 제1 채널 영역(351C)과 중첩할 수 있다. 그리고, 표시 영역(DA)에 배치된 제2 게이트 전극(324)은 제2 게이트 절연층(213)을 사이에 두고 제2 반도체 패턴(321)의 제2 채널 영역(321C)과 중첩할 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 게이트 전극(334)은 제2 게이트 절연층(213)을 사이에 두고 제3 반도체 패턴(331)의 제3 채널 영역(331C)과 중첩할 수 있다.
이와 같이, 표시 영역(DA)에 배치된 제1 박막 트랜지스터(350)의 제1 게이트 전극(354)과 제1 반도체 패턴(351) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)과 제2 게이트 절연층(213)의 적층 구조로 형성될 수 있다. 그리고, 표시 영역(DA)에 배치된 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(213)으로 이루어질 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)의 제3 게이트 전극(334)과 제3 반도체 패턴(331) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(213)으로 이루어질 수 있다.
따라서, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제2 반도체 패턴(321) 및 제3 반도체 패턴(331)과 제2 게이트 전극(324) 및 제3 게이트 전극(334) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 게이트 절연층의 두께가 두꺼울수록, 전류의 누설량이 감소될 수 있다. 따라서, 두꺼운 게이트 절연층을 포함한 박막 트랜지스터는 전류량을 제어하기 위한 구동 박막 트랜지스터로 활용될 수 있다. 스위칭 박막 트랜지스터는 턴온 또는 턴오프를 제어하는 스위칭 기능을 수행하기 때문에, 전류가 누설이 되더라도 큰 문제가 되지 않는다. 따라서, 스위칭 기능을 수행하는 박막 트랜지스터의 게이트 절연층의 두께는 구동 박막 트랜지스터로 이용되는 박막 트랜지스터의 게이트 절연층의 두께보다 얇게 형성될 수 있다.
이와 같이, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할 경우, 전류의 누설량이 감소하여 전류량을 효과적으로 제어할 수 있는 이점이 있다. 그러나, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할수록, 이동도는 감소하여 스위칭 기능의 특성은 저하될 수 있다. 그리고, 박막 트랜지스터의 게이트 절연층의 두께를 상대적으로 얇게 형성할 경우, 이동도가 증가하여 스위칭 기능의 특성이 형상되는 이점이 있다. 그러나, 게이트 절연층의 두께를 얇게 형성할수록, 전류의 누설량이 증가하여 전류량 제어 기능의 특성은 저하될 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치(200)에서, 박막 트랜지스터의 특성에 따라 게이트 절연층의 두께를 다르게 구성할 수 있다. 따라서, 표시 장치(200)는 서로 다른 이동도를 가지는 박막 트랜지스터를 포함할 수 있다.
도 2를 참조하면, 구동 박막 트랜지스터로 이용되는 제1 박막 트랜지스터(350)는 게이트 신호용 박막 트랜지스터로써 스위칭 기능을 수행하는 제3 박막 트랜지스터(330)보다 두꺼운 게이트 절연층을 포함할 수 있다. 그리고, 표시 영역(DA)에 배치되는 박막 트랜지스터 중에서도, 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터로 이용되는 제1 박막 트랜지스터(350)는 스위칭 박막 트랜지스터로 이용되는 제2 박막 트랜지스터(320)보다 두꺼운 게이트 절연층을 포함할 수 있다.
따라서, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제3 반도체 패턴(331)과 제3 게이트 전극(334) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 또한, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제2 반도체 패턴(321)과 제2 게이트 전극(324) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제1 박막 트랜지스터(350)의 제1 게이트 전극(354)과 제1 반도체 패턴(351) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)과 제2 게이트 절연층(213)의 적층 구조로 형성될 수 있다. 그리고, 제3 박막 트랜지스터(330)의 제3 게이트 전극(334)과 제3 반도체 패턴(331) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(213)으로 이루어질 수 있다. 또한, 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층도 제2 게이트 절연층(213)으로 이루어질 수 있다.
제1 게이트 전극(354), 제2 게이트 전극(324) 및 제3 게이트 전극(334) 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 그리고, 제1 게이트 전극(354), 제2 게이트 전극(324) 및 제3 게이트 전극(334)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다.
제1 게이트 전극(354), 제2 게이트 전극(324), 제3 게이트 전극(334), 및 제2 게이트 절연층(213) 상에 층간 절연층(214)이 형성될 수 있다.
층간 절연층(214)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)계 물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
층간 절연층(214), 제2 게이트 절연층(213), 및 제1 게이트 절연층(212)을 식각(etching)하여 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)을 노출하기 위한 컨택홀을 형성할 수 있다.
그리고, 층간 절연층(214) 및 제2 게이트 절연층(213)을 식각하여 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321) 및 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)을 노출하기 위한 컨택홀을 형성할 수 있다.
층간 절연층(214) 상에는 제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(352), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 및 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)이 배치될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353)은 층간 절연층(214), 제2 게이트 절연층(213), 및 제1 게이트 절연층(212)에 형성된 컨택홀을 통하여 제1 반도체 패턴(351)의 제1 소스 영역(351S) 및 제1 드레인 영역(351D)과 연결될 수 있다.
그리고, 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323)은 층간 절연층(214) 및 제2 게이트 절연층(213)에 형성된 컨택홀을 통하여 제2 반도체 패턴(321)의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)과 연결될 수 있다.
또한, 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)은 층간 절연층(214) 및 제2 게이트 절연층(213)에 형성된 컨택홀을 통하여 제3 반도체 패턴(331)의 제3 소스 영역(331S) 및 제3 드레인 영역(331D)과 연결될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)은 층간 절연층(214)의 상부면에 접촉하여 배치될 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333) 상에 보호층(215)이 형성될 수 있다.
보호층(215)에는 제1 박막 트랜지스터(350)의 제1 드레인 전극(353)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 보호층(215)에는 제1 박막 트랜지스터(350)의 제1 소스 전극(352)을 노출시키기 위한 컨택홀이 형성될 수 있다. 보호층(215)은 유기물질로 이루어진 단일층 또는 다중층일 수 있다. 예를 들면, 보호층(215)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성된 단일층 또는 다중층일 수 있다. 다른 예로는, 보호층(215)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 물질과 같은 무기물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 또한, 보호층(215)은 무기물질층과 유기물질층으로 이루어진 다중층일 수 있다.
보호층(215) 상에 발광 소자(400)의 제1 전극(410)이 배치될 수 있다. 제1 전극(410)은 보호층(215)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(350)와 전기적으로 연결될 수 있다. 제1 전극(410)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(410)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(410)은 애노드 전극일 수 있다. 디스플레이 장치가 하부 발광(Bottom Emission)인 경우, 보호층(215) 상에 배치된 제1 전극(410)은 캐소드 전극일 수 있다.
제1 전극(410) 및 보호층(215) 상에는 뱅크층(216)이 배치될 수 있다. 뱅크층(216)에는 제1 전극(410)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(216)은 표시 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(216) 상에는 스페이서(217)가 더 배치될 수 있다. 그리고, 제1 전극(410)상에는 발광 소자(400)의 발광층(420)이 더 배치될 수 있다.
발광층(420)은 제1 전극(410) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
이외에도 발광층(420)은 전하 생성층(Charge Generation Layer: CGL)을 사이에 두고 제1 발광층 및 제2 발광층을 구비할 수도 있다. 이러한 경우, 제1 발광층 및 제2 발광층 중 어느 하나의 발광물질층은 청색광을 생성하고, 제1발광층 및 제2 발광층 중 나머지 하나의 발광물질층은 노란색-녹색광을 생성함으로써 제1 발광층 및 제2 발광층을 통해 백색광이 생성될 수 있다. 제1 발광층 및 제2 발광층을 통해 생성된 백색광은 발광층 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 다른 예로는, 별도의 컬러 필터 없이 각 발광층에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광층은 적색광을, 녹색(G) 서브 화소의 발광층은 녹색광을, 청색(B) 서브 화소의 발광층은 청색광을 생성할 수도 있다.
도 2를 참조하면, 발광층(420) 상에는 발광 소자(400)의 제2 전극(430)이 더 배치될 수 있다. 제2 전극(430)은 발광층(420)을 사이에 두고 제1 전극(410)과 중첩할 수 있다. 본 명세서의 실시예에 따른 표시 장치에서 제2 전극(430)은 캐소드 전극일 수 있다.
제2 전극(430) 상에는 수분 침투를 억제하는 봉지 부재(500)가 더 배치될 수 있다. 봉지 부재(500)는 제 1 봉지층(510), 제 2 봉지층(520) 및 제 3 봉지층(530)을 포함할 수 있다. 제 2 봉지층(520)은 제 1 봉지층(510) 및 제 3 봉지층(530)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층(510) 및 제 3 봉지층(530)은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층(520)은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재(500)의 제1 봉지층(510)은 제2 전극(430) 상에 배치될 수 있다. 그리고, 제2 봉지층(520)은 제1 봉지층(510) 상에 배치될 수 있다. 또한, 제3 봉지층(530)은 제2 봉지층(520) 상에 배치될 수 있다.
봉지 부재(500)의 제1 봉지층(510) 및 제3 봉지층(530)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재(500)의 제2 봉지층(520)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 3은 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 3을 참조하면, 표시 장치(300)의 기판(310)은 표시 영역(DA)은 복수개의 화소로 이루어질 수 있다. 그리고, 각각의 화소는 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)로 이루어질 수 있다. 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 산화물 반도체(Oxide Semiconductor) 물질을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 도 1과 같이 폴리 실리콘(Poly-Si) 물질을 포함한 박막 트랜지스터를 추가로 더 포함할 수 있다. 도 2에서는 산화물 반도체로 이루어진 박막 트랜지스터 중에서 스위칭 박막 트랜지스터인 제2 박막 트랜지스터(320)와 구동 박막 트랜지스터인 제1 박막 트랜지스터(350)를 중심으로 설명한다.
기판(310)에서 비 표시 영역(NDA)은 표시 영역(DA)과 인접하여 배치될 수 있다. 그리고, 비표시 영역(NDA)에는 표시 영역(DA)의 화소를 구동하기 위한 구동 회로부(driving circuit)가 배치될 수 있다. 그리고, 구동 회로부는 제3 박막 트랜지스터(360)를 포함할 수 있다. 그리고, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(360)는 폴리 실리콘을 포함할 수 있다.
표시 영역(DA)에 배치된 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 네거티브-타입 트랜지스터(n-type TFT) 로 구성될 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(360)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다. 다른 예로는, 표시 영역(DA)에 배치된 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(360)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
도 3을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(300)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제3 게이트 절연층(116), 제2 층간 절연층(117), 제1 보호층(118), 제2 보호층(119), 뱅크층(120), 스페이서(121), 제1 금속 패턴(611), 제2 금속 패턴(612), 보조 전극(180), 발광 소자(400), 봉지 부재(500), 제1 박막 트랜지스터(350), 제2 박막 트랜지스터(320), 및 제3 박막 트랜지스터(360)를 포함할 수 있다.
기판(110)은 표시 장치(300)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다.
기판(110)이 폴리이미드(PI)로 이루어지는 경우, 수분 성분이 폴리이미드(PI)로 이루어진 기판(110)을 뚫고 제1 박막트랜지스터(310) 또는 발광 소자(400)까지 투습이 진행되어 디스플레이 장치의 성능을 저하시킬 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)는, 투습에 의해 성능이 저하되는 것을 방지하기 위해, 2중 폴리이미드(PI)로 구성할 수 있다. 그리고, 2개의 폴리이미드(PI)사이에 무기 절연층을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 표시 장치의 신뢰성을 향상시킬 수 있다.
제1 버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 실시예에 따르면, 제1 버퍼층(111)은 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다.이와 같이, 제1 버퍼층(111)이 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 이루어진 경우, 제1 버퍼층(111)의 최상부층 및 최하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다.
비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(360)는 제1 버퍼층(111) 상에 배치될 수 있다. 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(360)는 제3 반도체 패턴(361), 제3 게이트 전극(364), 제3 소스 전극(362), 및 제3 드레인 전극(363)을 포함할 수 있다. 이에 한정하지 않고, 제3 소스 전극(362)이 드레인 전극이 될 수 있으며, 제3 드레인 전극(363)이 소스 전극이 될 수 있다.
제1 버퍼층(111) 상에는 제3 박막 트랜지스터(360)의 제3 반도체 패턴(361)이 배치될 수 있다. 제3 반도체 패턴(361)은 비 표시 영역(NDA)에 배치될 수 있다. 제3 반도체 패턴(361)은 폴리 실리콘(Poly-si)을 포함할 수 있다. 예를 들면, 제3 반도체 패턴(361)은 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS)을 포함할 수 있다. 본 명세서의 실시예에 따르면, 비 표시 영역(NDA)에 제3 박막 트랜지스터(360)의 제3 반도체 패턴(361)은 게이트 신호용 박막 트랜지스터의 반도체 패턴으로 적용될 수 있다. 게이트 신호용 박막 트랜지스터는 스위칭 기능을 수행하는 스위칭 박막 트랜지스터일 수 있다.
비 표시 영역(NDA)에 형성되는 제3 반도체 패턴(361)은 제3 박막 트랜지스터(360)의 구동 시 채널이 형성되는 제3 채널 영역(361C), 그리고 제3 채널 영역(361C) 양 측의 제3 소스 영역(361S) 및 제3 드레인 영역(361D)을 포함할 수 있다.
제3 박막 트랜지스터(360)의 제3 반도체 패턴(361) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제1 게이트 절연층(112) 상에 제3 박막 트랜지스터(360)의 제3 게이트 전극(364)이 배치될 수 있다.
제3 게이트 전극(364)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제3 게이트 전극(364)은 동일한 물질일 수 있으며, 동일한 층상에 형성될 수 있다.
제3 게이트 전극(364)은 비 표시 영역(NDA)에 배치되며, 제1 게이트 절연층(112)을 사이에 두고 제3 반도체 패턴(361)의 제3 채널 영역(361C)과 중첩할 수 있다.
제1 게이트 절연층(112) 및 제3 게이트 전극(364) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 제1 층간 절연층(113) 상에 제1 금속 패턴(611) 및 제2 금속 패턴(621)이 표시 영역(DA)에 배치될 수 있다. 그리고, 제1 금속 패턴(611)은 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)과 중첩하며, 제2 금속 패턴(621)은 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)과 중첩할 수 있다.
제1 금속 패턴(611) 및 제2 금속 패턴(621)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 금속 패턴(611) 및 제2 금속 패턴(621)은 동일한 물질일 수 있으며, 동일한 층상에 형성될 수 있다. 제1 금속 패턴(611) 및 제2 금속 패턴(621)은 외부광이 기판을 통과하여 제1 반도체 패턴(351) 및 제2 반도체 패턴(321)으로 유입되는 광을 차단하는 차광 역할을 할 수 있다.
제1 층간 절연층(113), 제1 금속 패턴(611), 및 제2 금속 패턴(621) 상에 제2 버퍼층(114)이 배치될 수 있다. 제2 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 버퍼층(114) 상에는 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)이 형성될 수 있다. 제1 반도체 패턴(351)은 표시 영역(DA)에 배치될 수 있으며, 제1 금속 패턴(611)과 중첩하도록 배치될 수 있다. 제1 반도체 패턴(351)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제1 박막 트랜지스터(350)는 제1 반도체 패턴(351), 제1 게이트 전극(354), 제1 소스 전극(352), 및 제1 드레인 전극(353)을 포함할 수 있다. 다른 예로는, 제1 소스 전극(352)이 드레인 전극이 될 수 있으며, 제1 드레인 전극(353)이 소스 전극이 될 수 있다.
제1 반도체 패턴(351)은 제1 박막 트랜지스터(350)의 구동 시 채널이 형성되는 제1 채널 영역(351C), 제1 채널 영역(351C) 양 측의 제1 소스 영역(351S) 및 제1 드레인 영역(351D)을 포함할 수 있다.
도 3을 참조하면, 산화물 반도체를 포함하는 제1 박막 트랜지스터(350)는 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터일 수 있다.
제1 반도체 패턴(351) 및 제2 버퍼층(114)상에 제2 게이트 절연층(115)이 형성될 수 있다. 제2 게이트 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 제2 게이트 절연층(115) 상에 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)이 배치될 수 있다. 제2 반도체 패턴(321)은 표시 영역(DA)에 배치될 수 있으며, 제2 금속 패턴(621)과 중첩하도록 배치될 수 있다. 제2 반도체 패턴(321)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다. 제2 박막 트랜지스터(320)는 제2 반도체 패턴(321), 제2 게이트 전극(324), 제2 소스 전극(322), 및 제2 드레인 전극(323)을 포함할 수 있다. 다른 예로는, 제2 소스 전극(322)이 드레인 전극이 될 수 있으며, 제2 드레인 전극(323)이 소스 전극이 될 수 있다.
제2 반도체 패턴(351)은 제2 박막 트랜지스터(320)의 구동 시 채널이 형성되는 제2 채널 영역(321C), 제2 채널 영역(321C) 양 측의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)을 포함할 수 있다. 도 3을 참조하면, 산화물 반도체를 포함하는 제2 박막 트랜지스터(320)는 스위칭 박막 트랜지스터일 수 있다.
제2 반도페 패턴(321) 및 제2 게이트 절연층(115) 상에 제3 게이트 절연층(116)이 형성될 수 있다. 제3 게이트 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제3 게이트 절연층(116) 상에 제1 게이트 전극(354) 및 제2 게이트 전극(324)이 형성될 수 있다. 표시 영역(DA)에 배치된 제1 게이트 전극(354)은 제2 게이트 절연층(115) 및 제3 게이트 절연층(116)을 사이에 두고 제1 반도체 패턴(351)의 제1 채널 영역(351C)과 중첩할 수 있다. 그리고, 표시 영역(DA)에 배치된 제2 게이트 전극(324)은 제3 게이트 절연층(116)을 사이에 두고 제2 반도체 패턴(321)의 제2 채널 영역(321C)과 중첩할 수 있다.
이와 같이, 표시 영역(DA)에 배치된 제1 박막 트랜지스터(350)의 제1 게이트 전극(354)과 제1 반도체 패턴(351) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(115)과 제3 게이트 절연층(116)의 적층 구조로 형성될 수 있다. 그리고, 표시 영역(DA)에 배치된 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층은 제3 게이트 절연층(116)으로 이루어질 수 있다.
따라서, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제2 반도체 패턴(321)과 제2 게이트 전극(324) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 게이트 절연층의 두께가 두꺼울수록, 전류의 누설량이 감소될 수 있다. 따라서, 두꺼운 게이트 절연층을 포함한 박막 트랜지스터는 전류량을 제어하기 위한 구동 박막 트랜지스터로 활용될 수 있다. 스위칭 박막 트랜지스터는 턴온 또는 턴오프를 제어하는 스위칭 기능을 수행하기 때문에, 전류가 누설이 되더라도 큰 문제가 되지 않는다. 따라서, 스위칭 기능을 수행하는 박막 트랜지스터의 게이트 절연층의 두께는 구동 박막 트랜지스터로 이용되는 박막 트랜지스터의 게이트 절연층의 두께보다 상대적으로 얇게 형성될 수 있다.
이와 같이, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할 경우, 전류의 누설량이 감소하여 전류량을 효과적으로 제어할 수 있는 이점이 있다. 그러나, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할수록, 이동도는 감소하여 스위칭 기능의 특성은 저하될 수 있다. 그리고, 박막 트랜지스터의 게이트 절연층의 두께를 상대적으로 얇게 형성할 경우, 이동도가 증가하여 스위칭 기능의 특성이 형상되는 이점이 있다. 그러나, 게이트 절연층의 두께를 얇게 형성할수록, 전류의 누설량이 증가하여 전류량 제어 기능의 특성은 저하될 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치(300)에서, 박막 트랜지스터의 특성에 따라 게이트 절연층의 두께를 다르게 구성할 수 있다. 따라서, 표시 장치(300)는 게이트 절연층의 두께에 따라 서로 다른 이동도를 가지는 박막 트랜지스터를 포함할 수 있다.
도 3을 참조하면, 구동 박막 트랜지스터로 이용되는 제1 박막 트랜지스터(350)는 스위칭 박막 트랜지스터로 이용되는 제2 박막 트랜지스터(320)보다 두꺼운 게이트 절연층을 포함할 수 있다. 따라서, 표시 영역(DA)에 배치되는 박막 트랜지스터 중에서도, 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터로 이용되는 제1 박막 트랜지스터(350)는 스위칭 박막 트랜지스터로 이용되는 제2 박막 트랜지스터(320)보다 두깨운 게이트 절연층을 포함할 수 있다.
제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제2 반도체 패턴(321)과 제2 게이트 전극(324) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 박막 트랜지스터(350)의 제1 게이트 전극(354)과 제1 반도체 패턴(351) 사이에 적층된 게이트 절연층은 제2 게이트 절연층(115)과 제3 게이트 절연층(116)의 적층 구조로 형성될 수 있다. 그리고, 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층도 제3 게이트 절연층(116)으로 이루어질 수 있다.
제1 게이트 전극(354) 및 제2 게이트 전극(324)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 그리고, 제1 게이트 전극(354) 및 제2 게이트 전극(324)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다.
제1 게이트 전극(354), 제2 게이트 전극(324), 및 제3 게이트 절연층(116) 상에 제2 층간 절연층(117)이 형성될 수 있다. 제2 층간 절연층(117)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)계 물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)을 식각(etching)하여 제3 박막 트랜지스터(360)의 제3 반도체 패턴(361)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 제3 반도체 패턴(361)의 제3 소스 영역(361S) 및 제3 드레인 영역(361D)을 노출하는 컨택홀이 형성될 수 있다.
그리고, 제2 층간 절연층(117), 제3 게이트 절연층(116), 및 제2 게이트 절연층(115)을 식각하여 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 제3 반도체 패턴(361)의 제3 소스 영역(361S) 및 제3 드레인 영역(361D)을 노출하는 컨택홀을 형성할 수 있다.
또한, 제2 층간 절연층(117) 및 제3 게이트 절연층(116)을 식각하여 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)을 노출하기 위한 컨택홀을 형성할 수 있다. 따라서, 제2 반도체 패턴(321)의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)을 노출하는 컨택홀을 형성할 수 있다.
제2 층간 절연층(117) 상에는 제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(360)의 제3 소스 전극(362) 및 제3 드레인 전극(363)이 배치될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 및 제2 게이트 절연층(115)에 형성된 컨택홀을 통하여 제1 반도체 패턴(351)의 제1 소스 영역(351S) 및 제1 드레인 영역(351D)과 연결될 수 있다.
제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323)은 제2 층간 절연층(117) 및 제3 게이트 절연층(116)에 형성된 컨택홀을 통하여 제2 반도체 패턴(321)의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)과 연결될 수 있다.
제3 박막 트랜지스터(360)의 제3 소스 전극(362) 및 제3 드레인 전극(363)은 제2 층간 절연층(117), 제3 게이트 절연층(116), 제2 게이트 절연층(115), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제3 반도체 패턴(361)의 제3 소스 영역(361S) 및 제3 드레인 영역(361D)과 연결될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(360)의 제3 소스 전극(362) 및 제3 드레인 전극(363)은 동일한 물질로 형성될 수 있으며, 동일한 층상에 배치될 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(360)의 제3 소스 전극(362) 및 제3 드레인 전극(363) 상에 제1 보호층(118)이 형성될 수 있다.
제1 보호층(118)에는 제1 박막 트랜지스터(350)의 제1 드레인 전극(353)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 보호층(118)에는 제1 박막 트랜지스터(350)의 제1 소스 전극(352)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 보호층(118)은 유기물질층일 수 있다. 예를 들면, 제1 보호층(118)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다. 다른 예로는, 제1 보호층(118)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 물질과 같은 무기물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
보조전극(180)은 제1 보호층(118) 상에 배치될 수 있다. 그리고, 보조전극(180)은 제1 보호층(118)의 컨택홀을 통하여 제1 박막 트랜지스터(350)의 제1 드레인 전극(353)과 연결될 수 있다. 보조전극(180)은 제1 박막 트랜지스터(350)과 발광 소자(400)의 제1 전극(410)을 전기적으로 연결할 수 있다. 보조전극(180)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조전극(180)은 제1 박막 트랜지스터(350)의 제21소스 전극(352) 및 제1 드레인 전극(353)과 동일한 물질로 형성될 수 있다.
제2 보호층(119)은 보조전극(180) 및 제1 보호층(118) 상에 배치될 수 있다. 그리고, 도 3에 도시된 바와 같이, 제2 보호층(119)에는 보조전극(180)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 보호층(119)은 유기물질층일 수 있다. 예를 들면, 제2 보호층(119)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
제2 보호층(119) 상에 발광 소자(400)의 제1 전극(410)이 배치될 수 있다. 제1 전극(410)은 제2 보호층(119)에 형성된 컨택홀을 통하여 보조전극(180)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(410)은 제2 보호층(119)에 형성된 컨택홀을 통하여 보조전극(180)과 연결됨으로써, 제1 박막 트랜지스터(326)와 전기적으로 연결될 수 있다.
제1 전극(410)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(410)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(410)은 애노드 전극일 수 있다. 표시 장치가 하부 발광(Bottom Emission)인 경우, 제2 보호층(119) 상에 배치된 제1 전극(410)은 캐소드 전극일 수 있다.
제1 전극(410) 및 제2 보호층(119) 상에는 뱅크층(120)이 배치될 수 있다. 뱅크층(120)에는 제1 전극(410)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(120)은 디스플레이 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(120) 상에는 스페이서(121)가 더 배치될 수 있다. 그리고, 제1 전극(410)상에는 발광 소자(400)의 발광층(420)이 더 배치될 수 있다.
발광층(420)은 제1 전극(410) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
이외에도 발광층(420)은 전하 생성층(Charge Generation Layer: CGL)을 사이에 두고 제1 발광층 및 제2 발광층을 구비할 수도 있다. 이러한 경우, 제1 발광층 및 제2 발광층 중 어느 하나의 발광물질층은 청색광을 생성하고, 제1발광층 및 제2 발광층 중 나머지 하나의 발광물질층은 노란색-녹색광을 생성함으로써 제1 발광층 및 제2 발광층을 통해 백색광이 생성될 수 있다. 제1 발광층 및 제2 발광층을 통해 생성된 백색광은 발광층 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 다른 예로는, 별도의 컬러 필터 없이 각 발광층에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광층은 적색광을, 녹색(G) 서브 화소의 발광층은 녹색광을, 청색(B) 서브 화소의 발광층은 청색광을 생성할 수도 있다.
도 3을 참조하면, 발광층(420) 상에는 발광 소자(400)의 제2 전극(430)이 더 배치될 수 있다. 제2 전극(430)은 발광층(420)을 사이에 두고 제1 전극(410)과 중첩할 수 있다. 본 명세서의 실시예에 따른 표시 장치에서 제2 전극(430)은 캐소드 전극일 수 있다.
제2 전극(430) 상에는 수분 침투를 억제하는 봉지 부재(500)가 더 배치될 수 있다. 봉지 부재(500)는 제 1 봉지층(510), 제 2 봉지층(520) 및 제 3 봉지층(530)을 포함할 수 있다. 제 2 봉지층(520)은 제 1 봉지층(510) 및 제 3 봉지층(530)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층(510) 및 제 3 봉지층(530)은 무기 절연 물질로 형성된 무기 절연막이고, 제 2 봉지층(520)은 유기 절연 물질로 형성된 유기 절연막일 수 있다. 봉지 부재(500)의 제1 봉지층(510)은 제2 전극(430) 상에 배치될 수 있다. 그리고, 제2 봉지층(520)은 제1 봉지층(510) 상에 배치될 수 있다. 또한, 제3 봉지층(530)은 제2 봉지층(520) 상에 배치될 수 있다.
봉지 부재(500)의 제1 봉지층(510) 및 제3 봉지층(530)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지 부재(500)의 제2 봉지층(520)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 4는 본 명세서의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 4는 도 2를 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(210), 버퍼층(211), 제1 게이트 절연층(212), 제2 게이트 절연층(213), 층간 절연층(214), 보호층(215), 뱅크층(216), 스페이서(217), 제1 금속 패턴(610), 제2 금속 패턴(620), 제3 금속 패턴(630), 발광 소자(400), 봉지 부재(500), 및 제1 박막 트랜지스터(350)는 실질적으로 동일하다. 따라서, 도 2와 실질적으로 동일한 도 4의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 4를 참조하면, 본 명세서의 또 다른 실시예에 따른 표시 장치(40)는 기판(210), 버퍼층(211), 제1 게이트 절연층(212), 제2 게이트 절연층(213), 층간 절연층(214), 보호층(215), 뱅크층(216), 스페이서(217), 제1 금속 패턴(610), 제2 금속 패턴(620), 제3 금속 패턴(630), 발광 소자(400), 봉지 부재(500), 제1 박막 트랜지스터(350), 제2 박막 트랜지스터(320), 및 제3 박막 트랜지스터(330)를 포함할 수 있다.
도 4를 참조하면, 표시 장치(40)의 기판(210)은 표시 영역(DA)은 복수개의 화소로 이루어질 수 있다. 그리고, 각각의 화소는 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)로 이루어질 수 있다. 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 산화물 반도체(Oxide Semiconductor) 물질을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 도 1과 같이 폴리 실리콘(Poly-Si) 물질을 포함한 박막 트랜지스터를 추가로 더 포함할 수 있다. 도 4에서는 산화물 반도체로 이루어진 박막 트랜지스터 중에서 스위칭 박막 트랜지스터인 제2 박막 트랜지스터(320)와 구동 박막 트랜지스터인 제1 박막 트랜지스터(350)를 중심으로 설명한다.
기판(210)에서 비 표시 영역(NDA)은 표시 영역(DA)과 인접하여 배치될 수 있다. 그리고, 비표시 영역(NDA)에는 표시 영역(DA)의 화소를 구동하기 위한 구동 회로부(driving circuit)가 배치될 수 있다. 그리고, 구동 회로부는 제3 박막 트랜지스터(330)를 포함할 수 있다. 그리고, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)는 산화물 반도체를 포함할 수 있다.
표시 영역(DA)에 배치된 제1 박막 트랜지스터(350) 및 제2 박막 트랜지스터(320)는 네거티브-타입 트랜지스터(n-type TFT)으로 구성될 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
기판(210)은 표시 장치(40)의 다양한 구성요소들을 지지할 수 있다. 기판(210)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(210)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다.
본 명세서의 실시예에 따른 표시 장치(40)는, 투습에 의해 성능이 저하되는 것을 방지하기 위해, 기판(210) 상에 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)을 형성할 수 있다.
또한, 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)은 외부광이 제1 박막트랜지스터(350), 제2 박막 트랜지스터(320), 및 제3 박막 트랜지스터(330)의 반도체 패턴으로 유입되는 것을 방지하는 차광 역할을 가질 수 있다.
제1 금속 패턴(610)은 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351)과 중첩할 수 있다. 그리고, 제2 금속 패턴(620)은 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321)과 중첩할 수 있다. 또한, 제3 금속 패턴(630)은 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)과 중첩할 수 있다.
버퍼층(211)은 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630) 상에 형성될 수 있다. 버퍼층(211)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 본 명세서의 실시예에 따르면, 버퍼층(211)은 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다.
이와 같이, 버퍼층(211)이 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 이루어진 경우, 버퍼층(211)의 최상부층 및 최하부층은 산화 실리콘(SiOx) 물질로 형성될 수 있다.
도 4에서는 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)이 버퍼층(211) 상에 형성된 것으로 도시 되었으나, 이에 한정되지는 않는다. 예를 들어, 버퍼층(211)이 다중츠응로 형성된 경우, 제1 금속 패턴(610), 제2 금속 패턴(620), 및 제3 금속 패턴(630)은 복수의 층을 이루어진 버퍼층(211)의 사이에 위치할 수도 있다.
제1 박막 트랜지스터(350)는 버퍼층(211) 상에 배치될 수 있다. 표시 장치(40)의 표시 영역(DA)에 제1 박막 트랜지스터(350)이 배치될 수 있다.
표시 영역(DA)에 배치된 제1 박막 트랜지스터(350)는 제1 반도체 패턴(351), 제1 게이트 전극(354), 제1 소스 전극(352), 및 제1 드레인 전극(353)을 포함할 수 있다.
버퍼층(211) 상에는 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351), 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321), 및 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)이 형성될 수 있다. 제1 반도체 패턴(351) 및 제2 반도체 패턴(321)은 표시 영역(DA)에 배치될 수 있으며, 제3 반도체 패턴(331)은 비표시 영역(NDA)에 배치될 수 있다. 그리고, 제1 반도체 패턴(351)은 제1 금속 패턴(610)과 중첩하도록 배치될 수 있으며, 제2 반도체 패턴(321)은 제2 금속 패턴(620)과 중첩할 수 있다. 또한, 제3 반도체 패턴(351)은 제3 금속 패턴(630)과 중첩할 수 있다. 제1 반도체 패턴(351), 제2 반도체 패턴(321), 및 제3 반도체 패턴(331)은 산화물 반도체로 이루어진 산화물 반도체 패턴일 수 있다.
산화물 반도체를 포함하는 제1 박막 트랜지스터(350)는 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터일 수 있다. 산화물 반도체를 포함하는 제2 박막 트랜지스터(320)는 스위칭 박막 트랜지스터일 수 있다. 산화물 반도체를 포함하는 제3 박막 트랜지스터(330)는 표시 장치(200)의 게이트 신호용 박막 트랜지스터의 반도체 패턴으로 적용될 수 있다. 게이트 신호용 박막 트랜지스터는 스위칭 기능을 수행하는 스위칭 박막 트랜지스터일 수 있다.
도 4를 참조하면, 제1 반도체 패턴(351), 제2 반도체 패턴(321), 및 제3 반도체 패턴(331)은 동일한 층 상에 배치될 수 있다.
제1 반도체 패턴(351), 제2 반도체 패턴(321), 및 제3 반도체 패턴(331)및 버퍼층(211)상에 제1 게이트 절연층(212)이 형성될 수 있다. 제1 게이트 절연층(212)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
그리고, 제1 게이트 절연층(212) 상에 제2 게이트 전극(324) 및 제3 게이트 전극(334)이 형성될 수 있다. 표시 영역(DA)에 배치된 제2 게이트 전극(324)은 제1 게이트 절연층(212)을 사이에 두고서 제2 반도체 패턴(321)의 제2 채널 영역(321C)과 중첩할 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 게이트 전극(334)은 제1 게이트 절연층(212)을 사이에 두고서 제3 반도체 패턴(331)의 제3 채널 영역(331C)과 중첩할 수 있다.
표시 영역(DA)에 배치된 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)으로 이루어질 수 있다. 또한, 비 표시 영역(NDA)에 배치된 제3 박막 트랜지스터(330)의 제3 게이트 전극(334)과 제3 반도체 패턴(331) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)으로 이루어 질수 있다.
도 4를 참조하면, 제2 게이트 전극(324), 제3 게이트 전극(334), 및 제1 게이트 절연층(212) 상에 제2 게이트 절연층(213)이 형성될 수 있다. 제2 게이트 절연층(213)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 게이트 절연층(213) 상에 제1 게이트 전극(354)이 형성될 수 있다. 표시 영역(DA)에 배치된 제1 게이트 전극(354)은 제1 게이트 절연층(212) 및 제2 게이트 절연층(213)을 사이에 두고서 제1 반도체 패턴(351)의 제1 채널 영역(351C)과 중첩할 수 있다.
이와 같이, 표시 영역(DA)에 배치된 제1 박막 트랜지스터(350)의 제1 게이트 전극(354)과 제1 반도체 패턴(351) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)과 제2 게이트 절연층(213)의 적층 구조로 형성될 수 있다. 그리고,
따라서, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제2 반도체 패턴(321) 및 제3 반도체 패턴(331)과 제2 게이트 전극(324) 및 제3 게이트 전극(334) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 게이트 절연층의 두께가 두꺼울수록, 전류의 누설량이 감소될 수 있다. 따라서, 두꺼운 게이트 절연층을 포함한 박막 트랜지스터는 전류량을 제어하기 위한 구동 박막 트랜지스터로 활용될 수 있다. 스위칭 박막 트랜지스터는 턴온 또는 턴오프를 제어하는 스위칭 기능을 수행하기 때문에, 전류가 누설이 되더라도 큰 문제가 되지 않는다. 따라서, 스위칭 기능을 수행하는 박막 트랜지스터의 게이트 절연층의 두께는 구동 박막 트랜지스터로 이용되는 박막 트랜지스터의 게이트 절연층의 두께보다 얇게 형성될 수 있다.
이와 같이, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할 경우, 전류의 누설량이 감소하여 전류량을 효과적으로 제어할 수 있는 이점이 있다. 그러나, 박막 트랜지스터의 게이트 절연층의 두께를 두껍게 형성할수록, 이동도는 감소하여 스위칭 기능의 특성은 저하될 수 있다. 그리고, 박막 트랜지스터의 게이트 절연층의 두께를 상대적으로 얇게 형성할 경우, 이동도가 증가하여 스위칭 기능의 특성이 형상되는 이점이 있다. 그러나, 게이트 절연층의 두께를 얇게 형성할수록, 전류의 누설량이 증가하여 전류량 제어 기능의 특성은 저하될 수 있다. 따라서, 본 명세서의 실시예에 따른 표시 장치(40)에서, 박막 트랜지스터의 특성에 따라 게이트 절연층의 두께를 다르게 설계할 수 있다. 따라서, 표시 장치(40)는 서로 다른 이동도를 가지는 박막 트랜지스터를 포함할 수 있다.
도 4를 참조하면, 구동 박막 트랜지스터로 이용되는 제1 박막 트랜지스터(350)는 게이트 신호용 박막 트랜지스터로써 스위칭 기능을 수행하는 제3 박막 트랜지스터(330)보다 두꺼운 게이트 절연층을 포함할 수 있다. 그리고, 표시 영역(DA)에 배치되는 박막 트랜지스터 중에서도, 발광 소자(400)에 전류를 공급하는 구동 박막 트랜지스터로 이용되는 제1 박막 트랜지스터(350)는 스위칭 박막 트랜지스터로 이용되는 제2 박막 트랜지스터(320)보다 두깨운 게이트 절연층을 포함할 수 있다.
따라서, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제3 반도체 패턴(331)과 제3 게이트 전극(334) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 또한, 제1 반도체 패턴(351)과 제1 게이트 전극(354) 사이에 위치하는 게이트 절연층의 두께는 제2 반도체 패턴(321)과 제2 게이트 전극(324) 사이에 위치하는 게이트 절연층의 두께보다 클 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 제1 박막 트랜지스터(350)의 제1 게이트 전극(354)과 제1 반도체 패턴(351) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)과 제2 게이트 절연층(213)의 적층 구조로 형성될 수 있다. 그리고, 제3 박막 트랜지스터(330)의 제3 게이트 전극(334)과 제3 반도체 패턴(331) 사이에 적층된 게이트 절연층은 제1 게이트 절연층(212)으로 이루어질 수 있다. 또한, 제2 박막 트랜지스터(320)의 제2 게이트 전극(324)과 제2 반도체 패턴(321) 사이에 적층된 게이트 절연층도 제1 게이트 절연층(212)으로 이루어질 수 있다.
제1 게이트 전극(354), 제2 게이트 전극(324) 및 제3 게이트 전극(334)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(354) 및 제2 게이트 절연층(213) 상에 층간 절연층(214)이 형성될 수 있다.
층간 절연층(214)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)계 물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
층간 절연층(214), 제2 게이트 절연층(213), 및 제1 게이트 절연층(212)을 식각(etching)하여 제1 박막 트랜지스터(350)의 제1 반도체 패턴(351), 제2 박막 트랜지스터(320)의 제2 반도체 패턴(321), 및 제3 박막 트랜지스터(330)의 제3 반도체 패턴(331)을 노출하기 위한 컨택홀을 형성할 수 있다.
층간 절연층(214) 상에는 제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(352), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 및 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)이 배치될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353)은 층간 절연층(214), 제2 게이트 절연층(213), 및 제1 게이트 절연층(212)에 형성된 컨택홀을 통하여 제1 반도체 패턴(351)의 제1 소스 영역(351S) 및 제1 드레인 영역(351D)과 연결될 수 있다.
그리고, 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323)은 층간 절연층(214), 제2 게이트 절연층(213), 및 제1 게이트 절연층(212)에 형성된 컨택홀을 통하여 제2 반도체 패턴(321)의 제2 소스 영역(321S) 및 제2 드레인 영역(321D)과 연결될 수 있다.
또한, 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)은 층간 절연층(214), 제2 게이트 절연층(213), 및 제1 게이트 절연층(212)에 형성된 컨택홀을 통하여 제3 반도체 패턴(331)의 제3 소스 영역(331S) 및 제3 드레인 영역(331D)과 연결될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333)은 층간 절연층(214)의 상부면에 접촉하여 배치될 수 있다. 그리고, 이들은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(350)의 제1 소스 전극(352) 및 제1 드레인 전극(353), 제2 박막 트랜지스터(320)의 제2 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제3 박막 트랜지스터(330)의 제3 소스 전극(332) 및 제3 드레인 전극(333) 상에 보호층(215)이 형성될 수 있다.
보호층(215)에는 제1 박막 트랜지스터(350)의 제1 드레인 전극(353)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 보호층(215)에는 제1 박막 트랜지스터(350)의 제1 소스 전극(352)을 노출시키기 위한 컨택홀이 형성될 수 있다. 보호층(215)은 유기물질로 이루어진 단일층 또는 다중층일 수 있다. 예를 들면, 보호층(215)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성된 단일층 또는 다중층일 수 있다. 다른 예로는, 보호층(215)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 물질과 같은 무기물질의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 또한, 보호층(215)은 무기물질층과 유기물질층으로 이루어진 다중층일 수 있다.
보호층(215) 상에 발광 소자(400)의 제1 전극(410)이 배치될 수 있다. 제1 전극(410)은 보호층(215)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(350)와 전기적으로 연결될 수 있다.
제1 전극(410)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다.
제1 전극(410) 및 보호층(215) 상에는 뱅크층(216)이 배치될 수 있다. 뱅크층(216)에는 제1 전극(410)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(216)은 표시 장치의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(216) 상에는 스페이서(217)가 더 배치될 수 있다. 그리고, 제1 전극(410)상에는 발광 소자(400)의 발광층(420)이 더 배치될 수 있다.
발광층(420)은 제1 전극(410) 상에 정공층(HL), 발광물질층(EML), 전자층(EL) 순으로 또는 역순으로 형성될 수 있다.
발광층(420) 상에는 발광 소자(400)의 제2 전극(430)이 더 배치될 수 있다. 제2 전극(430)은 발광층(420)을 사이에 두고서 제1 전극(410)과 중첩할 수 있다.
제2 전극(430) 상에는 수분 침투를 억제하는 봉지 부재(500)가 더 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역에 인접한 비 표시 영역을 포함하는 기판, 기판의 표시 영역에 배치되며 제1 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 표시 영역에 배치되며 제1 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 그리고 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 기판의 비 표시 영역에 배치되며 제2 산화물 반도체를 포함하는 제3 반도체 패턴, 제3 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따르면, 기판의 비 표시 영역에 배치되며, 제2 폴리 실리콘을 포함하는 제4 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제4 반도체 패턴과 중첩하는 제4 게이트 전극, 그리고 제4 반도체 패턴과 연결되는 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 박막 트랜지스터를 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 제3 반도체 패턴과 제3 게이트 전극 사이에는 제2 게이트 절연층이 위치하지 않을 수 있다.
본 명세서의 실시예에 따르면, 제3 반도체 패턴은 제2 게이트 절연층 상에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제2 박막 트랜지스터는 구동 박막 트랜지스터이며, 제1 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있다.
본 명세서의 실시예에 따르면, 제3 박막 트랜지스터 및 상기 제4 박막 트랜지스터는 스위칭 기능을 수행하는 게이트 신호용 박막 트랜지스터일 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역에 인접한 비 표시 영역을 포함하는 기판, 기판의 표시 영역에 배치되며 제1 산화물 반도체를 포함하는 제1 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 그리고 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 기판의 표시 영역에 배치되며 제2 산화물 반도체를 포함하는 제2 반도체 패턴, 제3 게이트 절연층을 사이에 두고 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 그리고 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 기판의 비 표시 영역에 배치되며 폴리 실리콘을 포함하는 제3 반도체 패턴, 제1 게이트 절연층을 사이에 두고 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 그리고 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함할 수 있다.본 명세서의 실시예에 따르면, 제1 게이트 절연층, 제2 게이트 절연층, 및 제3 게이트 절연층은 서로 다른 층에 위치할 수 있다.
본 명세서의 실시예에 따르면, 제2 게이트 절연층은 제1 게이트 절연층 상에 위치하며, 제3 게이트 절연층은 제2 게이트 절연층 상에 위치할 수 있다.
본 명세서의 실시예에 따르면, 제2 반도체 패턴과 제2 게이트 전극 사이에 제2 게이트 절연층은 위치하지 않을 수 있다.
본 명세서의 실시예에 따르면, 제1 박막 트랜지스터는 구동 박막 트랜지스터이며, 제2 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있다. 그리고, 제3 박막 트랜지스터는 스위칭 기능을 수행하는 게이트 신호용 박막 트랜지스터일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치
110: 기판
111: 제1 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 제2 버퍼층
115: 제2 게이트 절연층
116: 제3 게이트 절연층
117: 제2 층간 절연층
118: 제1 보호층
119: 제2 보호층
120: 뱅크층
121: 스페이서
310: 제1 박막 트랜지스터
320: 제2 박막 트랜지스터
330: 제3 박막 트랜지스터
340: 제4 박막 트랜지스터
400: 발광 소자
500: 봉지 부재
140: 제1 스토리지 커패시터
150: 제2 스토리지 커패시터
160: 제1 연결 전극
170: 제2 연결 전극
180: 보조 전극

Claims (11)

  1. 표시 영역 및 상기 표시 영역에 인접한 비 표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역에 배치되며, 제1 폴리 실리콘을 포함하는 제1 반도체 패턴, 제1 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 기판의 상기 표시 영역에 배치되며, 제1 산화물 반도체를 포함하는 제2 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 상기 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 기판의 상기 비 표시 영역에 배치되며, 제2 산화물 반도체를 포함하는 제3 반도체 패턴, 상기 제3 게이트 절연층을 사이에 두고 상기 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 상기 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 기판의 상기 비 표시 영역에 배치되며, 제2 폴리 실리콘을 포함하는 제4 반도체 패턴, 상기 제1 게이트 절연층을 사이에 두고 상기 제4 반도체 패턴과 중첩하는 제4 게이트 전극, 및 상기 제4 반도체 패턴과 연결되는 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 박막 트랜지스터를 더 포함하는, 표시 장치.
  3. 제 1 항에 있어서,
    상기 제3 반도체 패턴과 상기 제3 게이트 전극 사이에는 상기 제2 게이트 절연층이 위치하지 않는, 표시 장치. .
  4. 제 3 항에 있어서,
    상기 제3 반도체 패턴은 상기 제2 게이트 절연층 상에 배치되는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 제2 박막 트랜지스터는 구동 박막 트랜지스터이며, 상기 제1 박막 트랜지스터는 스위칭 박막 트랜지스터인, 표시 장치.
  6. 제 2 항에 있어서,
    상기 제3 박막 트랜지스터 및 상기 제4 박막 트랜지스터는 스위칭 기능을 수행하는 게이트 신호용 박막 트랜지스터인, 표시 장치.
  7. 표시 영역 및 상기 표시 영역에 인접한 비 표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역에 배치되며, 제1 산화물 반도체를 포함하는 제1 반도체 패턴, 제2 게이트 절연층 및 제3 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴과 중첩하는 제1 게이트 전극, 및 상기 제1 반도체 패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 기판의 상기 표시 영역에 배치되며, 제2 산화물 반도체를 포함하는 제2 반도체 패턴, 제3 게이트 절연층을 사이에 두고 상기 제2 반도체 패턴과 중첩하는 제2 게이트 전극, 및 상기 제2 반도체 패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터; 및
    상기 기판의 상기 비 표시 영역에 배치되며, 폴리 실리콘을 포함하는 제3 반도체 패턴, 제1 게이트 절연층을 사이에 두고 상기 제3 반도체 패턴과 중첩하는 제3 게이트 전극, 및 상기 제3 반도체 패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 및 상기 제3 게이트 절연층은 서로 다른 층에 위치하는, 표시 장치.
  9. 제 8 항에 있어서,
    상기 제2 게이트 절연층은 상기 제1 게이트 절연층 상에 위치하며,
    상기 제3 게이트 절연층은 상기 제2 게이트 절연층 상에 위치하는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 제2 반도체 패턴과 상기 제2 게이트 전극 사이에 상기 제2 게이트 절연층은 위치하지 않는, 표시 장치.
  11. 제 1 항에 있어서,
    상기 제1 박막 트랜지스터는 구동 박막 트랜지스터이며, 상기 제2 박막 트랜지스터는 스위칭 박막 트랜지스터이고, 상기 제3 박막 트랜지스터는 스위칭 기능을 수행하는 게이트 신호용 박막 트랜지스터인, 표시 장치.
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