KR20110028040A - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

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KR20110028040A KR1020090085943A KR20090085943A KR20110028040A KR 20110028040 A KR20110028040 A KR 20110028040A KR 1020090085943 A KR1020090085943 A KR 1020090085943A KR 20090085943 A KR20090085943 A KR 20090085943A KR 20110028040 A KR20110028040 A KR 20110028040A
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Abstract

본 발명은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순차 적층된 산화물 반도체층과 무기절연패턴을 형성하고, 연속하여 상기 무기절연패턴의 테두리를 제거함으로써 상기 산화물 반도체층의 양측단을 노출시키는 에치스토퍼를 형성하는 단계와; 상기 에치스토퍼 위로 상기 기판 전면에 투명 도전성 물질층과, 금속층을 순차적으로 형성하는 단계와; 상기 금속층과 그 하부의 투명 도전성 물질층을 동시에 패터닝함으로써 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 이중층 구조의 데이터 배선을 형성하고, 동시에 상기 스위칭 영역에 상기 에치스토퍼 상부에서 서로 이격하는 형태로 상기 산화물 반도체층의 양측단과 각각 접촉하는 이중층 구조의 소스 및 드레인 전극과, 상기 화소영역 내에 상기 드레인 전극과 연결된 이중층 구조의 화소패턴을 형성하는 단계와; 상기 데이터 배선 위로 전면에 보호층을 형성하는 단계와; 상기 화소영역에 구성된 상기 보호층과 그 하부에 위치한 상기 이중층 구조의 화소패턴의 금속물질로 이루어진 상부층을 동시에 제거함으로써 상기 화소영역 내에 투명도전성 물질로 이루어진 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법과 이에 의해 제조된 어레이 기판을 제공한다.
Figure P1020090085943
어레이기판, 산화물반도체층, 표면손상, 소자특성, 공정단순화

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 반도체층의 표면 손상 발생을 원천적으로 억제하며, 소자 특성 안정성이 우수한 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티 브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 또한 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있 다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 최근에는 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 반도체층을 구비한 박막트랜지스터가 개발되었다. 이러한 산 화물 반도체층은 오믹콘택층을 형성하지 않아도 되므로 상기 산화물 반도체층이 건식식각에 노출되지 않으므로 박막트랜지스터의 특성저하를 방지할 수 있다.
하지만, 이러한 산화물 반도체층은 건식식각 뿐 아니라 금속물질의 식각액에 노출되어도 박막트랜지스터의 특성에 영향을 줄 수 있으므로 상기 산화물 반도체층 중앙부 상부에 무기절연물질로 이루어진 에치스토퍼를 형성하고 있다.
이렇게 산화물 반도체층과 그 상부에 에치스토퍼를 구비한 박막트랜지스터를 포함하는 어레이 기판을 제조 시 총 5회 이상의 마스크 공정이 진행되고 있다.
간단히 종래의 산화물 반도체층 및 에치스토퍼를 구비한 박막트랜지스터를 포함하는 어레이 기판의 제조 방법에 대해 설명한다.
도 2a 내지 도 2f는 종래의 산화물 반도체층 및 에치스토퍼를 구비한 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역 일부에 대한 제조 단계별 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 기판(51) 상에 제 1 금속물질을 증착하고 마스크 공정을 진행하여 패터닝함으로써 게이트 전극(55) 및 게이트 배선(미도시)을 형성한다.
이후, 도 2b에 도시한 바와같이, 상기 게이트 전극(55) 및 게이트 배선(미도시) 위로 게이트 절연막(58)을 형성하고, 연소하여 상기 게이트 절연막(58) 위로 산화물 반도체 물질을 전면에 증착하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 전극에 대응하여 산화물 반도체층(61)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 상기 산화물 반도체층(61) 위로 무기절연 물질을 전면에 증착하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 산화물 반도체층(61)의 중앙부에 대응하여 에치스토퍼(64)를 형성한다.
다음, 도 2d에 도시한 바와 같이, 상기 에치스토퍼(64) 위로 제 2 금속물질을 전면에 증착하고 이를 마스크 공정을 진행하여 패터닝함으로서 상기 게이트 배선(미도시)과 교차하는 데이터 배선(67)과, 상기 에치스토퍼(64) 상부에서 서로 이격하는 소스 및 드레인 전극(70, 73)을 형성한다.
이후, 도 2e에 도시한 바와같이, 상기 소스 및 드레인 전극(70, 73) 위로 전면에 보호층(76)을 형성하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 전극(73)을 노출시키는 드레인 콘택홀(77)을 형성한다.
다음, 도 2f에 도시한 바와같이, 상기 보호층(76) 위로 투명 도전성 물질를 전면에 증착하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 콘택홀(77)을 통해 상기 드레인 전극(73)과 접촉하는 화소전극(79)을 형성함으로써 어레이 기판(51)을 완성하고 있다.
이러한 경우 총 6회의 마스크 공정이 진행하고 있음을 알 수 있다. 마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.
따라서, 종래의 산화물 반도체층과 에치스토퍼를 구비한 어레이 기판의 경우 마스크 공정을 줄여 제조 비용을 절감시키는 것이 요구되고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층과 그 상부로 에치스토퍼를 구비하면서도 총 4회의 마스크 공정 진행을 통해 어레이 기판으 제조 할 수 있는 제조 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순차 적층된 산화물 반도체층과 무기절연패턴을 형성하고, 연속하여 상기 무기절연패턴의 테두리를 제거함으로써 상기 산화물 반도체층의 양측단을 노출시키는 에치스토퍼를 형성하는 단계와; 상기 에치스토퍼 위로 상기 기판 전면에 투명 도전성 물질층과, 금속층을 순차적으로 형성하는 단계와; 상기 금속층과 그 하부의 투명 도전성 물질층을 동시에 패터닝함으로써 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 이중층 구조의 데이터 배선을 형성 하고, 동시에 상기 스위칭 영역에 상기 에치스토퍼 상부에서 서로 이격하는 형태로 상기 산화물 반도체층의 양측단과 각각 접촉하는 이중층 구조의 소스 및 드레인 전극과, 상기 화소영역 내에 상기 드레인 전극과 연결된 이중층 구조의 화소패턴을 형성하는 단계와; 상기 데이터 배선 위로 전면에 보호층을 형성하는 단계와; 상기 화소영역에 구성된 상기 보호층과 그 하부에 위치한 상기 이중층 구조의 화소패턴의 금속물질로 이루어진 상부층을 동시에 제거함으로써 상기 화소영역 내에 투명도전성 물질로 이루어진 화소전극을 형성하는 단계를 포함한다.
상기 게이트 배선 및 게이트 전극을 형성하는 단계는 상기 게이트 배선의 끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선 끝단과 연결되며 이중층 구조를 갖는 데이터 패드전극과, 상기 게이트 패드전극과 접촉하며 이중층 구조를 갖는 보조 게이트 패드전극을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는 상기 이중층 구조의 보조 게이트 패드전극과 상기 데이터 패드전극 각각의 상부층을 제거함으로써 투명 도전성 물질층만의 단일층으로 이루어지도록 하는 단계를 포함한다.
산화물 반도체층과 에치스토퍼를 형성하는 단계는, 상기 게이트 절연막 위로 상기 기판 전면에 연속적으로 산화물 반도체 물질층과 무기절연층을 형성하는 단계와; 상기 무기절연층 위로 상기 게이트 전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 게이트 패드전극에 대응해서는 제거되어 상기 무기절연층을 노출시키고, 상기 게이트 전극 및 게이트 패드전극이 형성된 영역 이외의 영역에 대응하는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스 트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 무기절연층과 그 하부의 산화물 반도체 물질층 및 게이트 절연막을 제거함으로써 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 형성하는 단계와; 1차 애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거함으로써 상기 무기절연층을 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 외부로 노출된 상기 무기절연층과 그 하부의 산화물 반도체 물질층을 제거하여 상기 게이트 절연막을 노출시키며, 상기 스위칭 영역에 상기 게이트 절연막 위로 순차 적층된 형태로 상기 산화물 반도체층과 무기절연패턴을 형성하는 단계와; 2차 애싱(ashing)을 진행하여 상기 제 1 포토레지스트 패턴의 두께와 폭을 줄임으로써 상기 제 1 포토레지스트 외측으로 상기 무기절연패턴의 테두리가 노출되도록 하는 단계와; 폭이 줄어든 상기 제 1 포토레지스트 패턴 외부로 노출된 상기 무기절연패턴의 테두리를 제거함으로서 상기 에치스토퍼를 이루도록 하며 동시에 상기 산화물 반도체층의 테두리가 노출되도록 하는 단계와; 폭이 줄어든 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
이때, 상기 1차 애싱(ashing)은 이방성 특성을 가지며, 상기 2차 애싱(ashing)은 등방성 특성을 갖는 것이 특징이다.
또한, 상기 산화물 반도체 물질층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어지며, 상기 무기절연층은 산화실리콘(SiO2)으로 이루어지며, 상기 산화물 반도체 물질층과 상기 무기절연층은 BOE(Buffered Oxide Etchant)에 의해 동시에 패터닝되는 것이 특징이다.
또한, 상기 무기절연패턴의 테두리는 건식식각에 의해 제거되는 것이 특징이다.
또한, 상기 화소전극은 전단 게이트 배선과 중첩하도록 형성함으로써 서로 중첩하는 상기 전단 게이트 배선과 화소전극과 게이트 절연막은 스토리지 커패시터를 이루도록 하는 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선과, 상기 스위칭 영역에 상기 게이트 배선과 연결되며 형성된 게이트 전극과; 상기 게이트 배선과 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과, 상기 산화물 반도체층 위로 그 중앙부에 완전 중첩하며 상기 산화물 반도체층의 테두리를 노출시키며 형성된 무기절연물질로 이루어진 에치스토퍼와; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 투명 도전성 물질의 하부층과 금속물질의 상부층의 이중층 구조를 갖는 데이터 배선과; 상기 스위칭 영역에 상기 에치스토퍼 상에서 서로 이격하며 투명 도전성 물질의 하부층과 금속물질의 상부층의 이중층 구조를 갖는 소스 및 드레인 전극과; 상기 게이트 절연막 상에 상기 화소영역 내에 상기 드레인 전극의 하부층이 연장 형성되어 이루어진 화소전극과; 상기 스위칭 영역과 상기 화소영역의 경계에 형성되어 상기 화소전극을 노출시키며 형성된 보호층을 포함한다.
이때, 상기 게이트 배선의 끝단과 연결되며 형성된 게이트 패드전극과; 상기 데이터 배선의 끝단과 연결되며 상기 게이트 절연막 상에 투명 도전성 물질의 단일층 구조를 가지며 형성된 데이터 패드전극과; 상기 게이트 절연막 위로 상기 게이트 패드전극과 접촉하며 투명 도전성 물질의 단일층 구조를 가지며 형성된 게이트 보조 패드전극을 포함한다.
또한, 상기 산화물 반도체층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어지며, 상기 무기절연층은 산화실리콘(SiO2)으로 이루진 것이 특징이다.
본 발명에 따른 어레이 기판 제조방법에 의해 산화물 반도체층 및 그 상부로 에치스토퍼를 구비하면서도 총 4회의 마스크 공정에 의해 완성됨으로써 마스크 공정 수를 줄여 공정을 단순화하고 제조 비용을 저감시키는 효과가 있다.
또한, 상기 산화물 반도체층이 건식식각 및 금속물질의 식각액에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 산화물 반도체층과 에치스토퍼가 구성된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과, 데이터 배선이 형성된 부분(DLA)과 게이트 및 데이터 패드부(GPA, DPA)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 절연기판(101) 예를들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제1금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al) 및 알루미늄 합금(AlNd) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(105)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(105)과 연결된 게이트 전극(108)을 형성하고, 게이트 패드부(GPA)에 대응해서는 상기 게이트 배선(105)과 연결된 게이트 패드전극(109)을 형성한다.
다음, 도 3b에 도시한 바와 같이, 상기 게이트 배선(105)과 게이트 전극(108) 및 게이트 패드전극(109) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또 는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(112)을 형성한다.
다음, 상기 게이트 절연막(112) 위로 산화물 반도체 물질 예를들면 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)를 스퍼터링(sputtering)을 통해 증착함으로써 전면에 산화물 반도체 물질층(118)을 형성하고, 연속하여 상기 산화물 반도체 물질층(115) 위로 무기절연물질로서 바람직하게는 산화실리콘을 증착함으로서 무기절연층(120)을 형성한다.
이후, 상기 무기절연층(120) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역, 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역보다는 작고 상기 차단영역보다는 큰 반투과영역으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
다음, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 상기 무기절연층(120) 위로 스위칭 영역(TrA)에 있어 상기 게이트 전극(108)에 대응해서는 제 1 두께의 제 1 포토레지스트 패턴(190a)을 형성하고, 상기 게이트 패드부(GPA)에 있어서 상기 게이트 패드전극(109)에 대응해서는 상기 무기절연층(120)을 노출시키고, 상기 스위칭 영역(TrA) 및 상기 게이트 패드부(GPA)를 제외한 모든 영역에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴(190b)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패 턴(190a, 190b) 외부로 노출된 상기 무기절연층(120)과 산화물 반도체 물질층(115)과 게이트 절연막(112)을 제거함으로써 상기 게이트 패드부(GPA)에 있어서 상기 게이트 패드전극(109)을 노출시키는 게이트 패드 콘택홀(GPH)을 형성한다.
다음, 도 3d에 도시한 바와 같이, 이방성 특성을 갖는 1차 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 3c의 191b)을 제거함으로써 상기 스위칭 영역(TrA)을 제외한 영역에서 상기 무기절연층(120)을 노출시킨다. 이때, 상기 1차 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(190a)은 그 두께가 줄어들지만 여전히 상기 게이트 전극(108)에 대응하여 상기 무기절연층(120) 상에 남아있게 된다.
다음, 도 3e에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(190a) 외부로 노출된 상기 무기절연층(도 3d의 120)과 그 하부의 산화물 반도체 물질층(도 3d의 115)을 산화물 식각액인 BOE(Buffered Oxide Etchant)에 노출시켜 제거함으로써 상기 스위칭 영역(TrA)에 상기 게이트 전극(108)에 대응하여 상기 게이트 절연막(112) 상부로 순차 적층된 아일랜드 형태로서 산화물 반도체층(116)과 무기절연패턴(121)을 형성한다. 이 경우 상기 무기절연층(도 3d의 120)을 이루는 산화실리콘(SiO2)과 상기 산화물 반도체층 물질층(도 3d의 115)은 BOE에 대한 식각률이 거의 유사하지만, 상기 무기절연층(도 3d의 120)이 더 많은 시간 상기 BOE에 노출됨으로써 하부에 위치한 상기 산화물 반도체층(116)의 면적 및 폭이 더 크며 그 상부에 위치한 상기 무기절연패턴(121)은 상기 산화물 반도체층(116)과 완전 중첩하도록 형성되는 것이 특징이다. 이때, 상기 산화물 반도체층(116)과 그 상부에 위치하는 무기절연패턴(121)은 각각 상기 게이트 절연막(112)과 상기 산화물 반도체층(116)을 기준으로 그 측면이 테이퍼 구조를 이루는 것이 특징이다.
다음, 도 3f에 도시한 바와 같이, 등방성 특성을 갖는 2차 애싱(ashing)을 진행하여 상기 제 1 포토레지스트 패턴(190a)의 두께와 폭을 줄임으로서 그 하부에 위치한 상기 무기절연패턴(121)의 테두리가 상기 제 1 포토레지스트 패턴(190a) 외측으로 노출되도록 한다.
다음, 도 3g에 도시한 바와 같이, 건식식각을 실시하여 상기 제 1 포토레지스트 패턴(190a) 외측으로 노출된 상기 무기절연패턴(도 3f의 121)의 테두리를 제거함으로써 무기절연물질로 이루어진 에치스토퍼(122)를 형성한다. 이때 상기 제 1 포토레지스트 패턴(190a) 외측으로 노출된 상기 무기절연패턴(도 3f의 121)의 테두리가 제거됨으로써 상기 산화물 반도체층(116)의 테두리가 더욱 큰 폭을 가지며 상기 에치스토퍼(122) 외측으로 노출되게 된다. 이렇게 상기 에치스토퍼(122) 외측으로 상기 산화물 반도체층(116)의 테두리를 충분한 폭을 갖도록 노출시키는 것은 이후 형성될 소스 및 드레인 전극(도 3h의 142, 144)과의 접촉이 충분히 잘 이루어지도록 하기 위함이다.
한편, 상기 산화물 반도체층(116)의 테두리는 상기 에치스토퍼(122)를 형성하는 과정에서 무기절연패턴(도 3f의 121)의 테두리를 제거하기 위한 건식식각에 노출되지만, 이 부분은 반도체층 내부에서 캐리어의 이동통로인 채널층을 형성하는 부분이 아니므로 이러한 산화물 반도체층(116)의 테두리는 상기 에치스토퍼(122) 형성을 위한 건식식각에 노출된다 하더라도 반도체층의 특성 저하 및 박막트랜지스터의 특성 저하는 발생되지 않는다. 이 경우 산화물 반도체층(116) 중 채널층이 형성되는 부분은 상기 에치스토퍼(122)에 의해 가려져 있는 상태가 되므로 문제되지 않는다.
다음, 도 3h에 도시한 바와 같이, 상기 에치스토퍼(122) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 3g의 190a)을 스트립(strip)을 실시하여 제거함으로써 상기 에치스토퍼(122)를 노출시킨다.
이후, 상기 에치스토퍼(122) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 상기 기판(101) 전면에 증착함으로써 투명 도전성 물질층(미도시)을 형성하고, 연속하여 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중 하나를 스퍼터링(sputtering)을 통해 증착함으로써 제 2 금속층(미도시)을 형성한다.
다음, 상기 제 2 금속층(미도시)과 상기 투명도전성 물질층(미도시)을 마스크 공정을 실시하여 동시에 패터닝함으로써 상기 게이트 절연막(112) 위로 상기 게이트 배선(105)과 교차하여 상기 화소영역(P)을 정의하는 이중층 구조의 데이터 배선(140(140a, 140b))을 형성하고, 동시에 스위칭 영역(TrA)에는 상기 에치스토퍼(122) 상부에서 서로 이격하는 이중층 구조의 소스 및 드레인 전극(142(142a, 142b), 144(144a, 144b))을 형성한다.
이때, 상기 이중층 구조의 데이터 배선(140)과 상기 소스 전극(142)은 서로 연결된 상태를 이루도록 한다. 또한, 화소영역(P) 내부에는 상기 이중층 구조를 갖 는 드레인 전극(144)과 연결된 상태로 이중층 구조를 갖는 화소패턴(145)을 형성한다. 이때, 상기 화소패턴(145)은 전단의 게이트 배선(105)과 중첩하도록 형성함으로써 서로 중첩되는 상기 전단의 게이트 배선(105)과 화소패턴(145)은 상기 게이트 절연막(112)을 유전체층으로 하여 스토리지 커패시터(StgC)를 이루도록 한다.
또한, 동시에 게이트 패드부(GPA)에 있어서는 상기 게이트 패드 콘택홀(GPH)을 통해 노출된 상기 게이트 패드전극(109)과 접촉하는 이중층 구조의 보조 게이트 패드전극(147(147a, 147b))을 형성하며, 데이터 패드부(DPA)에 있어서는 상기 게이트 절연막(112) 상부로 이중층 구조를 갖는 데이터 패드전극(148(148a, 148b))을 형성한다.
한편, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(108)과 게이트 절연막(112)과 산화물 반도체층(116)과 서로 이격하는 이중층 구조의 소스 및 드레인 전극(142, 144)은 박막트랜지스터(Tr)를 이룬다.
다음, 도 3i에 도시한 바와 같이, 상기 이중층 구조를 이루는 데이터 배선(140)과 소스 및 드레인 전극(142, 144)과 화소패턴(도 3h의 145)과 보조 게이트 패드전극(도 3h의 147) 및 데이터 패드전극(도 3h의 148) 위로 전면에 무기절연물질 예를들면 산화실리콘 또는 질화실리콘을 증착함으로써 보호층(155)을 형성한다.
이후, 상기 이중층 구조를 이루는 데이터 배선(140)과 소스 및 드레인 전극(142, 144)과 화소패턴(도 3h의 145)과 보조 게이트 패드전극(도 3h의 147) 및 데이터 패드전극(도 3h의 148) 중 상기 화소패턴(도 3h의 145)과 보조 게이트 패드전극(도 3h의 147) 및 데이터 패드전극(도 3h의 148)에 대응해서 상기 보호층(155) 그 하부에 위치한 상기 제 2 금속물질로 이루어진 상부층(145b, 147b, 148b)을 제거함으로써 상기 화소영역(P) 내부에는 상기 드레인 전극(144)의 하부층(144a)과 연결되며 투명 도전성 물질의 단일층 구조를 이루는 화소전극(160)을 형성하고, 상기 게이트 패드부(GPA)에 있어서도 투명 도전성 물질의 단일층 구조를 갖는 보조 게이트 패드전극(162)을 형성한다. 또한 데이터 패드부(DPA)에 있어서도 상기 투명도전성 물질의 단일층 구조를 갖는 데이터 패드전극(164)을 형성함으로써 본 발명에 따른 어레이 기판(101)을 완성한다.
한편, 본 발명에 따른 어레이 기판(101)은 게이트 배선(105)과 게이트 전극(108)을 형성하는 단계, 산화물 반도체층(116) 및 에치스토퍼(122)를 형성하는 단계, 이중층 구조의 소스 및 드레인 전극(142, 144)을 형성하는 단계, 단일층 구조의 화소전극(160)과 보조 게이트 패드전극(162)과 데이터 패드전극(164) 및 보호층(155)을 형성하는 단계 각각에서 마스크 공정이 진행됨으로써 총 4회의 마스크 공정을 실시하였음을 알 수 있다.
따라서, 종래의 산화물 반도체층 및 에치스토퍼를 구비한 어레이 기판의 제조 방법 대비 총 2회의 마스크 공정을 생략함으로써 제조 공정을 단순화하였으며, 이로 인해 단위 시간당 생산성 향상 및 제조 비용을 절감할 수 있는 것이 특징이다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2a 내지 도 2f는 종래의 산화물 반도체층 및 에치스토퍼를 구비한 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역 일부에 대한 제조 단계별 공정 단면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 산화물 반도체층과 에치스토퍼가 구성된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과, 데이터 배선이 형성된 부분과 게이트 및 데이터 패드부(GPA, DPA)에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 108 : 게이트 전극
109 : 게이트 패드전극 112 : 게이트 절연막
116 : 산화물 반도체층 121 : 무기절연패턴
DLA : 데이터 배선 형성영역 DPA : 데이터 패드부
GPA : 게이트 패드부 P : 화소영역
TrA : 스위칭 영역

Claims (10)

  1. 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선을 형성하고, 상기 스위칭 영역에 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순차 적층된 산화물 반도체층과 무기절연패턴을 형성하고, 연속하여 상기 무기절연패턴의 테두리를 제거함으로써 상기 산화물 반도체층의 양측단을 노출시키는 에치스토퍼를 형성하는 단계와;
    상기 에치스토퍼 위로 상기 기판 전면에 투명 도전성 물질층과, 금속층을 순차적으로 형성하는 단계와;
    상기 금속층과 그 하부의 투명 도전성 물질층을 동시에 패터닝함으로써 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 이중층 구조의 데이터 배선을 형성하고, 동시에 상기 스위칭 영역에 상기 에치스토퍼 상부에서 서로 이격하는 형태로 상기 산화물 반도체층의 양측단과 각각 접촉하는 이중층 구조의 소스 및 드레인 전극과, 상기 화소영역 내에 상기 드레인 전극과 연결된 이중층 구조의 화소패턴을 형성하는 단계와;
    상기 데이터 배선 위로 전면에 보호층을 형성하는 단계와;
    상기 화소영역에 구성된 상기 보호층과 그 하부에 위치한 상기 이중층 구조의 화소패턴의 금속물질로 이루어진 상부층을 동시에 제거함으로써 상기 화소영역 내에 투명도전성 물질로 이루어진 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 배선 및 게이트 전극을 형성하는 단계는 상기 게이트 배선의 끝단과 연결된 게이트 패드전극을 형성하는 단계를 포함하며,
    상기 데이터 배선을 형성하는 단계는 상기 데이터 배선 끝단과 연결되며 이중층 구조를 갖는 데이터 패드전극과, 상기 게이트 패드전극과 접촉하며 이중층 구조를 갖는 보조 게이트 패드전극을 형성하는 단계를 포함하며,
    상기 화소전극을 형성하는 단계는 상기 이중층 구조의 보조 게이트 패드전극과 상기 데이터 패드전극 각각의 상부층을 제거함으로써 투명 도전성 물질층만의 단일층으로 이루어지도록 하는 단계를 포함하는 어레이 기판의 제조방법.
  3. 제 1 항에 있어서,
    산화물 반도체층과 에치스토퍼를 형성하는 단계는,
    상기 게이트 절연막 위로 상기 기판 전면에 연속적으로 산화물 반도체 물질 층과 무기절연층을 형성하는 단계와;
    상기 무기절연층 위로 상기 게이트 전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 게이트 패드전극에 대응해서는 제거되어 상기 무기절연층을 노출시키고, 상기 게이트 전극 및 게이트 패드전극이 형성된 영역 이외의 영역에 대응하는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 무기절연층과 그 하부의 산화물 반도체 물질층 및 게이트 절연막을 제거함으로써 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 형성하는 단계와;
    1차 애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거함으로써 상기 무기절연층을 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴 외부로 노출된 상기 무기절연층과 그 하부의 산화물 반도체 물질층을 제거하여 상기 게이트 절연막을 노출시키며, 상기 스위칭 영역에 상기 게이트 절연막 위로 순차 적층된 형태로 상기 산화물 반도체층과 무기절연패턴을 형성하는 단계와;
    2차 애싱(ashing)을 진행하여 상기 제 1 포토레지스트 패턴의 두께와 폭을 줄임으로써 상기 제 1 포토레지스트 외측으로 상기 무기절연패턴의 테두리가 노출되도록 하는 단계와;
    폭이 줄어든 상기 제 1 포토레지스트 패턴 외부로 노출된 상기 무기절연패턴의 테두리를 제거함으로서 상기 에치스토퍼를 이루도록 하며 동시에 상기 산화물 반도체층의 테두리가 노출되도록 하는 단계와;
    폭이 줄어든 상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 어레이 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 1차 애싱(ashing)은 이방성 특성을 가지며, 상기 2차 애싱(ashing)은 등방성 특성을 갖는 것이 특징인 어레이 기판의 제조방법.
  5. 제 3 항에 있어서,
    상기 산화물 반도체 물질층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어지며,
    상기 무기절연층은 산화실리콘(SiO2)으로 이루어지며,
    상기 산화물 반도체 물질층과 상기 무기절연층은 BOE(Buffered Oxide Etchant)에 의해 동시에 패터닝되는 것이 특징인 어레이 기판의 제조방법.
  6. 제 3 항에 있어서,
    상기 무기절연패턴의 테두리는 건식식각에 의해 제거되는 것이 특징인 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 화소전극은 전단 게이트 배선과 중첩하도록 형성함으로써 서로 중첩하는 상기 전단 게이트 배선과 화소전극과 게이트 절연막은 스토리지 커패시터를 이루도록 하는 것이 특징인 어레이 기판의 제조방법.
  8. 화소영역과 상기 화소영역 내에 스위칭 영역을 갖는 기판 위로, 일방향으로 연장하는 게이트 배선과, 상기 스위칭 영역에 상기 게이트 배선과 연결되며 형성된 게이트 전극과;
    상기 게이트 배선과 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과, 상기 산화물 반도체층 위로 그 중앙부에 완전 중첩하며 상기 산화물 반도체층의 테두리를 노출시키며 형성된 무기절연물질로 이루어진 에치스토퍼와;
    상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 투명 도전성 물질의 하부층과 금속물질의 상부층의 이중층 구조를 갖는 데 이터 배선과;
    상기 스위칭 영역에 상기 에치스토퍼 상에서 서로 이격하며 투명 도전성 물질의 하부층과 금속물질의 상부층의 이중층 구조를 갖는 소스 및 드레인 전극과;
    상기 게이트 절연막 상에 상기 화소영역 내에 상기 드레인 전극의 하부층이 연장 형성되어 이루어진 화소전극과;
    상기 스위칭 영역과 상기 화소영역의 경계에 형성되어 상기 화소전극을 노출시키며 형성된 보호층
    을 포함하는 어레이 기판.
  9. 제 8 항에 있어서,
    상기 게이트 배선의 끝단과 연결되며 형성된 게이트 패드전극과;
    상기 데이터 배선의 끝단과 연결되며 상기 게이트 절연막 상에 투명 도전성 물질의 단일층 구조를 가지며 형성된 데이터 패드전극과;
    상기 게이트 절연막 위로 상기 게이트 패드전극과 접촉하며 투명 도전성 물질의 단일층 구조를 가지며 형성된 게이트 보조 패드전극
    을 포함하는 어레이 기판.
  10. 제 8 항에 있어서,
    상기 산화물 반도체층은 a-IGZO(amorphous-Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide)으로 이루어지며,
    상기 무기절연층은 산화실리콘(SiO2)으로 이루진 것이 특징인 어레이 기판.
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